JP7112971B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、ＭＯＮＯＳメモリを備えた半導体装置およびその製造方法に関するものである。
不揮発性メモリの一つとして、ＦＥＴ（Field Effect Transistor、電界効果トランジスタ）の構造を有し、ゲート電極と基板との間に形成されたＯＮＯ（Oxide Nitride Oxide）膜に電荷を蓄積することで情報を記憶するＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）メモリが知られている。
特許文献１（特開２００４－２００５０４号公報）には、１つのＭＯＮＯＳ型の不揮発性記憶素子と１つの選択用ＭＩＳＦＥＴを備えた半導体集積回路装置が記載されている。
特開２００４－２００５０４号公報
ＭＯＮＯＳ型のメモリトランジスタと、当該メモリトランジスタに接続された選択トランジスタとを、それらのトランジスタのゲート長方向において互いに並べて配置する場合、それらのトランジスタの相互間の活性領域上で、メモリトランジスタのゲート絶縁膜と選択トランジスタのゲート絶縁膜とを作り分けることが考えられる。この場合、素子の寸法とフォトリソグラフィ工程の合わせずれの発生などに起因して、ゲート電極がゲート絶縁膜を踏み外して形成されることなどに起因して、トランジスタの耐圧が著しく低下する問題が生じることがある。すなわち、メモリトランジスタと選択トランジスタとをゲート長方向に並べて配置する場合には、半導体装置の信頼性が低下する問題が生じることがある。
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、半導体基板の第１領域に形成され、半導体基板の上面に沿う第１方向に延在する第１ゲート電極を備えた選択トランジスタと、第１領域と第１方向において並ぶ半導体基板の第２領域に形成され、第１方向に延在する第２ゲート電極を備えたＭＯＮＯＳ型のメモリトランジスタとを有するものである。ここで、メモリトランジスタのソース領域は、選択トランジスタのドレイン領域に電気的に接続されている。
本願において開示される一実施の形態によれば、半導体装置の信頼性を向上させることができる。特に、トランジスタの耐圧の低下を防ぐことができる。
本発明の実施の形態１である半導体装置の平面図である。 図１のＡ－Ａ線における断面図である。 図１のＢ－Ｂ線における断面図である。 図１のＣ－Ｃ線における断面図である。 本発明の実施の形態１である半導体装置の読出動作時の電流の流れを示す平面図である。 本発明の実施の形態１である半導体装置の製造工程中の断面図である。 図６に続く半導体装置の製造工程中の断面図である。 本発明の実施の形態２である半導体装置の平面図である。 本発明の実施の形態３である半導体装置の斜視図である。 本発明の実施の形態３である半導体装置の断面図である。 本発明の実施の形態３である半導体装置の断面図である。 比較例である半導体装置の平面図である。 比較例である半導体装置の製造工程中の断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かり易くするために、平面図または斜視図等であってもハッチングを付す場合がある。
（実施の形態１）
本実施の形態１の半導体装置は、ゲート絶縁膜として、電荷蓄積部を含むＯＮＯ膜を備えたトランジスタから成るＭＯＮＯＳ型のメモリトランジスタと、メモリトランジスタの選択用のトランジスタとを有するものであり、互いに電気的に接続されたそれらのトランジスタの形成領域同士がゲート幅方向に並んでいることを主な特徴とするものである。
＜半導体装置の構造＞
以下に、図１～図４を用いて、本実施の形態の半導体装置の構造について説明する。図１は、本実施の形態における半導体装置の平面図である。図２、図３および図４は、本実施の形態における半導体装置の断面図である。図２には、図１のＡ－Ａ線における断面を示し、図３には、図１のＢ－Ｂ線における断面を示し、図４には、図１のＣ－Ｃ線における断面を示している。なお、図１では素子上の積層配線のうち、１層目の配線Ｍ１、配線Ｍ１上の配線Ｍ２、配線Ｍ２上の配線ＭＢおよびＭＳを示しているが、図２および図３では、配線Ｍ１よりも上の配線層の図示を省略している。図２では、第１領域ＱｓＲの断面を示し、図３では、第２領域ＱｍＲの断面を示し、図４では、第１領域ＱｓＲと第２領域ＱｍＲとの境界を含む断面を示している。また、図４では、層間絶縁膜、プラグおよび配線層の図示を省略している。
また、活性領域（ソース・ドレイン領域）およびゲート電極のそれぞれの上面にシリサイド層が形成されていてもよいが、ここではシリサイド層についての説明および図示を省略する。また、各ゲート電極の上には、ゲート電極をパターニングする際のハードマスクとして用いられる絶縁膜が形成されていてもよいが、ここではその説明および図示を省略する。
図１に、メモリアレイの平面図を示す。メモリアレイには、選択トランジスタＱｓが複数並んで形成された第１領域（選択素子領域）ＱｓＲと、記憶用のトランジスタ（不揮発性記憶素子）であるメモリトランジスタＱｍが複数並んで形成された第２領域（不揮発性記憶素子領域）ＱｍＲとが並んでいる。第１領域ＱｓＲおよび第２領域ＱｍＲは、半導体基板の上面おいて並ぶ領域であり、Ｙ方向において互いに隣接している。Ｙ方向およびＸ方向のそれぞれは、半導体基板の上面に沿う方向であり、Ｙ方向とＸ方向とは、互いに平面視で直交している。
なお、図１では、層間絶縁膜およびサイドウォールスペーサの図示を省略している。また、活性領域の一部を覆うゲート絶縁膜は、各ゲート電極の直下に位置するため、図１では示していない。また、図１では、各ゲート電極に電気的に接続された配線の図示を省略している。また、図１では、配線の直下に位置する、他の配線、半導体基板の活性領域（ソース・ドレイン領域）、プラグおよびゲート電極などを透過して示している。ただし、図１では、上下の配線同士の間を接続するビアの図示を省略している。また、図１では、配線の配置を分かり易くするため、上層の配線よりも下層の配線を太く示す場合があるが、平面視における上層の配線の幅は、下層の配線の幅以上の大きさを有していてもよい。また、図１では、第１領域ＱｓＲおよび第２領域ＱｍＲの境界を破線で示している。
図２～図４に示すように、本実施の形態の半導体装置は、半導体基板ＳＢを有している。半導体基板ＳＢは、例えば１～１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどから成る。半導体基板ＳＢは、その上面に沿ってＹ方向に並ぶ第１領域ＱｓＲおよび第２領域ＱｍＲを有している。第１領域ＱｓＲおよび第２領域ＱｍＲのそれぞれは、例えばＹ方向において２．５μｍの幅を有している。半導体基板ＳＢ内には、半導体基板の上面から所定の深さに亘って、ｐ型の半導体領域であるウェルＷＬが形成されている。図１および図４に示すように、半導体基板ＳＢの上面の一部には溝（凹部）が形成されており、当該溝内に埋め込まれた絶縁膜は、素子分離領域（素子分離膜、素子分離絶縁膜）ＥＩを構成している。すなわち、素子分離領域ＥＩは半導体基板上に形成されている。当該絶縁膜は、例えば主に酸化シリコン膜から成る。ここでは、図１～図４に示す半導体基板ＳＢの上面のうち、素子分離領域ＥＩから露出する部分を活性領域と呼ぶ。
図１および図２に示すように、第１領域ＱｓＲにおいて、半導体基板ＳＢ上には、ゲート絶縁膜ＩＦ１を介して、Ｙ方向に延在する選択ゲート電極ＳＧがＸ方向に複数並んで配置されている。ただし、Ｘ方向に互いに隣り合う一対の選択ゲート電極ＳＧと、Ｘ方向に互いに隣り合う他の一対の選択ゲート電極ＳＧとの間には、選択ゲート電極ＳＧと同様の形状（レイアウト）を有するダミー選択ゲート電極ＳＧＩが１つ形成されている。つまり、Ｘ方向において、２つの選択ゲート電極ＳＧと、１つのダミー選択ゲート電極ＳＧＩとが交互に配置されている。言い換えれば、Ｘ方向において、選択ゲート電極ＳＧの横の一方には他の選択ゲート電極ＳＧが配置され、他の一方にはダミー選択ゲート電極ＳＧＩが配置されている。すなわち、各選択ゲート電極ＳＧは、他の選択ゲート電極ＳＧとダミー選択ゲート電極ＳＧＩに挟まれて配置されている。
平面視において、Ｘ方向において互いに隣り合う選択ゲート電極ＳＧとダミー選択ゲート電極ＳＧＩとの間の活性領域には、ドレイン領域Ｄ１が形成されている。つまり、ダミー選択ゲート電極ＳＧＩは、平面視で２つのドレイン領域Ｄ１に挟まれている。ゲート絶縁膜ＩＦ１は、選択ゲート電極ＳＧおよびダミー選択ゲート電極ＳＧＩのそれぞれと平面視で重なる領域において、選択ゲート電極ＳＧおよびダミー選択ゲート電極ＳＧＩのそれぞれと同様のレイアウトを有している。
ダミー選択ゲート電極ＳＧＩは、半導体装置の読出動作時に０Ｖが印加される擬似的なゲート電極であり、スイッチング素子、メモリトランジスタおよびその他のトランジスタのいずれの構成要素でもない。すなわち、ダミー選択ゲート電極ＳＧＩはトランジスタを構成していないが、仮にダミー選択ゲート電極ＳＧＩがトランジスタを構成すると考える場合、ダミー選択ゲート電極ＳＧＩには、メモリセルの読出動作時に、当該トランジスタをオフ状態とするように電圧（０Ｖ）が印加される。ただし、ダミー選択ゲート電極ＳＧＩは回路を構成している。また、ダミー選択ゲート電極ＳＧＩに対しては電位を供給することが可能であり、ダミー選択ゲート電極ＳＧＩは電気的に浮遊状態にはなっていない。
Ｘ方向（ゲート長方向）で互いに隣り合う選択ゲート電極ＳＧ同士の間の半導体基板ＳＢ内には、半導体基板ＳＢの上面から所定の深さに亘って、ｎ型の半導体領域であるソース領域Ｓ１が形成されている。また、Ｘ方向（ゲート長方向）で互いに隣り合う選択ゲート電極ＳＧとダミー選択ゲート電極ＳＧＩとの間の半導体基板ＳＢ内には、半導体基板ＳＢの上面から所定の深さに亘って、ｎ型の半導体領域であるドレイン領域Ｄ１が形成されている。ソース領域Ｓ１およびドレイン領域Ｄ１は、互いに同様の深さを有しており、ウェルＷＬよりも浅く形成されている。
選択ゲート電極ＳＧおよびダミー選択ゲート電極ＳＧＩのそれぞれの直下にはソース領域Ｓ１およびドレイン領域Ｄ１がいずれも形成されていない領域（チャネル領域）がある。すなわち、選択ゲート電極ＳＧは、ソース領域Ｓ１およびドレイン領域Ｄ１に挟まれた箇所の半導体基板ＳＢの直上に、ゲート絶縁膜ＩＦ１を介して形成されている。つまり、平面視において、選択ゲート電極ＳＧはソース領域Ｓ１とドレイン領域Ｄ１とに挟まれている。選択ゲート電極ＳＧは、例えばポリシリコン膜から成る。一対のソース領域Ｓ１およびドレイン領域Ｄ１と、それらの間の選択ゲート電極ＳＧとは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor、ＭＩＳ型電界効果トランジスタ）である選択トランジスタＱｓを構成している。選択トランジスタＱｓは、後述するメモリトランジスタＱｍの選択に用いられるスイッチング素子である。
ダミー選択ゲート電極ＳＧＩは、互いに隣り合う選択トランジスタＱｓ同士を電気的に分離する役割を有しており、ダミー選択ゲート電極ＳＧＩを形成しない場合には、図１および図２においてダミー選択ゲート電極ＳＧＩが形成されている領域の直下に素子分離領域ＥＩを形成する必要がある。２つのダミー選択ゲート電極ＳＧＩに挟まれた領域でＸ方向に並ぶ２つの選択トランジスタＱｓは、互いに１つのソース領域Ｓ１を共有している。
ゲート絶縁膜ＩＦ１は、半導体装置（半導体チップ）における電源電圧の入出力用に用いられる高耐圧のＭＩＳＦＥＴを構成するゲート絶縁膜（Ｉ／Ｏ酸化膜）と同様の膜厚を有しており、例えばロジック回路に用いられる低耐圧のＭＩＳＦＥＴを構成するゲート絶縁膜に比べて大きい膜厚を有している。
図１および図３に示すように、第２領域ＱｍＲにおいて、半導体基板ＳＢの上面の一部はＯＮＯ（Oxide Nitride Oxide）膜Ｃ１により覆われている。ＯＮＯ膜Ｃ１は、シリコンから成る半導体基板ＳＢの表面を熱酸化して形成した酸化シリコン膜Ｘ１と、酸化シリコン膜Ｘ１上に形成された窒化シリコン膜ＮＦと、窒化シリコン膜ＮＦ上に形成された酸化シリコン膜Ｘ２とから成る。窒化シリコン膜ＮＦは、メモリトランジスタＱｍの電荷蓄積部（電荷蓄積膜、電荷蓄積層）である。
ＯＮＯ膜Ｃ１上には、Ｙ方向に延在するメモリゲート電極ＭＧがＸ方向に複数並んで配置されている。ただし、Ｘ方向に互いに隣り合う一対のメモリゲート電極ＭＧと、Ｘ方向に互いに隣り合う他の一対のメモリゲート電極ＭＧとの間には、１つのメモリゲート電極ＭＧと同様の形状（レイアウト）を有するダミーメモリゲート電極ＭＧＩが形成されている。つまり、Ｘ方向において、２つのメモリゲート電極ＭＧと、１つのダミーメモリゲート電極ＭＧＩとが交互に配置されている。言い換えれば、Ｘ方向において、メモリゲート電極ＭＧの横の一方には他のメモリゲート電極ＭＧが配置され、他の一方にはダミーメモリゲート電極ＭＧＩが配置されている。すなわち、各メモリゲート電極ＭＧは、他のメモリゲート電極ＭＧとダミーメモリゲート電極ＭＧＩに挟まれて配置されている。
平面視において、Ｘ方向において互いに隣り合うメモリゲート電極ＭＧとダミーメモリゲート電極ＭＧＩとの間の活性領域には、ソース領域Ｓ２が形成されている。つまり、ダミーメモリゲート電極ＭＧＩは、平面視で２つのソース領域Ｓ２に挟まれている。ＯＮＯ膜Ｃ１は、メモリゲート電極ＭＧおよびダミーメモリゲート電極ＭＧＩのそれぞれと平面視で重なる領域において、メモリゲート電極ＭＧおよびダミーメモリゲート電極ＭＧＩのそれぞれと同様のレイアウトを有している。
ダミーメモリゲート電極ＭＧＩは、半導体装置の読出動作時に０Ｖが印加される擬似的なゲート電極であり、スイッチング素子、メモリトランジスタおよびその他のトランジスタのいずれの構成要素でもない。すなわち、ダミーメモリゲート電極ＭＧＩはトランジスタを構成していないが、仮にダミーメモリゲート電極ＭＧＩがトランジスタを構成すると考える場合、ダミーメモリゲート電極ＭＧＩには、メモリセルの読出動作時に、当該トランジスタをオフ状態とするように電圧（０Ｖ）が印加される。ただし、ダミーメモリゲート電極ＭＧＩは回路を構成している。また、ダミーメモリゲート電極ＭＧＩに対しては電位を供給することが可能であり、ダミーメモリゲート電極ＭＧＩは電気的に浮遊状態にはなっていない。
Ｘ方向（ゲート長方向）で互いに隣り合うメモリゲート電極ＭＧ同士の間の半導体基板ＳＢ内には、半導体基板ＳＢの上面から所定の深さに亘って、ｎ型の半導体領域であるドレイン領域Ｄ２が形成されている。また、Ｘ方向（ゲート長方向）で互いに隣り合うメモリゲート電極ＭＧとダミーメモリゲート電極ＭＧＩとの間の半導体基板ＳＢ内には、半導体基板ＳＢの上面から所定の深さに亘って、ｎ型の半導体領域であるソース領域Ｓ２が形成されている。ソース領域Ｓ２およびドレイン領域Ｄ２は、互いに同様の深さを有しており、ウェルＷＬよりも浅く形成されている。
メモリゲート電極ＭＧおよびダミーメモリゲート電極ＭＧＩのそれぞれの直下にはソース領域Ｓ２およびドレイン領域Ｄ２がいずれも形成されていない領域（チャネル領域）がある。すなわち、メモリゲート電極ＭＧは、ソース領域Ｓ２およびドレイン領域Ｄ２に挟まれた箇所の半導体基板ＳＢの直上に、ＯＮＯ膜Ｃ１を介して形成されている。つまり、平面視において、メモリゲート電極ＭＧはソース領域Ｓ２とドレイン領域Ｄ２とに挟まれている。メモリゲート電極ＭＧは、例えばポリシリコン膜から成る。一対のソース領域Ｓ２およびドレイン領域Ｄ２と、それらの間のメモリゲート電極ＭＧとは、ＭＩＳＦＥＴを構成しており、当該ＭＩＳＦＥＴおよびＯＮＯ膜Ｃ１は、メモリトランジスタ（不揮発性記憶素子）Ｑｍを構成している。メモリトランジスタＱｍは、電荷の蓄積による情報の記憶に用いられる素子である。すなわち、ＯＮＯ膜Ｃ１を備えたメモリトランジスタＱｍは、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型の記憶素子である。
ダミーメモリゲート電極ＭＧＩは、互いに隣り合うメモリトランジスタＱｍ同士を電気的に分離する役割を有しており、ダミーメモリゲート電極ＭＧＩを形成しない場合には、図１および図３においてダミーメモリゲート電極ＭＧＩが形成されている領域の直下に素子分離領域ＥＩを形成する必要がある。２つのダミーメモリゲート電極ＭＧＩに挟まれた領域でＸ方向に並ぶ２つのメモリトランジスタＱｍは、互いに１つのドレイン領域Ｄ２を共有している。
ソース領域Ｓ１、Ｓ２、ドレイン領域Ｄ１およびＤ２は、半導体基板ＳＢにｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））が導入された領域であり、ウェルＷＬは、半導体基板ＳＢにｐ型の不純物（例えばＢ（ホウ素））が打ち込まれた領域である。ソース領域Ｓ１、Ｓ２、ドレイン領域Ｄ１およびＤ２のそれぞれは、不純物濃度が比較的薄いエクステンション領域と、不純物濃度がエクステンション領域よりも高い拡散領域とを有している。エクステンション領域は、拡散領域に隣接しており、拡散領域よりもチャネル領域側に位置している。
図１に示すように、選択ゲート電極ＳＧとメモリゲート電極ＭＧとは、第１領域ＱｓＲおよび第２領域ＱｍＲとの境界を挟んでＹ方向（ゲート幅方向）で互いに並んでいる。また、ダミー選択ゲート電極ＳＧＩとダミーメモリゲート電極ＭＧＩとは、第１領域ＱｓＲおよび第２領域ＱｍＲとの境界を挟んでＹ方向で互いに並んでいる。
図４に示すように、第１領域ＱｓＲおよび第２領域ＱｍＲとの境界の半導体基板ＳＢ上には、素子分離領域ＥＩが形成されている。選択ゲート電極ＳＧ、メモリゲート電極ＭＧ、ゲート絶縁膜ＩＦ１およびＯＮＯ膜Ｃ１は、いずれも素子分離領域ＥＩの直上で終端している。言い換えれば、選択ゲート電極ＳＧ、メモリゲート電極ＭＧ、ゲート絶縁膜ＩＦ１およびＯＮＯ膜Ｃ１のそれぞれのＹ方向の終端部は、素子分離領域ＥＩの直上に位置している。選択ゲート電極ＳＧとメモリゲート電極ＭＧとは当該境界を挟んで互いに離間しており、ゲート絶縁膜ＩＦ１とＯＮＯ膜Ｃ１とは当該境界を挟んで互いに離間している。つまり、当該境界を挟んで対向するゲート絶縁膜ＩＦ１の端部およびＯＮＯ膜Ｃ１の端部のそれぞれは、素子分離領域ＥＩの直上で終端している。
図２および図３に示すように、選択ゲート電極ＳＧおよびメモリゲート電極ＭＧのそれぞれの側面を覆うように、サイドウォールスペーサＳＷが形成されている。サイドウォールスペーサＳＷは、自己整合的に形成された絶縁膜から成り、例えば、酸化シリコン膜および窒化シリコン膜の積層膜から成る。半導体基板ＳＢ上には、ゲート絶縁膜ＩＦ１、ＯＮＯ膜Ｃ１、選択ゲート電極ＳＧ、メモリゲート電極ＭＧ、ダミー選択ゲート電極ＳＧＩ、ダミーメモリゲート電極ＭＧＩおよびサイドウォールスペーサＳＷを覆う層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、例えば主に酸化シリコン膜から成り、層間絶縁膜ＩＬ１の上面は平坦化されている。なお、図示はしていないが、層間絶縁膜ＩＬ１とゲート絶縁膜ＩＦ１、ＯＮＯ膜Ｃ１、選択ゲート電極ＳＧ、メモリゲート電極ＭＧ、ダミー選択ゲート電極ＳＧＩ、ダミーメモリゲート電極ＭＧＩおよびサイドウォールスペーサＳＷとの間には、層間絶縁膜ＩＬ１を構成する酸化シリコン膜に比べて薄いライナー絶縁膜（窒化シリコン膜）が形成されていてもよい。
図１～図３に示すように、層間絶縁膜ＩＬ１には、層間絶縁膜ＩＬ１を貫通するコンタクトホール（貫通孔）が複数形成されており、各コンタクトホール内には、導電性接続部であるプラグ（コンタクトプラグ）ＰＧが形成されている。複数のプラグＰＧは、ソース領域Ｓ１、Ｓ２、ドレイン領域Ｄ１、Ｄ２、選択ゲート電極ＳＧ、メモリゲート電極ＭＧ、ダミー選択ゲート電極ＳＧＩおよびダミーメモリゲート電極ＭＧＩにそれぞれ電気的に接続されている。
図示はしていないが、ソース領域Ｓ１、Ｓ２、ドレイン領域Ｄ１、Ｄ２、選択ゲート電極ＳＧ、メモリゲート電極ＭＧ、ダミー選択ゲート電極ＳＧＩおよびダミーメモリゲート電極ＭＧＩのそれぞれの上面には、ＮｉＳｉ（ニッケルシリサイド）またはＣｏＳｉ（コバルトシリサイド）などから成るシリサイド層が形成されていてもよい。その場合、プラグＰＧはシリサイド層を介してソース領域Ｓ１、Ｓ２、ドレイン領域Ｄ１、Ｄ２、選択ゲート電極ＳＧ、メモリゲート電極ＭＧ、ダミー選択ゲート電極ＳＧＩまたはダミーメモリゲート電極ＭＧＩに電気的に接続される。プラグＰＧは、例えば主にＷ（タングステン）から成る。
プラグＰＧの上面は、層間絶縁膜ＩＬ１の上面と同様の高さで平坦化されている。プラグＰＧおよび層間絶縁膜ＩＬ１のそれぞれの上には、例えば酸化シリコン膜から成る層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２は複数の貫通孔（配線溝）を有しており、当該貫通孔内には、配線Ｍ１が埋め込まれている。配線Ｍ１の上面と層間絶縁膜ＩＬ２の上面とは、同様の高さで平坦化されている。各プラグＰＧの上面は、層間絶縁膜ＩＬ１上に形成された配線Ｍ１の下面に接続されている。配線Ｍ１は、例えば主にＣｕ（銅）から成る。配線Ｍ１および層間絶縁膜ＩＬ２は、第１配線層を構成している。
図１に示すように、配線Ｍ１上には、ビア（図示しない）を介して配線Ｍ１に電気的に接続された配線Ｍ２が形成されている。配線Ｍ２上には、ビア（図示しない）を介して配線Ｍ２に電気的に接続された配線ＭＢ、ＭＳが形成されている。配線Ｍ２は第２配線層を構成している。配線ＭＢ、ＭＳのそれぞれは、第２配線層上の第３配線層を構成していてもよいが、第３配線層よりも上の配線層を構成していてもよい。ここでは図示を省略しているが、各ゲート電極には、例えば第４配線層の配線を用いて電位を供給する。
１つの選択トランジスタＱｓは、１つのメモリトランジスタＱｍに電気的に接続されている。具体的には、１つの選択トランジスタＱｓのドレイン領域Ｄ１は、１つのメモリトランジスタＱｍのソース領域Ｓ２に、プラグＰＧおよび配線Ｍ１を介して電気的に接続されている。ただし、本実施の形態では、選択トランジスタＱｓとメモリトランジスタＱｍとを接続する導電経路として配線Ｍ２を含む場合と、配線Ｍ２を含まない場合とがある。互いに電気的に接続された選択トランジスタＱｓおよびメモリトランジスタＱｍは、１つのメモリセル、つまり１ビット（ｂｉｔ）のセルを構成している。言い換えれば、１ビットのセルは、２つのトランジスタにより構成されている。
第１領域ＱｓＲ内でＹ方向に並ぶ選択トランジスタＱｓ同士は、別々のビットのセルを構成している。第１領域ＱｓＲ内でＸ方向に並ぶ選択トランジスタＱｓ同士は、別々のビットのセルを構成している。また、第２領域ＱｍＲ内でＹ方向に並ぶメモリトランジスタＱｍ同士は、別々のビットのセルを構成している。第２領域ＱｍＲ内でＸ方向に並ぶメモリトランジスタＱｍ同士は、別々のビットのセルを構成している。つまり、図１に示す１つの第２領域ＱｍＲ内では、Ｙ方向において８ビット分のメモリトランジスタＱｍが並んでおり、図１に示す１つの第１領域ＱｓＲ内では、Ｙ方向において４ビット分の選択トランジスタＱｓが並んでいる。なお、図１では示していないが、第１領域ＱｓＲは、選択ゲート電極ＳＧに接続されたプラグＰＧと重なりＸ方向に沿う線を軸としてＹ方向に線対称な構造をさらに有しているため、実際には１つの第１領域ＱｓＲ内において、Ｙ方向に８ビット分の選択トランジスタＱｓが並んでいる。なお、第１領域ＱｓＲ内および第２領域ＱｍＲ内においてＹ方向に並ぶトランジスタの数は８つに限られない。
図１では、第１領域ＱｓＲおよび第２領域ＱｍＲのそれぞれに、第１のメモリセル（第１のビット）を構成する選択トランジスタＱｓおよびメモリトランジスタＱｍが形成された第１ビット領域１Ｂを示している。同様に、図１では、第２のメモリセル（第２のビット）を構成する選択トランジスタＱｓおよびメモリトランジスタＱｍが形成された第２ビット領域２Ｂを示している。同様に、第３のメモリセル（第３のビット）を構成する選択トランジスタＱｓおよびメモリトランジスタＱｍが形成された第３ビット領域３Ｂ、並びに、第４のメモリセル（第４のビット）を構成する選択トランジスタＱｓおよびメモリトランジスタＱｍが形成された第４ビット領域４Ｂも示している。すなわち、第１領域ＱｓＲの第１ビット領域１Ｂに形成された選択トランジスタＱｓは、第２領域ＱｍＲの第１ビット領域１Ｂに形成されたメモリトランジスタＱｍに接続されている。このことは、第２ビット領域２Ｂ、第３ビット領域３Ｂおよび第４ビット領域４Ｂについても同様である。
また、第１ビット領域１Ｂには、Ｘ方向において複数のビットのそれぞれを構成するトランジスタが形成されている。このことは、第２ビット領域２Ｂ、第３ビット領域３Ｂおよび第４ビット領域４Ｂについても同様である。
第１領域ＱｓＲおよび第２領域ＱｍＲのそれぞれにおいて、第４ビット領域４Ｂ、第３ビット領域３Ｂ、第２ビット領域２Ｂおよび第１ビット領域１Ｂは、第１領域ＱｓＲと第２領域ＱｍＲとの境界側から順にＹ方向に並んで配置されている。つまり、Ｙ方向において、第１領域ＱｓＲの第１ビット領域１Ｂ、第２ビット領域２Ｂ、第３ビット領域３Ｂおよび第４ビット領域４Ｂと、第２領域ＱｍＲの第１ビット領域１Ｂ、第２ビット領域２Ｂ、第３ビット領域３Ｂおよび第４ビット領域４Ｂとは、互いに当該境界を軸として線対称に配置されている。このため、第１領域ＱｓＲの第４ビット領域４Ｂと第２領域ＱｍＲの第４ビット領域４Ｂと間の距離は、第１領域ＱｓＲの第１ビット領域１Ｂと第２領域ＱｍＲの第１ビット領域１Ｂと間の距離よりも小さい。
ここで、Ｙ方向における第１領域ＱｓＲと第２領域ＱｍＲとの境界から、当該境界に最も近い活性領域（第４ビット領域４Ｂの活性領域）までの距離は、２００ｎｍ～４００ｎｍである。すなわち、半導体装置の仕様にも依るが、当該境界、つまりゲート絶縁膜ＩＦ１とＯＮＯ膜Ｃ１とを作り分ける境界と、活性領域とを２００ｎｍ以上離間させる必要がある。言い換えれば、当該境界を挟む第１領域ＱｓＲの活性領域と第２領域ＱｍＲの活性領域とは、４００～８００ｎｍ離間している。このように選択トランジスタＱｓおよびメモリトランジスタＱｍを素子分離領域ＥＩを介して離間させることで、選択トランジスタＱｓおよびメモリトランジスタＱｍを互いに電気的に分離する。
図１では第２領域ＱｍＲ内に第１ビット領域１Ｂ、第２ビット領域２Ｂ、第３ビット領域３Ｂおよび第４ビット領域４Ｂをそれぞれ２つずつ示している。つまり、第２領域ＱｍＲ内に８つのビット領域を示している。ここで、第２領域ＱｍＲ内において、メモリゲート電極ＭＧに接続されたプラグＰＧを軸としてＹ方向に線対称に配置された第１ビット領域１Ｂ同士は、図１において同じ符号が付されているが、別々のビットを構成しているのであり、２つの第１ビット領域１Ｂが１つのビットを構成しているのではない。このことは、第２領域ＱｍＲ内にそれぞれ２つずつ配置された第２ビット領域２Ｂ、第３ビット領域３Ｂおよび第４ビット領域４Ｂについても同様である。
第１領域ＱｓＲおよび第２領域ＱｍＲのそれぞれのビット領域では、Ｘ方向に延在する活性領域がＹ方向に並んで複数配置されている。第２領域ＱｍＲにおいてＹ方向に８つ並ぶ活性領域のそれぞれの直上には、Ｘ方向に延在する配線ＭＢが形成されている。つまり、第２領域ＱｍＲの上部では、配線ＭＢがＹ方向に８つ並んでいる。配線ＭＢは、所謂ビット線である。配線ＭＢは、配線ＭＢの直下の配線Ｍ１、Ｍ２およびプラグＰＧを介して、メモリトランジスタＱｍのドレイン領域Ｄ２に電気的に接続されている。１つの配線ＭＢは、Ｘ方向に並ぶ複数のメモリトランジスタＱｍのそれぞれのドレイン領域Ｄ２に共通して接続されている。
第１領域ＱｓＲのソース領域Ｓ１の直上には、Ｙ方向に延在するソース配線である配線ＭＳが形成されている。配線ＭＳは、選択トランジスタＱｓのソース領域Ｓ１にソース電位を供給（印加）するための配線である。配線ＭＳは、配線ＭＳの直下の配線Ｍ１、Ｍ２およびプラグＰＧを介して、選択トランジスタＱｓのソース領域Ｓ１に電気的に接続されている。１つの配線ＭＳは、Ｙ方向に並ぶ複数の選択トランジスタＱｓのそれぞれのソース領域Ｓ１に共通して接続されている。
レイアウト面積を縮小する観点から、１つのメモリセル（ビット）を構成する選択トランジスタＱｓおよびメモリトランジスタＱｍは、第１領域ＱｓＲおよび第２領域ＱｍＲの境界を軸として線対称のレイアウトを有する配線により互いに電気的に接続されている。第４ビット領域４Ｂに形成された２つのトランジスタ、すなわち、当該境界を挟んで平面視で隣り合う選択トランジスタＱｓとメモリトランジスタＱｍとは、Ｙ方向に延在する第１の配線Ｍ１により直線的に接続されている。第３ビット領域３Ｂに形成された選択トランジスタＱｓとメモリトランジスタＱｍとは、Ｙ方向に延在する第１の配線Ｍ２により直線的に接続されている。第３ビット領域３Ｂに形成された選択トランジスタＱｓとメモリトランジスタＱｍとを接続する配線Ｍ２と、第４ビット領域４Ｂに形成された選択トランジスタＱｓとメモリトランジスタＱｍとを接続する配線Ｍ１とは、第１領域ＱｓＲと第２領域ＱｍＲとの境界の直上において、平面視で互いに重なっている。
第２ビット領域２Ｂに形成された選択トランジスタＱｓとメモリトランジスタＱｍとは、第４ビット領域４Ｂに形成された２つのトランジスタの相互を接続する第１の配線Ｍ２とＸ方向で隣り合い、選択ゲート電極ＳＧおよびメモリゲート電極ＭＧのそれぞれの直上を通って第１の配線Ｍ２を迂回するように配置された第２の配線Ｍ２により接続されている。第１ビット領域１Ｂに形成された選択トランジスタＱｓとメモリトランジスタＱｍとは、第３ビット領域３Ｂに形成された２つのトランジスタの相互を接続する第１の配線Ｍ１とＸ方向で隣り合い、当該選択ゲート電極ＳＧおよび当該メモリゲート電極ＭＧのそれぞれの直上であって、第２の配線Ｍ２の直下を通って第１の配線Ｍ１を迂回するように配置された第２の配線Ｍ１により接続されている。第１ビット領域１Ｂに形成された選択トランジスタＱｓとメモリトランジスタＱｍとを接続する配線Ｍ１と、第２ビット領域２Ｂに形成された選択トランジスタＱｓとメモリトランジスタＱｍとを接続する配線Ｍ２とは、第１領域ＱｓＲと第２領域ＱｍＲとの境界の直上において、平面視で互いに重なっている。
なお、第２ビット領域２Ｂに形成された選択トランジスタＱｓとメモリトランジスタＱｍとを第２の配線Ｍ１で接続し、第１ビット領域１Ｂに形成された選択トランジスタＱｓとメモリトランジスタＱｍとを第２の配線Ｍ２で接続してもよい。ここで説明した第１の配線Ｍ１、第２の配線Ｍ１、第１の配線Ｍ２、および、第２の配線Ｍ２のそれぞれの一方の端部は、Ｙ方向に並ぶ４つのドレイン領域Ｄ１のいずれかにプラグＰＧなどを介して接続され、他方の端部は、Ｙ方向に並ぶ４つのソース領域Ｓ２のいずれかに接続されている。これらの４つのドレイン領域Ｄ１と４つのソース領域Ｓ２とは、互いにＹ方向に並んでいる。
このように、Ｙ方向に並ぶ４組の選択トランジスタＱｓとメモリトランジスタＱｍとを、第１領域ＱｓＲおよび第２領域ＱｍＲの境界を軸として反転したレイアウトを有する第１の配線Ｍ１、第２の配線Ｍ１、第１の配線Ｍ２、および、第２の配線Ｍ２を用いて電気的に接続している。これにより、４組の選択トランジスタＱｓおよびメモリトランジスタＱｍを、平面視でＸ方向に並ぶ２つの配線が占める面積内に配置された配線、プラグ並びにビアのみにより電気的に接続することができるため、メモリアレイの平面レイアウトを縮小し、半導体装置を微細化することができる。
図１では、Ｙ方向に並ぶ４組の選択トランジスタＱｓとメモリトランジスタＱｍとを互いに接続する場合を示している。これに対し、第１領域ＱｓＲ内でＹ方向に並ぶ選択ゲート電極ＳＧおよび第２領域ＱｍＲ内でＹ方向に並ぶメモリゲート電極ＭＧをさらに増やす場合には、選択トランジスタＱｓとメモリトランジスタＱｍとを接続する配線として、配線Ｍ２より上層の配線であって、上記した第１の配線Ｍ１および第２の配線Ｍ１のそれぞれの直上の配線も使用すればよい。
＜半導体装置の動作＞
本実施の形態のメモリセルの動作について、図５を用いて以下に説明する。ただし、以下の説明で示す電圧の数値は一例であり、これに限定されるものではない。図５は、本実施の形態の半導体装置であるメモリセルの読出動作時の電流の流れを示す平面図である。
本実施の形態のメモリセルを構成するメモリトランジスタＱｍ（図３参照）は、ＭＩＳＦＥＴ構造を有し、当該ＭＩＳＦＥＴのゲート絶縁膜内のトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読み出すものである。トラップ性絶縁膜とは、電荷を蓄積可能な絶縁膜である、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積部への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。
ここでいう選択メモリセルとは、「書込」、「消去」または「読出」を行う対象として選択されたメモリセルである。また、本実施の形態では、メモリトランジスタＱｍのＯＮＯ膜Ｃ１中の電荷蓄積部である窒化シリコン膜ＮＦ（図３参照）への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
書込動作および消去動作は、ＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングを利用した方式により行われる。言い換えれば、ＦＮ方式の書込は、窒化シリコン膜ＮＦ（図３参照）にＦＮトンネル効果により電子を注入することによってメモリセルの書込を行う動作方式とみなすことができ、ＦＮ方式の消去は、窒化シリコン膜ＮＦにＦＮトンネル効果によりホールを注入することによってメモリセルの消去を行う動作方式とみなすことができる。
以下に、「書込」、「消去」および「読出」の各動作において、図１～図３に示す各部位に印加する電圧を例示する。ここでは、選択メモリセルのメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、選択ゲート電極ＳＧに印加する電圧Ｖｓｇ、ソース線（選択トランジスタＱｓのソース領域Ｓ１）に印加する電圧Ｖｓｌ、および、ビット線（メモリトランジスタＱｍのドレイン領域Ｄ２）に印加する電圧Ｖｂｌについて説明する。また、ここでは、ウェルＷＬに印加する電圧Ｖｗｅｌｌ、ダミーメモリゲート電極ＭＧＩに印加する電圧Ｖｍｇｉ、および、ダミー選択ゲート電極ＳＧＩに印加する電圧Ｖｓｇｉについて説明する。
書込動作における電圧は、Ｖｍｇ＝８Ｖ、Ｖｓｇ＝－２．５Ｖ、Ｖｓｌ＝０Ｖ、Ｖｂｌ＝－２．５Ｖ、Ｖｗｅｌｌ＝－２．５Ｖ、Ｖｍｇｉ＝８Ｖ、Ｖｓｇｉ＝－２．５Ｖである。このような電圧を印加し、選択メモリセルのメモリトランジスタＱｍにおいて、メモリトランジスタＱｍのチャネル形成領域（ソース領域Ｓ２ドレイン領域Ｄ２間のウェルＷＬ）から電子をトンネリングさせてＯＮＯ膜Ｃ１中の窒化シリコン膜ＮＦに注入することで書込を行う。この際、電子はチャネル形成領域からＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜Ｘ１（図３参照）を通過して窒化シリコン膜ＮＦ中に注入され、窒化シリコン膜ＮＦのトラップ準位に捕獲される。また、ＦＮトンネリングにより、窒化シリコン膜ＮＦ中からホールがチャネル形成領域に抜き出される。その結果、メモリトランジスタＱｍのしきい値電圧が上昇する。具体的には、メモリトランジスタのしきい値電圧は０Ｖより大きくなる。すなわち、メモリトランジスタＱｍは書込状態となる。
消去動作における電圧は、Ｖｍｇ＝－３．３Ｖ、Ｖｓｇ＝３．３Ｖ、Ｖｓｌ＝Ｖｂｌ＝Ｆｌｏａｔｉｎｇ（Ｈｉｇｈ－Ｚ）、Ｖｗｅｌｌ＝６．６Ｖ、Ｖｍｇｉ＝－３．３Ｖ、Ｖｓｇｉ＝３．３Ｖである。つまり、ソース線とビット線とは開放電圧（フローティング状態、高いインピーダンスの状態）とする。上記電圧を印加することで、選択メモリセルのメモリトランジスタＱｍにおいて、窒化シリコン膜ＮＦ内の電子をトンネル効果によりチャネル形成領域に放出させ、かつ、チャネル形成領域からホールを窒化シリコン膜ＮＦにトンネル注入することで消去を行う。その結果、メモリトランジスタＱｍのしきい値電圧が低下する。具体的には、メモリトランジスタのしきい値電圧は０Ｖ未満となる。すなわち、メモリトランジスタＱｍは消去状態となる。
読出動作における電圧は、Ｖｍｇ＝０Ｖ、Ｖｓｇ＝３．３Ｖ、Ｖｓｌ＝０Ｖ、Ｖｂｌ＝１Ｖ、Ｖｗｅｌｌ＝０Ｖ、Ｖｍｇｉ＝０Ｖ、Ｖｓｇｉ＝０Ｖである。読出時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込状態におけるメモリトランジスタＱｍのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、メモリセルに流れる電流により書込状態と消去状態とを判別することができる。読出時にはダミー選択ゲート電極ＳＧＩおよびダミーメモリゲート電極ＭＧＩをオフ状態にする。これにより、素子分離領域ＥＩで区切られていない１つの活性領域上に並ぶ複数の選択ゲート電極ＳＧ同士またはメモリトランジスタＱｍ同士を、互いに分離された素子として使用することができる。
読出動作時において、電流経路は図５に示すような経路となる。図５では、読出動作時における電流の流れを太い矢印で示している。ここでは例として、第２ビット領域２Ｂに形成されたメモリセルにおける電流経路を示している。図５に示すように、電流は、ビット線である配線ＭＢから、メモリトランジスタＱｍのドレイン領域Ｄ２、チャネル形成領域およびソース領域Ｓ２を順に通って配線Ｍ２に流れ、その後、配線Ｍ２から選択トランジスタＱｓのドレイン領域Ｄ１、チャネル形成領域およびソース領域Ｓ１を順に通って、ソース線である配線ＭＳに流れる。
＜半導体装置の製造工程＞
以下に、図６および図７を用いて、本実施の形態の半導体装置の製造工程について説明する。図６および図７は、本実施の形態の半導体装置であるメモリセルの製造工程を示す断面図である。図６および図７では、第１領域ＱｓＲの断面と第２領域ＱｍＲの断面とを並べて示す。ここでは、ＯＮＯ膜とＩ／Ｏ酸化膜とを作り分け、複数種類のゲート電極を１つのポリシリコン膜から形成する。
まず、図６に示すように、例えばｐ型の単結晶シリコン（Ｓｉ）から成る半導体基板ＳＢを準備する。続いて、半導体基板ＳＢの上面に溝を形成した後、当該溝内に酸化シリコン膜を埋め込むことで、当該酸化シリコン膜から成る素子分離領域（図示しない）を形成する。
続いて、半導体基板ＳＢの上面にｐ型の不純物（例えばＢ（ホウ素））を、例えばイオン注入法により打ち込むことで導入し、これにより第１領域ＱｓＲおよび第２領域ＱｍＲのそれぞれの半導体基板ＳＢ内にｐ型のウェルＷＬを形成する。なお、メモリを搭載しようとするベースのプロセス条件がメモリにとって都合のよい仕様であれば、メモリのウェルＷＬと、Ｉ／Ｏ領域のｎ型ＭＯＳＦＥＴのウェルとを共通化してもよい。Ｉ／Ｏ（Input/Output）領域とは、例えば、半導体装置（半導体チップ）と外部装置との間で信号を入出力するために用いられる回路・素子が形成された領域である。Ｉ／Ｏ領域に形成されるＭＩＳＦＥＴは、ロジック回路を構成する素子に比べて高耐圧が求められ、比較的厚いゲート絶縁膜を有している。ここでは、Ｉ／Ｏ領域のＭＩＳＦＥＴを有する厚いゲート絶縁膜、および、当該ゲート絶縁膜と同じ工程で形成される他の領域のゲート絶縁膜を、Ｉ／Ｏ酸化膜と呼ぶ場合がある。
続いて、第１領域ＱｓＲの半導体基板ＳＢの上面にチャネル領域を形成するためのイオン注入を行う。ここでは、半導体基板ＳＢの上面にｐ型の不純物（例えばＢ（ホウ素））を打ち込む。チャネル領域はトランジスタの動作時にチャネルが形成される領域であり、ウェルＷＬよりも深さは浅い。第１領域ＱｓＲに当該チャネル領域を形成するために行う当該イオン注入工程では、同時にＩ／Ｏ領域におけるｎ型ＭＩＳＦＥＴの形成領域にチャネル領域を形成してもよい。
続いて、ウェルＷＬおよびチャネル領域のそれぞれを形成するために注入された不純物を活性化させるためにアニールを行う。その後、半導体基板ＳＢの上面を覆うＩ／Ｏ酸化膜であるゲート絶縁膜ＩＦ１を形成する。当該Ｉ／Ｏ酸化膜を形成するために行う酸化工程では、例えばＩＳＳＧ（In-Situ Steam Generation）酸化を行う。
続いて、フォトリソグラフィ技術を用いて、ゲート絶縁膜ＩＦ１上に、第２領域ＱｍＲの半導体基板ＳＢの上面と、第１領域ＱｓＲの半導体基板ＳＢの上面の一部とを露出するレジストパターンを形成する。本実施の形態では、選択トランジスタの形成領域とメモリトランジスタの形成領域とをそれぞれ別々にまとめているため、当該レジストパターンを形成するためのマスク（レチクル）などを含む露光装置は、高い精度を必要とせず、ラフなパターン用のものでもよい。つまり、微細なパターンを形成することが可能なＫｒＦエキシマレーザーなどを用いた露光装置を用いる必要はない。
続いて、当該レジストパターンをマスク（注入阻止マスク）として用いて、第２領域ＱｍＲにチャネル領域を形成するためのイオン注入を行う。ここでは、半導体基板ＳＢの上面にｐ型の不純物（例えばＢ（ホウ素））を打ち込む。続いて、アッシング処理を行った後、フッ酸を含む薬液を用いた酸化膜ウェットエッチングを行うことで、第２領域ＱｍＲのゲート絶縁膜ＩＦ１を除去し、これにより半導体基板ＳＢの上面を露出させる。続いて、当該レジストパターンを除去する。
続いて、例えば熱酸化法を用いて、半導体基板ＳＢの上面上に、ＯＮＯ膜のボトム酸化膜である酸化シリコン膜Ｘ１を形成する。ここでの酸化シリコン膜Ｘ１の膜厚は例えば２ｎｍ程度であるが、それ以下でもそれ以上でもよい。続いて、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、半導体基板ＳＢの上面上に、窒化シリコン膜ＮＦを形成する。窒化膜は、例えば１０ｎｍ程度の膜厚を有していてもよく、例えば２ｎｍ程度の膜厚の膜と３ｎｍ程度の膜厚の膜とから成る窒化シリコン膜の積層膜であってもよい。窒化シリコン膜ＮＦを積層膜として形成する場合には、積層膜を構成する膜同士の界面に酸化層が形成されるようにする。続いて、窒化膜の表面を酸化してＯＮＯ膜のトップ酸化膜である酸化シリコン膜Ｘ２を形成する。酸化には例えばＩＳＳＧ酸化を用いる。これにより、酸化シリコン膜Ｘ１、窒化シリコン膜ＮＦおよび酸化シリコン膜Ｘ２から成る積層膜であるＯＮＯ膜Ｃ１を形成する。
続いて、第２領域ＱｍＲのＯＮＯ膜Ｃ１を覆い、第１領域ＱｓＲのＯＮＯ膜Ｃ１を露出するレジストパターンをＯＮＯ膜Ｃ１上に形成する。本実施の形態では、選択トランジスタの形成領域とメモリトランジスタの形成領域とをそれぞれ別々にまとめているため、当該レジストパターンを形成するためのマスク（レチクル）などを含む露光装置は、高い精度を必要とせず、ラフなパターン用のものでもよい。続いて、アッシング処理を行った後、フッ酸を含む薬液を用いた酸化膜ウェットエッチングを行うことで、酸化シリコン膜Ｘ２をパターニングする。続いて、当該レジストパターンを除去した後、酸化シリコン膜Ｘ２をマスクとして用いて、熱リン酸などの薬液を用いて一部の窒化シリコン膜ＮＦを除去する。これにより、ＯＮＯ膜Ｃ１は第２領域ＱｍＲのみに残り、第２領域ＱｍＲ以外の領域でゲート絶縁膜ＩＦ１およびＩ／Ｏ酸化膜が露出する。これにより、図６に示す構造を得る。
次に、図７に示すように、ロジック回路領域などのコアデバイス形成領域（図示しない）のＩ／Ｏ酸化膜を除去し、半導体基板ＳＢの上面を露出させる。続いて、コアデバイス形成領域において、半導体基板ＳＢの上面上に薄膜の酸化シリコン膜を成膜する。酸化には例えばＩＳＳＧ酸化を用いる。当該酸化シリコン膜は、コアデバイス形成領域のトランジスタのゲート絶縁膜として用いられる。
続いて、例えばＣＶＤ法を用いて、半導体基板ＳＢの上面上に、ゲート電極となるポリシリコン膜を形成する。続いて、レジストパターンをマスクとして用いて、当該ポリシリコン膜に対するｎ型不純物の注入とｐ型不純物の注入とをそれぞれ行い、その後アニールを行う。続いて、ゲート電極の加工を行う。ここでは、フォトリソグラフィ技術およびエッチング法を用いて第１領域ＱｓＲおよび第２領域ＱｍＲのそれぞれの当該ポリシリコン膜をパターニングする。これにより、第１領域ＱｓＲには、当該ポリシリコン膜から成る選択ゲート電極ＳＧおよびダミー選択ゲート電極ＳＧＩが形成され、第２領域ＱｍＲには、当該ポリシリコン膜から成るメモリゲート電極ＭＧおよびダミーメモリゲート電極ＭＧＩが形成される。また、ロジック回路領域では、当該ポリシリコン膜をパターニングすることで、ゲート電極（図示しない）が形成される。
当該エッチング工程で各ゲート電極をパターニングした後、続けてゲート絶縁膜ＩＦ１およびＯＮＯ膜Ｃ１をパターニングする方法も考えられる。しかし、ゲート絶縁膜ＩＦ１およびＯＮＯ膜Ｃ１よりも薄いロジック回路領域のゲート絶縁膜が露出している状態で、それらの絶縁膜を同一のエッチング工程でパターニングしようとすると、ロジック回路領域の薄いゲート絶縁膜が除去された箇所で半導体基板ＳＢの上面が過度に削られる問題が生じる。よって、当該エッチング工程では、各ゲート電極をパターニングした後、ゲート絶縁膜ＩＦ１およびＯＮＯ膜Ｃ１を削り込まず、半導体基板ＳＢの上面を露出させないことで、活性領域の半導体基板ＳＢの表面が過度に削られることを防ぐことができる。
すなわち、選択ゲート電極ＳＧおよびメモリゲート電極ＭＧを形成した直後において、ロジック回路領域の活性領域は薄いゲート絶縁膜により覆われており、第１領域ＱｓＲの活性領域はゲート絶縁膜ＩＦ１に覆われており、第２領域ＱｍＲの活性領域はＯＮＯ膜Ｃ１に覆われており、Ｉ／Ｏ領域の活性領域は厚いゲート絶縁膜（Ｉ／Ｏ酸化膜）に覆われている。したがって、半導体基板ＳＢの表面をエッチングから保護することができる。以上により、図７に示す構造を得る。
本実施の形態では、選択トランジスタの形成領域とメモリトランジスタの形成領域とをそれぞれ別々にまとめているため、後述する比較例（図１２および図１３参照）のように、ＯＮＯ膜Ｃ１は、ゲート長方向で隣り合うゲート電極同士の間の領域のような狭い領域内では終端しない。よって、当該レジストパターンを形成するためのマスク（レチクル）などを含む露光装置は、高い精度を必要とせず、ラフなパターン用のものを使用することが可能である。
次に、図３に示すように、第２領域ＱｍＲの半導体基板ＳＢの上面に、ｎ型不純物イオンを打ち込むことで、エクステンション領域（図示しない）を形成する。ここでは、第１領域ＱｓＲを覆い、第２領域ＱｍＲを露出するレジストパターンを半導体基板ＳＢ上に形成し、当該レジストパターンをマスクとしてイオン注入を行うことで、メモリゲート電極ＭＧの直下のチャネル領域を挟むように一対のエクステンション領域を形成する。その後、当該レジストパターンをマスクとして用いてドライエッチングを行うことで、ＯＮＯ膜Ｃ１の一部を除去し、これにより半導体基板ＳＢの上面を露出させる。すなわち、ＯＮＯ膜Ｃ１は、メモリゲート電極ＭＧおよびダミーメモリゲート電極ＭＧＩのそれぞれの直下にのみ残る。続いて、当該レジストパターンを除去する。
ここでは、第２領域ＱｍＲのエクステンション領域を形成するための当該レジストパターンを用いてＯＮＯ膜Ｃ１を開口させているため、ＯＮＯ膜Ｃ１の加工領域を第２領域ＱｍＲのみに限定することができる。よって、ＯＮＯ膜Ｃ１のドライエッチングに伴う活性領域の半導体基板ＳＢの表面の削れを最小限に抑えるエッチング条件を選択することができ、かつ、第２領域ＱｍＲにおいてエクステンション領域を形成するための条件として最適な条件でイオン注入を行うことができる。
続いて、図２に示すように、第１領域ＱｓＲの半導体基板ＳＢの上面に、ｎ型不純物イオンを打ち込むことで、エクステンション領域（図示しない）を形成する。ここでは、第２領域ＱｍＲを覆い、第１領域ＱｓＲを露出するレジストパターンを半導体基板ＳＢ上に形成し、当該レジストパターンをマスクとしてイオン注入を行うことで、選択ゲート電極ＳＧの直下のチャネル領域を挟むように一対のエクステンション領域を形成する。その後、当該レジストパターンをマスクとして用いてドライエッチングを行うことで、ゲート絶縁膜ＩＦ１の一部を除去し、これにより半導体基板ＳＢの上面を露出させる。すなわち、ゲート絶縁膜ＩＦ１は選択ゲート電極ＳＧおよびダミー選択ゲート電極ＳＧＩのそれぞれの直下にのみ残る。続いて、当該レジストパターンを除去する。ここでも、当該レジストパターンを形成するためのマスク（レチクル）などを含む露光装置は、高い精度を必要とせず、ラフなパターン用のものを使用することが可能である。
ここでは、第１領域ＱｓＲのエクステンション領域を形成するための当該レジストパターンを用いてゲート絶縁膜ＩＦ１を開口させているため、ゲート絶縁膜ＩＦ１の加工領域を第１領域ＱｓＲのみに限定することができる。よって、ゲート絶縁膜ＩＦ１のドライエッチングに伴う活性領域の半導体基板ＳＢの表面の削れを最小限に抑えるエッチング条件を選択することができ、かつ、第１領域ＱｓＲにおいてエクステンション領域を形成するための条件として最適な条件でイオン注入を行うことができる。
また、当該エクステンション領域の形成工程では、同時に、Ｉ／Ｏ領域のＭＩＳＦＥＴのエクステンション領域を形成してもよい。これにより、使用するマスク（レチクル）の数を低減し、製造コストを低減させることができる。また、第１領域ＱｓＲおよび第２領域ＱｍＲには、同一のレジストパターンを用いた同一の注入工程によりエクステンション領域の形成を行ってもよく、その場合、当該レジストパターンをマスクとして用いて行うエッチング工程により、ゲート絶縁膜ＩＦ１およびＯＮＯ膜Ｃ１を同時に除去してもよい。
このように、各領域にエクステンション領域を作り分けるために形成された複数のレジストパターンのそれぞれをマスクとして用いてエッチングを行うことで、ロジック回路領域の薄いゲート絶縁膜、第１領域ＱｓＲのゲート絶縁膜ＩＦ１および第２領域ＱｍＲのＯＮＯ膜Ｃ１のそれぞれを別々の工程でパターニングすることができる。これにより、ゲート絶縁膜が他の領域のゲート絶縁膜より薄い領域において、エッチングにより半導体基板が過度に削られることを防ぐことができる。
続いて、図２および図３に示すように、選択ゲート電極ＳＧ、ダミー選択ゲート電極ＳＧＩ、メモリゲート電極ＭＧおよびダミーメモリゲート電極ＭＧＩのそれぞれの側面を覆うサイドウォールスペーサＳＷを形成する。サイドウォールスペーサＳＷは、例えば、半導体基板ＳＢ上にＣＶＤ法により酸化シリコン膜および窒化シリコン膜から成る積層絶縁膜を形成した後、当該積層絶縁膜をエッチバックし、当該積層絶縁膜から各ゲート電極および半導体基板ＳＢの上面を露出させることで、自己整合的に形成することができる。
続いて、半導体基板ＳＢの上面にｎ型不純物イオンを打ち込むことで、ソース領域Ｓ１、Ｓ２、ドレイン領域Ｄ１およびＤ２のそれぞれの拡散領域を形成する。これにより、上述したエクステンション領域および当該拡散領域から成るソース領域Ｓ１、Ｓ２、ドレイン領域Ｄ１およびＤ２が形成される。拡散領域は、エクステンション領域よりも高い不純物濃度を有するｎ型半導体領域である。図２および図３では、互いに接する拡散領域およびエクステンション領域のそれぞれを区別して示しておらず、一体となっているものとして図示を行っている。ソース領域Ｓ１およびドレイン領域Ｄ１と、それらの間の半導体基板ＳＢ上の選択ゲート電極ＳＧとは、選択トランジスタＱｓを構成している。ソース領域Ｓ２およびドレイン領域Ｄ２と、それらの間の半導体基板ＳＢ上のメモリゲート電極ＭＧとは、メモリトランジスタＱｍを構成している。
続いて、露出している半導体基板ＳＢの上面および各ゲート電極の上面に、サリサイドプロセスを用いて、シリサイド層（図示しない）を形成する。続いて、半導体基板ＳＢ上に窒化シリコン膜から成るライナー絶縁膜（図示しない）を介して、例えば酸化シリコン膜から成る層間絶縁膜ＩＬ１をＣＶＤ法などにより形成した後、例えばＣＭＰ（Chemical Mechanical Polishing）法により層間絶縁膜ＩＬ１の上面を平坦化する。続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬ１を貫通する複数のコンタクトホールを形成する。続いて、複数のコンタクトホール内を、例えば主にＷ（タングステン）から成る導電膜により埋め込むことで、各コンタクトホール内にプラグＰＧを形成する。
続いて、層間絶縁膜ＩＬ１上およびプラグＰＧ上に、例えば酸化シリコン膜から成る層間絶縁膜ＩＬ２を形成する。その後、フォトリソグラフィ技術およびエッチング法を用いて、層間絶縁膜ＩＬ２を貫通し、底部にプラグＰＧの上面を露出する配線溝を形成する。続いて、配線溝内に、例えば主にＣｕ（銅）から成る配線Ｍ１を形成する。配線Ｍ１は、例えば所謂シングルダマシン法により形成される。
その後、配線Ｍ１および層間絶縁膜ＩＬ２から成る第１配線層上に、複数の配線層を積層する。これにより、第１領域ＱｓＲの選択トランジスタＱｓのドレイン領域Ｄ１と、第２領域ＱｍＲのメモリトランジスタＱｍのソース領域Ｓ１とを、プラグＰＧおよび配線Ｍ１を介して電気的に接続する。選択トランジスタＱｓおよびメモリトランジスタＱｍを接続する配線は、配線Ｍ１のみならず、さらに配線Ｍ１上の配線を用いてもよい。以上により、互いに接続された選択トランジスタＱｓおよびメモリトランジスタＱｍから成るメモリセルをメモリアレイに複数形成する。これにより、図１～図３に示す構造を得る。
＜本実施の形態の効果＞
図１２および図１３を用いて、本実施の形態の効果について説明する。図１２は、比較例である半導体装置の平面図である。図１３は、比較例である半導体装置の製造工程中の断面図である。図１２では、主にゲート電極およびプラグのみを示し、素子分離領域、層間絶縁膜、サイドウォールスペーサおよび配線層などの図示は省略している。
図１２の平面レイアウトに示すように、比較例の半導体装置は、互いに接続された選択トランジスタＱｓおよびメモリトランジスタＱｍから成るメモリセルを複数有している点で、本実施の形態の半導体装置と同様である。ただし、選択トランジスタＱｓが形成された領域である第３領域ＱｓＡ（図１の第１領域ＱｓＲに対応）と、当該選択トランジスタＱｓに接続されたメモリトランジスタＱｍのメモリゲート電極ＭＧが形成された領域である第４領域ＱｍＡ（図１の第２領域ＱｍＲに対応）とが、選択トランジスタＱｓおよびメモリトランジスタＱｍのそれぞれのゲート長方向で並んでいる。この点で、当該比較例は本実施の形態の半導体装置と異なる。
すなわち、第３領域ＱｓＡには、Ｙ方向に延在する選択ゲート電極ＳＧが、半導体基板上にゲート絶縁膜（図示しない）を介して形成されている。１つの第３領域ＱｓＡでは、２つの選択ゲート電極ＳＧがＸ方向（ゲート長方向）において並んで配置されている。第４領域ＱｍＡには、Ｙ方向に延在するメモリトランジスタＱｍが、半導体基板上にＯＮＯ膜（図示しない）を介して形成されている。１つの第４領域ＱｍＡでは、２つのメモリゲート電極ＭＧがＸ方向（ゲート長方向）において並んで配置されている。
Ｘ方向において、第３領域ＱｓＡの中心に形成されたプラグＰＧは、選択トランジスタＱｓのソース領域に電気的に接続されている。Ｘ方向において、第４領域ＱｍＡの中心に形成されたプラグＰＧは、メモリトランジスタＱｍのドレイン領域に電気的に接続されている。これに対し、第３領域ＱｓＡおよび第４領域ＱｍＡの境界を挟んでＸ方向で対向する選択ゲート電極ＳＧおよびメモリゲート電極ＭＧの相互間には、プラグは形成されていない。つまり、選択トランジスタＱｓのドレイン領域およびメモリトランジスタＱｍのソース領域にはプラグは接続されていない。選択トランジスタＱｓのドレイン領域およびメモリトランジスタＱｍのソース領域は、同一のｎ型半導体領域から成る。すなわち、比較例の選択トランジスタＱｓとメモリトランジスタＱｍとは、プラグおよび配線を介さずに、選択トランジスタＱｓのドレイン領域でありメモリトランジスタＱｍのソース領域である半導体領域を共有することで、互いに電気的に接続されている。
第３領域ＱｓＡには、Ｘ方向に２つの選択トランジスタＱｓが並んで配置され、第４領域ＱｍＡには、Ｘ方向に２つのメモリトランジスタＱｍが並んで配置されている。第３領域ＱｓＡおよび第４領域ＱｍＡは、Ｘ方向に交互に並んで配置されている。
このような半導体装置の製造工程では、図１３に示すように、図６を用いて説明した工程と同様の工程を行うことにより、第３領域ＱｓＡの半導体基板ＳＢ上にゲート絶縁膜ＩＦ１を形成し、その後、第４領域ＱｍＡの半導体基板ＳＢ上にＯＮＯ膜Ｃ１を形成する。すなわち、半導体基板ＳＢ上に形成したゲート絶縁膜ＩＦ１をフォトリソグラフィ技術およびエッチング法を用いて加工し、第４領域ＱｍＡの半導体基板ＳＢを露出させる。続いて、ゲート絶縁膜ＩＦ１上を含む半導体基板ＳＢ上にＯＮＯ膜Ｃ１を形成した後、フォトリソグラフィ技術およびエッチング法を用いてＯＮＯ膜Ｃ１を加工し、第３領域ＱｓＡのＯＮＯ膜Ｃ１を除去する。
続いて、図７を用いて説明した工程と同様の工程を行う。すなわち、半導体基板ＳＢ上にポリシリコン膜を堆積した後、フォトリソグラフィ技術およびエッチング法を用いてポリシリコン膜を加工する。これにより、第３領域ＱｓＡのゲート絶縁膜ＩＦ１上に選択ゲート電極ＳＧを形成し、第４領域ＱｍＡのＯＮＯ膜Ｃ１上にメモリゲート電極ＭＧを形成する。これにより、図１３に示す構造を得る。
図示は省略するが、その後の工程は、本実施の形態と同様に行う。すなわち、レジストとマスクとして用いてエクステンション領域の形成を行い、当該レジストをマスクとして用いて、選択ゲート電極ＳＧおよびメモリゲート電極ＭＧから露出するゲート絶縁膜ＩＦ１およびＯＮＯ膜Ｃ１を除去する。その後、サイドウォールスペーサおよび拡散領域を形成することで、ソース・ドレイン領域を形成する。続いて、半導体基板ＳＢ上に層間絶縁膜、プラグおよび配線層を形成することで、比較例の半導体装置が完成する。ただし、選択トランジスタＱｓおよびメモリトランジスタＱｍ（図１２参照）は、配線を介さずに互いに接続されている。
ここで、図１３を用いて説明した工程では、ゲート絶縁膜ＩＦ１とＯＮＯ膜Ｃ１とを、第３領域ＱｓＡおよび第４領域ＱｍＡの境界を挟んで互いに離間するように作り分ける必要がある。この作り分けは、フォトリソグラフィ技術を用いて行われる。また、上記のように、選択ゲート電極ＳＧおよびメモリゲート電極ＭＧを形成するための加工も、フォトリソグラフィ技術を用いて行われる。フォトリソグラフィ技術を用いたエッチング法による加工（パターニング）工程では、半導体基板ＳＢ上に塗布されたレジスト膜を露光・現像することにより形成されたレジストパターンをマスクとして用いて、ゲート絶縁膜ＩＦ１、ＯＮＯ膜Ｃ１またはポリシリコン膜を加工する。この露光工程でマスク（レチクル）の位置などにずれが生じることに起因して、露光位置がずれ、ゲート絶縁膜ＩＦ１、ＯＮＯ膜Ｃ１、選択ゲート電極ＳＧおよびメモリゲート電極ＭＧのそれぞれの形成位置および寸法にずれが生じる場合がある。
Ｘ方向におけるこのずれが過度に大きくなった場合、選択ゲート電極ＳＧの一部がゲート絶縁膜ＩＦ１の終端部よりも外側に形成され、または、メモリゲート電極ＭＧの一部がＯＮＯ膜Ｃ１の終端部より外側に形成されることがある。図１３では例として、１つのメモリゲート電極ＭＧの一部がＯＮＯ膜Ｃ１を踏み外し、ＯＮＯ膜Ｃ１の横で半導体基板ＳＢの上面に接している構造を示している。この場合、選択ゲート電極ＳＧと半導体基板ＳＢとの間の耐圧、または、メモリゲート電極ＭＧと半導体基板ＳＢとの間の耐圧が低下する問題が生じる。
これに対し、図１３に示す構造においてＸ方向でのゲート絶縁膜ＩＦ１とＯＮＯ膜Ｃ１との離間する距離を縮めれば、上記のようなゲート電極などの位置ずれに起因する耐圧の低下を防ぐことができるように思える。しかしこの場合、フォトリソグラフィ工程での露光位置のずれに起因してゲート絶縁膜ＩＦ１の上にＯＮＯ膜Ｃ１が重なったまま残る虞がある。ゲート絶縁膜ＩＦ１上にＯＮＯ膜Ｃ１が重なって残る場合、その上に選択ゲート電極ＳＧまたはメモリゲート電極ＭＧが形成されると、選択トランジスタＱｓまたはメモリトランジスタＱｍの特性が変化し、半導体装置が正常に動作しなくなる問題が生じる。
また、第３領域ＱｓＡおよび第４領域ＱｍＡの境界を挟んで並ぶ選択ゲート電極ＳＧおよびメモリゲート電極ＭＧの間隔を増大させれば、選択ゲート電極ＳＧとゲート絶縁膜ＩＦ１の端部との間の距離およびメモリゲート電極ＭＧとＯＮＯ膜Ｃ１の端部との間の距離のそれぞれを十分に確保することができ、露光の位置ずれによる耐圧低下の上記問題の発生を防ぐことができるように思える。しかしこの場合、メモリアレイの占有面積が増大し、半導体装置が大きくなる問題が生じる。
すなわち、比較例の半導体装置では、メモリセルを構成する選択トランジスタＱｓおよびメモリトランジスタＱｍがゲート長方向で並んでいることにより、半導体装置の面積の増大を防ぎつつメモリセルの信頼性の低下を防ぐことが困難である問題がある。また、露光位置のずれに対するマージンが少なく、歩留まりが低下する問題がある。
そこで、本実施の形態では、図１に示すように、選択トランジスタＱｓおよびメモリトランジスタＱｍのそれぞれを別々の領域にまとめて形成し、メモリセルを構成する選択トランジスタＱｓおよびメモリトランジスタＱｍを、配線を介して電気的に接続している。
このように、選択トランジスタＱｓおよびメモリトランジスタＱｍのそれぞれを別々の領域にまとめて形成することで、ゲート電極およびゲート絶縁膜などのパターンサイズおよびパターン同士の間の距離を大きくすることが可能となり、パターン同士の間の境界における管理が厳しくなくなる。このため、ゲート電極とゲート絶縁膜との間、および、対向するゲート絶縁膜ＩＦ１とＯＮＯ膜Ｃ１との間のそれぞれの距離（マージン）を大きく確保することができる。よって、図１３に示すように、ゲート電極（選択ゲート電極ＳＧまたはメモリゲート電極ＭＧ）がゲート絶縁膜（ゲート絶縁膜ＩＦ１またはＯＮＯ膜Ｃ１）を踏み外し、ゲート電極の一部がゲート絶縁膜の外側に形成されることを防ぐことができる。また、ゲート絶縁膜ＩＦ１上にＯＮＯ膜Ｃ１が重なったまま残ることを防ぐことができる。
また、ここでは複数の選択トランジスタＱｓが形成された第１領域ＱｓＲと、複数のメモリトランジスタＱｍが形成された第２領域ＱｍＲとを、それらのトランジスタのゲート幅方向（Ｙ方向）に並べている。これにより、第１領域ＱｓＲおよび第２領域ＱｍＲの境界を挟んで対向する選択ゲート電極ＳＧおよびメモリゲート電極ＭＧを、素子分離領域ＥＩの直上で終端させることができる。つまり、比較例では、ＯＮＯ膜とＩ／Ｏ酸化膜とを作り分ける境界部が活性領域上に存在していたが、本実施の形態では、ＯＮＯ膜とＩ／Ｏ酸化膜とを作り分ける境界部は素子分離領域ＥＩ（図４参照）上にのみ存在する。したがって、ゲート電極がゲート絶縁膜を踏み外し、ゲート電極の一部がゲート絶縁膜の外側に形成されたとしても、ゲート電極の当該一部は、半導体基板ＳＢの上面ではなく、素子分離領域ＥＩの上面に接する。
また、図１３に示す比較例のように、ゲート絶縁膜（ゲート絶縁膜ＩＦ１またはＯＮＯ膜Ｃ１）を加工した際、ゲート絶縁膜の終端部（段差部分）には加工に伴ってポリシリコンまたはゲート絶縁膜の残渣が発生することが考えられる。このような残渣が活性領域の表面上に残っていると、ゲート電極と半導体基板との間での耐圧低下の原因となる。これに対し、本実施の形態では、ゲート幅方向（Ｙ方向）におけるゲート絶縁膜の端部を素子分離領域ＥＩ（図４参照）上で終端させることができる。したがって、上記残渣が発生したとしても、当該残渣により影響が生じることを防ぐことができる。
以上により、選択ゲート電極ＳＧおよびメモリゲート電極ＭＧと半導体基板ＳＢとの間の耐圧が低下することを防ぐことができるため、半導体装置の信頼性を向上させることができる。
また、１つのメモリセル（ビット）を構成する選択トランジスタＱｓおよびメモリトランジスタＱｍが、それらのトランジスタのゲート電極のゲート幅方向（Ｙ方向）で並んでいることにより、選択トランジスタＱｓおよびメモリトランジスタＱｍを互いに接続する配線を最短距離で繋ぐことができる。すなわち、半導体装置の微細化、低抵抗化および省電力化を実現することができる。具体的には、当該選択トランジスタＱｓの選択ゲート電極ＳＧと当該メモリトランジスタＱｍのメモリゲート電極ＭＧとがＹ方向で並んでおり、当該選択トランジスタＱｓのソース領域Ｓ１と当該メモリトランジスタＱｍのドレイン領域Ｄ２とがＹ方向で並んでおり、当該選択トランジスタＱｓのドレイン領域Ｄ１と当該メモリトランジスタＱｍのソース領域Ｓ２とがＹ方向で並んでいる。
また、本実施の形態では、ベースプロセスが例えば数十ｎｍの先端プロセスであっても、メモリセルを形成するために必要なマスク（レチクル）の仕様は、直線状パターン（Ｉ線）のようなラフなパターン形成用の仕様でよい。これにより、パターニングが容易となり、マスク（レチクル）の追加、および、フォトリソグラフィ工程の追加のそれぞれに要するコストを低減することができる。また、露光位置の合わせずれなどに起因して歩留まりが低下することを防ぐことができる。また、パターンの作り込みが容易であるため、新規メモリ混載業務完了までに要する工数（時間）を低減することができる。
また、本実施の形態では、図１～図３に示すように、第１領域ＱｓＲにおいて選択ゲート電極ＳＧと並ぶダミー選択ゲート電極ＳＧＩと、第２領域ＱｍＲにおいてメモリゲート電極ＭＧと並ぶダミーメモリゲート電極ＭＧＩとを形成している。これにより、Ｘ方向（ゲート長方向）に並ぶ選択トランジスタＱｓ同士のそれぞれを素子分離領域ＥＩにより分離する必要がなくなり、Ｘ方向（ゲート長方向）に並ぶメモリトランジスタＱｍ同士のそれぞれを素子分離領域ＥＩにより分離する必要がなくなる。
よって、素子分離領域ＥＩにより規定される活性領域は、Ｘ方向に延在するパターンをＹ方向に複数並べるレイアウトのみにより構成される。すなわち、活性領域のレイアウトを単純化することができる。このため、メモリセルの活性領域を形成するために必要なマスク（レチクル）の仕様は、直線状パターン（Ｉ線）のようなラフなパターン形成用の仕様でよい。これにより、パターニングが容易となり、半導体装置の製造コストを低減することができる。また、活性領域のレイアウトを単純化することで、露光位置のずれに起因する半導体装置の信頼性の低下および半導体装置の歩留まりの低下を防ぐことができる。
（実施の形態２）
以下に、図８を用いて、選択トランジスタとメモリトランジスタとを相互に接続する配線を複数設けた半導体装置において、それぞれの配線同士の抵抗値の差（抵抗差）を低減することについて説明する。図８は、本実施の形態２の半導体装置の平面図である。本実施の形態の半導体装置の断面構造は、図２および図３に示す断面構造とほぼ同様であるため、ここでは断面構造の説明は省略する。
前記実施の形態１では、選択トランジスタＱｓおよびメモリトランジスタＱｍを相互に接続する配線が配線Ｍ２を含まない場合があったが、図８に示すように、本実施の形態の半導体装置は、選択トランジスタＱｓおよびメモリトランジスタＱｍを相互に接続する配線が、すべて配線Ｍ１、Ｍ２を含んでいる。また、前記実施の形態１に比べ、ここでは、Ｘ方向において、選択ゲート電極ＳＧ、ダミー選択ゲート電極ＳＧＩ、メモリゲート電極ＭＧおよびダミーメモリゲート電極ＭＧＩのそれぞれの長さ、および、互いに隣り合うゲート電極同士の間隔のそれぞれが大きい。また、前記実施の形態１と異なり、ここでは、Ｙ方向に並ぶ複数の選択トランジスタＱｓおよびＹ方向に並ぶ複数のメモリトランジスタＱｍのそれぞれを相互に接続する複数の配線Ｍ２は、Ｙ方向においていずれも同じ長さを有している。Ｙ方向に並ぶ複数の選択トランジスタＱｓおよびＹ方向に並ぶ複数のメモリトランジスタＱｍのそれぞれを相互に接続する複数の配線Ｍ２は、第１領域ＱｓＲと第２領域ＱｍＲとの境界線の直上において、Ｘ方向に並んでいる。また、前記実施の形態１と異なり、ここでは、選択トランジスタＱｓおよびメモリトランジスタＱｍを相互に接続する配線は、第１領域ＱｓＲと第２領域ＱｍＲとの境界を軸とする線対称の平面レイアウトを有していない。
ここでは、互いに隣り合う第１領域ＱｓＲおよび第２領域ＱｍＲにおいて、第１領域ＱｓＲの第１ビット領域１Ｂと第２領域ＱｍＲの第１ビット領域１Ｂとの間の距離、および、第１領域ＱｓＲの第２ビット領域２Ｂと第２領域ＱｍＲの第２ビット領域２Ｂとの間の距離は、いずれも同じである。また、互いに隣り合う第１領域ＱｓＲおよび第２領域ＱｍＲにおいて、第１領域ＱｓＲの第３ビット領域３Ｂと第２領域ＱｍＲの第３ビット領域３Ｂとの間の距離、および、第１領域ＱｓＲの第４ビット領域４Ｂと第２領域ＱｍＲの第４ビット領域４Ｂとの間の距離は、いずれも同じである。また、互いに隣り合う第１領域ＱｓＲおよび第２領域ＱｍＲにおいて、第１領域ＱｓＲの第２ビット領域２Ｂと第２領域ＱｍＲの第２ビット領域２Ｂとの間の距離、および、第１領域ＱｓＲの第３ビット領域３Ｂと第２領域ＱｍＲの第３ビット領域３Ｂとの間の距離は、いずれも同じである。すなわち、互いに隣り合う第１領域ＱｓＲおよび第２領域ＱｍＲのそれぞれの対応するビット領域同士のＹ方向の距離は、いずれも同じである。
これは、Ｙ方向において、第２領域ＱｍＲの第１ビット領域１Ｂ、第２ビット領域２Ｂ、第３ビット領域３Ｂおよび第４ビット領域４Ｂ、並びに、第１領域ＱｓＲの第１ビット領域１Ｂ、第２ビット領域２Ｂ、第３ビット領域３Ｂおよび第４ビット領域４Ｂが順に並んでいるためである。つまり、第１ビット領域１ＢのメモリトランジスタＱｍ、第２ビット領域のＱｍ、第３ビット領域３ＢのメモリトランジスタＱｍ、第４ビット領域４ＢのメモリトランジスタＱｍ、第１ビット領域１Ｂの選択トランジスタＱｓ、第２ビット領域２Ｂの選択トランジスタＱｓ、第３ビット領域３Ｂの選択トランジスタＱｓおよび第４ビット領域４Ｂの選択トランジスタＱｓは、Ｙ方向に順に並んでいる。このため、第１ビット領域１Ｂの選択トランジスタＱｓと第２ビット領域２ＢのメモリトランジスタＱｍは、Ｙ方向で並ぶ第２ビット領域２Ｂの選択トランジスタＱｓと第１ビット領域１ＢのメモリトランジスタＱｍとの間に位置している、
このような配置により、各ビット間同士の間で、互いに接続される選択トランジスタＱｓまたはメモリトランジスタＱｍの相互間のＹ方向の距離を揃えることができる。よって、選択トランジスタＱｓまたはメモリトランジスタＱｍを互いに接続する配線の抵抗を各ビット間で揃え、抵抗値がばらつくことを防ぐことができる。すなわち、各メモリセルの当該配線の抵抗差に起因して、読出時の電流の大きさに差が生じることを防ぐことができる。
このように、書込または消去の状態が同じメモリセル同士の間での特性差（抵抗差に起因する読出電流値の差）を小さくすることができる。すなわち、メモリアレイにおけるビット特性分布を狭くすることができる。読出し電流値の差を小さくすることで、例えば書込状態のメモリセルを読出す際に、誤って消去状態であると判別されることを防ぐことができる。また、そのような誤読出しを防ぐために、消去状態のメモリセルのしきい値電圧と、書込状態のメモリセルのしきい値電圧の差を大きく設定する必要がなくなる。
ここでは、Ｘ方向で隣り合う２つのゲート電極およびそれらのゲート電極同士の間の領域のそれぞれと平面視で重なる領域において、Ｘ方向に並ぶ４つの配線Ｍ２を配置する必要がある。このため、Ｘ方向において最小寸法のゲート電極を最小寸法で並べて配置することはできない。よって、本実施の形態は、ゲート電極のＸ方向の長さ（ゲート長）が大きく、配線のＸ方向の幅および配線同士の間隔のそれぞれが小さい半導体装置に好適に適用することができる。
（実施の形態３）
前記実施の形態１または前記実施の形態２の発明は、フィン型のトランジスタにより構成されるメモリセルに適用することが可能である。以下に、図９～図１１を用いて、フィン型のトランジスタにより構成される本実施の形態３のメモリセルの構造について説明する。図９は、本実施の形態の半導体装置の斜視図である。図１０および図１１は、本実施の形態の半導体装置の断面図である。図９では、第１領域ＱｓＲと第２領域ＱｍＲとの境界を破線で示している。図１０および図１１では、左側に第１領域ＱｓＲを示し、右側に第２領域ＱｍＲを示している。
本実施の形態のメモリアレイの平面レイアウトは、図１に示す平面レイアウトと同様である。ただし、第１領域ＱｓＲおよび第２領域ＱｍＲを含むメモリアレイの全ての活性領域は、半導体基板ＳＢ上に突出し、Ｘ方向に延在するフィンにより構成されている。図１０は、Ｘ方向（各トランジスタのゲート長方向）に沿う断面を示すものであり、図１０の断面図は、選択ゲート電極ＳＧおよびメモリゲート電極ＭＧを含んでいる。図１１は、Ｙ方向（各トランジスタのゲート幅方向）に沿う断面を示すものであり、図１１の断面図は、選択ゲート電極ＳＧおよびメモリゲート電極ＭＧを含んでいる。
図９～図１１に示すように、第１領域ＱｓＲには、Ｘ方向に延在する複数のフィンＦＡが、Ｙ方向に等間隔に配置されている。フィンＦＡは、例えば、半導体基板ＳＢの上面（主面）から選択的に突出した直方体の突出部（凸部）であり、壁状（板状）の形状を有している。フィンＦＡは、半導体基板ＳＢの一部であり、半導体基板ＳＢの活性領域を構成している。平面視において、隣り合うフィンＦＡ同士の間は、素子分離領域（素子分離膜、素子分離絶縁膜）ＥＩで埋まっており、フィンＦＡの周囲は、素子分離領域ＥＩで囲まれている。
フィンＦＡの下端部分は、平面視において、半導体基板ＳＢの上面を覆う素子分離領域ＥＩで囲まれている。ただし、フィンＦＡの上端を含む一部は、素子分離領域ＥＩよりも上に突出している。つまり、隣り合う複数のフィン同士の間の全ての領域が素子分離領域ＥＩにより完全に埋め込まれているわけではない。
複数のフィンＦＡの上には、ゲート絶縁膜ＩＦ１を介して、Ｙ方向に延在する複数の選択ゲート電極ＳＧが配置されている。選択ゲート電極ＳＧは、フィンＦＡの上面および側面を覆っている。フィンＦＡの上面および側面を含むフィンＦＡの内部には、選択ゲート電極ＳＧを挟むように、ドレイン領域Ｄ１とソース領域Ｓ１とが形成されている。ドレイン領域Ｄ１およびソース領域Ｓ１は、ｎ型の半導体領域である。選択ゲート電極ＳＧ、ソース領域Ｓ１およびドレイン領域Ｄ１は、選択トランジスタＱｓを構成している。
前記実施の形態１と同様に、選択ゲート電極ＳＧの隣には、平面視でドレイン領域Ｄ１を挟むようにダミー選択ゲート電極ＳＧＩが配置されている。ダミー選択ゲート電極ＳＧＩは、選択ゲート電極ＳＧと同様の構造を有しており、フィンＦＡ上にゲート絶縁膜ＩＦ１を介して形成されている。選択ゲート電極ＳＧおよびダミー選択ゲート電極ＳＧＩのそれぞれの側面は、サイドウォールスペーサＳＷにより覆われている。
また、第２領域ＱｍＲには、第１領域ＱｓＲのフィンＦＡと同様に、Ｘ方向に延在する複数のフィンＦＢが、Ｙ方向に等間隔に配置されている。平面視において、隣り合うフィンＦＢ同士の間は、素子分離領域（素子分離膜、素子分離絶縁膜）ＥＩで埋まっており、フィンＦＢの上端を含む一部は、素子分離領域ＥＩよりも上に突出している。
複数のフィンＦＢの上には、ＯＮＯ膜Ｃ１を介して、Ｙ方向に延在する複数のメモリゲート電極ＭＧが配置されている。メモリゲート電極ＭＧは、フィンＦＢの上面および側面を覆っている。フィンＦＢの上面および側面を含むフィンＦＢの内部には、メモリゲート電極ＭＧを挟むように、ソース領域Ｓ２とドレイン領域Ｄ２とが形成されている。ソース領域Ｓ２およびドレイン領域Ｄ２は、ｎ型の半導体領域である。メモリゲート電極ＭＧ、ソース領域Ｓ２およびドレイン領域Ｄ２は、メモリトランジスタＱｍを構成している。
前記実施の形態１と同様に、メモリゲート電極ＭＧの隣には、平面視でソース領域Ｓ２を挟むようにダミーメモリゲート電極ＭＧＩが配置されている。ダミーメモリゲート電極ＭＧＩは、メモリゲート電極ＭＧと同様の構造を有しており、フィンＦＢ上にＯＮＯ膜Ｃ１を介して形成されている。メモリゲート電極ＭＧおよびダミーメモリゲート電極ＭＧＩのそれぞれの側面は、サイドウォールスペーサＳＷにより覆われている。
また、前記実施の形態１と同様に、選択トランジスタＱｓまたはメモリトランジスタＱｍを覆うように層間絶縁膜ＩＬ１が形成されており、層間絶縁膜ＩＬ１を貫通する複数のプラグＰＧは、選択ゲート電極ＳＧ、ダミー選択ゲート電極ＳＧＩ、メモリゲート電極ＭＧ、ダミーメモリゲート電極ＭＧＩ、ソース領域Ｓ１、Ｓ２、ドレイン領域Ｄ１およびＤ２にそれぞれ電気的に接続されている。フィンＦＡ、ＦＢは、層間絶縁膜ＩＬ１により覆われている。なお、図９では、ウェル、サイドウォールスペーサ、プラグ、層間絶縁膜および配線の図示を省略している。図９では、積層構造を有するＯＮＯ膜Ｃ１を１つの膜として示している。また、各ゲート電極に接続されたプラグは、図１０および図１１に示されていない箇所に設けられている（図１参照）。
フィンＦＡ、ＦＢのそれぞれは、半導体基板ＳＢの上面から、当該上面に対して垂直な方向に突出する、例えば、直方体の突出部である。フィンＦＡ、ＦＢのそれぞれは、必ずしも直方体である必要はなく、短辺方向に沿う断面視にて、上面の両端部である角部が丸みを帯びていてもよい。また、フィンＦＡ、ＦＢのそれぞれの側面は、半導体基板ＳＢの上面に対して垂直であってもよいが、垂直に近い傾斜角度を有していてもよい。つまり、フィンＦＡ、ＦＢのそれぞれの断面形状は、直方体であるか、または、上端より下端の方が幅が大きい台形である。選択ゲート電極ＳＧおよびダミー選択ゲート電極ＳＧＩは、フィンＦＡを跨ぐようにＹ方向に延在しており、メモリゲート電極ＭＧおよびダミーメモリゲート電極ＭＧＩのそれぞれは、フィンＦＢを跨ぐようにＹ方向に延在している。
また、図１に示すように、平面視でフィンＦＡ、ＦＢが延在する方向（Ｘ方向）が各フィンの長辺方向（長手方向）であり、当該長辺方向に直交する方向（Ｙ方向）が各フィンの短辺方向（短手方向）である。つまり、フィンの長さは、フィンの幅よりも大きい。フィンＦＡ、ＦＢは、長さ、幅、および、高さを有する突出部であれば、その形状は問わない。例えば、平面視で、蛇行するレイアウトを有していてもよい。
フィンＦＡ内には、フィンＦＡの上面からフィンＦＡより下の半導体基板ＳＢ内に亘ってｐ型の半導体領域であるウェルＷＬが形成されている。ウェルＷＬは、半導体基板ＳＢ内にｐ型不純物（例えばＢ（ホウ素））が導入された領域である。ウェルＷＬの深さは、ソース領域Ｓ１、Ｓ２、ドレイン領域Ｄ１およびＤ２のいずれの深さよりも深い。
層間絶縁膜ＩＬ１上には複数の配線Ｍ１（図１０参照）が形成され、複数の配線Ｍ１は、プラグＰＧを介して、選択ゲート電極ＳＧ、ダミー選択ゲート電極ＳＧＩ、メモリゲート電極ＭＧ、ダミーメモリゲート電極ＭＧＩ、ソース領域Ｓ１、Ｓ２、ドレイン領域Ｄ１およびＤ２にそれぞれ電気的に接続されている。図示は省略するが、配線Ｍ１上には、積層された配線Ｍ２、ＭＢおよびＭＳを含む積層配線層が形成されている（図１参照）。選択トランジスタＱｓおよびメモリトランジスタＱｍのそれぞれは、フィンＦＡの表面（上面および側面）をチャネルとして有するＦＩＮＦＥＴ（Fin Field Effect Transistor）、つまりフィン型の電界効果トランジスタである。
本実施の形態の配線層を含むメモリアレイのレイアウトは、図１に示すレイアウトと同様であるため、選択ゲート電極ＳＧおよびダミー選択ゲート電極ＳＧＩはまとめて第１領域ＱｓＲに形成され、メモリゲート電極ＭＧおよびダミーメモリゲート電極ＭＧＩはまとめて第２領域ＱｍＲに形成され、第１領域ＱｓＲと第２領域ＱｍＲとは、Ｙ方向に並んで配置されている。すなわち、選択トランジスタＱｓのドレイン領域Ｄ１と、メモリトランジスタＱｍのソース領域Ｓ２とは、前記実施の形態１と同様に、第１領域ＱｓＲと第２領域ＱｍＲとの境界を軸とする線対称の構造を有する配線により互いに接続されている。このようにして電気的に接続された一組の選択トランジスタＱｓとメモリトランジスタＱｍとは、１つのメモリセル（ビット）を構成している。
本実施の形態の半導体装置は、製造工程において、フィンＦＡ、ＦＢおよび素子分離領域ＥＩを形成した後、前記実施の形態１と同様の工程を行うことで形成することができる。
つまり、本実施の形態の半導体装置の製造工程では、まず、半導体基板ＳＢを用意した後、半導体基板ＳＢの上面から突出するフィンＦＡ、ＦＢを形成する。すなわち、半導体基板ＳＢ上にハードマスクとなる絶縁膜から成るパターンを形成する。その後、当該パターンをエッチング保護マスクとして用いてドライエッチングを行うことで、半導体基板ＳＢの上面の一部を後退させる。これにより、半導体基板ＳＢの上面に複数の溝を形成され、２つの溝に挟まれたフィンＦＡが第１領域ＱｓＲに形成される。同時に、第２領域ＱｍＲにはフィンＦＢが形成される。
続いて、上記複数の溝のそれぞれの内側に、例えば酸化シリコン膜から成る絶縁膜を埋め込むことで、当該絶縁膜から成る素子分離領域ＥＩを形成する。すなわち、半導体基板ＳＢ上にＣＶＤ法などで酸化シリコン膜を形成した後、当該酸化シリコン膜の上面を下方に後退させることで、当該酸化シリコン膜から成る素子分離領域ＥＩを形成する。このようにエッチバックを行うことで、フィンＦＡの上側の一部分が、素子分離領域ＥＩの上面よりも上に突出する。
以降は、図６および図７を用いて説明した工程のうち、素子分離領域ＥＩを形成した後の工程と同様の工程を行うことで、本実施の形態のＦＩＮＦＥＴを含む半導体装置を形成することができる。
本実施の形態では、前記実施の形態１と同様の効果を得ることができる。すなわち、図１３を用いて説明した比較例と同様のメモリセルをフィン上に形成する場合、１つのフィン上に並んで配置され、互いに共有するｎ型半導体領域を通じて電気的に接続された選択トランジスタＱｓおよびメモリトランジスタＱｍを、ゲート長方向に並べて配置することが考えられる。その場合、比較例の半導体装置では、メモリセルを構成する選択トランジスタＱｓおよびメモリトランジスタＱｍが相互間に素子分離領域ＥＩを挟まずゲート長方向で並んでいるために、ゲート絶縁膜ＩＦ１とＯＮＯ膜Ｃ１との作り分けのマージンが小さく、露光位置のずれなどにより耐圧の低下が起こる虞がある。したがって、半導体装置の面積の増加を防ぎつつメモリセルの信頼性の低下を防ぐことが困難となる問題が生じる。また、露光位置のずれに対するマージンが少ないことで、歩留まりが低下する問題がある。
これに対し、本実施の形態では、図１、図９～図１１に示すように、選択トランジスタＱｓおよびメモリトランジスタＱｍのそれぞれを別々の領域にまとめて形成することで、ゲート電極およびゲート絶縁膜などのパターンサイズおよびパターン同士の間の距離を大きくすることが可能となり、パターン同士の間の境界における管理が厳しくなくなる。このため、ゲート電極とゲート絶縁膜との間、および、対向するゲート絶縁膜ＩＦ１とＯＮＯ膜Ｃ１との間のそれぞれの距離（マージン）を大きく確保することができる。よって、図１３に示すように、ゲート電極（選択ゲート電極ＳＧまたはメモリゲート電極ＭＧ）がゲート絶縁膜（ゲート絶縁膜ＩＦ１またはＯＮＯ膜Ｃ１）を踏み外し、ゲート電極の一部がゲート絶縁膜の外側に形成されることを防ぐことができる。また、ゲート絶縁膜ＩＦ１上にＯＮＯ膜Ｃ１が重なったまま残ることを防ぐことができる。
また、ここでは複数の選択トランジスタＱｓが形成された第１領域ＱｓＲと、複数のメモリトランジスタＱｍが形成された第２領域ＱｍＲとを、それらのトランジスタのゲート幅方向に並べている。これにより、第１領域ＱｓＲおよび第２領域ＱｍＲの境界を挟んで対向する選択ゲート電極ＳＧおよびメモリゲート電極ＭＧを、素子分離領域ＥＩの直上で終端させることができる。つまり、比較例では、ＯＮＯ膜とＩ／Ｏ酸化膜とを作り分ける境界部が活性領域上に存在していたが、本実施の形態では、ＯＮＯ膜とＩ／Ｏ酸化膜とを作り分ける境界部は素子分離領域ＥＩ（図４参照）上にのみ存在する。したがって、ゲート電極がゲート絶縁膜を踏み外し、ゲート電極の一部がゲート絶縁膜の外側に形成されたとしても、ゲート電極の当該一部は、半導体基板ＳＢの上面ではなく、素子分離領域ＥＩの上面に接する。
また、本実施の形態では、ゲート幅方向（Ｙ方向）におけるゲート絶縁膜の端部を素子分離領域ＥＩ（図４参照）上で終端させることができるため、ゲート絶縁膜の終端部近傍にシリコンなどから成る残渣が発生したとしても、当該残渣により影響が生じることを防ぐことができる。
以上により、選択ゲート電極ＳＧおよびメモリゲート電極ＭＧと半導体基板ＳＢとの間の耐圧が低下することを防ぐことができるため、半導体装置の信頼性を向上させることができる。
また、本実施の形態では、ベースプロセスが例えば数十ｎｍの先端プロセスであっても、メモリセルを形成するために必要なマスク（レチクル）の仕様は、直線状パターン（Ｉ線）のようなラフなパターン形成用の仕様でよい。これにより、パターニングが容易となり、マスク（レチクル）の追加、および、フォトリソグラフィ工程の追加のそれぞれに要するコストを低減することができる。また、露光位置の合わせずれなどに起因して歩留まりが低下することを防ぐことができる。また、パターンの作り込みが容易であるため、新規メモリ混載業務完了までに要する工数（時間）を少なくすることができる。
また、本実施の形態では、図１～図３に示すように、第１領域ＱｓＲにおいて選択ゲート電極ＳＧと並ぶダミー選択ゲート電極ＳＧＩと、第２領域ＱｍＲにおいてメモリゲート電極ＭＧと並ぶダミーメモリゲート電極ＭＧＩとを形成している。これにより、Ｘ方向（ゲート長方向）に並ぶ選択トランジスタＱｓ同士のそれぞれを素子分離領域ＥＩにより分離する必要がなくなり、Ｘ方向（ゲート長方向）に並ぶメモリトランジスタＱｍ同士のそれぞれを素子分離領域ＥＩにより分離する必要がなくなる。
よって、素子分離領域ＥＩにより規定される活性領域は、Ｘ方向に延在するパターンをＹ方向に複数並べるレイアウトのみにより構成される。すなわち、活性領域のレイアウトを単純化することができるため、本願発明は、本実施の形態のようにＦＩＮＦＥＴに容易に適用することができる。さらに、メモリセルの活性領域を形成するために必要なマスク（レチクル）の仕様は、直線状パターン（Ｉ線）のようなラフなパターン形成用の仕様でよい。これにより、パターニングが容易となり、半導体装置の製造コストを低減することができる。また、活性領域のレイアウトを単純化することで、露光位置のずれに起因する半導体装置の信頼性の低下および半導体装置の歩留まりの低下を防ぐことができる。
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
Ｃ１ ＯＮＯ膜
Ｄ１、Ｄ２ ドレイン領域
ＩＦ１ ゲート絶縁膜
Ｍ１、Ｍ２、ＭＢ、ＭＳ 配線
ＭＧ メモリゲート電極
ＭＧＩ ダミーメモリゲート電極
Ｑｍ メモリトランジスタ
ＱｍＲ 第２領域
Ｑｓ 選択トランジスタ
ＱｓＲ 第１領域
Ｓ１、Ｓ２ ソース領域
ＳＢ 半導体基板
ＳＧ 選択ゲート電極
ＳＧＩ ダミー選択ゲート電極

Claims (13)

  1. 複数の選択トランジスタが形成された第１領域、および、複数のメモリトランジスタが形成された第２領域を有する半導体基板を有し、
    前記複数の選択トランジスタのそれぞれは、
    前記半導体基板上に第１絶縁膜を介して形成され、平面視で第１方向に延在する第１ゲート電極と、
    前記半導体基板の上面に形成され、平面視で前記第１方向と交わる第２方向において前記第１ゲート電極を挟む第１ソース領域および第１ドレイン領域と、
    を備え、
    前記複数のメモリトランジスタのそれぞれは、
    前記半導体基板上に、電荷蓄積膜を含む第２絶縁膜を介して形成され、前記第１方向に延在する第２ゲート電極と、
    前記半導体基板の前記上面に形成され、前記第２方向において前記第２ゲート電極を挟む第２ソース領域および第２ドレイン領域と、
    を備え、
    前記第１領域および前記第２領域は、前記第１方向で隣り合っており、
    前記第１ドレイン領域と前記第２ソース領域とが互いに電気的に接続された一対の前記選択トランジスタと前記メモリトランジスタとは、メモリセルを構成している、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１領域と前記第２領域との境界を挟んで対向する前記第１絶縁膜の端部と前記第２絶縁膜の端部とのそれぞれは、前記半導体基板上に形成された素子分離領域の直上で終端している、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記メモリセルを構成する前記選択トランジスタと前記メモリトランジスタとは、前記選択トランジスタおよび前記メモリトランジスタのそれぞれの上に形成された配線により互いに電気的に接続されている、半導体装置。
  4. 請求項３記載の半導体装置において、
    前記メモリセルを構成する前記選択トランジスタの前記第１ドレイン領域と、前記メモリセルを構成する前記メモリトランジスタの前記第２ソース領域とは、前記第１方向で並んでいる、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記複数の選択トランジスタは、前記第１方向で互いに並ぶ第１選択トランジスタおよび第２選択トランジスタを有し、
    前記複数のメモリトランジスタは、前記第１方向で互いに並ぶ第１メモリトランジスタおよび第２メモリトランジスタを有し、
    第１メモリセルを構成する前記第１選択トランジスタと前記第１メモリトランジスタとは、前記第１選択トランジスタおよび前記第１メモリトランジスタのそれぞれの上に形成された第１配線により互いに電気的に接続され、
    第２メモリセルを構成する前記第２選択トランジスタと前記第２メモリトランジスタとは、前記第１配線の上に形成された第２配線により互いに電気的に接続されている、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記第２選択トランジスタ、前記第１選択トランジスタ、前記第１メモリトランジスタおよび前記第２メモリトランジスタは、前記第１方向に順に並んでいる、半導体装置。
  7. 請求項６記載の半導体装置において、
    前記第１配線と前記第２配線とは、前記第１領域と前記第２領域との間の境界の直上において、平面視で互いに重なっている、半導体装置。
  8. 請求項１記載の半導体装置において、
    前記複数の選択トランジスタは、前記第１方向で互いに並ぶ第１選択トランジスタおよび第２選択トランジスタを有し、
    前記複数のメモリトランジスタは、前記第１方向で互いに並ぶ第１メモリトランジスタおよび第２メモリトランジスタを有し、
    第１メモリセルを構成する前記第１選択トランジスタと前記第１メモリトランジスタとは、前記第１選択トランジスタおよび前記第１メモリトランジスタのそれぞれの上に形成された第３配線により互いに電気的に接続され、
    第２メモリセルを構成する前記第２選択トランジスタと前記第２メモリトランジスタとは、前記第１領域と前記第２領域との間の境界の直上において前記第３配線と並ぶ第４配線により互いに電気的に接続されている、半導体装置。
  9. 請求項８記載の半導体装置において、
    前記第１選択トランジスタ、前記第２選択トランジスタ、前記第１メモリトランジスタおよび前記第２メモリトランジスタは、前記第１方向に順に並んでいる、半導体装置。
  10. 請求項１記載の半導体装置において、
    前記第１領域内で素子分離領域により規定された第１活性領域上に前記第１絶縁膜を介して形成され、前記第１方向に延在する擬似的な第３ゲート電極と、
    前記第２領域内で前記素子分離領域により規定された第２活性領域上に前記第２絶縁膜を介して形成され、前記第１方向に延在する擬似的な第４ゲート電極と、
    をさらに有し、
    前記第３ゲート電極は、前記第１活性領域に形成され、第２方向で隣り合う２つの前記選択トランジスタのそれぞれの前記第１ゲート電極同士の間に位置し、
    前記第４ゲート電極は、前記第２活性領域に形成され、第２方向で隣り合う２つの前記メモリトランジスタのそれぞれの前記第２ゲート電極同士の間に位置している、半導体装置。
  11. 請求項１０記載の半導体装置において、
    前記メモリセルの読出動作時において、前記第３ゲート電極および前記第４ゲート電極のそれぞれには、０Ｖが印加される、半導体装置。
  12. 請求項１記載の半導体装置において、
    前記半導体基板上に形成され、前記第１方向で隣り合う前記選択トランジスタと前記メモリトランジスタとを互いに分離する素子分離領域をさらに有し、
    前記第１領域と前記第２領域との間の境界と、前記第１方向における前記素子分離領域の端部との距離は、２００ｎｍ～４００ｎｍである、半導体装置。
  13. 請求項１記載の半導体装置において、
    前記第１領域の前記半導体基板の一部分であって、前記半導体基板の上面から上方に突出し、前記第２方向に延在する第１突出部と、
    前記第２領域の前記半導体基板の一部分であって、前記半導体基板の上面から上方に突出し、前記第２方向に延在する第２突出部と、
    をさらに有し、
    前記第１ゲート電極は、前記第１突出部の上面および側面を覆い、
    前記第１ソース領域および前記第１ドレイン領域のそれぞれは、前記第１突出部内に形成され、
    前記第２ゲート電極は、前記第２突出部の上面および側面を覆い、
    前記第２ソース領域および前記第２ドレイン領域のそれぞれは、前記第２突出部内に形成されている、半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230402093A1 (en) * 2022-06-13 2023-12-14 Applied Materials, Inc. Memory cell selector for high-voltage set and reset operations

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007251177A (ja) 2006-03-17 2007-09-27 Samsung Electronics Co Ltd ボイドが限定された一対のフィンを有する不揮発性メモリ素子及びその製造方法
JP2009076885A (ja) 2007-08-31 2009-04-09 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2009212292A (ja) 2008-03-04 2009-09-17 Genusion Inc 不揮発性半導体記憶装置及びその書き込み方法
JP2017112331A (ja) 2015-12-18 2017-06-22 株式会社フローディア メモリセル、不揮発性半導体記憶装置、および不揮発性半導体記憶装置の製造方法
US20170194333A1 (en) 2015-12-30 2017-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. High-k-last manufacturing process for embedded memory with metal-oxide-nitride-oxide-silicon (monos) memory cells
JP2019004103A (ja) 2017-06-19 2019-01-10 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4451594B2 (ja) 2002-12-19 2010-04-14 株式会社ルネサステクノロジ 半導体集積回路装置及びその製造方法
TWI632558B (zh) * 2017-05-01 2018-08-11 卡比科技有限公司 非揮發性記憶體裝置及其操作方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007251177A (ja) 2006-03-17 2007-09-27 Samsung Electronics Co Ltd ボイドが限定された一対のフィンを有する不揮発性メモリ素子及びその製造方法
JP2009076885A (ja) 2007-08-31 2009-04-09 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2009212292A (ja) 2008-03-04 2009-09-17 Genusion Inc 不揮発性半導体記憶装置及びその書き込み方法
JP2017112331A (ja) 2015-12-18 2017-06-22 株式会社フローディア メモリセル、不揮発性半導体記憶装置、および不揮発性半導体記憶装置の製造方法
US20170194333A1 (en) 2015-12-30 2017-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. High-k-last manufacturing process for embedded memory with metal-oxide-nitride-oxide-silicon (monos) memory cells
JP2019004103A (ja) 2017-06-19 2019-01-10 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

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