KR100871183B1 - 반도체 집적 회로 장치 - Google Patents
반도체 집적 회로 장치 Download PDFInfo
- Publication number
- KR100871183B1 KR100871183B1 KR1020067020134A KR20067020134A KR100871183B1 KR 100871183 B1 KR100871183 B1 KR 100871183B1 KR 1020067020134 A KR1020067020134 A KR 1020067020134A KR 20067020134 A KR20067020134 A KR 20067020134A KR 100871183 B1 KR100871183 B1 KR 100871183B1
- Authority
- KR
- South Korea
- Prior art keywords
- wirings
- lines
- cell well
- cell
- transistors
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 229910052751 metal Inorganic materials 0.000 claims description 19
- 239000002184 metal Substances 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 17
- 238000009825 accumulation Methods 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims description 2
- 238000003491 array Methods 0.000 abstract 1
- 239000002019 doping agent Substances 0.000 abstract 1
- 230000003252 repetitive effect Effects 0.000 description 12
- 230000008901 benefit Effects 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000005513 bias potential Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
반도체 집적 회로 장치는, 셀 웰(CELL P-WELL), 셀 웰 상에 형성되며 메모리 셀 영역(11)과 셀 웰 콘택트 영역(13)을 갖는 메모리 셀 어레이(3), 메모리 셀 영역에 배열된 제1 배선체(BL), 및 셀 웰 콘택트 영역에 배열된 제2 배선체(CPWELL)를 포함한다. 제2 배선체의 레이아웃 패턴은 제1 배선체의 레이아웃 패턴과 같다. 셀 웰 콘택트 영역은, 셀 웰과 같은 도펀트 타입을 가지며 셀 웰 콘택트 영역에 형성된 더미 트랜지스터의 소스/드레인 영역으로서 기능을 하는 셀 웰 콘택트를 포함한다.
반도체, 집적 회로, 메모리, 웰 콘택트, 셀 어레이
Description
관련 출원의 상호 참조
본 출원은, 여기서 그 전체 내용을 참조로서 병합하고 있는, 2005년 3월 31일 출원된, 이전 일본국 특허 출원 번호 2005-100955의 우선권의 이익을 주장 하며 기초로 하고 있다.
본 발명은 반도체 집적 회로 장치에 관한 것으로, 더욱 상세하게는, 비휘발성 반도체 메모리를 갖는 반도체 집적 회로 장치에 관한 것이다.
EEPROM은, 반도체 메모리, 예를 들어, 비휘발성 반도체 메모리로서 공지되어 있다. 일부 EEPROM은, 그 전위가 변할 수 있고 그 위에 메모리 셀 트랜지스터가 형성되는, 웰을 갖는다. 그 대표적인 예로서, 플래시 메모리, 예를 들어, 복수의 메모리 셀 트랜지스터에서 데이터가 동시에 삭제되는 NAND 플래시 메모리가 제공된다.
NAND 플래시 메모리의 각 메모리 셀 트랜지스터는, 전하 축적층, 예를 들어, 부유 게이트를 갖는다. 메모리 셀 트랜지스터의 임계 전압 레벨은 부유 게이트에 기억된 전하량에 따라 변한다. 데이터는 임계 전압 레벨에 따라 설정되고 기억된다.
NAND 플래시 메모리 내의 데이터가 삭제되는 경우, 양(positive) 전위가 셀 웰로 지칭되는 웰에 인가된다. 또한, 예를 들어, 데이터가 기입되거나 판독되는 경우, 셀 웰의 전위는, 예컨대, 0으로 설정된다.
이와 같이, NAND 플래시 메모리의 셀 웰의 전위는 그 동작에 따라 변한다. 따라서, 셀 웰은, 셀 웰에 동작에 대응하는 전위를 인가하는 셀 웰 바이어스 회로에 접속된다. 셀 웰 바이어스 회로로부터 생성된 전위는 셀 웰 바이어스 라인을 통하여 메모리 셀 어레이에 공급되고, 셀 웰 콘택트를 통하여 셀 웰에 인가된다. 예를 들어, 일부 셀 웰 바이어스 라인은 메모리 셀 어레이에서 비트 라인과 평행하게 배열되고, 일부 셀 웰 콘택트는 메모리 셀 어레이에서 셀 웰 바이어스 라인 아래에 배열된다.
비트 라인, 워드 라인, 블록 선택 라인 및 부유 게이트와 같은, 배선체는 메모리 셀 어레이에서 반복적인 형태로 배열된다. 그러나, 반복적인 배열은 셀 웰 바이어스 라인과 셀 웰 콘택트 부분에서 유지될 수 없다. 반복적인 배열이 부분적으로 손상된 레이아웃 패턴을 갖는 NAND 플래시 메모리는 일본국 특개2000-91546호 공보에 설명되어 있다.
<발명의 개시>
본 발명의 제1 태양에 따른 반도체 집적 회로 장치는, 셀 웰, 셀 웰 상에 형성되며, 메모리 셀 영역 및 셀 웰 콘택트 영역을 갖는 메모리 셀 어레이, 메모리 셀 영역에 배열된 제1 배선체, 및 셀 웰 콘택트 영역에 배열된 제2 배선체를 구비하고, 제1 배선체의 레이아웃 패턴은 제2 배선체의 레이아웃 패턴과 같다.
본 발명의 제2 태양에 따른 반도체 집적 회로 장치는, 셀 웰, 제1 배선, 제1 배선과 교차하는 제2 배선, 제2 배선과 평행하게 배열된 제3 배선, 제1 및 제2 배선 간의 교차점에 배열되며, 그 백게이트로서 셀 웰을 각각 갖는 트랜지스터, 제1 및 제3 배선 간의 교차점에 배열되고, 그 백게이트로서 셀 웰을 각각 가지며, 그 소스와 드레인 부분 중 한 부분은 셀 웰의 전도성 타입과 같은 전도성 타입을 갖도록 설정된 더미 트랜지스터, 트랜지스터의 소스와 드레인 부분 중 대응하는 부분과 제2 배선에 각각 접속된 제1 콘택트, 및 더미 트랜지스터의 소스와 드레인 부분 중 대응하는 부분과 제3 배선에 각각 접속된 제2 콘택트를 구비한다.
본 발명의 제3 태양에 따른 반도체 집적 회로 장치는, 셀 웰, 제1 배선, 제1 배선과 교차하는 복수의 제2 배선, 제2 배선과 평행하게 배열된 복수의 제3 배선, 제1 배선과 복수의 제2 배선 간의 교차점에 배열되며, 그 백게이트로서 셀 웰을 갖는 복수의 제1 트랜지스터, 제1 배선과 복수의 제3 배선 간의 교차점에 배열되고, 그 백게이트로서 셀 웰을 가지며, 그 소스와 드레인 부분 중 한 부분은 셀 웰의 전도성 타입과 같은 전도성 타입을 갖도록 설정된 복수의 더미 트랜지스터, 복수의 트랜지스터의 소스와 드레인 부분 중 대응하는 부분과 복수의 제2 배선에 각각 접속된 복수의 제1 콘택트, 및 복수의 더미 트랜지스터의 소스와 드레인 부분 중 대응하는 부분과 복수의 제3 배선에 각각 접속된 복수의 제2 콘택트를 구비한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 레이아웃 예를 나타낸 평면도이다.
도 2는 도 1에 도시된 메모리 셀 어레이(3)의 회로 예를 나타낸 회로도이다.
도 3은 도 1에 도시된 메모리 셀 어레이(3)의 게이트 레이아웃 패턴 예를 나타낸 평면도이다.
도 4는 도 1에 도시된 메모리 셀 어레이(3)의 제1 층 구조 금속 레이아웃 패턴 예를 나타낸 평면도이다.
도 5는 도 1에 도시된 메모리 셀 어레이(3)의 제2 층 구조 금속 레이아웃 패턴 예를 나타낸 평면도이다.
도 6은 도 3 내지 도 5에서 6-6 라인을 따라 절취한 단면도이다.
도 7은 도 3 내지 도 5에서 7-7 라인을 따라 절취한 단면도이다.
도 8은 도 3 내지 도 5에서 8-8 라인을 따라 절취한 단면도이다.
도 9A는 본 발명의 실시예에 따른 반도체 집적 회로 장치의 메모리 셀 어레이를 나타낸 평면도이다.
도 9B는 포토마스크의 평균 전송 광량을 나타낸 도면이다.
도 10A는 본 발명의 참조 예에 따른 반도체 집적 회로 장치의 메모리 셀 어레이를 나타낸 평면도이다.
도 10B는 포토마스크의 평균 전송 광량을 나타낸 도면이다.
도 11은 본 발명의 실시예에서 달성된 이점을 나타낸 도면이다.
도 12는 본 발명의 실시예에서 달성된 이점을 나타낸 도면이다.
도 13은 본 발명의 실시예의 변형에 따른 반도체 집적 회로 장치를 나타낸 단면도이다.
도 14는 본 발명의 실시예의 다른 변형에 따른 반도체 집적 회로 장치를 나타낸 단면도이다.
반도체 집적 회로 장치를 소형화할 때 중요한 요소 중 하나는 리소그래피 기술이다. 리소그래피 기술의 해상도를 향상함으로써, 반도체 집적 회로 장치 상에 미세 패턴을 전사하는 것이 가능하게 된다. 해상도를 향상하기 위해서는, 리소그래피 기술 자체, 예를 들어, 포토마스크의 조명도 및 형성 조건에 많은 주의를 기울이는 것이 중요하다.
또한, 쉽게 분해될 수 있는 레이아웃 패턴을 제공함으로써, 반도체 집적 회로 장치 자체에 많은 주의를 기울이는 것도 중요하다. 예를 들어, 이용시, 비트 라인과 워드 라인의 반복적인 배열이 손상되고, 블록 선택 라인, 셀 소스 라인 및 부유 게이트층의 반복적인 배열이 손상되는 경우, 미세 패터닝 기술의 발전을 가로막는 문제가 발생할 수도 있다. 본 실시예는 반도체 집적 회로 장치 자체를 개선하기 위한 기술에 관한 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 설명한다. 본 설명에서, 공통 참조 부호는 도면 전체에서 유사 부분에 부착된다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 레이아웃 예를 나타낸 평면도이다. 본 예에서, NAND 플래시 메모리와 같은 반도체 메모리는 반도체 집적 회로 장치의 일 예로서 도시된다.
도 1에 도시된 바와 같이, 메인 셀 어레이(3), 로우 디코더(5), 페이지 버 퍼(7) 및 주변 회로(9)는 주로 반도체 칩(1) 상에 배열된다.
메모리 셀 트랜지스터는 메모리 셀 어레이(3)에서 매트릭스 형태로 배열된다. 로우 디코더(5)는 어드레스 신호에 따라 메모리 셀 어레이(3)의 로우를 선택한다. 페이지 버퍼(7)는, 예를 들어, 기입 동작시, 외부로부터 공급된 한 페이지의 기입 데이터를 보유하고, 이와 같이 보유된 기입 데이터를 메모리 셀 어레이(3)의 선택된 페이지에 공급한다. 또한, 이는, 예를 들어, 판독 동작시, 메모리 셀 어레이(3)로부터 판독된 한 페이지의 판독 데이터를 보유하고, 이와 같이 보유된 판독 데이터를 외부에 공급한다. 주변 회로(9)에는, 명령 디코더, 부스터 회로 및 셀 웰 바이어스 회로와 같은 메모리 주변 회로가 배열된다.
본 예의 메모리 셀 어레이(3)는, 셀 웰, 예를 들어, P형 셀 웰(CELL P-WELL) 상에 형성된다. 메모리 셀 어레이(3)에는, 메모리 셀 영역(11) 및 셀 웰 콘택트 영역(13)이 설정된다. 복수의 메모리 셀 영역(11) 및 복수의 셀 웰 콘택트 영역(13)은, 예를 들어, 교대로 배열된다.
(회로 예)
도 2는 도 1에 도시된 메모리 셀 어레이(3)의 회로 예를 나타낸 회로도이다.
도 2에 도시된 바와 같이, 메모리 셀 트랜지스터(MT), 소스측 블록 선택 트랜지스터(STS) 및 드레인측 블록 선택 트랜지스터(STD)는, 메모리 셀 영역(11)에 배열된다. 트랜지스터(MT, STS, STD)는, 셀 웰(CELL P-WELL) 상에 형성되고, 그 백게이트는 셀 웰(CELL P-WELL)에 접속된다.
또한, 셀 웰 콘택트 영역(13)에는, 더미 메모리 셀 트랜지스터(DMT), 더미 소스측 블록 선택 트랜지스터(DSTS) 및 더미 드레인측 블록 선택 트랜지스터(DSTD)가 배열된다. 더미 트랜지스터(DMT, DSTS, DSTD)는, 셀 웰(CELL P-WELL) 상에 형성되고, 그 백게이트는 트랜지스터(MT, STS, STD)와 같이 셀 웰(CELL P-WELL)에 접속된다. 더미 트랜지스터(DMT, DSTS)의 구조는 트랜지스터(MT, STS)의 구조와 같다. 또한, 더미 트랜지스터(DSTD)의 구조는, 소스와 드레인 부분 중 한 부분의 전도성 타입이 셀 웰(CELL P-WELL)의 전도성 타입과 같은 것을 제외하고는, 트랜지스터(STD)의 구조와 유사하다. 더미 트랜지스터(DMT, DSTD, DSTS)는 메모리 셀 및 블록 선택 트랜지스터로서 이용되지 않는다.
비트 라인(BL)은, 메모리 셀 영역(11)에서 컬럼 방향으로 배열되고, 트랜지스터(STD)의 소스와 드레인 부분 중 대응하는 부분에 접속된다.
셀 웰 바이어스 라인(CPWELL)은, 셀 웰 콘택트 영역에서 비트 라인(BL)과 평행하게 배열되고, 셀 웰(CELL P-WELL)에 접속된다. 본 예에서, 바이어스 라인은 더미 트랜지스터(DSTD)의 소스와 드레인 부분 중 한 부분을 통하여 셀 웰(CELL P-WELL)에 접속된다. 더미 트랜지스터(DSTD)의 소스와 드레인 부분 중 한 부분의 전도성 타입은 셀 웰(CELL P-WELL)의 전도성 타입과 같다. 예를 들어, 본 예에서는, 이는 P형이다. 셀 웰 바이어스 라인(CPWELL)은 셀 웰(CELL P-WELL)에 바이어스 전위를 인가하는 배선이다. 바이어스 전위는 셀 웰 바이어스 회로로부터 생성된다. 셀 웰(CELL P-WELL)은, 판독 동작시 및 기입 동작시, 셀 웰 바이어스 라인(CPWELL)을 통하여 저전위(예를 들어, 0V)로 바이어스된다. 또한, 삭제 동작시, 이는, 셀 웰 바이어스 라인(CPWELL)을 통하여 고전위(예를 들어, 20V)로 바이어스된다.
셀 소스 라인(SRC)은 메모리 셀 영역(11)과 셀 웰 콘택트 영역(13)을 가로지르는 로우 방향으로 배열된다. 컬럼 방향은 로우 방향과 교차하는 방향이고, 예를 들어, 컬럼 방향은 직각으로 로우 방향과 교차한다. 셀 소스 라인(SRC)은, 트랜지스터(STS)의 소스와 드레인 부분 중 한 부분과, 더미 트랜지스터(DSTS)의 소스와 드레인 부분 중 한 부분에 접속된다.
트랜지스터(MT)는, 트랜지스터(STD)의 소스와 드레인 부분 중 다른 부분과, 트랜지스터(STS)의 소스와 드레인 부분 중 다른 부분 간에 직렬로 접속된다. 이와 유사하게, 더미 트랜지스터(DMT)는, 더미 트랜지스터(DSTD)의 소스와 드레인 부분 중 다른 부분과, 더미 트랜지스터(DSTS)의 소스와 드레인 부분 중 다른 부분 간에 직렬로 접속된다.
같은 로우 상에 배열되는, 트랜지스터(MT)의 제어 게이트와 더미 트랜지스터(DMT)의 제어 게이트는, 공통으로 접속되고, 워드 라인(WL)으로서 기능을 한다.
이와 유사하게, 같은 로우 상에 배열되는, 트랜지스터(STS)의 게이트와 더미 트랜지스터(DSTS)의 게이트는, 공통으로 접속되고, 소스측 블록 선택 라인(SGS)으로서 기능을 한다.
또한, 동일 로우 상에 배열되는, 트랜지스터(STD)의 게이트와 더미 트랜지스터(DSTD)의 게이트는, 공통으로 접속되고, 드레인측 블록 선택 라인(SGD)으로서 기능을 한다.
(구조 예)
도 3 내지 도 5는 도 1에 도시된 메모리 셀 어레이(3)의 구조 예를 각각 나 타낸 평면도이다. 도 3은 게이트 레이아웃 패턴의 일 예를 나타내고, 도 4는 제1 층 구조 금속(M0) 레이아웃 패턴의 일 예를 나타내며, 도 5는 제2 층 구조 금속(M1) 레이아웃 패턴의 일 예를 나타낸다. 또한, 도 6은 도 3 내지 도 5에서 6-6 라인을 따라 절취한 단면도이고, 도 7은 도 3 내지 도 5에서 7-7 라인을 따라 절취한 단면도이며, 도 8은 도 3 내지 도 5에서 8-8 라인을 따라 절취한 단면도이다.
도 3 내지 도 8에 도시된 바와 같이, 예를 들어, N형 셀 웰(33; CELL N-WELL) 및 P형 셀 웰(35; CELL P-WELL)은 P형 실리콘 기판(1)과 같은 P형 반도체 기판(P-SUBSTRATE)에 형성된다. 셀 웰(33)은 셀 웰(35)을 기판(1)으로부터 전기적으로 분리한다.
기판(1)의 표면 영역(도 3 내지 도 8에서 셀 웰(35)의 표면 영역)에는, 소자 분리 절연막(37)이 형성된다. 소자 분리 절연막(37)의 일 예는 STI(shallow trench isolation) 영역이다. 소자 분리 절연막(37)은 기판(1)의 표면 영역(도 3 내지 도 8에서 셀 웰(35)의 표면 영역) 내의 활성 영역(AA)들을 분리한다. 본 예에서, 메모리 셀 영역(11)의 활성 영역(AA)의 레이아웃 패턴은 셀 웰 콘택트 영역(13)의 활성 영역(AA)의 레이아웃 패턴과 같다.
각 활성 영역(AA) 상에는, 게이트 절연막(39)이 형성된다. 게이트 절연막(39)의 일 예는 이산화 실리콘막이다. 각 게이트 절연막(39) 상에는, 부유 게이트(41; FG)가 형성된다. 부유 게이트의 일 예는 전도성 폴리실리콘막이다. 각 부유 게이트(41) 상에는, 게이트 간 절연막(43)이 형성된다. 게이트 간 절연막(43)의 일 예는 질화 실리콘막/이산화 실리콘막/질화 실리콘막의 3층 구조막(ONO 막)이 다. 각 게이트 간 절연막(43) 상에는, 제어 게이트(45)가 형성된다. 제어 게이트(45)의 일 예는 전도성 폴리실리콘막과 규화 금속막의 적층 구조막(폴리사이드막)이다.
각 메모리 셀 트랜지스터(MT)와 더미 메모리 셀 트랜지스터(DMT)의 게이트 전극은 부유 게이트(41), 게이트 간 절연막(43) 및 제어 게이트(45)의 적층 구조를 갖는다. 각 제어 게이트(45)는, 로우 방향으로 배열된 트랜지스터(MT)와 더미 트랜지스터(DMT)에 의해 공통으로 이용되고, 워드 라인(WL)으로서 기능을 한다.
각 블록 선택 트랜지스터(STD 또는 STS)와 더미 블록 선택 트랜지스터(DSTD 또는 DSTS)의 게이트 전극은, 부유 게이트(41)와 같은 전도성막(41'), 게이트 간 절연막(43)과 같은 절연막(43') 및 제어 게이트(45)와 같은 전도성막(45')의 적층 구조를 갖는다. 본 예의 절연막(43')은 개구부(47)를 갖고, 전도성막(45')은 개구부(47)를 통하여 전도성막(41')에 전기적으로 접속된다. 본 예에서, 전도성막(41' 및 45')은, 로우 방향으로 배열되며 드레인측 블록 선택 라인(SGD 또는 소스측 블록 선택 라인(SGS))으로서 기능을 하는 트랜지스터(STD 또는 STS)와 더미 트랜지스터(DSTD 또는 DSTS)에 의해 공통으로 이용된다.
이와 같이, 본 예에서, 메모리 셀 영역(11)에 배열된 게이트의 레이아웃 패턴은 셀 웰 콘택트 영역(13)에 배열된 게이트의 레이아웃 패턴과 같다.
N형 소스/드레인 확산층(49)은 트랜지스터(MT)의 게이트 전극 간 아래에 위치한 활성 영역(AA) 부분에 형성된다. 또한, N형 소스/드레인 확산층(49)은, 트랜지스터(MT)의 게이트 전극과 트랜지스터(STD 또는 STS)의 게이트 전극 간, 더미 트 랜지스터(DMT)의 게이트 전극 간, 및 더미 트랜지스터(DMT)의 게이트 전극과 더미 트랜지스터(DSTD 또는 DSTS)의 게이트 전극 간, 아래에 위치한 활성 영역(AA) 부분에 형성된다.
N형 소스/드레인 확산층(49')은 트랜지스터(STD)의 게이트 전극 간 아래에 위치한 활성 영역(AA) 부분에 형성된다.
또한, 셀 웰(35)과 같은 전도성 타입을 갖는 P형 확산층(50)은 더미 트랜지스터(DSTD)의 게이트 전극 간 아래에 위치한 활성 영역(AA) 부분에 형성된다.
또한, N형 소스/드레인 확산층(49")은, 트랜지스터(STS)의 게이트 전극 간, 및 더미 트랜지스터(DSTS)의 게이트 전극 간 아래에 위치한 활성 영역(AA) 부분에 형성된다.
N형 소스/드레인 확산층(49")과 P형 확산층(50)은 각각의 플러그(51)에 접속된다. 또한, N형 소스/드레인 확산층(49")은 각각의 플러그(52)에 접속된다. 플러그(51, 52)의 일 예는 금속막이다. 금속막의 일 예로서, 티타늄막과 텅스텐막이 이용된다. 본 예에서, 메모리 셀 영역(11)에 배열된 플러그(51, 52)의 레이아웃 패턴은 셀 웰 콘택트 영역(13)에 배열된 플러그(51, 52)의 레이아웃 패턴과 같다.
플러그(51)는 각각의 로컬 내부 배선(53)에 접속된다. 로컬 내부 배선(53)의 일 예는 금속막이다. 금속막의 일 예로서, 알루미늄막과 구리막이 이용된다.
플러그(52)는 각각의 셀 소스 라인(SRC)에 접속된다. 셀 소스 라인(SRC)의 일 예는 금속막이다. 금속막의 일 예로서, 알루미늄막과 구리막이 이용된다. 본 예에서, 셀 소스 라인(SRC)은 로컬 내부 배선(53)과 같은 평면에 형성된다. 예를 들어, 이들 배선은, 같은 전도성막, 예를 들어, 제1 층 구조 금속(M0)을 이용하여 형성된다. 또한, 본 예에서, 메모리 셀 영역(11)에 배열된 제1 층 구조 금속(M0)의 레이아웃 패턴은 셀 웰 콘택트 영역에 배열된 제1 층 구조 금속(M0)의 레이아웃 패턴과 같다.
로컬 내부 배선(53)은 각각의 플러그(55)에 접속된다. 본 예에서, 플러그(55)의 레이아웃 패턴은 셀 웰 콘택트 영역(13)에 배열된 플러그(55)의 레이아웃 패턴과 같다.
메모리 셀 영역(11)에 배열된 플러그(55)는 비트 라인(BL)에 접속된다. 셀 웰 콘택트 영역(13)에 배열된 플러그(55)는 셀 웰 바이어스 라인(CPWELL)에 접속된다. 본 예에서, 비트 라인(BL)과 셀 웰 바이어스 라인(CPWELL)은, 같은 전도성막, 예를 들어, 제2 층 구조 금속(M1)을 이용하여 형성된다. 또한, 본 예에서, 도 8에 도시된 바와 같이, 로우 방향으로 비트 라인(BL)의 폭은 로우 방향으로 셀 웰 바이어스 라인(CPWELL)의 폭(W)과 같다. 또한, 비트 라인(BL)의 배열 피치는 셀 웰 바이어스 라인(CPWELL)의 배열 피치와 같다. 즉, 본 예에서, 비트 라인(BL)의 레이아웃 패턴은 셀 웰 바이어스 라인(CPWELL)의 레이아웃 패턴과 같다.
본 발명의 본 실시예에 따른 반도체 집적 회로 장치에 있어서, 메모리 셀 어레이(3)에 배열된 물리적 구조의 레이아웃 패턴은 메모리 셀 영역(11)과 셀 웰 콘택트 영역(13)에서의 패턴과 같다. 따라서, 물리적 구조의 반복적인 형태는 셀 웰 콘택트 영역(13)에서 유지될 수 있고, 그 반복적인 형태는 메모리 셀 어레이(3)의 전체 부분에서 일정하게 달성될 수 있다. 예를 들어, NAND 플래시 메모리의 경우, 물리적 구조는 비트 라인(BL), 워드 라인(WL), 블록 선택 라인(SGS, SGD) 및 셀 웰 바이어스 라인(CPWELL)을 포함한다.
이하, 도 9 및 도 10을 참조하여, 본 발명의 본 실시예에 따른 반도체 집적 회로 장치의 한 이점을 설명한다.
상기 이점 중 하나는, 메모리 셀 어레이(3)에서 더미 영역을 줄이거나 제거할 수 있다는 것이다.
도 9A는, 본 발명의 실시예에 따른 반도체 집적 회로 장치의 메모리 셀 어레이를 나타낸 평면도로서, 비트 라인과 셀 웰 바이어스 라인의 레이아웃 패턴을 나타낸다. 도 10A는, 본 발명의 참조 예에 따른 반도체 집적 회로 장치의 메모리 셀 어레이를 나타낸 평면도로서, 비트 라인과 셀 웰 바이어스 라인의 레이아웃 패턴을 나타낸다.
도 9A에 도시된 바와 같이, 본 실시예에 따르면, 비트 라인(BL)과 셀 웰 바이어스 라인(CPWELL)의 레이아웃 패턴은 메모리 셀 영역(11)과 셀 웰 콘택트 영역(13)에서의 패턴과 같다. 따라서, 비트 라인(BL)과 셀 웰 바이어스 라인(CPWELL)의 레이아웃 패턴의 반복적인 형태는 메모리 셀 어레이(3)의 전체 부분에서 일정하다.
한편, 도 10A에 도시된 바와 같이, 참조 예, 예를 들어, 일본국 특개2000-91546호 공보에 개시된 장치에서는, 셀 웰 바이어스 라인(CPWELL)의 폭이 비트 라인(BL)의 폭보다 넓기 때문에, 비트 라인(BL)과 셀 웰 바이어스 라인(CPWELL)의 레이아웃 패턴의 반복적인 형태가 셀 웰 콘택트 영역(13)에서 유지될 수 없다.
상기 문제는, 비트 라인(BL)이 리소그래피 공정을 균일하게 받는 것을 어렵게 한다. 그 이유 중 하나는, 도 10A에 도시된 바와 같이, 광 전송 부분/광 차폐 부분의 비율이, 포토마스크(100)의 셀 웰 바이어스 라인 패턴 부분(A)과 비트 라인 패턴 부분(B)에서 다르게 되기 때문이다. 셀 웰 바이어스 라인 패턴의 폭이 넓고, 광 차폐 부분이 더 넓다. 따라서, 광 차폐 부분은 조밀하게 된다. 한편, 비트 라인 패턴의 폭은 좁고, 광 차폐 부분은 더 좁다. 따라서, 광 차폐 부분은 성기게 된다. 밀도의 차이로 인해, 부분(A)를 통하여 통과하는 평균 전송 광량과 부분(B)를 통하여 통과하는 평균 전송 광량 간에 차이(△0)가 발생한다. 차이(△0)로 인해, 평균 전송 광량이 변하는 부분(C)은 부분(A)와 부분(B) 간에 발생한다. 부분(C)에서는, 셀 웰 바이어스 라인 패턴이 아니라, 비트 라인 패턴이 부분(B)에서와 같이 형성된다. 그러나, 부분(C)과 그 인접 부분을 통하여 통과하는 평균 전송 광량이 부분(B)과 그 인접 부분을 통하여 통과하는 평균 전송 광량과 다르기 때문에, 비트 라인(BL)의 폭이 서로 다르게 된다. 예를 들어, 비트 라인(BL)의 폭이 서로 다르면, 비트 라인 용량이 서로 다르기 때문에, 비트 라인 간 판독 속도와 기입 속도의 변화가 반도체 메모리에서보다 더 커지게 된다. 이는 반도체 메모리의 성능을 저하한다. 따라서, 도 10A에 도시된 바와 같이, 실제 장치에서 메모리로 이용되지 않는 영역(더미 영역)으로 부분(C)을 설정하고, 부분(C)에서 비트 라인 패턴을 형성하는 것이 일반적인 관행이다.
한편, 본 실시예에 따르면, 셀 웰 바이어스 라인(CPWELL)의 폭은 비트 라인(BL)의 폭과 같고, 그 배열 피치는 일정하다. 따라서, 도 9B에 도시된 바와 같 이, 광 전송 부분/광 차폐 부분의 비율은 포토마스크(100)의 셀 웰 바이어스 라인 패턴 부분(A)과 비트 라인 패턴 부분(B)에서 일정하게 된다. 그 결과, 부분(A)을 통한 평균 전송 광량은 부분(B)을 통한 평균 전송 광량과 같게 되고, 참조 예에 도시된 바와 같이, 평균 전송 광량이 변하는 부분(C)은 발생하지 않게 된다. 따라서, 메모리 셀 어레이(3)에서 더미 영역(15)을 줄이거나 제거할 수 있다.
이와 같이, 더미 영역(15)을 줄이거나 제거할 수 있으면, 도 11에 도시된 바와 같이, 메모리 용량이 일정하게 유지되는 경우, 메모리 셀 어레이(3)의 영역을 줄일 수 있는 이점을 달성할 수 있다.
또한, 도 12에 도시된 바와 같이, 메모리 셀 어레이(3)의 영역이 일정하게 유지되는 경우에는, 메모리 셀 영역(11)을 증가시킬 수 있기 때문에, 메모리 용량을 증가시킬 수 있는 이점을 달성할 수 있다.
따라서, 본 실시예에 따르면, 메모리 셀 어레이(3)를 쉽게 소형화할 수 있고, 높은 집적 밀도로 집적할 수 있는 반도체 메모리를 제공할 수 있다.
셀 웰 바이어스 라인(CPWELL)의 용량을 증가시키거나 그 저항을 줄이기를 원하는 경우에는, 본 실시예에서와 같이, 셀 웰 바이어스 회로를 복수의 셀 웰 바이어스 라인에 접속할 수도 있다. 예를 들어, 본 실시예에서, 셀 웰 바이어스 회로는 각각의 셀 웰 콘택트 영역(13)에 대하여 2개의 셀 웰 바이어스 라인(CPWELL)에 접속된다.
다음으로, 본 발명의 실시예에 따른 반도체 집적 회로 장치에서 반복적인 형태를 유지하는 장치 중 일부를 설명한다.
(셀 웰 콘택트)
본 실시예에서, 셀 웰 콘택트를 위한 더미 트랜지스터는 셀 웰 바이어스 라인(CPWELL) 아래에 제공된다. 콘택트 더미 트랜지스터는 P형 셀 웰(35)과 같은 전도성 타입을 갖는 P형 소스/드레인 부분(50)을 갖는다. 본 실시예에서, 콘택트 더미 트랜지스터는 도 7에 도시된 더미 블록 선택 트랜지스터(DSTD)이다. 셀 웰 바이어스 라인(CPWELL)과 셀 웰(35) 간의 접속(셀 웰 콘택트)은 P형 소스/드레인 부분(50)을 통하여 이루어진다.
따라서, 도 10A의 참조 예에 도시된 바와 같이, 예를 들어, 트랜지스터의 소스/드레인 부분을 이용함으로써, 셀 웰 콘택트에서 특정 패턴을 형성하는 것을 필요로 하지 않는다.
따라서, 셀 웰 콘택트 영역(13)의 게이트 레이아웃 패턴은 메모리 셀 영역(11)의 게이트 레이아웃 패턴과 같도록 설정될 수 있다.
예를 들어, P형 소스/드레인 부분(50)은 다음과 같이 형성될 수 있다.
우선, 다른 트랜지스터와 같이, N형 소스/드레인 부분은 콘택트 더미 트랜지스터의 소스/드레인 부분에 형성된다. 그 다음에, 예를 들어, P형 불순물을 콘택트 더미 트랜지스터의 소스/드레인 부분에 도핑하여, N형 소스/드레인 부분의 전도성 타입을 P형 전도성 타입으로 바꾼다.
또한, 본 실시예에서, 트랜지스터는 비트 라인 아래에 제공된다. 트랜지스터는 P형 셀 웰(35)의 전도성 타입과 다른 전도성 타입을 갖는 N형 소스/드레인 부분(49')을 갖는다. 본 실시예에서, 트랜지스터는 도 6에 도시된 블록 선택 트랜지 스터(STD)이다.
비트 라인(BL)은 접속 부재를 통하여 트랜지스터의 N형 소스/드레인 부분(49')에 접속된다. 본 실시예에서, 접속 부재는 플러그(51)이다. 셀 웰 바이어스 라인은 접속 부재를 통하여 콘택트 더미 트랜지스터의 P형 소스/드레인 부분(50)에 접속된다. 본 실시예에서, 접속 부재는 플러그(51)이다. 본 실시예에서, 플러그(51)는, 도 3에 도시된 바와 같이, 로우 방향으로 정렬된다.
따라서, 플러그(51)가 로우 방향으로 정렬되면, 셀 웰 콘택트 영역(13)의 플러그(51)의 레이아웃 패턴은 메모리 셀 영역(11)의 플러그(51)의 레이아웃 패턴과 같은 패턴으로 형성될 수 있다.
통상, 도핑된 폴리실리콘, 예를 들어, N형 소스/드레인 부분(49')과 같은 전도성 타입을 갖는 N형 도핑된 폴리실리콘은, 일정한 경우, 플러그(51)를 형성하는데 이용될 수도 있다. 그러나, 본 실시예에서는, N형 부분(49')과 P형 부분(50)이 소스/드레인 부분에 제공된다. 따라서, 도핑된 폴리실리콘을 이용하여 플러그(51)를 형성하면, 일정한 경우, 플러그(51)와 소스/드레인 부분 간에 PN 접합을 만들 수도 있다. PN 접합의 형성을 방지하기 위해서는, 예를 들어, 금속을 이용하여 상술한 바와 같이 플러그(51)를 형성할 수도 있다. 금속의 일 예는 상술한 바와 같이 티타늄이나 텅스텐이다.
(블록 선택 라인)
통상, 블록 선택 라인은, 그 저항을 줄이기 위해, 다른 전도성층을 이용하여 분로된다. 이를 위해서는, 다른 전도성층이 블록 선택 라인에 접속되는 블록 선택 콘택트 영역을 제공하는 것이 필요하게 된다. 콘택트 영역의 존재 때문에, 메모리 셀 어레이(3)에서 레이아웃 패턴의 반복적인 형태가 유지될 수 없다.
본 실시예에서는, 블록 선택 라인 콘택트 영역이 존재하지 않는다. 그 대신, 예를 들어, 제어 게이트(45)와 같은 전도성 재료를 이용하여 형성된 전도성막(45')은 전하 축적층(41; FG)과 같은 재료를 이용하여 형성된 전도성층(41')에 접속된다. 도 6 및 도 7에 도시된 바와 같이, 전도성층(43')에 형성된 개구부(47)를 이용하여 접속이 이루어진다.
따라서, 전도성층(41')에 전도성막(45')을 접속함으로써, 블록 선택 라인의 저항을 줄일 수 있다. 이 경우에는, 절연막(43')에 형성된 개구부(47)를 이용하여 접속함으로써, 메모리 셀 어레이(3)에 블록 선택 라인 콘택트 영역을 제공할 필요가 없다.
따라서, 본 실시예에 따르면, 블록 선택 라인의 저항을 줄이려고 하는 경우, 메모리 셀 어레이(3)의 레이아웃 패턴의 반복적인 배열을 유지할 수 있다.
도 13 및 도 14에 도시된 바와 같이, 전도성층(41')과 전도성막(45') 간의 접속은, 개구부(47)를 형성함이 없이, 전도성막(43')을 제거하고, 전도성막(45')의 하부면과 접촉하여 전도성층(41')의 상부면을 설정함으로써 달성될 수 있다. 도 13은 도 6의 단면도에 대응하고, 도 14는 도 7의 단면도에 대응한다.
이상, 실시예를 이용하여 본 발명을 설명하였지만, 본 발명은 상기 실시예에 한정되지 않고, 본 발명이 구현되는 경우 그 기술적 범위로부터 일탈함이 없이 다양하게 변형될 수 있다. 또한, 본 발명의 상기 실시예는 단지 하나의 실시예는 아 니다.
상기 실시예에는, 본 발명의 여러 단계가 포함되고, 여러 단계의 발명은 각 실시예에서 개시된 복수의 구성 요소를 적절히 조합함으로써 추출될 수 있다.
상기 실시예에서는, 반도체 집적 회로 장치, 예를 들어, 반도체 메모리에 본 발명이 적용되는 예를 이용하여, 본 발명을 설명하지만, 반도체 메모리를 포함한 프로세서나 시스템 LSI와 같은 반도체 집적 회로 장치도 본 발명의 범위에 포함된다.
당해 기술분야의 당업자는 추가 이점 및 변형을 쉽게 알 수 있다. 따라서, 본 발명은, 그 더 넓은 태양에서, 여기서 도시되고 설명된 특정 상세 및 대표적인 실시예에 한정되지 않는다. 따라서, 첨부된 청구항 및 그 등가물에 의해 정의된 것과 같은 일반적인 발명 개념의 사상이나 범위로부터 일탈함이 없이 여러 변형을 할 수 있다.
Claims (21)
- 반도체 집적 회로 장치로서,셀 웰,상기 셀 웰 상에 형성되며, 메모리 셀 영역 및 셀 웰 콘택트 영역을 갖는 메모리 셀 어레이,상기 메모리 셀 영역에 배열된 제1 배선체들 - 상기 제1 배선체들은 비트 라인들, 워드 라인들 및 블록 선택 라인들을 포함함 -, 및상기 셀 웰 콘택트 영역에 배열된 제2 배선체들 - 상기 제2 배선체들은 셀 웰 바이어스 라인들, 워드 라인들 및 블록 선택 라인들을 포함함 - 을 포함하고,상기 제1 배선체들의 레이아웃 패턴은 상기 제2 배선체들의 레이아웃 패턴과 같고,상기 워드 라인들로부터 절연되는 전하 축적층들이 상기 워드 라인들 아래에 제공되고, 상기 전하 축적층과 같은 전도체를 이용하여 형성되며 상기 블록 선택 라인들과 전기적으로 접촉하여 형성되는 전도성층들이 상기 블록 선택 라인들 아래에 제공되는 반도체 집적 회로 장치.
- 삭제
- 제1항에 있어서,상기 셀 웰의 전도성 타입과 같은 전도성 타입의 소스/드레인 부분을 각각 갖는 트랜지스터들이 상기 셀 웰 바이어스 라인 아래에 형성되고, 상기 셀 웰 바이어스 라인은 상기 같은 전도성 타입의 소스/드레인 부분을 통하여 상기 셀 웰에 접속되는 반도체 집적 회로 장치.
- 제3항에 있어서,상기 셀 웰의 전도성 타입과 반대인 전도성 타입의 소스/드레인 부분을 각각 갖는 트랜지스터들이 상기 비트 라인 아래에 형성되고, 상기 비트 라인은 상기 반대 전도성 타입의 소스/드레인 부분을 통하여 상기 트랜지스터들에 접속되고, 상기 셀 웰 바이어스 라인들과 상기 셀 웰 간의 접속 부분들과, 상기 비트 라인과 상기 트랜지스터들 간의 접속 부분들은 로우 방향으로 정렬되는 반도체 집적 회로 장치.
- 삭제
- 삭제
- 삭제
- 셀 웰,사전설정된 간격으로 배열된 제1 배선들,상기 제1 배선들과 교차하는 제2 배선들,상기 제2 배선들과 평행하게 배열된 제3 배선들,상기 사전설정된 간격보다 넓은 폭을 갖는 제4 배선들 - 상기 제4 배선들은, 상기 제1 배선들이 형성되는 레벨보다 높고 상기 제2 배선들이 형성되는 레벨보다 낮은 레벨에 위치하고, 상기 제1 배선들과 평행하게 배열됨 -,상기 제1 배선들과 상기 제2 배선들 간의 교차점들에 배열되며, 백게이트들로서 상기 셀 웰을 갖는 트랜지스터들,상기 제1 배선들과 상기 제3 배선들 간의 교차점들에 배열되고, 백게이트들로서 상기 셀 웰을 가지며, 소스와 드레인 부분들 중 한 부분은 상기 셀 웰의 전도성 타입과 같은 전도성 타입을 갖도록 설정된 더미 트랜지스터들,상기 트랜지스터들의 소스와 드레인 부분들 중 대응하는 부분들과 상기 제2 배선에 각각 접속된 제1 콘택트들, 및상기 더미 트랜지스터들의 소스와 드레인 부분들 중 대응하는 부분들과 상기 제3 배선에 각각 접속된 제2 콘택트들을 포함하는 반도체 집적 회로 장치.
- 제8항에 있어서,상기 제1 및 제2 콘택트들은 금속으로 형성되는 반도체 집적 회로 장치.
- 제8항에 있어서,상기 제1 및 제2 콘택트들은 로우 방향으로 정렬되는 반도체 집적 회로 장치.
- 제8항에 있어서,상기 제1 배선들은 워드 라인들이고, 제2 배선들은 비트 라인들이고, 제3 배선들은 셀 웰 바이어스 라인들인 반도체 집적 회로 장치.
- 제11항에 있어서,상기 비트 라인과 상기 셀 웰 바이어스 라인에 인접하여 배열되고, 상기 비트 라인에 접속되고, 게이트로서 상기 워드 라인을 갖는 상기 트랜지스터는 메모리 셀 트랜지스터인 반도체 집적 회로 장치.
- 제8항에 있어서,상기 제1 배선들은 블록 선택 라인들이고, 상기 제2 배선들은 비트 라인들이고, 상기 제3 배선들은 셀 웰 바이어스 라인들인 반도체 집적 회로 장치.
- 제13항에 있어서,상기 비트 라인과 상기 셀 웰 바이어스 라인에 인접하여 배열되고, 상기 비트 라인에 접속되고, 게이트로서 상기 블록 선택 라인을 갖는 상기 트랜지스터는 블록 선택 트랜지스터인 반도체 집적 회로 장치.
- 셀 웰,사전설정된 간격으로 배열된 제1 배선들,상기 제1 배선과 교차하는 복수의 제2 배선,상기 제2 배선과 평행하게 배열된 복수의 제3 배선,상기 사전설정된 간격보다 넓은 폭을 갖는 복수의 제4 배선 - 상기 제4 배선들은, 상기 제1 배선들이 형성되는 레벨보다 높고 상기 제2 배선들이 형성되는 레벨보다 낮은 레벨에 위치하고, 상기 제1 배선들과 평행하게 배열됨 -,상기 제1 배선과 복수의 제2 배선 간의 교차점들에 배열되며, 백게이트들로서 상기 셀 웰을 갖는 복수의 제1 트랜지스터,상기 제1 배선과 복수의 제3 배선 간의 교차점들에 배열되고, 백게이트들로서 상기 셀 웰을 가지며, 소스와 드레인 부분들 중 한 부분은 상기 셀 웰의 전도성 타입과 같은 전도성 타입을 갖도록 설정된 복수의 더미 트랜지스터,상기 복수의 제1 트랜지스터의 소스와 드레인 부분들 중 대응하는 부분들과 상기 복수의 제2 배선에 각각 접속된 복수의 제1 콘택트들, 및상기 복수의 더미 트랜지스터의 소스와 드레인 부분들 중 대응하는 부분들과 상기 복수의 제3 배선에 각각 접속된 복수의 제2 콘택트들을 포함하는 반도체 집적 회로 장치.
- 제15항에 있어서,상기 제1 및 제2 콘택트들은 금속으로 형성되는 반도체 집적 회로 장치.
- 제15항에 있어서,상기 제1 배선은 워드 라인이고, 상기 복수의 제2 배선은 비트 라인들이고, 상기 복수의 제3 배선은 셀 웰 바이어스 라인들인 반도체 집적 회로 장치.
- 제17항에 있어서,상기 복수의 비트 라인 중 하나와 상기 복수의 셀 웰 바이어스 라인 중 하나에 인접하여 배열되고, 상기 복수의 비트 라인에 접속되고, 게이트로서 상기 워드 라인을 각각 갖는 상기 복수의 제1 트랜지스터는 메모리 셀 트랜지스터들인 반도체 집적 회로 장치.
- 제15항에 있어서,상기 제1 배선은 블록 선택 라인이고, 상기 복수의 제2 배선은 비트 라인들이고, 상기 복수의 제3 배선은 셀 웰 바이어스 라인들인 반도체 집적 회로 장치.
- 제19항에 있어서,상기 복수의 비트 라인 중 하나와 상기 복수의 셀 웰 바이어스 라인 중 하나에 인접하여 배열되고, 상기 비트 라인에 접속되고, 게이트로서 상기 블록 선택 라인을 갖는 상기 복수의 제1 트랜지스터는 블록 선택 트랜지스터들인 것을 반도체 집적 회로 장치.
- 제1항에 있어서,상기 제1 배선체들의 상기 워드 라인들이 형성되는 레벨보다 높고 상기 제1 배선체들의 상기 비트 라인들이 형성되는 레벨보다 낮은 레벨에서 형성되고, 상기 메모리 셀 영역에 배열되는 제3 배선체들,상기 제2 배선체들의 상기 워드 라인들이 형성되는 레벨보다 높고 상기 제2 배선체들의 상기 셀 웰 바이어스 라인들이 형성되는 레벨보다 낮은 레벨에서 형성되고, 상기 셀 웰 콘택트 영역에 배열되는 제4 배선체들,상기 제3 배선체들에 접속된 제1 콘택트들, 및상기 제4 배선체들에 접속된 제2 콘택트들을 더 포함하며,상기 제3 배선체들의 레이아웃 패턴은 상기 제4 배선체들의 레이아웃 패턴과 같고,상기 제1 콘택트들의 레이아웃 패턴은 상기 제2 콘택트들의 레이아웃 패턴과 같은 반도체 집적 회로 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2005-00100955 | 2005-03-31 | ||
| JP2005100955A JP4287400B2 (ja) | 2005-03-31 | 2005-03-31 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070026431A KR20070026431A (ko) | 2007-03-08 |
| KR100871183B1 true KR100871183B1 (ko) | 2008-12-01 |
Family
ID=36177762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020067020134A KR100871183B1 (ko) | 2005-03-31 | 2005-09-12 | 반도체 집적 회로 장치 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US7692252B2 (ko) |
| JP (1) | JP4287400B2 (ko) |
| KR (1) | KR100871183B1 (ko) |
| WO (1) | WO2006112056A1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170024702A (ko) * | 2015-08-26 | 2017-03-08 | 에스케이하이닉스 주식회사 | 반도체 장치 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102005002739B4 (de) | 2005-01-20 | 2010-11-25 | Infineon Technologies Ag | Verfahren zum Herstellen eines Feldeffekttransistors, Tunnel-Feldeffekttransistor und integrierte Schaltungsanordnung mit mindestens einem Feldeffekttransistor |
| US7948021B2 (en) * | 2007-04-27 | 2011-05-24 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of fabricating the same |
| KR100966265B1 (ko) | 2008-02-15 | 2010-06-28 | 재단법인서울대학교산학협력재단 | 차단 게이트 라인을 갖는 낸드 플래시 메모리 어레이와 그동작 및 제조방법 |
| KR101022666B1 (ko) | 2008-08-27 | 2011-03-22 | 주식회사 하이닉스반도체 | 메모리 소자 및 그 제조 방법 |
| JP5197406B2 (ja) * | 2009-01-27 | 2013-05-15 | 株式会社東芝 | 半導体記憶装置 |
| JP6367044B2 (ja) * | 2014-08-13 | 2018-08-01 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN107431044B (zh) * | 2015-06-24 | 2021-11-30 | 瑞萨电子株式会社 | 半导体器件 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5745417A (en) | 1992-04-07 | 1998-04-28 | Mitsubishi Denki Kabushiki Kaisha | Electrically programmable and erasable nonvolatile semiconductor memory device and operating method therefor |
| US5973374A (en) | 1997-09-25 | 1999-10-26 | Integrated Silicon Solution, Inc. | Flash memory array having well contact structures |
| KR20010019754A (ko) * | 1999-08-30 | 2001-03-15 | 윤종용 | 셀 어레이 영역내에 벌크 바이어스 콘택 구조를 구비하는 비휘발성 메모리소자 |
| US20030107055A1 (en) * | 1998-03-30 | 2003-06-12 | Kabushiki Kaisha Toshiba | Novolatile semiconductor memory |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3905984B2 (ja) | 1998-09-11 | 2007-04-18 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| GB9813130D0 (en) * | 1998-06-17 | 1998-08-19 | Harada Ind Europ Limited | Antenna assembly |
| US6847087B2 (en) * | 2002-10-31 | 2005-01-25 | Ememory Technology Inc. | Bi-directional Fowler-Nordheim tunneling flash memory |
| JP2004326864A (ja) * | 2003-04-22 | 2004-11-18 | Toshiba Corp | 不揮発性半導体メモリ |
| JP4832767B2 (ja) * | 2005-02-03 | 2011-12-07 | 株式会社東芝 | 半導体集積回路装置及びそのデータプログラム方法 |
-
2005
- 2005-03-31 JP JP2005100955A patent/JP4287400B2/ja not_active Expired - Fee Related
- 2005-09-12 WO PCT/JP2005/017206 patent/WO2006112056A1/en not_active Application Discontinuation
- 2005-09-12 KR KR1020067020134A patent/KR100871183B1/ko not_active IP Right Cessation
-
2006
- 2006-12-07 US US11/567,805 patent/US7692252B2/en active Active
-
2010
- 2010-03-03 US US12/716,322 patent/US7919823B2/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5745417A (en) | 1992-04-07 | 1998-04-28 | Mitsubishi Denki Kabushiki Kaisha | Electrically programmable and erasable nonvolatile semiconductor memory device and operating method therefor |
| US5973374A (en) | 1997-09-25 | 1999-10-26 | Integrated Silicon Solution, Inc. | Flash memory array having well contact structures |
| US20030107055A1 (en) * | 1998-03-30 | 2003-06-12 | Kabushiki Kaisha Toshiba | Novolatile semiconductor memory |
| KR20010019754A (ko) * | 1999-08-30 | 2001-03-15 | 윤종용 | 셀 어레이 영역내에 벌크 바이어스 콘택 구조를 구비하는 비휘발성 메모리소자 |
| US6483749B1 (en) | 1999-08-30 | 2002-11-19 | Samsung Electronics Co., Ltd. | Nonvolatile memory device having bulk bias contact structure in cell array region |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170024702A (ko) * | 2015-08-26 | 2017-03-08 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| KR102420539B1 (ko) * | 2015-08-26 | 2022-07-14 | 에스케이하이닉스 주식회사 | 반도체 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20070026431A (ko) | 2007-03-08 |
| US20070096218A1 (en) | 2007-05-03 |
| WO2006112056A1 (en) | 2006-10-26 |
| US20100155814A1 (en) | 2010-06-24 |
| JP4287400B2 (ja) | 2009-07-01 |
| JP2006286697A (ja) | 2006-10-19 |
| US7692252B2 (en) | 2010-04-06 |
| US7919823B2 (en) | 2011-04-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6845042B2 (en) | Nonvolatile semiconductor memory, fabrication method for the same, semiconductor integrated circuits and systems | |
| US7622762B2 (en) | Nonvolatile semiconductor memory and method for fabricating the same | |
| KR101095726B1 (ko) | 반도체장치 및 그 제조방법 | |
| US6420754B2 (en) | Semiconductor integrated circuit device | |
| KR100303956B1 (ko) | 불휘발성반도체기억장치및그제조방법 | |
| US7825439B2 (en) | Semiconductor memory | |
| KR100871183B1 (ko) | 반도체 집적 회로 장치 | |
| KR20080000505A (ko) | 비휘발성 반도체 메모리 | |
| US7813179B2 (en) | Semiconductor memory device having plural word lines arranged at narrow pitch and manufacturing method thereof | |
| US7782671B2 (en) | Semiconductor device and method of manufacturing the same | |
| US6642569B2 (en) | Semiconductor memory with nonvolatile memory cell array and semiconductor device with nonvolatile memory cell array and logic device | |
| JP2009016444A (ja) | 半導体メモリ | |
| US8912588B2 (en) | Semiconductor memory device | |
| US20050195630A1 (en) | Nonvolatile semiconductor memory device | |
| KR20130039795A (ko) | 낸드 플래시 메모리 소자 | |
| JP2007048446A (ja) | 半導体集積回路装置 | |
| US8390076B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2007043185A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| J501 | Disposition of invalidation of trial | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111028 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20121114 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |