KR100303956B1 - 불휘발성반도체기억장치및그제조방법 - Google Patents

Abstract

본 발명의 목적은 커플링 비 γpgm의 변동에 기인하는 기입 비선택용 셀이나 "1"을 기입하는 셀의 부유 게이트에 전자가 주입되고 마는 것과 같은 오기입, 및 판독 교란의 발생을 억제하는 것이다.

P형 실리콘 기판(1)에 터널 절연막이 개재되어 형성된 부유 게이트(5)와, 상기 부유 게이트(5)의 제1 면(22)에 인터폴리 절연막이 개재되어 대향한 제어 게이트와, 부유 게이트(5)의 제2 면(23)에 부스터 플레이트 절연막이 개재되어 대향한 부스터 플레이트를 구비한다. 그래서, 부유 게이트(5)의 터널 절연막이 개재되어 기판(1)과 대향하는 폭, 인터폴리 절연막이 개재되어 제어 게이트와 대향하는 폭, 및 부스터 플레이트 절연막이 개재되어 부스터 플레이트와 대향하는 폭 각각을 상호 균등한 폭 "b"으로 한다.

Description

불휘발성 반도체 기억장치 및 그 제조 방법{NON VOLATILE SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 부스터 플레이트라고 하는 전극을 갖는 전기적 개서가능(書換)한 불휘발성 반도체 기억장치에 관한 것이다.

부스터 플레이트라고 하는 전극을 갖는 EEPROM은, 예를 들면 1996 Symposium on VLSI Technology Digest of Technical Papers의 238∼239 페이지에 기술되어 있다. (저자 : I.D Choi, D. J. Kim, D. S. Jang, J. Kim, H. S. Kim, W. C. Shin, S. T. Ahn, 및 O. H. Kwon, 삼성전자(주)). 본 명세서에서는 부스터 플레이트라고 하는 전극을 부스터 전극이라 한다. 이하, 부스터 전극을 갖는 EEPROM 셀의 개요를 설명한다.

도 31의 (a)는 평면도, 도 31의 (b)는 도 31의 (a)중의 B-B선을 따른 단면도, 도 31의 (c)는 도 31의 (a)중의 C-C선을 따른 단면도이다. 단, 도 31의 (a)에서는 편의상 비트선과, 그 밑의 층간 절연막을 생략하여 도시하고 있다.

도 31의 (a) 내지 도 31의 (c)에 도시하는 바와 같이, P형 실리콘 기판(110)에는 소자 분리 절연막(102)이 형성되고 있고, 소자 분리 절연막(102)에 의해 기판(101)의 표면에는 소자 영역(103)이 구획되어 있다. 소자 영역(103) 상에는 터널 절연막(104), 부유 게이트(105), 인터폴리 절연막(106), 워드선(107)이 순차적으로 형성되어 있다. 상기 부유 게이트(105)와 워드선(107)이 적층된 구조는 스택 게이트 구조라고 불리운다. 참조번호 108은 선택 트랜지스터의 게이트이다.소자 영역(103)에는 N형 확산층(109, 110, 111)이 형성되어 있다. 확산층(109)은 도시되지 않은 소스선에 접속되고, 확산층(110)은 비트선(112)에 접속되어 있다. 확산층(111)은 복수이고, 각각 메모리 셀 트랜지스터의 소스/드레인 영역으로서 기능하고 있다. 스택 게이트 구조의 주변 및 확산층(111)의 위에는 부스터 전극 절연막(114)이 형성되어 있고, 상기 절연막(114) 위에는 부스터 전극(115)이 형성되어 있다. 참조번호 114는 층간 절연막이다.

그 등가 회로를 도 32의 (a)에 도시한다. 여기에서는 간단히 하기 위해, 2개의 워드선(WL1,WL2), 2개의 비트선(BL1,BL2)의 경우를 도시한다.

도 32의 (a)에 도시하는 바와 같이, 비트선(BL1)과 소스선(SL) 간의 사이에는 선택 트랜지스터(ST11), 셀 트랜지스터(MC11,MC21), 선택 트랜지스터(ST21)가 각각 직렬로 접속되어 있다. 동일하게, 비트선(Bl2)과 소스선(SL) 사이에는 선택 트랜지스터(ST12), 셀 트랜지스터(MS12,MC22), 선택 트랜지스터(ST22)가 각각 직렬로 접속되어 있다. 워드선(WL1)은 셀 트랜지스터(MC11,MC12)의 게이트에 공통으로 접속되고, 워드선(WL2)은 셀 트랜지스터(MC21,MC22)의 게이트에 공통으로 접속되어 있다. 드레인측 선택 게이트선(SG1)은 선택 트랜지스터(ST11,ST12)의 게이트에 공통으로 접속되고, 소스측 선택 게이트선(SG2)은 선택 트랜지스터(ST21,ST22)의 게이트에 공통으로 접속되어 있다. 각 트랜지스터의 벌크 게이트(BULK)는 공통이다. NAND형 EEPROM에서는 벌크 게이트(BULK)의 전위는 동작 모드에 따라 변화된다. 부스터 전극(BP)은 각 트랜지스터의 상호 접속 노드 및 부유 게이트(FG11,FG12,FG21,FG22) 각각에 정전 용량적으로 결합된다.

다음에, 그 기입 동작을 상기 문헌의 개시에 기초하여 설명한다. 또, 이 설명에서는 부유 게이트에 전자를 주입하는 기입을 "0" 기입, 부유 게이트에 전자를 주입하지 않는 기입을 "1" 기입이라고 한다. 도 32의 (a)는 기입 모드시의 각 노드의 전위를 도시하는 도면이다.

상기 문헌에 개시된 NAND형 플래쉬 EEPROM에서는 기입 선택된 워드선(WL1)의 전위를 13V, 부스터 전극(BP)의 전위를 13V, "0" 기입 지정된 비트선(BL1)의 전위를 0V, 드레인측 선택 게이트선(SG1)의 전위를 3.3V, 소스측 선택 게이트선(SG2)의 전위를 0V, 비선택 워드선(WL2)의 전위를 3.3V로 한다.

이때, 기입 선택된 워드선(WL1), 부스터 전극(BP)의 전위 모두는 13V이다. 워드선(WL1)을 게이트로 하는 셀(MC11)의 게이트 전위는 13V이지만, 부스터 전극(BP)의 전위에 의해 부유 게이트(FG11)와 워드선(WL1)과의 커플링 비(γpgm)은 "0.78" 상당의 전위를 부유 게이트(FG11)에 생성시킬 수 있고, 터널 절연막에는 약 10V의 전위가 인가되게 된다. 이 때문에, 기입 전위가 13V이어도, 전자는 두께 약 10㎚의 터널 산화막을 터널하여 부유 게이트(FG11)에 주입된다. 이로 인해, 셀(MC11)는 "0" 기입된다.

한편, 동일하게 비트선(BL1)에 속하고, 비선택 워드선(WL2)을 게이트로 하는 셀(MC21)의 게이트 전위는 3.3V, 부스터 전극(BP)의 전위는 13V이다. 이때, 워드선(WL2)에 인가되는 전위 3.3V는 부유 게이트(FG21)의 전위를 강하시키도록 동작하므로, 전자는 부유 게이트(FG21)에 주입되지 않는다.

한편, "1" 기입 지정된 비트선(BL2)의 전위는 3.3V이다. 이때, 드레인측 선택 게이트선(SG1)의 전위는 3.3V이므로, 선택 트랜지스터(ST12)은 N형 확산층에 "3.3V-VthST"의 전위를 전송하므로 컷 오프하고, 도 31의 (b)에 도시하는 확산층(111) 및 메모리 셀의 체널(113)로 이루어지는 영역(이하, 편의상 NAND 셀 채널, 혹은 간단히 셀 채널이라고 한다.)(116)은 플로팅하게 된다. 여기서, "VthST"는 선택 트랜지스터(ST12)의 임계값 전압이다. 이때, 셀 채널(116)의 전위는 부스터 전극(BP)의 전위에 의해 상승된다. 또, 선택된 워드선(WL1)의 전위 13V도, 부유 게이트(FG12)를 중립시키면서, 셀 채널(116)의 전위를 상승시키는데 기여한다. 이와 같이 해서, 셀 채널(116)의 전위는 약 8V 정도까지 상승된다. 선택된 워드선(WL1)을 게이트로 하는 셀(MC12)에서는 그 채널과 워드선(WL1) 간의 전위차가 "13V-8V=5V"로 작아져, 전자는 부유 게이트(FG12)에 주입되지 않는다. 이로 인해, 셀(MC12)는 "1" 기입된다. 이와 같이 부스터 전극(BP)을 갖는 EEPROM에서는 "1" 기입 지정된 비트선(BL2)에 접속되고, 기입 선택된 셀(MC12)에서 그 셀 채널(116)의 전위가 약 8V 정도까지 크게 상승된다.

또, 비선택 워드선(WL2)를 게이트로 하는 셀(MC22)에서도, 그 채널과 워드선(WL2)과의 전위차가 "3.3V-8V=-4.7V"로 되므로, 전자는 부유 게이트(FG22)에 주입되지 않는다.

이상과 같이, 부스터 전극(BP)의 주된 역할은 "0" 기입시 부유 게이트의 전위가 충분히 상승되도록, 유효한 커플링 비 γpgm를 제공하여 선택된 워드선의 전위(기입 전위 VPP)를 종래의 17V에서 13V까지 낮게 한다. 이것과 함께, "1" 기입하는 셀의 채널의 전위를 종래의 "3.3-VthST"로부터 약 8V 정도까지 상승시켜 전자가 부유 게이트에 주입되지 않게 하고, "0" 기입되어 버리는 것과 같은 "오기입"이 발생하는 것을 억제한다고 하는 효과를 얻을 수 있다.

따라서, 부스터 전극을 갖는 종래의 EEPROM 셀에서는 소자 분리 영역(102)을 형성할 때의 "가공상의 편차" 및 부유 게이트(105)를 형성할 때의 "가공상의 편차"에 의해 기입시의 커플링 비 γpgm가 변화한다고 하는 문제가 있다. 이하, 도 33을 참조하면서 구체적으로 설명한다.

도 33은 부유 게이트의 치수를 도시하는 조감도이다.

도 33에 도시하는 바와 같이, 부유 게이트(105)의 비트선을 따른 길이를 "a", 부유 게이트(105)의 워드선을 따른 폭을 "b", 부유 게이트(105)의 높이를 "c", 소자 영역(103)의 폭을 "d"로 한다. 또, 도 31의 (a) 내지 도 31의 (c)에 도시된 터널 절연막(104)의 기판(101) ∼ 부유 게이트(105) 간의 두께를 "tox1", 인터폴리 절연막(106)의 부유 게이트(105) ∼ 워드선(107) 간의 두께를 "tox2", 부스터 전극 절연막(114)의 부유 게이트(105) ∼ 부스터 전극(115) 간의 두께를 "tox3"로 한다.

이때, 기판(101)과 부유 게이트(105) 간의 용량 C1은

C1=ε0·εr(a·d)/tox1

또한, 부유 게이트(105)와 워드선(107) 간의 용량 C2는

C2=ε0·εr(b+2c)a/tox2

또한, 부유 게이트(105)와 부스터 전극(115) 간의 용량 C3는

C3=ε0·εr(2b·c)/tox3

로 표현된다.

워드선(107)의 전위가 기입 전위(VPP)인 때의 부유 게이트(105)의 전위(VFG)는 부유 게이트(105)중의 전하를 무시하면,

(VPP-VFG)·(C2+C3)=VFG·C1

에 의해

VFG=(C2+C3)·VPP/(C1+C2+C3)=γpgm

으로 표현된다.

용량(C2,C3)가 커질수록, 전위(VFG)는 전위(VPP)에 근접하게 되어 큰 값으로 된다. 이때, 부유 게이트(105)의 워드선(107)을 따른 폭 "b"은 용량(C1)중에 포함되지 않지만, 용량(C2,C3)에 포함된다. 이 때문에, 폭 "b"이 클수록 용량(C2,C3)의 어느 것도 크게 되고, 전위(VFG)의 값도 크게 된다. 바꾸어 말하면, 폭 "b"이 변하면 전위(VFG)의 값도 변하게 된다. 전위(VFG)의 변화는 기입 전하(부유 게이트에 주입된 전자의 양)의 변화로 되고, "0" 기입된 셀의 임계값 전압의 변동을 크게 한다.

특히, 근년에는 EEPROM에 기억된 기억 데이타는 일반적으로 2값에서 다값화의 경향이 있어 셀의 임계값 전압은 극히 좁은 범위에 분포되어 있을 필요가 있다. 이와 같은 요구를 만족시키기 위해서는 부유 게이트에 주입되는 전자의 양을 보다 높은 정도로 제어하지 않으면 안되지만, 전위(VFG) 값의 변동은 이 제어를 곤란하게 한다.

또, 전위(VFG) 값이 변하면, 기입 비선택 셀이나 "1" 기입하는 셀의 부유 게이트에 전자가 주입되어 오기입을 발생할 가능성도 높아 진다.

또, 소자 영역(103)의 폭 "d"은 용량(C2,C3)에 포함되지 않지만 용량(C1)중에 포함된다. 그래서, 커플링 비 γpgm는

γpgm=(C2+C3)/(C1+C2+C3)

=[{(b+2c)a/tox2}+{(2b·c)/tox3}]/[{(a·d)/tox1}+{(b+2c)a/tox2}+{(2b·c)/tox3}]

로 표현된다. 이 때문에, 소자 영역(103)의 폭 "d"이 변하면, 기입시의 커플링 비γpgm이 변한다.

도 34는 커플링 비 γpgm의 소자 영역(103)의 폭 "d" 의존성을 도시하는 도면이다. 도 34에는 a=0.25㎛, b=0.45㎛, c=0.1㎛, d=0.25㎛, tox1=10㎚, tox2=14㎚, tox3=30㎚ 전후의 셀에서, 소자 영역(103)의 폭 "d"가 변동한 때, 그 커플링 비 γpgm의 변동이 플로트된다.

도 34에 도시하는 바와 같이, 소자 영역(103)의 폭 "d"가 넓어짐에 따라 커플링 비 γpgm는 작게 된다.

커플링 비 γpgm가 변하면, 셀의 임계값 전압의 분포의 변화가 커지게 된다. 임계값 전압의 분포의 변화를 작게 하기 위해서는 예를 들면 기입 펄스를 좁게 분할하고, 전자를 조금씩 부유 게이트에 주입하도록 하면 좋지만, 기입 시간이 길어진다는 문제가 있다.

또, 커플링 비 γpgm의 변화에 의해, 전자가 주입되기 쉬운 셀이 존재하게되면, 오기입이나 판독 교란(워드선∼기판 간에 전압이 발생한 때에 발생하는 약한 기입) 등의 불량도 발생하기 쉽다.

본 발명은 상기 사정을 감안하여 이루어진 것으로, 그 목적은 커플링 비 γpgm이 변동에 수반하는 전위(VFG)의 변동을 억제하고, 기입 비선택의 셀이나 "1" 기입하는 셀의 부유 게이트에 전자가 주입되고 마는 것과 같은 오기입, 및 판독 교란 등의 불량 발생을 억제할 수 있는 불휘발성 반도체 기억장치와, 그 제조 방법을 제공하는데 있다.

상기 목적을 달성하기 위해, 청구항 1에 따른 발명에서는 반도체 기판과, 상기 반도체 기판상에 형성된 제1 및 제2 소자 분리 영역과, 상기 반도체 기판상에 제1 절연막이 개재되어 형성되고 상기 제1 및 제2 소자 분리 영역 사이에 형성된 부유 게이트와, 상기 부유 게이트의 제1 면에, 제2 절연막이 개재되어 대향하는 제어 게이트와, 상기 부유 게이트의 제2 면에, 제3 절연막이 개재되어 대향하는 부스터 전극을 포함한다. 그래서, 상기 제1 절연막이 개재되어 상기 반도체 기판과 대향하는 상기 부유 게이트의 폭, 상기 제2 절연막이 개재되어 상기 제어 게이트와 대향하는 상기 부유 게이트의 폭, 및 상기 제3 절연막이 개재되어 상기 부스터 전극과 대향하는 상기 부유 게이트의 폭이 각각 거의 같고, 또한, 상기 제1 및 제2 소자분리영역사이의 폭과 거의 같은 것을 특징으로 한다.

또, 청구항 2에 관계되는 발명은, 청구항 1에 관계되는 발명에서, 상기 부유 게이트와 상기 제어 게이트가 상호 적층되어 있는, 스택 게이트 구조를 복수 배치한 셀 어레이부를 구비한다. 그래서, 상기 셀 어레이부에서 상기 부스터 전극은상호 인접하는 상기 스택 게이트 구조 간에 매립된 상태로 존재하는 것을 특징으로 한다.

또 청구항 3에 관계되는 발명에서는 청구항 1 및 청구항 2 어느 것에 관계되는 발명에서, 상기 셀 어레이부는 비트선 콘택트부를 가지며, 상기 비트선 콘택트부에 상기 부스터 전극과 동일한 도전재료로 구성되는 플러그(Plug)가 형성되어 있는 것을 특징으로 한다.

또, 청구항 4에 관계되는 발명에서는 청구항 1 내지 청구항 3중 어느하나에 관계되는 발명에서, 상기 제어 게이트는 상기 제2 절연막이 개재되어 상기 부유 게이트에 용량 결합하는 제1 부분과, 행 방향에 인접하는 상기 제1 부분끼리를 상호 접속하는 제2 부분을 포함하는 것을 특징으로 한다.

또, 청구항 5에 관계되는 발명에서는 청구항 1 내지 청구항 4 어느 것에 관계되는 발명에서, 상기 제어 게이트 위에 절연물로 이루어지는 캡 층을 갖는 것을 특징으로 한다.

또, 상기 목적을 달성하기 위해, 청구항 6에 관계되는 발명은 제1 도전형의 반도체 기판 상에 제1 도전막 및 상기 제1 도전막과 상기 기판을 절연하는 제1 절연막을 적어도 포함한 제1 막 형상 구조를 형성하고, 상기 제1 막 형상 구조의 소자 분리 영역에 대응한 부분을 제거하고, 상기 제1 막 형상 구조의 잔존부분과 자기 정합적으로 소자 영역 및 소자 분리용 홈을 상기 기판에 형성하고, 상기 소자 분리용 홈을 절연물로 매립하고, 상기 제1 막 형상 구조 및 상기 절연물 위에, 상기 제1 도전막이 개재되어 상기 기판의 상기 소자 영역에 대응한 부분에 용량 결합하는 제2 도전막을 적어도 포함하는 제2 막 형상 구조를 형성하고, 상기 제1, 제2 막 형상 구조중에 상기 소자 영역에 형성된 제2 도전형의 반도체 활성 영역에 대응하는 부분을 제거하고, 상기 제1 도전막으로 이루어지는 상기 소자 영역에 자기 정합한 부유 게이트, 및 상기 제2 도전막으로 이루어지고 상기 부유 게이트에 용량 결합하는 워드선을 각각 연결하는 스택 게이트 구조를 적어도 형성하고, 상기 스택 게이트 구조 및 상기 절연막과 자기 정합적으로 제2 도전형의 반도체 활성 영역을 상기 기판 내에 복수 형성하고, 상기 부유 게이트의 상기 워드선의 측면 아래로 노출하는 면, 및 상기 반도체 활성 영역중 메모리 셀의 소스/드레인으로서 기능하는 영역에 각각 절연물이 개재되어 용량 결합하는 부스터 전극을 형성하는 것을 특징으로 한다.

또, 청구항 7에 관계되는 발명에서는 청구항 6에 관계되는 발명에서 상기 부스터 전극은 상기 스택 게이트 구조 간에 생긴 요(凹)부를 도전물로서 매립하고, 상기 매립된 도전물을 적어도 상기 스택 게이트 구조 간에 생긴 요부에 잔류시켜 형성하는 것을 특징으로 한다.

또, 청구항 8에 관계되는 발명에서는 청구항 7에 관계되는 발명에서 상기 제2 도전막은 선택 트랜지스터가 형성된 영역에서는 상기 제1 도전막과 전기적으로 접속되고, 메모리 셀이 형성된 영역에서는 상기 제1 도전막과 전기적으로 절연되어 형성되고, 상기 스택 게이트 구조를 적어도 형성하는 공정은, 상기 스택 게이트 구조 외에 상기 제1 도전막과 상기 도전막이 상호 전기적으로 접속된 선택 게이트 선을 연결하는 게이트 구조를 각각 형성하는 공정이고, 상기 부스터 전극은 상기 게이트 구조 간에 생긴 요부, 상기 게이트 구조와 상기 스택 게이트 구조간에 생긴 요부, 및 상기 스택 게이트 구조 간에 생긴 요부 각각에 상기 도전물을 잔류한 후, 상기 게이트 구조 간에 생긴 요부에 남긴 상기 도전물을 제거하여 형성하는 것을 특징으로 한다.

또, 청구항 9에 관계되는 발명에서는 청구항 6에 관계되는 발명에서, 상기 복수의 반도체 활성 영역은 메모리 셀의 소스/드레인으로서 기능하는 제1 영역, 소스 배선에 접속된 제2 영역, 및 비트선에 접속된 제3 영역을 각각 포함하고, 상기 부유 게이트 및 상기 제1 영역 각각에 용량 결합되는 상기 부스터 전극과 동일 도전재료에 의해 상기 제2 영역에 전기적으로 접속된 소스 배선, 및 상기 제3 영역에 전기적으로 접속된 비트선 콘택트용 플러그를 형성하는 것을 특징으로 한다.

또, 청구항 10에 관계되는 발명에서는 청구항 9에 관계되는 발명에서, 상기 제2 도전막은 선택 트랜지스터가 형성된 영역에서는 상기 제1 도전막과 전기적으로 접속되고, 메모리 셀이 형성된 영역에서는 상기 제1 도전막과 전기적으로 절연되어 형성되고, 상기 스택 게이트 구조를 적어도 형성하는 공정은, 상기 스택 게이트 구조 외에 상기 제1 도전막과 상기 제2 도전막이 상호 전기적으로 접속된 선택 게이트선을 포함한 게이트 구조를 각각 형성하는 공정이고, 상기 부스터 전극은 상기 제1 영역 및 상기 소자 분리 영역 상에서 상기 게이트 구조와 상기 스택 게이트 구조 간에 생긴 요부, 및 다른 상기 제1 영역 및 상기 소자 분리 영역 위에서 상기 스택 게이트 구조 간에 생긴 요부 각각에 상기 도전물을 잔류시켜 형성하고, 상기 소스 배선은 상기 제2 영역 및 상기 소자 분리 영역 위에서 상기 게이트 구조 간에생긴 요부에 생긴 도전물을 잔류시켜 형성하고, 상기 비트선 콘택트용 플러그는 상기 제3 영역 위에서 상기 게이트 구조 간에 생긴 요부에 상기 도전물을 잔류함과 동시에, 상기 게이트 구조 간의 상기 소자 분리 영역 위에서 상기 도전물을 제거하여 형성하는 것을 특징으로 한다.

또, 청구항 11에 관계되는 발명에서는 청구항 6 내지 청구항 10중 어느 하나에 관계되는 발명에서, 상기 제1 막 형상 구조는 상기 제1 도전막 위에 형성된 제3 도전막과, 상기 제3 도전막과 상기 제1 도전막을 절연하는 제2 절연막을 포함하는 것을 특징으로 한다.

또, 청구항 12에 관계되는 발명에서는 청구항 6 내지 청구항 11중 어느 하나에 관계되는 발명에서, 상기 제2 막 형상 구조는 상기 제2 도전막 상에 형성된 절연물로 이루어지는 캡 층을 더 구비하는 것을 특징으로 한다.

도 1의 (a)는 본 발명의 제1 실시형태에 관계되는 메모리 셀의 평면도, 도 1의 (b)는 도 1의 (a)중의 B-B선을 따른 단면도, 도 1의 (c)는 도 1의 (a)중의 C-C선을 따른 단면도.

도 2는 본 발명에 관계되는 메모리 셀이 갖는 부유 게이트의 조감도.

도 3의 (a)는 본 발명의 제1 실시형태에 관계되는 메모리 셀을 갖는 EEPROM의 등가 회로도, 도 3의 (b)는 기입 모드와 각 노드 간의 전위 관계를 도시하는 도면, 도 3의 (c)는 판독 모드와 각 노드 간의 전위 관계를 도시하는 도면, 도 3d는 소거 모드와 각 노드 간의 전위 관계를 도시하는 도면.

도 4의 (a)는 본 발명의 제1 실시형태에 관계되는 메모리 셀의 한 공정중에서의 평면도, 도 4의 (b)는 도 4의 (a)중의 B-B선을 따른 단면도, 도 4의 (c)는 도 4의 (a)중의 C-C선을 따른 단면도.

도 5의 (a)는 본 발명의 제1 실시형태에 관계되는 메모리 셀의 한 공정중에서의 평면도, 도 5의 (b)는 도 5의 (a)중의 B-B선을 따른 단면도, 도 5의 (c)는 도 5의 (a)중의 C-C선을 따른 단면도.

도 6의 (a)는 본 발명의 제1 실시형태에 관계되는 메모리 셀의 한 공정중에서의 평면도, 도 6의 (b)는 도 6의 (a)중의 B-B선을 따른 단면도, 도 6의 (c)는 도 6의 (a)중의 C-C선을 따른 단면도.

도 7의 (a)는 본 발명의 제1 실시형태에 관계되는 메모리 셀의 한 공정중에서의 평면도, 도 7의 (b)는 도 7의 (a)중의 B-B선을 따른 단면도, 도 7의 (c)는 도 7의 (a)중의 C-C선을 따른 단면도.

도 8의 (a)는 본 발명의 제1 실시형태에 관계되는 메모리 셀의 한 공정중에서의 평면도, 도 8의 (b)는 도 8의 (a)중의 B-B선을 따른 단면도, 도 8의 (c)는 도 8의 (a)중의 C-C선을 따른 단면도.

도 9의 (a)는 본 발명의 제1 실시형태에 관계되는 메모리 셀의 한 공정중에서의 평면도, 도 9의 (b)는 도 9의 (a)중의 B-B선을 따른 단면도, 도 9의 (c)는 도 9의 (a)중의 C-C선을 따른 단면도.

도 10의 (a)는 본 발명의 제1 실시형태에 관계되는 메모리 셀의 한 공정중에서의 평면도, 도 10의 (b)는 도 10의 (a)중의 B-B선을 따른 단면도, 도 10의 (c)는 도 10의 (a)중의 C-C선을 따른 단면도.

도 11의 (a)는 본 발명의 제1 실시형태에 관계되는 메모리 셀의 한 공정중에서의 평면도, 도 11의 (b)는 도 11의 (a)중의 B-B선을 따른 단면도, 도 11의 (c)는 도 11의 (a)중의 C-C선을 따른 단면도.

도 12의 (a)는 본 발명의 제1 실시형태에 관계되는 메모리 셀의 한 공정중에서의 평면도, 도 12의 (b)는 도 12의 (a)중의 B-B선을 따른 단면도, 도 12의 (c)는 도 12의 (a)중의 C-C선을 따른 단면도.

도 13의 (a)는 본 발명의 제2 실시형태에 관계되는 메모리 셀의 평면도, 도 13의 (b)는 도 13의 (a)중의 B-B선을 따른 단면도, 도 13의 (c)는 도 13의 (a)중의 C-C선을 따른 단면도.

도 14의 (a)는 본 발명의 제2 실시형태에 관계되는 메모리 셀을 갖는 EEPROM의 등가 회로도, 도 14의 (b)는 기입 모드와 각 노드 간의 전위 관계를 도시하는 도면, 도 14의 (c)는 판독 모드와 각 노드 간의 전위 관계를 도시하는 도면, 도 14의 (d)는 소거 모드와 각 노드 간의 전위 관계를 도시하는 도면.

도 15의 (a)는 본 발명의 제1 실시형태에 관계되는 메모리 셀의 단면도, 도 15의 (b)는 본 발명의 제2 실시형태에 관계되는 메모리 셀의 단면도.

도 16의 (a)는 본 발명의 제2 실시형태에 관계되는 메모리 셀의 한 공정중에서의 평면도, 도 16의 (b)는 도 16의 (a)중의 B-B선을 따른 단면도, 도 16의 (c)는 도 16의 (a)중의 C-C선을 따른 단면도.

도 17의 (a)는 본 발명의 제2 실시형태에 관계되는 메모리 셀의 한 공정중에서의 평면도, 도 17의 (b)는 도 17의 (a)중의 B-B선을 따른 단면도, 도 17의 (c)는 도 17의 (a)중의 C-C선을 따른 단면도.

도 18의 (a)는 본 발명의 제2 실시형태에 관계되는 메모리 셀의 한 공정중에서의 평면도, 도 18의 (b)는 도 18의 (a)중의 B-B선을 따른 단면도, 도 18의 (c)는 도 18의 (a)중의 C-C선을 따른 단면도.

도 19의 (a)는 본 발명의 제3 실시형태에 관계되는 메모리 셀의 평면도, 도 19의 (b)는 도 19의 (a)중의 B-B선을 따른 단면도, 도 19의 (c)는 도 19의 (a)중의C-C선을 따른 단면도.

도 20의 (a)는 본 발명의 제2 실시형태에 관계되는 메모리 셀의 단면도, 도 20의 (b)는 본 발명의 제3 실시형태에 관계되는 메모리 셀의 단면도.

도 21의 (a)는 본 발명의 제3 실시형태에 관계되는 메모리 셀의 한 공정중에서의 평면도, 도 21의 (b)는 도 21의 (a)중의 B-B선을 따른 단면도, 도 21의 (c)는 도 21의 (a)중의 C-C선을 따른 단면도.

도 22의 (a)는 본 발명의 제3 실시형태에 관계되는 메모리 셀의 한 공정중에서의 평면도, 도 22의 (b)는 도 22의 (a)중의 B-B선을 따른 단면도, 도 22의 (c)는 도 22의 (a)중의 C-C선을 따른 단면도.

도 23의 (a)는 본 발명의 제3 실시형태에 관계되는 메모리 셀의 한 공정중에서의 평면도, 도 23의 (b)는 도 23의 (a)중의 B-B선을 따른 단면도, 도 23의 (c)는 도 23의 (a)중의 C-C선을 따른 단면도.

도 24의 (a)는 본 발명의 제3 실시형태에 관계되는 메모리 셀의 한 공정중에서의 평면도, 도 24의 (b)는 도 24의 (a)중의 B-B선을 따른 단면도, 도 24의 (c)는 도 24의 (a)중의 C-C선을 따른 단면도.

도 25의 (a)는 본 발명의 제3 실시형태에 관계되는 메모리 셀의 한 공정중에서의 평면도, 도 25의 (b)는 도 25의 (a)중의 B-B선을 따른 단면도, 도 25의 (c)는 도 25의 (a)중의 C-C선을 따른 단면도.

도 26의 (a)는 본 발명의 제3 실시형태에 관계되는 메모리 셀의 한 공정중에서의 평면도, 도 26의 (b)는 도 26의 (a)중의 B-B선을 따른 단면도, 도 26의 (c)는도 26의 (a)중의 C-C선을 따른 단면도.

도 27의 (a)는 본 발명의 제4 실시형태에 관계되는 메모리 셀의 평면도, 도 27의 (b)는 도 27의 (a)중의 B-B선을 따른 단면도, 도 27의 (c)는 도 27의 (a)중의 C-C선을 따른 단면도.

도 28의 (a)는 본 발명의 제4 실시형태에 관계되는 메모리 셀의 한 공정중에서의 평면도, 도 28의 (b)는 도 28의 (a)중의 B-B선을 따른 단면도, 도 28의 (c)는 도 28의 (a)중의 C-C선을 따른 단면도.

도 29의 (a)는 본 발명의 제5 실시형태에 관계되는 메모리 셀의 평면도, 도 29의 (b)는 도 29의 (a)중의 B-B선을 따른 단면도, 도 29의 (c)는 도 29의 (a)중의 C-C선을 따른 단면도.

도 30의 (a)는 본 발명의 제5 실시형태에 관계되는 메모리 셀의 한 공정중에서의 평면도, 도 30의 (b)는 도 30의 (a)중의 B-B선을 따른 단면도, 도 30의 (c)는 도 30의 (a)중의 C-C선을 따른 단면도.

도 31의 (a)는 종래의 메모리 셀의 평면도, 도 31의 (b)는 도 31의 (a)중의 B-B선을 따른 단면도, 도 31의 (c)는 도 31의 (a)중의 C-C선을 따른 단면도.

도 32의 (a)는 종래의 EEPROM의 등가 회로도, 도 32의 (b)는 기입 모드와 각 노드 간의 전위 관계를 도시하는 도면.

도 33은 종래의 부유 게이트 조감도.

도 34는 커플링 비의 소자 영역 폭 의존성을 도시하는 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

1 : P형 실리콘 기판

2 : 소자 분리 영역

3 : 소자 영역

4 : 터널 절연막

5 : 부유 게이트

6 : 인터폴리 절연막

7 : 워드선(제어 게이트)

8 : 선택 트랜지스터의 게이트

9,10,11 : N형 확산층

12 : 비트선

13 : 메모리 셀의 채널

14 : 부스터 플레이트 절연막

15 : 부스터 플레이트

15-1∼15-3 : 배선형 부스터 한 전극

16 : NAND 셀 채널

51 : 소스 배선

52 : 플러그(Plug)

61 : 제1 도전막

62 : 제2 도전막

71 : 캡층

이하, 본 발명의 실시형태를 NAND형 EEPROM을 예를 들어 설명한다. 이 설명에서는, 전체 도면에 걸쳐 공통의 부분에는 공통의 참조번호를 부여하고, 중복하는 설명은 생략하는 것으로 한다.

도 1의 (a)는 제1 실시형태에 관계되는 EEPROM 셀의 평면도, 도 1의 (b)는 도 1의 (a)중의 B-B선을 따른 단면도, 도 1의 (c)는 도 1의 (a)중의 C-C선을 따른 단면도이다. 단, 도 1의 (a)에서는 편의상 비트선과 그 밑의 층간 절연막을 생략하여 도시하고 있다.

도 1의 (a) 내지 도 1의 (c)에 도시하는 바와 같이, P형 실리콘기판(BULK)(1)에는 소자 분리 절연막(2)이 형성되어 있고, 기판(1)의 표면에는 소자 분리 절연막(2)에 의해 소자 영역(3)이 구획되어 있다. 소자 영역(3) 위에는 터널 절연막(4), 부유 게이트(FG)(5), 인터폴리 절연막(6), 제어 게이트(워드선:WL)(7)이 순차 형성되어 있고, 스택 게이트 구조를 하고 있다. 참조번호 8은 선택 트랜지스터의 게이트이다.

소자 영역(3)에는 N형 확산층(9,10,11)이 형성되어 있다. 확산층(9)는 도시되지 않은 소스선(SL)에 접속되고, 확산층(10)은 비트선(BL)(12)에 접속되어 있다. 또, 확산층(11)은 복수이고, 확산층(11) 간의 영역은 메모리 셀 트랜지스터(MC)의 채널(13)로 된다. 상기 제어 게이트(7)는 상기 채널(13) 위를 횡단하여 부유 게이트(5)이 개재되어 채널(13)에 용량 결합한다.

스택 게이트 구조의 주변, 및 확산층(11) 각각 위에는 부스터 전극 절연막(14)이 형성되어 있고, 상기 절연막(14) 위에 부스터 전극(15)가 형성되어 있다. 또 부스터 전극(15) 위에는 층간 절연막(44)이 형성되어 있다.

도 2는 도 1의 (a) 내지 도 1의 (c)에 도시하는 부유 게이트의 조감도이다.

본 발명에 관계되는 셀의 특징은, 도 2에 도시하는 바와 같이, 부유 게이트(FG)의 터널 절연막(4)이 개재되어 채널(13)에 대향하는 면(21)의 폭, 인터폴리 절연막(6)이 개재되어 워드선(WL)에 대향하는 면(22)의 폭, 및 부스터 전극 절연막(14)이 개재되어 부스터 전극(15)에 대향하는 면(23)의 폭, 각각이 동일하다. 상기 3개의 폭은 어느 것도 부유 게이트(5)의 워드선을 따른 폭 "b"이고, 상기 폭 "b"은 소자 영역(3)의 분리 영역(2) 간의 폭 "d"와 같다. 이를 테면, 기입시의 커플링 비 γpgm는 종래의

γpgm=(C2+C3)/(C1+C2+C3)

=[{(b+2c)a/tox2}+{(2b·c)/tox3}]/[{(a·d)/tox1}+{(b+2c)a/tox2}+{(2b·c)/tox3}]

가 아니고,

γpgm=(C2+C3)/(C1+C2+C3)

=[{(d·a)/tox2}+{(2d·c)/tox3}]/[{(a·d)/tox1}+{(a·d)/tox2}+{(2d·c)/tox3}]

=[a/tox2}+(2c/tox3)]/[(a/tox1)+(a/tox2)+(2c/tox3)]

로 되고, 폭 "d"("b")에 의존하지 않도록 할 수 있다.

또, 상기 식에서는 부유 게이트(5)의 비트선을 따른 길이를 "a", 부유 게이트(5)의 워드선을 따른 폭을 "b", 부유 게이트(5)의 높이를 "c", 소자 영역의 폭을 "d"로 하고, 터널 절연막(4)의 기판(1) ∼ 부유 게이트(5) 간의 두께를 "tox ", 인터폴리 절연막(6)의 부유 게이트(5) ∼ 제어 게이트(7) 간의 두께를 "tox2", 부스터 전극 절연막(14)의 부유 게이트(5) ∼ 부스터 전극(15) 간의 두께를 "tox3"로 하고 있다. 용량(C1,C2,C3)는 각각 종래 기술의 란과 동일하게 기판(1)과 부유 게이트(5) 간의 용량, 부유 게이트(5)와 제어 게이트(7)간의 용량, 부유 게이트(5)와 부스터 전극(15) 간의 용량이다.

이와 같이, 커플링 비 γpgm이 폭 "d"에 의존하지 않게 됨으로써, 가공상의 편차에 의해 소자 영역(3)의 폭 "d"이 변동하여도, 커플링 비 γpgm의 변동에는 영향이 없다.

따라서, 본 발명에서는 커플링 비 γpgm을 변동시키는 요인중, 특히 소자 영역(3)의 폭 "d"의 변동에 기인하는 것을 배제할 수 있고, 그 만큼 종래의 셀에 비해 커플링 비 γpgm의 변동이 작게 할 수 있다. 커플링 비 γpgm의 변동이 작게 되므로, 전자가 주입되기 쉬운 셀의 존재확률도 종래에 비해 낮아 질 수 있어, 오기입이나 판독 교란 등의 불량 발생도 종래 이상으로 억제할 수 있다.

다음에, 제1 실시형태에 관계되는 NAND형 EEPROM의 동작 방법을 설명한다. 도 3의 (a)는 등가 회로도, 도 3의 (b)는 기입 모드와 각 노드 간의 전위 관계를 도시하는 도면이고, 도 3의 (c)는 판독 모드와 각 노드 간의 전위 관계를 도시하는 도면이고, 도 3d는 소거 모드와 각 노드 간의 전위 관계를 도시하는 도면이다. 여기에서는, 간단히 하기 위해, 2개의 워드선(WL1,WL2), 2개의 비트선(BL1,BL2)의 경우를 도시한다.

우선, 기입 동작을 설명한다.

기입 선택된 워드선(WL1)의 전위를 13V, 부스터 전극(BP)의 전위를 13V, "0" 기입 지정된 비트선(BL1)의 전위를 0V, 드레인측 선택 게이트선(SG1)의 전위를 3.3V, 소스측 선택 게이트선(SG2)의 전위를 0V, 비선택 워드선(WL2)의 전위를 3.3V로 한다.

이때, 기입 선택된 워드선(WL1), 부스터 전극(BP)의 전위는 함께 13V이다. 워드선(WL1)을 게이트로 하는 셀(MC11)의 게이트 전위는 13V이지만, 기입시의 커플링 비 γpgm은 부스터 전극(BP)의 전위에 의해 "0.78"로 크게 되고, 터널 절연막에는 약 10V의 전위가 인가되게 된다. 이 때문에, 기입 전위가 13V이어도 전자는 두께 약 10㎚의 터널 절연막을 터널하여 부유 게이트(FG11)에 주입된다. 이것에 의해, 셀(MC11)는 "0" 기입된다.

한편, 동일하게 비트선(BL1)에 속하고, 비선택 워드선(WL2)을 게이트로 하는 셀(MC21)의 게이트 전위는 3.3V, 부스터 전극(BP)의 전위는 13V이다. 이때, 워드선(WL2)에 인가되는 전압 3.3V는 부유 게이트(FG21)의 전위를 인하시키도록 동작한다. 이 때문에, 전자는 부유 게이트(FG21)에 주입되지 않는다.

한편, "1" 기입 지정된 비트선(BL2)의 전위는 3.3V이다. 이 때, 드레인측 게이트선(SG1)의 전위는 3.3V이므로, 선택 트랜지스터(ST12)는 N형 확산층(7)에 "3.3V-VthST"의 전위를 전송하였으므로 컷 오프하고, 도 1의 (b)에 도시하는 확산층(11) 및 채널(13)을 포함하는 셀 채널(16)은 플로팅하게 된다. 또, "VthST"는 선택 트랜지스터(ST12)의 임계값 전압이다. 이때, 셀 채널(16)의 전위는 부스터 전극(BP)의 전위에 의해 상승된다. 또, 선택된 워드선(WL1)의 전위 13V도, 부유 게이트(FG12)를 중립시키면서 셀 채널(16)의 전위를 상승시키는데 기여한다. 이와 같이 해서, 셀 채널(16)의 전위는 약 8V 정도까지 상승된다. 선택된 워드선(WL1)을 게이트로 하는 셀(MC12)에서는 그 채널과 워드선(WL1) 간의 전위차가 "13V-8V=5V"로 작아지고, 전자는 부유 게이트(FG12)에 주입되지 않는다. 이것에 의해, 셀(MC12)은 "1" 기입된다. 이와 같이 부스터 전극(BP)를 갖는 EEPROM에서는 "1" 기입 지정된 비트선(BL2)에 접속되고, 기입 선택된 셀(MC12)에서 그 셀 채널(112)의 전위가 약 8V 정도까지 크게 상승된다.

또, 비선택 워드선(WL2)를 게이트하는 셀(MC22)에서도, 그 채널과 워드선(WL2) 간의 전위차는 "3.3V-8V=-4.7V"로 되므로, 전자는 부유 게이트(FG22)에 주입되지 않는다.

다음에, 판독 모드를 설명한다.

판독 선택된 워드선(WL1)의 전위를 0V, 부스터 전극(BP)의 전위, 드레인측 선택 게이트선(SG1)의 전위, 소스측 선택 게이트선(SG2)의 전위를 각각 3.3V로 한다. 또, 비선택 워드선(WL2)의 전위는 셀(MC21,MC22)의 임계값 전압의 상태에 무관하게 온하는 전위로 한다. 본 실시형태에서는 3.3V이다.

셀(MC11)은 "0" 기입되어 있으므로(주입 전자를 가짐), 그 임계값 전압은 0V 이상, 셀(MC12)는 "1" 기입되어 있으므로(주입 전자 없음), 그 임계값 전압은 0V이하로 되어 있다. 판독 선택된 워드선(WL1)의 전위는 0V이므로, 셀(MC11)는 오프, 셀(MC12)는 온한다. 이것에 의해, 판독시에 미리 충전되어 있던 비트선(BL1,BL2)의 전위는 각각 "H' 레벨(방전 없음), "L" 레벨(방전 있음)로 된다. 이들 전위를 도시되지 않은 센스 앰프에서 증폭함으로써, 셀(MC11)로부터는 데이타 "0"이 또 셀(MC12)로부터는 데이타 "1"이 각각 판독된다.

다음에, 소거 동작을 설명한다.

소거 선택된 워드선(WL1)의 전위, 부스터 전극(BP)의 전위를 모두 0V, 비트선(BL1, BL2), 소스측 선택 게이트선(SG1), 드레인측 선택 게이트선(SG2), 소스선(SL), 비선택 워드선(WL2)를 각각 플로팅으로 한다. 또, 기판(BULK)의 전위를 13V로 한다. 이로 인해, 부유 게이트(FG11,FG21)에 대해서는 기판(BULK)에 정(正)의 전압이 인가되고, 부유 게이트(FG11)에 주입되었던 전자는 기판(BULK)으로 방출되고, 셀(MC11,MC21)의 데이타가 소거된다. 또, 셀(MC12,MC22)에서는 워드선(WL2)가 플로팅이므로, 워드선(WL2)의 전위는 기판(BULK)과의 커플링에 의해 상승한다. 이 때문에, 부유 게이트(FG12,FG22)에 주입되어 있는 전자는 방출되지 않는다. 물론, 워드선(WL2)의 전위를 0V로 하면, 셀(MC11,MC21,MC12,MC22)의 데이타를 동시에 소거할 수 있다.

다음에, 제1 실시형태에 관계되는 EEPROM 셀의 제조 방법을 설명한다.

도 4 내지 도 12는 제1 실시형태에 관계되는 EEPROM을 주요 제조 공정 순으로 도시한 도면이다. 도 4 내지 도 12에서, (a)도는 평면도, (b)도는 (a)도면중의 B-B선을 따른 단면도, (c)도는 도면중의 C-C선을 따른 단면도이다.

먼저, 도 4의 (a) 내지 도 4의 (c)에 도시하는 바와 같이, P형 실리콘 기판(1) 상에 터널 절연막으로 되는 이산화실리콘막(31), 부유 게이트로 되는 도전성 폴리실리콘층(32), 소자 분리용 홈을 형성할 때에 마스크로 되는 질화 실리콘막(33)을 순차 형성한 제1 적층막 구조(34)를 형성한다. 다음에, 질화 실리콘막(33)중 홈에 대응하는 부분을 제거하고, 질화 실리콘막(33)을 소자 영역에 대응하는 패턴으로 패터닝한다. 다음에, 질화 실리콘막(33)을 마스크로 이용하여 기판(1)을 에칭하고, 제1 적층막 구조(34)의 잔존 부분에 자기 정합한 소자 영역(3) 및 소자 분리용 홈(35)을 기판(1)에 형성한다.

다음에, 도 5의 (a) 내지 도 5의 (c)에 도시하는 바와 같이, 도 4의 (a) 내지 도 4의 (c)에 도시하는 구조 위에 이산화실리콘을 퇴적하고, 홈(35) 가운데를매립하는 이산화실리콘막을 형성한다. 다음에, 이산화실리콘막을 화학적 기계 연마(CMP)하고, 홈(35)을 이산화실리콘막으로 매립하여 소자 분리 영역(2)을 형성한다. 이후, 질화 실리콘막(33)이 잔류하면 제거한다.

다음에, 도 6의 (a) 내지 도 6의 (c)에 도시하는 바와 같이, 도 5의 (a) 내지 도 5의 (c)에 도시하는 구조 위에, 이산화실리콘, 질화실리콘, 이산화실리콘을 순차 퇴적하고, 인터폴리 절연막으로 되는 ONO 막(37)을 형성한다. 다음에, ONO 막(37)중 선택 게이트 트랜지스터의 게이트로 되는 부분을 제거한 후, 워드선(제어 게이트)으로 되는 도전성 폴리실리콘막(38)을 퇴적한다.

다음에, 도 7의 (a) 내지 도 7의 (c)에 도시하는 바와 같이, 이산화실리콘막(31), 도전성 폴리실리콘막(32), ONO막(37), 도전성 폴리실리콘막(38)을 포함하는 막 형상 구조를 워드선 패턴으로 패터닝하고, 터널 절연막(4), 부유 게이트(5), 인터폴리 절연막(6), 워드선(7)을 포함하는 스택 게이트 구조(40)를 형성한다. 이때, 부유 게이트(5)는 소자 영역(3) 위에 자기 정합한 형태로 형성된다. 또, 선택 게이트 트랜지스터 부분에서는 인터폴리 절연막(6)이 없고, 부유 게이트(5)와 워드선(7)이 전기적으로 접속되어, 일체로 된 게이트 구조(41)가 형성된다.

다음에, 도 8의 (a) 내지 도 8의 (c)에 도시하는 바와 같이, 스택 게이트 구조(40), 게이트 구조(41), 소자 분리 영역(2)을 마스크로 이용하여 소자 영역(3)에 N형 불순물을 이온 주입하고, 이후, 확산시켜 N형 확산층(9,10,11)을 형성한다.

다음에, 도 9의 (a) 내지 도 9의 (c)에 도시하는 바와 같이, 도 8의 (a) 내지 도 8의 (c)에 도시한 구조 위에 이산화실리콘을 퇴적하고, 부스터 전극 절연막(14)을 형성한다.

다음에, 도 10의 (a) 내지 도 10의 (c)에 도시하는 바와 같이, 부스터 전극 절연막(14) 위에, 도전성 폴리실리콘을 퇴적하고, 부스터 전극막으로 되는 도전막(42)을 형성한다. 다음에, 도 11의 (a) 내지 도 11의 (c)에 도시하는 바와 같이, 도전막(42)을 부스터 전극 패턴으로 패터닝하여 부스터 전극(15)을 형성한다. 도면중에, 참조번호 43은 부스터 전극 패턴에 대응한 포토레지스트로 이루어지는 마스크 층이다.

다음에, 도 12의 (a) 내지 도 12의 (c)에 도시하는 바와 같이, 도 11의 (a) 내지 도 11의 (c)에 도시한 구조 위에, 이산화실리콘을 퇴적하고, 제1 층 층간 절연막(44)을 형성한다. 다음에, 층간 절연막(44)에, 확산층(9)에 도달하는 비트선용 콘택트 홀(45), 확산층(10)에 도달하는 도시되지 않는 소스선용 콘택트 홀, 부스터 전극(15)에 도달하는 도시되지 않은 부스터 전극 제어선용 콘택트 홀 등을 형성한 후, 비트선(BL), 도시되지 않은 소스선, 도시되지 않은 부스터 전극 제어선을 형성한다. 다음에, 제2 층 층간 절연막(46)을 형성함으로써, 본 발명의 제1 실시형태에 관계되는 EEPROM 셀을 완성한다.

다음에, 본 발명의 제2 실시형태에 관계되는 EEPROM 셀을 설명한다.

도 13의 (a)는 본 발명의 제2 실시형태에 관계되는 EEPROM 셀의 평면도, 도 13의 (b)는 도 13의 (a)중의 B-B선을 따른 단면도, 도 13의 (c)는 도 13의 (a)중의 C-C선을 따른 단면도이다. 단, 도 13의 (a)에서는 편의상, 비트선과 그 밑의 층간절연막을 생략하여 도시하고 있다.

도 13의 (a) 내지 도 13의 (c)에 도시하는 바와 같이, 제2 실시형태에서는 부스터 전극(15)을 스택 게이트 구조(40) 간, 스택 게이트 구조(40)와 게이트 구조(41) 간의 사이에 매립하여 형성하고, 셀 어레이에서 부스터 전극(15)을 배선 형상의 형태로 한 것에 특징이 있다. 도 13의 (a) 내지 도 13의 (c)에서는 배선형의 부스터 전극(15)이 참조번호 15-1∼15-3으로 표시되어 있다. 이하에서는 배선형 부스터 전극이라 한다.

도 14의 (a)는 그 등가 회로도, 도 14의 (b)는 기입 모드와 각 노드 간의 전위 관계를 도시하는 도면이고, 도 14의 (c)는 판독 모드와 각 노드 간의 전위 관계를 도시하는 도면이고, 도 14의 (d)는 소거 모드와 각 노드 간의 전위 관계를 도시하는 도면이다.

도 14의 (a)에 도시하는 바와 같이, 등가 회로에서는 선택 트랜지스터(ST11,ST12)와 셀(MC11,MC12) 간의 사이에 형성된 제1 배선형 부스터 전극(BP1), 셀(MC11, MC12)와 셀(MC21,MC22) 간의 사이에 형성된 제2 배선형 부스터 전극(BP2), 선택 트랜지스터(ST21,ST22)와 셀(MC21,MC22) 간의 사이에 형성된 제3 배선형 부스터 전극(BP3)으로 나뉘어진다. 그러나, 도 14의 (b) 내지 도 14의 (d)에 도시하는 바와 같이, 제1 내지 제3 베선형 부스터 전극(BP1 내지 BP3)을 각각 한 개의 부스터 전극(BP)으로서 동시에 제어하면, 제1 실시형태와 동일한 동작을 행할 수 있다. 제1 내지 제3 배선형 부스터 전극(BP1∼BP3)을 한 개의 부스터 전극(BP)으로서 동시에 제어하기 위해서는 예를 들면 셀 어레이의 단 등에서, 제1 내지 제3 배선형 부스터 전극(BP1∼BP3)이 상호 접속되어 있는 패턴으로 하던지 혹은 별도의 배선 등으로 상호 접속하면 좋다.

이와 같은 제2 실시형태에서는 제1 실시형태와 동일하게, 커플링 비 γpgm의 변동이 작게 됨과 동시에, 도 15의 (b)에 도시하는 바와 같이, 워드선과 비트선 간의 사이에 부스터 전극이 없는 분 만큼, 예를 들면 제1 실시형태에 관계되는 도 15의 (a)에 도시하는 셀에 비해, 콘택트 홀(45)의 깊이 "f"를 얕게 할 수 있다. 이 때문에, 비트선용 콘택트 홀(45)의 어스펙트비 "f/e"("e"는 콘택트 홀의 개구 치수)를 작게 할 수 있어 미세화에 유효하다.

또, 도 15의 (a)에 도시하는 바와 같이, 제1 실시형태에 관계되는 셀에서는 부스터 전극(15)과 워드선(7) 간의 대향면이 워드선(7)의 측면 "g", "h", 및 워드선(7)의 상면 "i"의 3개소이다. 그러나, 도 15의 (b)에 도시하는 바와 같이, 제2 실시형태에 관계되는 셀에서는 워드선(7)의 측면 "g", "h"만으로 되고, 도 15의 (a)에 도시하는 셀에 비해, 워드선(7)의 주변에 기생하는 기생용량을 작게 할 수 있다. 워드선(7)의 기생용량이 작아짐으로써, 워드선(7)의 상승 시간(워드선을 0V에서 소정의 전위까지 충전하는데 필요한 시간), 및 하강 시간(워드선을 소정의 전위에서 0V까지 방전하는데 필요한 시간)을 각각 단축할 수 있다. 이들 시간을 각각 단축할 수 있으므로, 제2 실시형태에 관계되는 셀에서는 기입 동작, 판독 동작, 소거 동작을 각각 보다 고속으로 행할 수 있다고 하는 효과도 기대할 수 있다.

또, 제2 실시형태의 구조는 제1 내지 제3 배선형 부스터 전극(BP1 내지 BP3)를 각각 독립시키는 것이 가능한 구조이다. 이 때문에, 제1 내지 제3 배선형 부스터 전극(BP1 내지 BP3)을 각각 독립하여 제어하도록 변형시켜도 좋다.

다음에, 그 제조 방법을 설명한다.

도 16 내지 도 18은 제2 실시형태에 관계되는 EEPROM의 주요한 제조 공정을 도시한 도면이다. 도 16 내지 도 18에서, (a)는 평면도, (b)는 (a)도면중의 B-B선을 따른 단면도, (c)는 (a)도면중의 C-C선을 따른 단면도이다.

우선, 도 4 내지 도 10에 도시한 제조 방법에 따라, 부스터 전극 절연막(14)위에, 도전형 폴리실리콘을 퇴적하고, 부스터 전극으로 되는 도전막(42)까지 형성한다.

이후, 도 16의 (a) 내지 도 16의 (c)에 도시하는 바와 같이, 도전막(42)을 화학적 기계 연마(CMP), 혹은 RIE 법을 이용한 에치백 법으로써, 도전막(42)을 표면을 후퇴시켜, 도전막(42)을 스택 게이트 구조(40), 게이트 구조(41) 간에 매립한다.

다음에, 도 17의 (a) 내지 도 17의 (c)에 도시하는 바와 같이, 매립된 도전막(42)중 확산층(9,10) 위에 있는 것을 제거한다. 도면중에서 참조번호 43은 포토레지스트로 이루어지는 마스크층이다. 이것에 의해, 배선형 부스터 전극(15-1∼15-3)이 각각 확산층(11) 위에 부스터 전극 절연막(14)이 개재되어 형성된다.

다음에, 도 18의 (a) 내지 도 18의 (c)에 도시하는 바와 같이, 도 17의 (a) 내지 도 17의 (c)에 도시한 구조 위에, 이산화실리콘을 퇴적하고, 제1 층 층간 절연막(44)을 형성한다. 다음에 층간 절연막(44)에 확산층(9)에 도달하는 비트선용콘택트 홀(45), 확산층(10)에 도달하는 도시되지 않은 소스선용 콘택트 홀, 부스터 전극(15)에 도달하는 도시되지 않은 부스터 전극 제어선용 콘택트 홀 등을 형성한 후, 비트선(BL), 도시되지 않은 소스선, 도시되지 않은 부스터 전극 제어선을 형성한다. 다음에, 제2 층 층간 절연막(460을 형성함으로써, 본 발명의 제2 실시형태에 관계되는 EEPROM 셀이 완성된다.

다음에, 본 발명의 제3 실시형태에 관계되는 EEPROM 셀을 설명한다.

도 19의 (a)는 제3 실시형태에 관계되는 EEPROM 셀의 평면도, 도 19의 (b)는 도 19의 (a)중의 B-B선을 따른 단면도, 도 19의 (c)는 도 19의 (a)중의 C-C선을 따른 단면도이다. 단, 도 19의 (a)에서는 편의상, 비트선과 그 밑의 층간 절연막을 생략하여 도시하고 있다.

도 19의 (a) 내지 도 19의 (c)에 도시하는 바와 같이, 제3 실시형태에서는 제2 실시형태와 동일하게, 부스터 전극(15)을 스택 게이트 구조(40) 간, 스택 게이트 구조(40)와 게이트 구조(41) 간의 사이에 매립하여 형성하고, 셀 어레이에서 배선 형태로 된 부스터 전극(15-1∼15-3)를 형성한다. 더욱이, 부스터 전극(15-1∼15-3)을 형성한 도전막을 소스용 확산층(9), 드레인 확산층(10) 위에 각각 잔류시키고, 부스터 전극(15-1∼15-3)과 동일한 도전물로 이루어지는 소스 배선(51), 및 비트선 콘택트용 플러그(52)를 각각 형성한 것이 특징이다. 소스 배선(51)은 부스터 전극(15-1∼15-3)과 동일한 배선 형태로 형성되어 확산층(9)에 접속된다. 이때, 확산층(9)은 게이트 구조(41) 간을 따라 선 형태로 형성되어도 좋고, 각 NAND 셀마다 분리되어 있어도 좋다. 플러그(52)는 섬 모양으로 형성되어확산층(10)에 접속된다. 이 때, 확산층(9)은 한 개의 비트선에 접속된 NAND 셀마다 분리되어 있다.

이와 같은 제3 실시형태에서는 제2 실시형태와 동일하게, 커플링 비 γpgm의 변동을 작게 할 수 있어, 워드선(7)에 기생하는 기생용량을 저하시킬 수 있다. 더욱이, 도 20의 (b)에 도시하는 바와 같이, 플러그(52)를 확산층(10)과 비트선(12)과의 콘택트부에 갖게 함으로써, 예를 들면, 제2 실시형태에 관계되는 도 20의 (b)에 도시하는 셀에 비해 콘택트 홀(45)의 깊이 "f"를 더욱 얕게 할 수 있다. 이 때문에, 비트선용 콘택트 홀(45)의 애스팩트 비(aspect ratio) "f/e"를 더욱 작게 할 수 있어 미세화에 유효하다.

다음에, 그 제조 방법을 설명한다.

도 21 내지 도 26은 제3 실시형태에 관계되는 EEPROM을 주요 제조 공정 순으로 도시한 도면이다. 도 21 내지 도 26에서, (a)도는 평면도, (b)도는 (a)도면중의 B-B선을 따른 단면도, (c)도는 (a)도면중의 C-C선을 따른 단면도이다.

우선, 도 4 내지 도 8에 도시하는 제조 방법에 따라, 스택 게이트 구조(40), 및 게이트 구조(41)를 형성하고, N형 확산층(9,10,11)까지 형성한다.

이후, 도 21의 (a) 내지 도 21의 (c)에 도시하는 바와 같이, 부스터 전극 절연막(14)을 형성하고, 상기 부스터 전극 절연막(14) 위에, 제1 도전막(53)을 얇게 퇴적한다. 제1 도전막은 예를 들면 도전성 폴리실리콘이다.

또, 이 제조 방법에서는 N형 확산층(소스)(9)이 형성되는 게이트 구조(41) 간의 피치 "i", 및 N형 확산층(드레인)(10)이 형성되는 게이트 구조(41) 간의 피치"j"를 각각 N형 확산층(셀의 소스/드레인)이 형성되는 게이트 구조(41)∼스택 게이트 구조(40) 간의 피치 "g", 및 스택 게이트 구조(40) 간의 피치 "h"와 거의 동일한 피치로 한다. 이것은 소스 배선이 형성되는 영역의 피치 "i", 플러그가 형성되는 영역의 피치 "j", 부스터 전극이 형성되는 영역의 피치 "g", "h"를 상호 동일하게 함으로써, 스택 게이트 구조(40) 및 게이트 구조(41) 간에 생기는 요(凹)부 전체를 도전물로서 용이하게 매립하기 위한 것이다. 또, 피치 "g","h"를 지지하는 영역은 기판(1)에의 콘택트 홀이 없기 때문에, 최소의 피치로 할 수 있다. 종래보다 콘택트 홀이 있는 피치 "i","j"를 지지하는 영역을 피치 "g","h"에 합하면, 셀 어레이부에서, 스택 게이트 구조(40) 및 게이트 구조(41)의 집적 밀도가 향상한다. 또, 그 패턴은 스택 게이트 구조(40)와 게이트 구조(41)가 상호 등간격으로 나타나는 패턴이기 때문에, 미세한 가공에도 적합하다. 이와 같이, 피치 "g","h","i", "j"는 상호 동일한 피치로 되는 것이 바람직하지만, 소스 배선, 플러그가 형성되는 영역의 피치 "i","j"는 제1, 제2 실시형태와 같이 부스터 전극이 형성되는 영역의 피치 "g","h"보다 넓게 되어도 상관없다.

또, 도 21의 (a)에 참조번호 "k"로서 도시하는 바와 같이, N형 확산층(9)은 N형 확산층(10)과 동일하게 한 개의 비트선에 접속된 NAND 셀마다, 결국 열 마다 분리되도록 되어 있다. 제3 실시형태에서는 N형 확산층(9)이 분리되어도 후에 소스 배선에 의해 상호 접속될 수 있기 때문이다. 이와 같은 패턴은 소자 영역(3)의 패턴을 종래의 그물 형태에서 단순한 라인 & 스페이스(Line & Space) 패턴으로 할 수 있어 역시 미세 가공에 적합하다. 이와 같이, N형 확산층(9)은 N형 확산층(10)과 동일하게 열마다 분리되는 것이 바람직하지만, 제1, 제2 실시형태와 같이, N형 확산층(9)을 게이트 구조(40) 간을 따라 한 개의 영역으로 되도록 형성되어도 좋다.

다음에, 도 22의 (a) 내지 도 22의 (c)에 도시하는 바와 같이, 도전막(53) 위에 포토레지스트로 이루어지는 마스크 층(54)을 형성한다. 다음에, 상기 마스크 층(54)에 게이트 구조(41) 간의 영역에 대응한, 선 형태의 창(55,56)을 형성한다. 다음에, 마스크 층(54)을 에칭의 마스크에 이용하여, 부스터 전극 절연막(14)을 제거하고, N형 확산층(9,10) 각각의 표면을 노출시킨다.

다음에, 도 23의 (a) 내지 도 23의 (c)에 도시하는 바와 같이, 마스크 층(54)을 제거한 후, 제2 도전막(57)을 퇴적하고, 스택 게이트 구조(40) 및 게이트 구조(41) 간에 생기는 요부를 매립한다. 제2 도전막(57)은 예를 들면 텅스텐이다. 제1 도전막(53)과 제2 도전막(57)은 이를 테면 "폴리 메탈 구조막"(58)으로 된다. 이때, 제2 도전막(57)은 N형 확산층(9,10) 각각 전기적으로 접촉된다.

다음에, 도 24의 (a) 내지 도 24의 (c)에 도시하는 바와 같이, 폴리 메탈 구조막(58)의 표면을 기계적 화학 연막, 혹은 RIE 법을 이용하여 에치 백하고, 폴리 메탈 구조막(58)을 스택 게이트 구조(40)와 게이트 구조(41) 간의 사이에 매립한다.

다음에, 도 25의 (a) 내지 도 25의 (c)에 도시하는 바와 같이, 도 24의 (a) 내지 도 24의 (c)에 도시하는 구조 위에, 포토레지스트로 이루어지는 마스크 층(59)을 형성한다. 다음에, 상기 마스크 층(59)에 폴리 메탈 구조막(58)을 N형확산층(10) 마다 분리하기 위한 슬릿부에 대응한 창(60)을 형성한다. 다음에, 마스크 층(59)을 에칭의 마스크로 이용하여 폴리 메탈 구조막(58)을 제거하고, 폴리 메탈 구조막(58)을 N형 확산층(10)마다 분리한다. 이로 인해, 폴리 메탈 구조막(58)은 도 19의 (a) 내지 도 19의 (c)에 도시한 소스 배선(51), 플러그(52), 배선형 부스터 전극(15-1∼15-3)의 형상으로 된다.

다음에, 도 26의 (a) 내지 도 26의 (c)에 도시하는 바와 같이, 마스크 층(59)를 제거한 후, 제1 층 층간 절연막(44)을 형성하고, 다음에 층간 절연막(44)에 플러그(52)에 도달하는 비트선용 콘택트 홀(45), 소스 배선(51)에 도달하는 도시되지 않은 소스선용 콘택트 홀, 배선형 부스터 전극(15-1∼15-3)에 도달하는 도시되지 않은 부스터 전극 제어선용 콘택트 홀 등을 형성한 후, 비트선(BL), 도시되지 않은 소스선, 도시되지 않은 부스터 전극 제어선을 형성한다. 다음에, 제2 층 층간 절연막(46)을 형성함으로써 본 발명의 제3 실시형태에 관계되는 EEPROM 셀이 완성된다.

다음에, 본 발명의 제4 실시형태에 관계되는 EEPROM 셀을 설명한다.

도 27의 (a)는 제4 실시형태에 관계되는 EEPROM 셀의 평면도, 도 27의 (b)는 도 27의 (a)중의 B-B선을 따른 단면도, 도 27의 (c)는 도 27의 (a)중의 C-C선을 따른 단면도이다. 단, 도 27의 (a)에서는 편의상 비트선과 그 밑의 층간 절연막을 생략하여 도시하고 있다.

도 27의 (a) 내지 도 27의 (c)에 도시하는 바와 같이, 제4 실시형태는 워드선(7)이 제1 도전막(61), 상기 제1 도전막(61) 위에 형성된 제2 도전막(62)의 적층구조로 되어 있고, 또 제1 도전막(61)은 소자 분리 절연막(2) 위에는 존재하지 않는 것이 특징이다.

도 27의 (a) 내지 도 27의 (c)에서는 제4 실시형태를 제2 실시형태에 준하여 배선형 부스터 전극(15-1∼15-3)을 갖는 구조로서 도시하고 있지만, 제4 실시형태에 관계되는 구조는 제1 실시형태와 같이 스택 게이트 구조(41)의 위를 피복하는 부스터 전극(15)을 갖는 셀, 혹은 제3 실시형태와 같이 배선형 부스터 전극(15-1∼15-3)과 동일한 도전물로서 구성된 소스 배선(51), 플러그(52)를 갖는 셀에도 적용할 수 있음은 물론이다.

다음에 그 제조 방법을 설명한다.

도 28은 제4 실시형태에 관계되는 EEPROM의 주요 제조 공정을 도시한 도면이다. 도 28에서, (a)도는 평면도, (b)도는 (a)도면중의 B-B선을 따른 단면도, (c)는 (a)도면중의 C-C선을 따른 단면도이다.

우선, 도 4의 (a) 내지 도 4의 (c)를 참조하여 설명한 방법에 따라, P형 실리콘 기판(1) 상에, 터널 절연막이 되는 이산화실리콘막(31), 부유 게이트로 되는 도전성 폴리실리콘층(32)을 형성한다. 이후, 도전성 폴리실리콘층(32) 위에, 인터폴리 절연막으로 되는 ONO막(37)을 형성하고, ONO막(37)중 선택 트랜지스터로 되는 영역에 대응한 부분을 제거한다.

다음에, 도 28의 (a) 내지 도 28의 (c)에 도시하는 바와 같이, 제1 도전막(61)을 형성하고, 이산화실리콘막(31), 도전성 폴리실리콘층(32), ONO막(37), 제1 도전막(61)을 포함하는 제1 적층막 구조를 형성한다. 제1 도전막은 도전성 폴리실리콘이다. 다음에, 소자 분리용 홈을 형성할 때에 에칭의 마스크로 되는 도시되지 않은 질화실리콘막을 형성한 후, 도시되지 않은 질화실리콘막을 소자 영역에 대응한 패턴으로 패터닝한다. 다음에, 도시되지 않은 질화실리콘막을 마스크로 이용하여 기판(1)을 에칭하고, 제1 적층막 구조의 잔존부분에 자기 정합한 소자 영역(3) 및 소자 분리용 홈(35)을 기판(1)에 형성한다. 다음에, 홈(35) 가운데를 이산화실리콘막으로 매립한다. 다음에, 이산화실리콘막을 화학적 기계연막(CMP)하고, 홈(35)을 이산화실리콘막으로 매립하여 소자 분리 영역(2)을 형성한다. 이후, 도시되지 않은 질화실리콘막이 남아 있으면 제거한다.

이후, 특히 도시되지 않았지만, 도 28의 (a) 내지 도 28의 (c)에 도시하는 구조 위에, 제2 도전막(62)을 형성하고, 제1 도전막(61)과 제2 도전막(62) 간의 적층 구조를 얻는다. 제2 도전막(62)은 텅스텐이다. 다음에, 예를 들면 도 6 내지 도 10을 참조하여 설명한 제조 방법에 따라, 스택 게이트 구조(40), 게이트 구조(41)을 형성하고, N형 확산층(9,10,11)을 형성하고, 부스터 전극 절연막(14)을 형성한다. 이후, 부스터 전극으로 되는 도전물을 퇴적한다. 다음에, 도 11, 및 도 16 내지 도 17, 도 21 내지 도 25를 참조하여 설명한 제조 방법에 따라, 부스터 전극(15), 혹은 배선형 부스터 전극(15-1∼15-3), 혹은 배선형 부스터 전극(15-1∼15-3), 소스 배선(5) 및 플러그(52)를 형성한다. 이후, 도 12, 혹은 도 18, 혹은 도 26을 참조하여 설명한 바와 같이, 제1 층 층간 절연막을 형성하고, 제1 층 층간 절연막에 비트선 콘택트 홀 등을 형성하고, 제1 층 층간 절연막 위에 비트선 등을 형성한다. 이후, 제2 층 층간 절연막을 형성함으로써, 제4 실시형태에 관계되는 셀이 완성된다.

이와 같은 제4 실시형태에서는 제1 실시형태와 동일하게, 커플링 비 γpgm의 변동을 작게 할 수 있고, 또 워드선(7)을 제1 도전막(61)과 제2 도전막(62)과의 적층 구조로서 저저항화를 도모할 수 있어, 기입 동작, 판독 동작, 소거 동작의 고속화를 기대할 수 있다. 또, 여기에서는, 제2 도전막(62)에 패터닝을 이용하였지만, 그 외의 고융점 금속, 혹은 고융점 금속의 실리사이드 등이어도 좋다.

다음에, 본 발명의 제5 실시형태에 관계되는 EEPROM 셀을 설명한다.

도 29의 (a)는 제5 실시형태에 관계되는 EEPROM 셀의 평면도, 도 29의 (b)는 도 29의 (a)중의 B-B선을 따른 단면도, 도 29의 (c)는 도 29의 (a)중의 C-C선을 따른 단면도이다. 단, 도 29의 (a)에서는 편의상 비트선과 그 밑의 층간 절연막을 생략하여 도시하고 있다.

도 29의 (a) 내지 도 29의 (c)에 도시하는 바와 같이, 제5 실시형태는 스택 게이트 구조(40) 및 게이트 구조(41) 위에 절연물로 이루어지는 캡 층(71)을 갖는 것이 특징이다.

도 29의 (a) 내지 도 29의 (c)에서는 제5 실시형태를 제2 실시형태에 준하여 배선형 부스터 전극(15-1∼15-3)을 갖는 구조로서 도시하고 있지만, 제5 실시형태에 관계되는 구조는 제1 실시형태와 같이 스택 게이트 구조(41) 위를 피복하는 부스터 전극(15)를 갖는 셀, 혹은 제3 실시형태와 같이 배선형 부스터 전극(15-1∼15-3)과 동일한 도전물로서 구성된 소스 배선(51), 플러그(52)를 갖는 셀에도 적용될 수 있음은 물론이다. 더욱이, 워드선(7)이 적층 구조로 된 제4 실시형태에도 적용할 수 있다.

다음에, 그 제조 방법을 설명한다.

도 30은 제5 실시형태에 관계되는 EEPROM 셀의 주요 제조 공정을 도시한 도면이다. 도 30에서, (a)도는 평면도, (b)도는 (a)도면중의 B-B선을 따른 단면도, (c)도는 (a)도면중의 C-C선을 따른 단면도이다.

우선, 도 4 내지 도 6을 참조하여 설명한 방법에 따라, P형 실리콘 기판(1)위에, 터널 절연막으로 되는 이산화실리콘막, 부유 게이트로 되는 도전성 폴리실리콘층, 질화실리콘막을 포함하는 제1 막 형상 구조체를 형성한다. 이후, 제1 막 형상 구조체 및 기판을 에칭하고, 제1 적층막 구조의 잔존부분에 자기 정합한 소자 영역 및 소자 분리용 홈을 기판에 형성한다. 다음에, 홈의 중앙을 이산화실리콘막으로 매립하여 소자 분리 영역(2)을 형성한다. 이후, 도 6의 (a) 내지 도 6의 (c)에 도시하는 구조 위에 절연물로 이루어지는 캡 층(71)을 형성한다. 캡 층(71)은 예를 들면 질화실리콘이다.

다음에, 도 30의 (a) 내지 도 30의 (c)에 도시하는 바와 같이, 도 7을 참조하여 설명한 방법에 따라, 스택 게이트 구조(40), 게이트 구조(41)를 형성한다. 이들 스택 게이트 구조(40), 게이트 구조(41)의 상면은 캡 층(71)으로 피복되어 있다.

이후, 특히 도시되지 않았지만, 도 8 내지 도 10을 참조하여 설명한 제조 방법에 따라, N형 확산층(9,10,11)을 형성하고, 부스터 전극 절연막(14)을 형성한다. 이후, 부스터 전극으로 되는 도전물을 퇴적한다. 다음에, 도 11, 혹은 도 16 및도 17, 혹은 도 21 내지 도 25를 참조하여 설명한 제조 방법에 따라 부스터 전극(15), 혹은 배선형 부스터 전극(15-1∼15-3), 혹은 배선형 부스터 전극(15-1∼15-3), 소스 배선(51) 혹은 플러그(52)를 형성한다. 또, 특히 도 16 내지 도 17, 혹은 도 21 내지 도 25에 도시한 부스터 전극의 재료를 화학적 기계연마, 혹은 에치 백하여 스택 게이트 구조(40) 간, 스택 게이트 구조(40)∼게이트 구조(41) 간, 게이트 구조 간에 매립하는 방법에서는 캡 층(71)이 연마, 에치 백의 스토퍼로서 기능한다. 이 때문에, 워드선(7) 등의 막 소멸를 방지한다.

이후, 도 12, 혹은 도 18, 혹은 도 26을 참조하여 설명한 바와 같이 제1 층 층간 절연막을 형성하고, 제1 층 층간 절연막에 비트선 콘택트 홀 등을 형성하고, 제1 층 층간 절연막 위에 비트선 등을 형성한다. 이후, 제2 층 층간 절연막을 형성함으로써 제5 실시형태에 관계되는 셀이 완성된다.

이와 같은 제5 실시형태에서도, 제1 내지 제4 실시형태와 전부 동일하게 커플링 비 γpgm의 변동을 작게 할 수 있다.

또, 상기 본 발명의 실시형태에서는 P형 반도체 기판을 벌크(BULK)로 한 예에 대해 도시하였지만, N형 반도체 기판에 P형 웰을 벌크로 하고, 이 위에 셀을 형성하여도 좋은 것은 말할 필요도 없다. 그외, 본 발명의 주지를 일탈하지 않는 범위에서 다양하게 변형하여 실시할 수 있다.

이상 설명한 바와 같이, 본 발명에 따르면, 커플링 비 γpgm의 변동에 수반하는 전위 VFG의 변동을 억제할 수 있어 기입 비선택 셀이나, "1" 기입하는 셀의부유 게이트에 전자가 주입되고 마는 것과 같은 오기입, 및 판독 교란 등의 불량 발생을 억제할 수 있는 불휘발성 반도체 기억장치, 및 그 제조 방법을 제공할 수 있다.

Claims (23)

1. 불휘발성 반도체 기억장치에 있어서,

   반도체 기판,

   상기 반도체 기판상에 형성된 제1 및 제2 소자 분리 영역,

   상기 반도체 기판상에 제1 절연막이 개재되어 형성되고, 상기 제1 및 제2 소자 분리 영역 사이에 형성된 부유 게이트,

   상기 부유 게이트의 제1 면에, 제2 절연막이 개재되어 대향하는 제어 게이트, 및

   상기 부유 게이트의 제2 면에, 제3 절연막이 개재되어 대향하는 부스터 전극

   을 포함하고,

   상기 제1 절연막이 개재되어 상기 반도체 기판과 대향하는 상기 부유 게이트의 폭, 상기 제2 절연막이 개재되어 상기 제어 게이트와 대향하는 상기 부유 게이트의 폭, 및 상기 제3 절연막이 개재되어 상기 부스터 전극과 대향하는 상기 부유 게이트의 폭이 각각 거의 같고, 또한, 상기 제1 및 제2 소자분리영역사이의 폭과 거의 같은

   것을 특징으로 하는 불휘발성 반도체 기억장치.
2. 제1항에 있어서,

   상기 부유 게이트와 상기 제어 게이트가 상호 적층된, 스택 게이트 구조가복수 배치된 셀 어레이부를 구비하고, 상기 셀 어레이부에서 상기 부스터 전극은 상호 인접하는 상기 스택 게이트 구조 간에 매립된 상태로 존재하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
3. 제2항에 있어서,

   상기 셀 어레이부는 비트선 콘택트부를 가지며, 상기 비트선 콘택트부에 상기 부스터 전극과 동일한 도전재료로 구성되는 플러그가 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
4. 제1항에 있어서,

   상기 제어 게이트는 상기 제2 절연막이 개재되어 상기 부유 게이트에 용량 결합하는 제1 부분과, 행 방향으로 인접하는 상기 제1 부분끼리를 상호 접속하는 제2 부분을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
5. 제1항에 있어서,

   상기 제어 게이트 위에 절연물로 이루어지는 캡 층을 갖는 것을 특징으로 하는 불휘발성 반도체 기억장치.
6. 제2항에 있어서,

   상기 제어 게이트 위에 절연물로 이루어지는 캡 층을 갖는 것을 특징으로 하는 불휘발성 반도체 기억장치.
7. 제3항에 있어서,

   상기 제어 게이트 위에 절연물로 이루어지는 캡 층을 갖는 것을 특징으로 하는 불휘발성 반도체 기억장치.
8. 제4항에 있어서,

   상기 제어 게이트 위에 절연물로 이루어지는 캡 층을 갖는 것을 특징으로 하는 불휘발성 반도체 기억장치.
9. 불휘발성 반도체 기억장치의 제조 방법에 있어서,

   제1 도전형의 반도체 기판 상에, 제1 도전막 및 상기 제1 도전막과 상기 기판 간을 절연하는 제1 절연막을 적어도 포함한 제1 막 형상 구조를 형성하는 공정,

   상기 제1 막 형상 구조의 소자 분리 영역에 대응한 부분을 제거하고, 상기 제1 막 형상 구조의 잔존부분과 자기 정합적으로 소자 영역 및 소자 분리용 홈을 상기 기판에 형성하는 공정,

   상기 소자 분리용 홈을 절연물로 매립하는 공정,

   상기 제1 막 형상 구조 및 상기 절연물 위에, 상기 제1 도전막이 개재되어 상기 기판의 상기 소자 영역에 대응한 부분에 용량 결합하는 제2 도전막을 적어도 포함한 제2 막 형상 구조를 형성하는 공정,

   상기 제1, 제2 막 형상 구조중, 상기 소자 영역에 형성된 제2 도전형의 반도체 활성 영역에 대응한 부분을 제거하고, 상기 제1 도전막으로 이루어지고 상기 소자 영역에 자기 정합한 부유 게이트, 및 상기 제2 도전막으로 이루어지고 상기 부유 게이트에 용량 결합하는 워드선을 각각 연결한 스택 게이트 구조를 적어도 형성하는 공정,

   상기 스택 게이트 구조 및 상기 절연막과 자기 정합적으로, 제2 도전형의 반도체 활성 영역을 상기 기판 내에 복수 형성하는 공정, 및

   상기 부유 게이트의 상기 워드선의 측면 아래로 노출하는 면, 및 상기 반도체 활성 영역중 메모리 셀의 소스/드레인으로서 기능하는 영역에 각각 절연물이 개재되어 용량 결합하는 부스터 전극을 형성하는 공정

   을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조 방법.
10. 제9항에 있어서,

    상기 부스터 전극은 상기 스택 게이트 구조 간에 생긴 요(凹)부를 도전물로 매립하고, 상기 매립된 도전물을 적어도 상기 스택 게이트 구조 간에 생긴 요부에 잔류시켜 형성하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조 방법.
11. 제10항에 있어서,

    상기 제2 도전막은 선택 트랜지스터가 형성되는 영역에서는 상기 제1 도전막과 전기적으로 접속되고, 메모리 셀이 형성되는 영역에서는 상기 제1 도전막과 전기적으로 절연되어 형성되고,

    상기 스택 게이트 구조를 적어도 형성하는 공정은, 상기 스택 게이트 구조 외에 상기 제1 도전막과 상기 제2 도전막이 상호 전기적으로 접속된 선택 게이트 선을 포함한 게이트 구조를 각각 형성하는 공정이고,

    상기 부스터 전극은 상기 게이트 구조 간에 생긴 요부, 상기 게이트 구조와 상기 스택 게이트 구조간에 생긴 요부, 및 상기 스택 게이트 구조 간에 생긴 요부 각각에 상기 도전물을 잔류시킨 후, 상기 게이트 구조 간에 생긴 요부에 남긴 상기 도전물을 제거하여 형성하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조 방법.
12. 제9항에 있어서,

    상기 복수의 반도체 활성 영역은 메모리 셀의 소스/드레인으로서 기능하는 제1 영역, 소스 배선에 접속되는 제2 영역, 및 비트선에 접속되는 제3 영역을 각각 포함하고,

    상기 부유 게이트 및 상기 제1 영역 각각에 용량 결합되는 상기 부스터 전극과 동일 도전재료에 의해, 상기 제2 영역에 전기적으로 접속되는 소스 배선, 및 상기 제3 영역에 전기적으로 접속되는 비트선 콘택트용 플러그를 형성하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조 방법.
13. 제12항에 있어서,

    상기 제2 도전막은 선택 트랜지스터가 형성되는 영역에서는 상기 제1 도전막과 전기적으로 접속되고, 메모리 셀이 형성되는 영역에서는 상기 제1 도전막과 전기적으로 절연되어 형성되고,

    상기 스택 게이트 구조를 적어도 형성하는 공정은, 상기 스택 게이트 구조 외에 상기 제1 도전막과 제2 도전막이 상호 전기적으로 접속된 선택 게이트선을 포함한 게이트 구조를 각각 형성하는 공정이고,

    상기 부스터 전극은 상기 제1 영역 및 상기 소자 분리 영역 상에서 상기 게이트 구조와 상기 스택 게이트 구조 간에 생긴 요부, 및 다른 상기 제1 영역 및 상기 소자 분리 영역 상에서 상기 스택 게이트 구조 간에 생긴 요부 각각에 상기 도전물을 남기어 형성하고,

    상기 소스 배선은 상기 제2 영역 및 상기 소자 분리 영역 상에서 상기 게이트 구조 간에 생긴 요부에 생긴 도전물을 남기어 형성하고,

    상기 비트선 콘택트용 플러그는 상기 제3 영역 상에서 상기 게이트 구조 간에 생긴 요부에 상기 도전물을 남김과 동시에, 상기 게이트 구조 간의 상기 소자 분리 영역 위로부터 상기 도전물을 제거하여 형성하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조 방법.
14. 제9항에 있어서,

    상기 제1 막 형상 구조는 상기 제1 도전막 위에 형성되는 제3 도전막과, 상기 제3 도전막과 상기 제1 도전막 간을 절연하는 제2 절연막을 더 포함하는 것을특징으로 하는 불휘발성 반도체 기억장치의 제조 방법.
15. 제10항에 있어서,

    상기 제1 막 형상 구조는 상기 제1 도전막 위에 형성되는 제3 도전막과, 상기 제3 도전막과 상기 제1 도전막 간을 절연하는 제2 절연막을 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조 방법.
16. 제11항에 있어서,

    상기 제1 막 형상 구조는 상기 제1 도전막 위에 형성되는 제3 도전막과, 상기 제3 도전막과 상기 제1 도전막 간을 절연하는 제2 절연막을 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조 방법.
17. 제12항에 있어서,

    상기 제1 막 형상 구조는 상기 제1 도전막 위에 형성되는 제3 도전막과, 상기 제3 도전막과 상기 제1 도전막 간을 절연하는 제2 절연막을 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조 방법.
18. 제13항에 있어서,

    상기 제1 막 형상 구조는 상기 제1 도전막 위에 형성되는 제3 도전막과, 상기 제3 도전막과 상기 제1 도전막 간을 절연하는 제2 절연막을 더 포함하는 것을특징으로 하는 불휘발성 반도체 기억장치의 제조 방법.
19. 제9항에 있어서,

    상기 제2 막 형상 구조는 상기 제2 도전막 상에 형성된 절연물로 이루어지는 캡 층을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조 방법.
20. 제10항에 있어서,

    상기 제2 막 형상 구조는 상기 제2 도전막 상에 형성된 절연물로 이루어지는 캡 층을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조 방법.
21. 제11항에 있어서,

    상기 제2 막 형상 구조는 상기 제2 도전막 상에 형성된 절연물로 이루어지는 캡 층을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조 방법.
22. 제12항에 있어서,

    상기 제2 막 형상 구조는 상기 제2 도전막 상에 형성된 절연물로 이루어지는 캡 층을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조 방법.
23. 제13항에 있어서,

    상기 제2 막 형상 구조는 상기 제2 도전막 상에 형성된 절연물로 이루어지는캡 층을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조 방법.