KR100628843B1 - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

Info

Publication number
KR100628843B1
KR100628843B1 KR1020040075311A KR20040075311A KR100628843B1 KR 100628843 B1 KR100628843 B1 KR 100628843B1 KR 1020040075311 A KR1020040075311 A KR 1020040075311A KR 20040075311 A KR20040075311 A KR 20040075311A KR 100628843 B1 KR100628843 B1 KR 100628843B1
Authority
KR
South Korea
Prior art keywords
gate
nonvolatile semiconductor
semiconductor memory
gates
floating
Prior art date
Application number
KR1020040075311A
Other languages
English (en)
Other versions
KR20050029693A (ko
Inventor
사꾸마마꼬또
아라이후미따까
마쯔나가야스히꼬
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20050029693A publication Critical patent/KR20050029693A/ko
Application granted granted Critical
Publication of KR100628843B1 publication Critical patent/KR100628843B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명에 따른 불휘발성 반도체 기억 장치는, 기판(11) 위에 게이트 절연막(12)을 통하여 제1 방향으로 주기적으로 부유 게이트(13)와 제어 게이트(16)가 번갈아 배열된다. 부유 게이트는 단면 형상이 직사각형인 제1 부분(13a)과, 제1 부분의 대략 중앙부상에 위치하고 단면 형상이 직사각형이며 제1 방향에 평행한 방향에 있어서의 길이가 제1 부분보다도 작은 제2 부분(13b)으로 이루어진다. 제어 게이트는 서로 이웃하는 한쌍의 부유 게이트의 제2 부분 사이의 제3 부분(16a)과, 서로 이웃하는 한쌍의 부유 게이트의 제1 부분 상호간에 위치하는 제4 부분(16b)으로 이루어진다. 부유 게이트 및 그 양측에 위치하는 한쌍의 제어 게이트에 의해 1개의 메모리셀이 구성되는 것을 특징으로 한다.
불휘발성 반도체 기억 장치, 게이트 절연막, 부유 게이트, 제어 게이트, 기입 전압

Description

불휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래의 불휘발성 반도체 기억 장치의 일례를 도시한 평면도.
도 2는 도 1의 불휘발성 반도체 기억 장치의 단면도.
도 3은 도 1의 불휘발성 반도체 기억 장치의 도 2와는 다른 단면도.
도 4는 도 1의 등가 회로도.
도 5는 제1 실시예에 따른 불휘발성 반도체 기억 장치의 셀 어레이의 평면도.
도 6은 도 5의 셀 어레이의 단면도.
도 7은 도 5의 셀 어레이의 도 6과는 다른 단면도.
도 8은 도 5의 셀 어레이의 도 6 및 도 7과는 다른 단면도.
도 9는 제1 실시예의 메모리셀의 등가 회로도.
도 10은 제1 실시예의 메모리셀의 개략적인 단면도.
도 11은 제1 실시예의 메모리셀과는 다른 메모리셀의 개략적인 단면도.
도 12a 및 도 12b는 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 최초 공정을 도시한 단면도.
도 13a 및 도 13b는 도 12a 및 도 12b에 이어지는 공정을 도시한 단면도.
도 14a 및 도 14b는 도 13a 및 도 13b에 이어지는 공정을 도시한 단면도.
도 15a 및 도 15b는 도 14a 및 도 14b에 이어지는 공정을 도시한 단면도.
도 16a 및 도 16b는 도 15a 및 도 15b에 이어지는 공정을 도시한 단면도.
도 17a 및 도 17b는 도 16a 및 도 16b에 이어지는 공정을 도시한 단면도.
도 18a 및 도 18b는 도 17a 및 도 17b에 이어지는 공정을 도시한 단면도.
도 19a 및 도 19b는 도 18a 및 도 18b에 이어지는 공정을 도시한 단면도.
도 20a 및 도 20b는 도 19a 및 도 19b에 이어지는 공정을 도시한 단면도.
도 21a 및 도 21b는 도 20a 및 도 20b에 이어지는 공정을 도시한 단면도.
도 22a 및 도 22b는 도 21a 및 도 21b에 이어지는 공정을 도시한 단면도.
도 23a 및 도 23b는 제1 실시예의 변형예에 따른 셀 어레이의 단면 구조를 도시한 단면도.
도 24는 제2 실시예에 따른 메모리셀의 개략적인 단면도.
도 25는 제2 실시예의 변형예에 따른 메모리셀의 개략적인 단면도.
도 26은 제3 실시예에 따른 불휘발성 반도체 기억 장치에 있어서의 셀 어레이의 평면도.
도 27은 도 26의 셀 어레이의 단면도.
도 28은 도 26의 셀 어레이의 도 27과는 다른 단면도.
도 29는 도 26의 셀 어레이의 도 27 및 도 28과는 다른 단면도.
도 30a 및 도 30b는 제3 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법의 최초 공정을 도시한 단면도.
도 31a 및 도 31b는 도 30a 및 도 30b에 이어지는 공정을 도시한 단면도.
도 32a 및 도 32b는 도 31a 및 도 31b에 이어지는 공정을 도시한 단면도.
도 33a 및 도 33b는 도 32a 및 도 32b에 이어지는 공정을 도시한 단면도.
도 34a 및 도 34b는 도 33a 및 도 33b에 이어지는 공정을 도시한 단면도.
도 35a 및 도 35b는 도 34a 및 도 34b에 이어지는 공정을 도시한 단면도.
도 36a 및 도 36b는 도 35a 및 도 35b에 이어지는 공정을 도시한 단면도.
도 37a 및 도 37b는 도 36a 및 도 36b에 이어지는 공정을 도시한 단면도.
도 38a 및 도 38b는 도 37a 및 도 37b에 이어지는 공정을 도시한 단면도.
도 39a 및 도 39b는 도 38a 및 도 38b에 이어지는 공정을 도시한 단면도.
도 40은 일반적인 NAND형 EEPROM을 도시한 회로도.
도 41은 도 40에 도시한 메모리셀에 데이터를 기입하는 경우의 전위의 일례를 도시한 도면.
도 42는 제1 내지 제3 실시예에 따른 불휘발성 반도체 기억 장치의 구성을 도시한 회로도.
도 43은 도 42의 회로의 개략적인 단면과 함께 데이터 기입을 행하는 경우에 각 부에 인가되는 전위의 일례를 도시한 도면.
도 44는 도 42에 도시한 셀에 데이터를 기입하는 경우의 전위 설정의 일례를 도시한 등가 회로도.
도 45는 도 42에 도시한 셀에 데이터를 기입하는 경우의 전위 설정의 다른 예를 도시한 등가 회로도.
도 46은 도 45에 도시한 전위 설정을 이용한 데이터의 기입의 예를 도시한 도면.
도 47은 제1 내지 제3 실시예에 따른 불휘발성 반도체 기억 장치에서 데이터 소거를 행하는 경우에 각 부에 인가되는 전위의 일례를 도시한 도면.
도 48은 제1 내지 제3 실시예에 따른 불휘발성 반도체 기억 장치에서 데이터 판독시에 각 부에 인가되는 전위의 일례를 도시한 도면.
도 49는 제1 내지 제3 실시예에 따른 불휘발성 반도체 기억 장치에서 데이터 판독시에 각 부에 인가되는 전위의 다른 예를 도시한 도면.
도 50은 본 발명의 응용예의 플래시 메모리 시스템의 블록도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 실리콘 반도체 기판 15 : 게이트간 절연막
12 : 게이트 절연막 16 : 제어 게이트
13 : 복수의 부유 게이트 17 : 금속 샐리사이드층
14 : 마스크층 18 : 홈
본 발명은 부유 게이트(floating gate) 및 제어 게이트(control gate)로 이루어지는 다층 게이트 구조(multilayer gate structure)를 갖는 불휘발성 반도체 기억 장치에 관한 것이다.
도 1 내지 도 3은 종래의 Shallow Trench Isolation(STI)을 이용한 NAND형 EEPROM을 도시하고 있다. 도 1은 평면도이고, 도 2 및 도 3은 각각 도 1의 다른 단면도이다.
도 2에 도시한 바와 같이, 실리콘 기판(silicon substrate; Si-sub) 위에 터널 절연막(tunneling insulation film)으로서의 게이트 절연막(gate insulation film; GI)이 형성되고, 그 위에 부유 게이트(floating gate; FG)가 형성되어 있다. 부유 게이트(FG)는 인접하는 셀(cell) 사이에서 절단되어, 전기적으로 절연되어 있다. 이 부유 게이트(FG)를 절단하는 구조를 슬릿(slit)이라 부른다. 슬릿내의 부유 게이트(FG)의 측벽 및 부유 게이트(FG) 상부는 게이트간 절연막(inter-gate insulation film; IGI)으로 피복되어 있다. 터널 절연막 및 게이트간 절연막으로 부유 게이트(FG)를 피복함으로써, 부유 게이트(FG)에 장기간 동안 전하를 보유할 수 있다.
게이트간 절연막 위에 제어 게이트(CG)가 형성되어 있다. 제어 게이트(CG)는 통상 다수의 셀 트랜지스터(cell transistor)에서 공유되고, 동시에 다수의 셀 트랜지스터를 구동하는 기능을 가지며, 워드선(word line; WL)이라 표기한다.
도 3에 도시한 단면 방향은 통상 비트선(bit line; BL) 방향이라 표기된다. 비트선(BL) 방향에서는, 스택 게이트 구조(stacked gate structure)가 기판 위에 나란한 구조가 된다. 각 셀 트랜지스터는 레지스트(resist) 또는 가공 마스크층(processing mask layer)을 이용하여 자기 정합적으로 가공된다. 선택 게이트(selection gate)(메모리셀(memory cell)) 선택용의 트랜지스터(transistor)를 통해 복수의 셀이 직렬 접속되는 NAND형 메모리에서는, 인접하는 셀 사이에서 각각의 소스(source)와 드레인(drain)이 공유되어, 셀 면적의 축소를 도모하고 있다. 각 워드선(WL)의 상호간은 미세 가공의 최소 치수로 가공되어 있다.
부유 게이트(FG)로의 전자의 주입은 제어 게이트(CG)에 높은 기입 전위를 부여하고, 기판을 그라운드(ground)에 접지함으로써 행해진다. 셀 트랜지스터(cell transistor)의 미세화에 따라서 인접 셀(adjacent cells) 사이 및 부유 게이트(FG)와 주변 구조간의 기생 용량이 증대되고 있다. 이로 인해, 셀 트랜지스터의 기입 전압은 기입 속도의 고속화를 도모하기 위하여 고전압화되는 경향이 있다. 기입 전압의 고전압화를 위해서는, 제어 게이트(CG)간의 절연 내압의 확보, 및 워드선 구동 회로의 고내압화가 필요하다. 이 때문에, 메모리 소자(memory elements)의 고밀도화 및 고속화에 있어서 큰 문제가 된다.
도 3의 구조로부터 기입시의 전위를 개산(槪算)한다. 제어 게이트(CG)와 부유 게이트(FG) 사이 및 부유 게이트(FG)와 기판 사이는 각각 게이트 절연막, 터널 절연막을 끼운 커패시터(capacitor)로 볼 수 있다. 이 때문에, 제어 게이트(DG)에서 본 메모리셀은 2개의 커패시터가 직렬로 접속된 구조와 등가이다.
도 4는 제어 게이트(CG)와 부유 게이트(FG) 사이의 커패시터 용량을 Cip, 부유 게이트(FG)와 기판 사이의 커패시터 용량을 Ctox로 한 경우의 셀 1개분의 등가 회로를 도시하고 있다. 제어 게이트(CG)에 기입용 고전위(Vpgm=Vcg)를 부여하였을 때의 부유 게이트(FG)의 전위 Vfg는 Cip와 Ctox의 용량 결합에 의해 결정되고, 다음의 식으로 개산된다.
Vfg=Cr×(Vcg-Vt+Vt0)
Cr=Cip/(Cip+Ctox)
상기 식에 있어서, Vt는 셀 트랜지스터의 임계치 전압, Vt0는 부유 게이트(FG)에 전하가 전혀 들어있지 않은 경우의 임계치 전압(중성 임계치 전압)을 나타내고 있다.
부유 게이트(FG)의 전위 Vfg가 클수록 터널 절연막에는 고전계가 인가되어, 부유 게이트(FG)로의 전자의 주입이 일어나기 쉬워진다. 상기 식으로부터, Vcg를 일정하게 한 경우에 있어서, Vfg를 크게 하기 위해서는 용량비(Cr)를 크게 하면 된다는 것을 알 수 있다. 즉 기입 전위를 저감하기 위해서는 Cip를 Ctox에 비하여 크게 하는 것이 필요하다.
커패시터의 용량은 전극 사이에 형성된 박막의 유전율 및 대향 전극의 면적에 비례하고, 대향 전극간 거리에 반비례한다. 기입/소거를 위해 전하를 통과시키는 터널 절연막에 누설 전류(leak current)가 흐르면 기입/소거를 저해한다. 이 때문에 Cip를 증대시키기 위해서는 통상 게이트 절연막과 부유 게이트(FG), 제어 게이트(CG)간의 접촉 면적을 증대시키는 수법이 이용되고 있다. 예를 들면 슬릿 폭(width of the slit)을 억제하여 부유 게이트(FG) 상면의 폭(도 2 중의 치수 1a)을 크게 한다. 또는, 부유 게이트(FG)의 막두께를 두껍게 하여 부유 게이트(FG)의 측벽의 길이(도 2의 치수 1b)를 늘리는 기술이 개발되어 있다.
그러나, 그 결과, 게이트나 배선재와 비교하여 슬릿 가공 치수를 극단으로 미세화할 필요가 있고, 아울러 부유 게이트(FG)의 후막화에 의해 게이트의 가공 난이도가 증대되고 있다. 게다가, 미세화에 따라서, 워드선(WL) 상호간에서 대향하 는 FG-FG간의 기생 용량이 증대된다. 이와 같이, 용량비를 유지하는 것은 셀 트랜지스터의 미세화에 대하여 큰 저해 요인이 되고 있다.
그래서, 부유 게이트(FG)나 제어 게이트(CG)의 구성을 변화시킴으로써, 기입 전압을 저전압화하는 기술이 고안되고 있다.
예를 들면, 일본 특허공개 평11-145429호 공보에는, 부스터 플레이트(booster plate)와 부유 게이트간의 용량을 증대시키고, 저전압에서 기입/소거/판독 동작이 가능한 NAND형 EEPROM이 개발되어 있다.
또한, 일본 특허공개 2002-217318호 공보에 기재되어 있는 바와 같이, 부유 게이트와 제어 게이트간의 커플링비(coupling ratio)를 크게 하여, 기입 전압을 저감시키고, 소자의 미세화를 도모한 불휘발성 기억 소자가 개발되어 있다.
게다가, 일본 특허공개 2002-50703호 공보에 기재되어 있는 바와 같이, 제어 게이트의 양 측벽에 부유 게이트를 형성하고, 기입, 소거, 판독 특성을 향상시킨 MOSFET를 기억 소자로 하는 불휘발성 반도체 기억 장치가 개발되어 있다.
또한, Y. Sasago et al., 2002 IEEE, 952-IEDM, 21.6.1, 10-MB/s Multi-Level Programming of Gb-Scale Flash Memory Enabled by New AG-AND Cell Technology에 기재되어 있는 바와 같이, 부유 게이트에 인접하여 어시스트 게이트(assist gate)를 배치한 AG-AND 메모리셀이 개발되어 있다.
상술한 바와 같이, 종래의 기술에 의해서도, 제어 게이트와 부유 게이트간의 용량을 증대하는 것은 곤란하고, 기입 전압을 저감하고, 고집적화 및 고속화를 도모하는 것이 곤란하였다.
게다가, 종래에는, 미세화에 따른 트랜지스터의 쇼트 채널 효과(short channel effect)의 문제가 있는데, 이 점도 여전히 개선되고 있지 않다.
본 발명의 한 양태에 따르면, 반도체 기판 위에 형성된 게이트 절연막(gate insulation film)과; 상기 기판의 동일 평면상에서 제1 방향으로 주기적으로 배열되고, 상기 게이트 절연막과 접해 있으며, 상기 제1 방향에 평행하며 또한 상기 기판에 대하여 수직인 방향을 포함하는 평면에서 절단한 단면 형상이 대략 직사각형인 제1 부분과, 이 제1 부분의 대략 중앙부상에 위치하고 상기 제1 방향에 평행하며 또한 상기 기판에 대하여 수직인 방향을 포함하는 평면에서 절단한 단면 형상이 대략 직사각형이고 제1 방향에 평행한 방향에 있어서의 길이가 상기 제1 부분보다도 작은 제2 부분을 갖는 복수의 부유 게이트(floating gate)와; 상기 복수의 각 부유 게이트의 상호간 및 상기 복수의 부유 게이트의 배열의 양 단부에 위치하는 부유 게이트의 측면에 위치하도록 상기 제1 방향으로 주기적으로 배치되고, 서로 이웃하는 한쌍의 상기 부유 게이트의 상기 제2 부분의 상호간에 위치하는 제3 부분을 갖는 복수의 제어 게이트(control gate)와; 상기 복수의 각 부유 게이트와 상기 복수의 각 제어 게이트 사이 및 상기 복수의 각 제어 게이트와 상기 기판 사이를 절연하도록 형성된 게이트간 절연막(inter-gate insulation film)을 구비하고, 상기 복수의 각 부유 게이트와 각 부유 게이트 각각의 양측에 위치하는 한쌍의 상기 제어 게이트에 의해 구성되는 메모리셀(memory cell)이 복수개 배열되어 있고, 서로 이웃하는 한쌍의 각 메모리셀은 그 사이에 위치하는 1개의 제어 게이트를 공유 하고 있고, 각 메모리셀에서는 각 부유 게이트 각각의 양측에 위치하는 한쌍의 상기 제어 게이트와 부유 게이트 사이에 생기는 용량 결합에 의해 각 부유 게이트가 구동되는 불휘발성 반도체 기억 장치가 제공되고 있다.
(제1 실시예)
도 5 내지 도 8은 제1 실시예에 따른 불휘발성 반도체 기억 장치에 있어서의 셀 어레이(cell array)의 일부 구성을 도시하고 있다. 도 5는 셀 어레이의 평면도이고, 도 6 내지 도 8은 각각 도 5의 다른 단면도이다.
제1 실시예에 따른 셀 어레이는 직렬 접속되어 메모리셀 열을 구성하는 복수의 메모리셀과, 메모리셀 열에 접속된 메모리셀 선택용의 선택 트랜지스터(selection transistor)로 구성되어 있다.
실리콘 반도체 기판(11) 위에는 게이트 절연막(12)이 형성되어 있다. 이 게이트 절연막(12) 위에는 복수의 부유 게이트(13; FG)가 배열되어 형성되어 있다. 이들 복수의 부유 게이트(13)는 예를 들면 불순물이 도입되어 저저항화된 폴리실리콘(polysilicon)에 의해 구성되어 있다. 복수의 부유 게이트(13)는 기판(11)의 동일 평면상에서 도 6에서의 좌우 방향(제1 방향)으로 주기적으로 배치되어 있다. 각 부유 게이트(13)는 제1 방향에 평행하며 또한 기판(11)에 대하여 수직인 방향을 포함하는 평면에서 절단한 단면 형상이 대략 직사각형인 제1 부분(13a)과, 이 제1 부분(13a)의 대략 중앙부상에 위치하고, 제1 방향에 평행하며 또한 기판(11)에 대하여 수직인 방향을 포함하는 평면에서 절단한 단면 형상이 대략 직사각형이고 아 울러 제1 방향에 평행한 방향에 있어서의 길이가 제1 부분(13a)보다도 작은 제2 부분(13b)으로 이루어진다. 즉 각 부유 게이트(13)의 제1 방향에 있어서의 단면 형상은 상측으로 볼록 형상이 되는 형상으로 이루어져 있다. 또한, 상기 각 부유 게이트(13) 위에는 각각 절연막으로 이루어지는 마스크층(mask layer; 14)이 형성되어 있다.
상기 복수의 각 부유 게이트(13)의 상부를 포함하는 전면에 걸쳐서 연속하여 게이트간 절연막(15)이 형성되어 있다. 이 게이트간 절연막(15)은 게이트 절연막(12)보다 막두께가 두껍다. 그리고, 상기 복수의 각 부유 게이트(13)의 상호간 및 양 단부에 위치하는 부유 게이트의 측면에 위치하도록, 복수의 제어 게이트(16; CG)가 상기 게이트간 절연막(15)을 통해 형성되어 있다. 상기 복수의 각 제어 게이트(16)는 예를 들면 불순물이 도입되어 저저항화된 폴리실리콘에 의해 구성되어 있다. 상기 복수의 각 제어 게이트(16)는 기판(11)의 동일 평면상에서 도 6에서의 좌우 방향(제1 방향)으로 주기적으로 배치되어 있다. 각 제어 게이트(16)는 서로 이웃하는 한쌍의 부유 게이트(13)의 제2 부분(13b)의 상호간에 위치하는 제3 부분(16a)과, 서로 이웃하는 한쌍의 부유 게이트(13)의 제1 부분(13a)의 상호간에 위치하고, 제3 부분(16a)과 일체화된 제4 부분(16b)으로 이루어진다.
즉, 복수의 각 제어 게이트(16)의 제1 방향에 있어서의 단면 형상은 하측으로 볼록 형상이 되는 형상으로 이루어져 있다. 각 제어 게이트(16)의 제4 부분(16b)은 게이트간 절연막(15) 및 게이트 절연막(12)을 통해 기판(11)과 대향해 있다. 또한, 상기 복수의 각 제어 게이트(16)의 상부에는 금속 샐리사이드층(metal salicide layer; 17)이 형성되어 있다.
제1 실시예에 있어서의 셀 어레이에서는, 1개의 부유 게이트(13)와 그 양측에 위치하는 한쌍의 제어 게이트(16)에 의해 1개의 메모리셀이 구성되어 있다. 그리고, 서로 이웃하는 한쌍의 메모리셀에서는, 각 부유 게이트(13) 사이에 위치하는 제어 게이트(16)를 공유하고 있다.
도 7 및 도 8에 도시한 바와 같이, 기판(11)에는 복수의 부유 게이트(13) 상호간에 형성되고, 상기 제1 방향으로 연장된 소자 분리용(STI)의 얕은 홈(18)이 형성되어 있다. 이 홈(18)내에는 소자 분리용의 절연막(19)이 매립되어 있고, 복수의 메모리셀 열이 서로 분리되어 있다.
종래의 셀은 1개의 제어 게이트에 의해 1개의 부유 게이트를 구동하고 있었다. 이에 비해, 제1 실시예에 있어서의 메모리셀에서는, 부유 게이트(13)는 그 양측에 위치하는 2개의 제어 게이트(16)에 의해 구동된다.
도 9는 제1 실시예의 메모리셀의 등가 회로를 도시하고 있다. 여기에서, Cip는 제어 게이트(CG)와 부유 게이트(FG)간의 용량, Cip_ext는 제어 게이트(CG)와 기판간의 용량, Ctox는 부유 게이트(FG)와 기판간의 용량이다. 이 등가 회로에 있어서, 1개의 부유 게이트(FG)에는 인접하는 2개의 제어 게이트(CG)가 동일 전위(Vcg)이라고 가정하면, 부유 게이트의 전위 Vfg를 결정하는 용량비(Cr)는 다음 식으로 개산된다.
Cr=Cip/(Cip+Ctox)
=(2·εip·W·Tfg/Tip)/{(2·εip·W·Tfg/Tip)
+εtox·W·L/Ttox}
여기에서, εip는 게이트간 절연막(15)의 유전율, εtox는 게이트 절연막(12)의 유전율, W는 셀 트랜지스터의 채널폭(channel width), L은 셀 트랜지스터의 게이트 길이(gate length), Tfg는 부유 게이트(13; FG)의 막두께, Ttox는 게이트 절연막(12)의 막두께, Tip는 게이트간 절연막(15)의 막두께이다.
상기 식으로부터, 본 실시예의 셀 트랜지스터는 최소 가공 치수가 될 트랜지스터의 채널폭이나 게이트 길이를 변화시키지 않더라도, 부유 게이트(15)의 막두께 Tfg를 크게 함으로써 Cr을 크게 할 수 있다는 것을 알 수 있다. 이것은 셀을 미세화하더라도 용량비를 개선할 수 있음을 의미한다.
또한, 도 6에 도시한 바와 같이, 부유 게이트(13) 상호간의 스페이스(space)는 제어 게이트(16)에 의해 거의 완전히 매립되어 있다. 이 때문에, 종래의 셀에서 문제시되었던 워드선(word line; WL) 방향으로 인접하는 부유 게이트 상호간의 결합 용량, 및 기판과 부유 게이트간의 프린지 용량(fringe capacitance)의 2개의 기생 용량이 대부분 차폐되어 있다.
이상으로부터, 제1 실시예의 셀 트랜지스터는 기생 용량의 증가를 고려하지 않고, 부유 게이트의 막두께를 두껍게 함으로써, 용량비를 확보할 수 있다. 그 결과, 셀 트랜지스터의 게이트 길이나 채널폭 등을 미세화하더라도 용량비를 증대시킬 수 있다. 게다가, 용량비를 증대할 수 있기 때문에, 기입 전압을 저감할 수 있다. 따라서, 제1 실시예의 메모리셀은 셀의 미세화와 기입 전압의 저감화를 동시에 만족한다.
도 10은 제1 실시예에 있어서, 1개의 제어 게이트(16)와 그 양측에 배치된 2개의 부유 게이트(13)를 골라내어 도시하고 있다. 여기에서, 부유 게이트(13) 및 제어 게이트(16)에 있어서의 여러가지 치수를 도시한 바와 같이 a∼f로 한다. 도 10에 있어서, 부유 게이트(13)의 제1 부분(13a)의 높이인 치수 a에, 웨이퍼(wafer) 사이 또는 웨이퍼면내에 있어서 편차가 생겼다고 가정한다. 그러나, 부유 게이트(13)의 제1 부분(13a)의 단부와 제2 부분(13b)의 라이징 엣지 위치간의 거리인 치수 b의 길이가 일정하다면, 부유 게이트(13)와 제어 게이트(16) 사이의 커플링(coupling) 용량에 편차는 생기지 않는다. 그 이유는 상기 치수 a 및 b와, 부유 게이트(13)의 제2 부분(13b)의 높이인 치수 c의 합계(a+b+c)의 치수가 일정하기 때문이다.
게다가, 제어 게이트(16) 하부의 기판(11)의 표면 영역은 셀 트랜지스터의 소스(source)/드레인(drian) 영역이 되고, 셀 트랜지스터의 채널(channel)은 부유 게이트(13)의 제1 부분(13a) 하부의 기판 표면에 형성된다. 여기에서, 부유 게이트(13) 및 제어 게이트(16)의 피치(pitch)를 동일하게 하는 조건하에서, 각 부유 게이트(13) 및 각 제어 게이트(16)의 단면 형상을 각각 상측, 하측으로 볼록 형상으로 하는 대신에, 도 11의 단면도에 도시한 바와 같이 각각 직사각형으로 하는 것이 고려된다.
도 11의 메모리셀에 비하여, 도 10의 메모리셀에서는 제어 게이트(16)의 제4 부분(16b)의 제1 방향에 평행한 치수 e를 작게 할 수 있다. 이 때문에, 셀 트랜지스터의 채널 길이에 상응하는 부유 게이트(13)의 제1 부분(13a)의 치수 f를 길게 할 수 있고, 이에 따라 미세화에 따른 쇼트 채널 효과(short channel effect)를 개선할 수 있다.
또, 제1 실시예의 셀 트랜지스터는 소스/드레인 영역으로 이루어지는 확산층이 형성되어 있지 않다. 그러나, 각 부유 게이트(13)의 하부에 위치하고 아울러 각 제어 게이트(16)의 하부에 위치하지 않은 기판(11)의 표면 영역에, 기판과는 다른 도전형의 불순물이 확산된 확산층으로 이루어지는 소스/드레인 영역을 형성해도 된다.
다음으로, 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법을 도 12a 및 도 12b 내지 도 22a 및 도 22b를 참조하여 설명하겠다. 한편, 각 도면의 a는 도 8의 단면에 대응하고 STI를 중심으로 도시한 것이고, 각 도면의 b는 도 6의 단면에 대응한다.
먼저, 도 12a, 도 12b에 도시한 바와 같이, 실리콘 반도체 기판(11) 위에 게이트 절연막(12)이 형성된다. 이 게이트 절연막(12)으로서, 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide) 및 지르코늄 산화물(zirconium oxide) 중의 어느 하나의 단층막 또는 복수의 적층막을 이용할 수 있다. 계속하여, 게이트 절연막(12) 위에, 부유 게이트가 되는 예를 들면 폴리실리콘층(30), 및 마스크층(31)이 순차로 형성된다. 마스크층(31)으로서, 예를 들면 실리콘 산화물 또는 실리콘 질화물이 적용된다. 마스크층(31)은 폴리실리콘층(30)을 에칭할 때, 폴리실리콘층(30)과의 사이에서 충분한 선택비가 얻어지는 것이 최저 조건이다. 그러나, 후술 하는 STI를 형성할 때의 Chemical Mechanical Polishing(CMP) 공정에 있어서는, 매립용 절연막과의 사이에서 충분한 선택비가 얻어지고, 제어 게이트를 형성할 때의 CMP 공정에 있어서는 제어 게이트와의 사이에서 충분한 선택비가 얻어지는 것이 더욱 바람직하다.
그 후, 마스크층(31)은 리소그래피 공정(lithography process)과 선택 에칭 공정(selective etching process)을 거쳐 패터닝(patterning)된다. 이 패터닝된 마스크층(31)을 이용하여 폴리실리콘층(30), 게이트 절연막(12), 기판(11)이 순차로 에칭되고, 도 13a, 도 13b에 도시한 바와 같이, 소자 분리용의 얕은 홈(18)이 기판(11)에 형성된다.
다음으로, 도 14a, 도 14b에 도시한 바와 같이, 전면에 예를 들면 실리콘 산화막으로 이루어지는 절연막(19)이, 예를 들면 Chemical Vapor Deposition(CVD) 공정에 의해 퇴적되고, 홈(18)이 매립된다. 이어서, 마스크층(31)을 스토퍼(stopper)로서 이용하여 CMP 공정에 의해 절연막(19)이 마스크층(31)까지 연마되고, STI가 형성된다.
계속하여, 도 15a, 도 15b에 도시한 바와 같이, 리소그래피 공정과 Reactive Ion Etching(RIE)에 의한 선택 에칭 공정이 행해지고, 폴리실리콘층(30)이 두께 방향의 도중까지 에칭된다. 이에 따라, 단면 형상이 대략 직사각형인 부유 게이트(13)의 제2 부분(13b)이 형성된다. 이 때, STI에서는 절연막(19)의 상부가 일부 돌출된 상태가 되도록 형성되어도 된다.
절연막(19)의 상부가 돌출해 있는 경우에는, 계속하여 도 16a, 도 16b에 도 시한 바와 같이, STI의 절연막(19)의 상부가 선택적으로 제거되고, 그 상면이 폴리실리콘층(30)의 표면보다도 하부에 위치하게 된다.
계속하여, 도 17a, 도 17b에 도시한 바와 같이, 전면에 절연막, 예를 들면 실리콘 질화막(silicon nitride film; 33)이 퇴적된다.
계속하여, 도 18a, 도 18b에 도시한 바와 같이, RIE에 의해 실리콘 질화막(33)이 에칭되고, 부유 게이트(13)의 제2 부분(13b)과 마스크층(31)으로 이루어지는 적층 구조의 측벽상에 실리콘 질화막(33)이 남겨진다.
계속하여, 도 19a, 도 19b에 도시한 바와 같이, 실리콘 질화막(33)을 마스크로 이용하여 폴리실리콘층(30)이 RIE에 의해 선택 에칭되고, 부유 게이트(13)의 제2 부분(13b)의 하부에, 제1 방향에 평행한 방향에 있어서의 길이가 제2 부분(13b)보다도 큰 대략 직사각형의 제1 부분(13a)이 형성된다. 이에 따라, 각 부유 게이트(13)가 형성된다. 여기에서, STI의 절연막(19) 상면의 높이가 부유 게이트(13)의 제1 부분(13a)의 상면에 비하여 낮아지게 된다.
게다가, 소스/드레인 영역을 형성하는 경우에는, 부유 게이트(13)를 마스크로 이용하여 불순물 이온(impurity ion)을 기판내에 도입함으로써, 기판(11)과는 다른 도전형의 확산층이 기판(11)의 표면에 형성된다.
계속하여, 실리콘 질화막(33)이 제거된 후, 도 20a, 도 20b에 도시한 바와 같이, 전면에 게이트간 절연막(15)과, 제어 게이트가 되는 예를 들면 폴리실리콘층(34)이 순차로 형성된다. 게이트간 절연막(15)은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 하프늄 산화물 및 지르코늄 산화물 중의 어느 하나 또는 이들의 적어도 2개의 적층막에 의해 형성된다. 일례로서, 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물로 이루어지는 3층의 소위 ONO막을 이용할 수 있다.
그 후, 도 21a, 도 21b에 도시한 바와 같이, 드라이 에칭(dry etching) 공정 또는 CMP 공정에 의해, 각 부유 게이트(13) 상부의 게이트간 절연막(15)이 노출될 때까지 폴리실리콘(34)이 에칭됨으로써, 제3 부분(16a) 및 제4 부분(16b)으로 이루어지는 각 제어 게이트(16)가 형성된다.
계속하여, 전면에 금속 박막이 퇴적된 후에 가열 처리가 행해지고, 마스크층(31)을 샐리사이드(salicide) 반응의 제어막으로 이용함으로써, 도 22a, 도 22b에 도시한 바와 같이, 각 제어 게이트(16)의 상부에 금속 샐리사이드층(17)이 형성된다. 미반응의 금속 박막은 그 후 제거된다.
한편, 제어 게이트(16)는 상부에 샐리사이드 구조를 갖는 경우를 설명하였다. 본 실시예에 있어서, 제어 게이트(16)는 부유 게이트(13)에 대하여 자기 정합적으로 형성된다. 이 때문에, 제어 게이트(16)의 상면에 새로운 금속 배선을 형성해도 된다. 게다가, 제어 게이트(16) 자체를 금속 재료를 이용하여 형성해도 된다. 이와 같은 양태에 대응하여, 제어 게이트(16)에는 다음과 같은 재료를 적용할 수 있다.
샐리사이드 구조에 적용되는 금속 재료로서는, 예를 들면 티타늄(titanium), 코발트(cobalt) 또는 니켈(nickel)이 있다. 또한, 제어 게이트(16) 자체를 금속 재료로 할 경우, 예를 들면 티타늄, 텅스텐(tungsten), 텅스텐 질화물(tungsten nitride), 티타늄 질화물(titanium nitride) 중의 어느 하나 또는 적어도 2개의 적 층막을 적용할 수 있다.
본 실시예에 있어서, 제어 게이트(16)는 게이트간 절연막(15)을 통해 부유 게이트(13)의 양 측면에 형성된다. 이 때문에, 부유 게이트(13)와 제어 게이트(16)의 용량 결합이 종래와 비교하여 증가한다. 따라서, 제어 게이트(16)의 배선은 저항값이 충분히 낮은 재료로 할 필요가 있고, 상부에 형성된 금속 샐리사이드층(17)은 제어 게이트(16)의 배선 저항값을 낮게 하는데 도움이 된다.
이와 같이 제1 실시예의 셀 어레이에서는, 부유 게이트(13)의 제1, 제2 부분(13a, 13b)이 동일 재료를 이용하여 일체화하여 형성된다. 또한, 제1, 제2 부분(13a, 13b)을 형성할 때, 리소그래피 공정에 의한 정합 오류(alignment error)가 생기지 않기 때문에, 제1 부분(13a)의 대략 중앙부상에 제2 부분(13b)을 위치시킬 수 있다.
(제1 실시예의 변형예)
도 23a, 도 23b는 제1 실시예의 변형예에 따른 셀 어레이의 단면 구조를 도시하고 있다. 이 경우에도, 도 23a는 도 8의 단면에 대응하고 STI를 중심으로 한 것이고, 도 23b는 도 6의 단면에 대응한다.
이 변형예에 따른 셀 어레이가 제1 실시예의 것과 다른 점은 제어 게이트(16)의 제4 부분(16b)과 기판(11) 사이에 형성되어 있던 게이트간 절연막(15) 및 게이트 절연막(12)이 생략되고, 아울러 이 부분에 게이트 절연막(12) 및 게이트간 절연막(15)보다도 막두께가 두꺼운 절연막(35)이 형성되어 있는 것이고, 그 밖의 구성은 도 22a, 도 22b와 동일하므로 그 설명은 생략한다.
이와 같이, 제어 게이트(16)와 기판(11) 사이에, 막두께가 두꺼운 절연막(35)이 형성되어 있어, 서로 이웃하는 한쌍의 부유 게이트(13) 상호간에 절연막(35)이 개재되게 되어, 서로 이웃하는 한쌍의 부유 게이트(13) 상호간의 근접 효과가 작아진다.
(제2 실시예)
도 24는 제2 실시예에 따른 셀 어레이에 있어서, 1개의 제어 게이트(16)와 그 양측에 배치된 2개의 부유 게이트(13)를 골라내어 도시하고 있다. 도 24는 제1 실시예의 도 10의 단면과 대응한다.
제1 실시예에서는, 제어 게이트(16)가 서로 이웃하는 한쌍의 부유 게이트(13)의 제2 부분(13b) 상호간에 위치하는 제3 부분(16a)과, 서로 이웃하는 한쌍의 부유 게이트(13)의 제1 부분(13a) 상호간에 위치하고 제3 부분(16a)과 일체화되어 있는 제4 부분(16b)으로 이루어지고, 단면 형상이 하측으로 볼록 형상이 되는 형상으로 되어 있는 경우를 설명하였다.
이에 비하여, 제2 실시예에 따른 셀 어레이에서는, 제어 게이트(16)가, 서로 이웃하는 한쌍의 부유 게이트(13)의 제2 부분(13b) 상호간에 위치해 있고 단면 형상이 직사각형이 되는 제3 부분(16a)으로만 구성되어 있고, 제4 부분(16b)은 생략되어 있다.
그리고, 이 제3 부분(16a)의 하부에 위치하고 아울러 서로 이웃하는 한쌍의 부유 게이트(13)의 제1 부분(13a) 상호간에 위치하는 영역에는 게이트간 절연막(15)보다도 막두께가 두꺼운 절연막(36)이 형성되어 있다.
또, 제2 실시예에 있어서도, 셀 트랜지스터의 소스/드레인 영역으로 이루어지는 확산층을 기판내에 형성하도록 해도 된다.
이와 같은 구성에 있어서도, 제1 실시예와 동일한 효과가 얻어지고, 게다가 각 제어 게이트(16)와 기판(11) 사이에 막두께가 두꺼운 절연막(36)이 형성되어 있으므로, 서로 이웃하는 한쌍의 부유 게이트(13) 상호간의 근접 효과가 작아진다.
(제2 실시예의 변형예)
제2 실시예에서는, 제어 게이트(16)의 제3 부분(16a)의 하부에 위치하고 아울러 서로 이웃하는 한쌍의 부유 게이트(13)의 제1 부분(13a) 상호간에 위치하는 영역에 절연막(36)이 형성되는 경우를 설명하였다. 이에 비하여, 도 25의 단면도에 도시한 바와 같이, 제어 게이트(16)의 제3 부분(16a)의 하부에 위치하고 아울러 서로 이웃하는 한쌍의 부유 게이트(13)의 제1 부분(13a) 상호간에 위치하는 영역에 에어 갭(air gap; 37)이 형성되어 있다. 이와 같은 구성에 의해서도, 제2 실시예와 동일한 효과를 얻을 수 있다.
(제3 실시예)
상기 제1, 제2 실시예 및 그 변형예에서는, 부유 게이트(13)를 구성하는 제1, 제2 부분(13a, 13b)이 동일한 퇴적 재료를 이용하여 형성되는 경우에 관하여 설명하였다. 그러나, 이것은 다른 퇴적 재료를 이용하여 제1, 제2 부분(13a, 13b)을 형성하도록 해도 된다.
이하에 설명하는 제3 실시예에 따른 셀 어레이에서는, 부유 게이트(13)를 구성하는 제1, 제2 부분(13a, 13b)을 다른 퇴적 재료를 이용하여 형성하도록 한 것이 다.
도 26 내지 도 29는 제3 실시예에 따른 불휘발성 반도체 기억 장치에 있어서의 셀 어레이의 일부 구성을 도시하고 있다. 도 26은 셀 어레이의 평면도이고, 도 27 내지 도 29는 도 26의 각각 다른 단면도이다.
제3 실시예에 따른 셀 어레이는 직렬 접속되어 메모리셀 열을 구성하는 복수의 메모리셀과, 메모리셀 열에 접속된 메모리셀 선택용의 선택 트랜지스터(selection transistor)로 구성되어 있다.
이 제3 실시예에 있어서의 셀 어레이가 제1 실시예의 것과 다른 점은 부유 게이트의 제1, 제2 부분이 다른 퇴적 재료를 이용하여 형성되어 있는 것이고, 그 밖에는 제1 실시예와 동일하므로 그 설명은 생략한다.
제3 실시예에 있어서의 셀 어레이에 있어서도, 1개의 부유 게이트(13)와 그 양측에 위치하는 한쌍의 제어 게이트(16)에 의해 1개의 메모리셀이 구성되어 있고, 서로 이웃하는 한쌍의 메모리셀에서는 각 부유 게이트(13) 사이에 위치하는 제어 게이트(16)를 공유하고 있다. 그리고 부유 게이트(13)는 그 양측에 위치하는 2개의 제어 게이트(16)에 의해 구동된다.
또한, 도 28 및 도 29에 도시한 바와 같이, 기판(11)에는 상기 제1 방향으로 연장된 소자 분리용(STI)의 얕은 홈(18)이 형성되고, 이 홈(18)내에 소자 분리용의 절연막(19)이 매립됨으로써, 복수의 메모리셀 열이 서로 분리되어 있다.
다음으로, 제3 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법을 도 30a 및 도 30b 내지 도 39a 및 도 39b를 참조하여 설명하겠다. 한편, 각 도면의 a 는 도 29의 단면에 대응하고 있고, STI를 중심으로 도시한 것이고, 각 도면의 b는 도 27의 단면에 대응한다.
먼저, 도 30a, 도 30b에 도시한 바와 같이, 실리콘 반도체 기판(11) 위에 게이트 절연막(12)이 형성된다. 이 게이트 절연막(12)으로서, 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 하프늄 산화물 및 지르코늄 산화물 중의 어느 하나의 단층막 또는 복수의 적층막을 이용할 수 있다. 계속하여 게이트 절연막(12) 위에, 부유 게이트(13)의 제1 부분(13a)이 되는 예를 들면 폴리실리콘층(35), 및 마스크층(36)이 순차로 형성된다. 마스크층(36)은 예를 들면 실리콘 산화물 또는 실리콘 질화물이 적용된다. 마스크층(36)은 폴리실리콘층(35)을 에칭할 때, 폴리실리콘층(35)과의 사이에서 충분한 선택비가 얻어지는 것이 최저 조건이다.
그 후, 마스크층(36)은 리소그래피 공정과 선택 에칭 공정에 의해 패터닝되고, 이 패터닝된 마스크층(36)을 이용하여 폴리실리콘층(35)이 에칭되고, 도 31a, 도 31b에 도시한 바와 같이, 부유 게이트(13)의 제1 부분(13a)이 형성된다. 그 후, 마스크층(36)을 얕게 한 상태에서 기판(11)에 대하여, 기판(11)과는 다른(반대의) 도전형의 불순물 이온이 주입되고, 셀 트랜지스터의 소스/드레인 영역(S/D)이 되는 확산층(20)이 형성된다. 이 이온 주입시의 도우즈량(dose amount) 및 이온의 가속 에너지(acceleration energy)는 셀 트랜지스터로서 소망하는 특성이 얻어지도록 조정된다.
계속하여, 도 32a, 도 32b에 도시한 바와 같이, 마스크층(36)이 제거된 후, 전면에 새로운 마스크층(37)이 형성된다. 이 마스크층(37)은 예를 들면 실리콘 산 화물 또는 실리콘 질화물이 적용된다. 마스크층(37)은 후술하는 STI를 형성할 때의 CMP 공정에 있어서는, 매립용 절연막과의 사이에서 충분한 선택비가 얻어지고, 제어 게이트를 형성할 때의 CMP 공정에 있어서는 제어 게이트와의 사이에서 충분한 선택비가 얻어지는 것이 더욱 바람직하다.
그 후, 마스크층(37)은 리소그래피 공정과 선택 에칭 공정에 의해 패터닝되고, 이 패터닝된 마스크층(37)을 이용하여 게이트 절연막(12), 기판(11)이 순차로 에칭되고, 도 33a, 도 33b에 도시한 바와 같이 소자 분리용의 얕은 홈(18)이 형성된다.
다음으로, 도 34a, 도 34b에 도시한 바와 같이, 전면에 예를 들면 실리콘 산화막으로 이루어지는 절연막(19)이, 예를 들면 CVD 공정에 의해 형성되고, 기판(11)에 형성된 홈(18)이 매립된다. 계속하여, 마스크층(37)을 스토퍼로 하여, CMP 공정에 의해 절연막(19)이 마스크층(37)까지 연마되고, STI가 형성된다.
계속하여, 도 35a, 도 35b에 도시한 바와 같이, 리소그래피 공정과 RIE 공정에 의한 선택 에칭 공정이 행해지고, 마스크층(37)에 대하여, 각 부유 게이트(13)의 제1 부분(13b)의 표면과 통하는 개구부(38)가 형성된다. 그 후, 각 부유 게이트(13)의 제2 부분(13b)을 형성하기 위한 폴리실리콘층(39)이 전면에 퇴적 형성된다.
계속하여, 도 36a, 도 36b에 도시한 바와 같이, 드라이 에칭에 의해 폴리실리콘층(39)이 에칭 제거되고, 개구부(38)내에서 폴리실리콘층(39)이 그 깊이 방향의 도중까지 남겨짐으로써, 폴리실리콘층(39)으로 이루어지는 각 부유 게이트(13) 의 제2 부분(13b)이 형성된다. 계속하여 전면에 절연막(40)이 퇴적 형성된다.
계속하여, 도 37a, 도 37b에 도시한 바와 같이, 마스크층(37)의 표면이 노출될 때까지 절연막(40)이 CMP 공정에 의해 연마된 후, 또한 마스크층(37)이 그 상부의 절연막(40)과 함께 제거됨으로써, 부유 게이트(13) 및 절연막(40)으로 이루어지는 마스크층(14)이 형성된다.
계속하여, 도 38a, 도 38b에 도시한 바와 같이, 전면에 게이트간 절연막(15)과 폴리실리콘층(41)이 순차로 형성된다. 게이트간 절연막(15)은 예를 들면 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 하프늄 산화물 및 지르코늄 산화물 중의 어느 하나 또는 이들의 적어도 2개의 적층막에 의해 형성된다. 일례로서, 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물로 이루어지는 3층의 소위 ONO막을 이용할 수 있다.
그 후, 도 39a, 도 39b에 도시한 바와 같이, 드라이 에칭 공정 또는 CMP 공정에 의해, 각 부유 게이트(13) 상부의 게이트간 절연막(15)이 노출될 때까지 폴리실리콘층(41)이 연마됨으로써, 제3 부분(16a) 및 제4 부분(16b)으로 이루어지는 제어 게이트(16)가 형성된다.
또, 도 39a에 도시한 바와 같이, 제어 게이트(16)는 STI에 의해 서로 분단되어 있다. 그러나, 도 37a에 도시한 공정에 있어서, 리소그래피 공정과 에칭 공정에 의해, 제어 게이트(16)와 접해 있는 부분의 STI용 절연막(19)의 상부를 미리 일부 제거해 둠으로써, 제2 방향 즉 도 38a에서의 좌우 방향으로 제어 게이트(16)가 연속하도록 해도 된다.
계속하여, 제1 실시예에 있어서의 도 22a, 도 22b의 단면도에 도시한 경우와 마찬가지로, 전면에 금속 박막이 퇴적된 후에 가열 처리가 행해지고, 제어 게이트(16)의 상부에 금속 샐리사이드층(17)을 형성하도록 해도 된다.
제3 실시예의 셀 어레이에서는, 부유 게이트(13)의 제1 부분(13a)과 제2 부분(13b)이 따로따로 퇴적된 재료막을 패터닝함으로써 형성된다. 이 때문에, 리소그래피 공정시의 정합 오류에 의해, 제2 부분(13b)이 제1 부분(13a)의 대략 중앙부상으로부터 어긋나게 형성되는 경우가 있다. 그러나, 이 위치 어긋남이 생겼다고 하더라도, 상기 도 10에서의 치수 b와 b′가 다르게 될 뿐이고, (b+b′)의 치수는 일정하므로, 부유 게이트(13)와 제어 게이트(16)간의 커플링 용량은 셀마다 편차가 없다.
본 실시예의 경우에도, 제어 게이트(16)는 부유 게이트(13)에 대하여 자기 정합적으로 형성되기 때문에, 제어 게이트(16) 상면에 금속 배선을 형성할 수도 있다. 게다가, 제어 게이트(16) 자체를 금속 재료로 형성해도 된다. 이와 같은 양태에 대응하여, 제어 게이트(16)에는 다음과 같은 재료를 적용할 수 있다.
샐리사이드 구조에 적용되는 금속 재료로서는, 예를 들면 티타늄, 코발트 또는 니켈이 있다. 또한 제어 게이트(16) 자체를 금속 재료로 할 경우, 예를 들면 티타늄, 텅스텐, 텅스텐 질화물, 티타늄 질화물 중의 어느 하나 또는 적어도 2개의 적층막을 적용할 수 있다.
제3 실시예에 있어서는, 한쌍의 부유 게이트(13) 상호간의 기판 표면에는 셀 트랜지스터의 소스/드레인 영역(S/D)이 되는 확산층(20)이 형성된다. 그러나, 확 산층(20)은 반드시 형성하지 않아도 된다.
또, 제3 실시예에 있어서도, 제1 실시예의 변형예의 경우와 마찬가지로, 제어 게이트(16)의 제4 부분(16b)과 기판(11) 사이에 형성되어 있던 게이트간 절연막(15) 및 게이트 절연막(12)을 생략하고, 이 부분에 게이트 절연막(12)보다도 막두께가 두꺼운 절연막(35)을 형성해도 된다.
이와 같이, 제어 게이트(16)와 기판(11) 사이에, 막두께가 두꺼운 절연막(35)이 형성되어 있기 때문에, 서로 이웃하는 한쌍의 부유 게이트(13) 상호간에 절연막(35)이 개재되고, 서로 이웃하는 한쌍의 부유 게이트(13) 상호간의 근접 효과가 작아진다.
또한, 제2 실시예의 경우와 마찬가지로, 제어 게이트(16)를, 서로 이웃하는 한쌍의 부유 게이트(13)의 제2 부분(13b) 상호간에 위치해 있고 단면 형상이 직사각형이 되는 제3 부분(16a)만으로 구성하고, 제3 부분(16a)의 하부에 위치하고 아울러 서로 이웃하는 한쌍의 부유 게이트(13)의 제1 부분(13a) 상호간에 위치하는 영역에, 게이트간 절연막(15)보다도 막두께가 두꺼운 절연막(36)을 형성해도 된다.
게다가 제2 실시예의 변형예의 경우와 마찬가지로, 절연막(36)을 형성하는 대신에 에어 갭(37)을 형성해도 된다.
다음으로, 제1 내지 제3 실시예의 불휘발성 반도체 기억 장치의 동작을 설명하겠다.
먼저, 도 40 및 도 41을 참조하여 일반적인 NAND형 EEPROM에 대하여 설명한다. 도 40은 NAND형 EEPROM의 회로 구성을 도시하고, 도 41은 이 NAND형 EEPROM에 있어서, 메모리셀에 데이터(data)를 기입하는 경우의 전위의 일례를 도시하고 있다. 도 40 및 도 41에 있어서 동일 부분에는 동일 부호를 부여하고 있다.
NAND형 EEPROM은 복수의 메모리셀(MC)인 셀 트랜지스터 및 선택 게이트(ST1, ST2)의 소스·드레인간을 직렬 접속하여 구성되어 있다. 선택 게이트(ST1)는 비트선(BL)에 접속되고, 선택 게이트(ST2)는 소스선(SRC)에 접속되어 있다.
데이터의 기입시, 비트선(BL)측의 선택 게이트선(SGD)에 소정의 게이트 전위 Vsg가 인가된다. 또한 비트선(BL)에는 충분히 낮은 전위 Vbl이 공급된다. 게이트 전위 Vsg는 Vbl에 비해 선택 게이트(ST1)를 충분히 온(on)할 수 있는 전위로 설정한다. 비트선에 전위 Vbl가 공급되면, 선택 게이트(ST1)가 온(on)되어 전위 Vbl이 셀 트랜지스터에 전달된다. 이 때문에, 셀 트랜지스터의 채널 전위가 충분히 저하되어 기입이 행해진다.
도 40에 도시한 EEPROM에서는, 데이터의 기입시에, 선택 워드선(WL; 도 40의중의 CG3)에 기입 전위 Vpgm을 부여하여 셀에 기입을 행하는 동작 및 비선택 워드선(WL; CG3 이외)에 전송 전위 Vpass를 부여하여 채널을 형성하는 동작 양자 모두가 1개의 제어 게이트와 1개의 부유 게이트간의 용량 결합을 이용하고 있다.
도 42는 상기 제1 내지 제3 실시예에 따른 불휘발성 반도체 기억 장치의 회로 구성을 도시하고, 도 43은 그 개략적인 단면과 함께 데이터 기입을 행하는 경우에 각 부에 인가되는 전위의 일례를 도시하고 있다. 한편, 이하의 설명에서는 각 셀 트랜지스터로서, 소스/드레인 영역이 되는 확산층이 형성되어 있는 경우를 예로 들고 있지만, 소스/드레인 영역이 되는 확산층이 형성되지 않은 경우에도 동일하 다.
도시한 바와 같이, 제1 내지 제3 실시예에 따른 불휘발성 반도체 기억 장치에서는, N개(본 예에서는 8개)의 셀 트랜지스터가 직렬 접속됨으로써 메모리셀 열이 구성되어 있다. 또한, 각 메모리셀 열에서는, N개의 셀 트랜지스터에 대하여 (N+1)개의 제어 게이트가 형성된다.
상술한 바와 같이 1개의 부유 게이트(FG)는 2개의 제어 게이트(CG)를 공유하고 있고, 2개의 제어 게이트(CG)에 의해 1개의 부유 게이트(FG)가 선택된다. 즉, 2개의 제어 게이트(CG)와 1개의 부유 게이트(FG)간의 용량 결합에 의해 부유 게이트(FG)가 구동된다.
기입시에, 기입이 행해지는 기입 셀의 부유 게이트(FG)에 인접하는 2개의 제어 게이트(CG)에, 예를 들면 동일한 기입 전압 Vpgm이 인가되고, 기판(P형 기판)이 예를 들면 0V로 설정된다. 이 기입 셀의 등가 회로를 도 44에 도시한다. 이 상태에서, 기판으로부터 부유 게이트(FG)에 전하가 주입된다.
제1 내지 제3 실시예에서 설명한 바와 같이, 소자의 미세화에 관계없이 용량비를 증대할 수 있고 종래와 비교하여 Vpgm을 저감할 수 있다.
또, 상기 각 제어 게이트(CG) 및 선택 게이트(SGD, SGS)에 인가되는 전위는 제어 게이트 구동 회로로서의 로우 디코더 회로(row decoder circuit)에서 생성된다.
상기의 기입 동작에서는, 2개의 제어 게이트(CG)에 동일한 전압을 공급하여 1개의 부유 게이트(FG)를 구동하는 경우에 관하여 설명하였다. 그러나, 이것은 2 개의 제어 게이트(CG)에 다른 전위를 공급할 수도 있다.
도 45는 한쪽의 제어 게이트(CG)에 전위 Vpgm을, 다른쪽의 제어 게이트(CG)에 0V를 각각 공급하는 경우의 기입 셀의 등가 회로를 도시하고 있다. 도 45에 있어서, Cip와 Ctox의 용량비를 1.5:1이라 가정하고, 부유 게이트(FG)에 전하가 전혀 주입되지 않은 중성의 임계치 전압 및 현재의 임계치 전압은 0V로 한다.
도 44에 도시한 경우, 부유 게이트(FG)의 전위 Vfg는 다음과 같이 된다.
Vfg=Vpgm×2×Cip/(2×Cip+Ctox)
=0.75×Vpgm
이에 비하여, 도 45에 도시한 경우, 부유 게이트(FG)의 전위 Vfg는 다음과 같이 된다.
Vfg=Vpgm×Cip/(2×Cip+Ctox)
=0.375×Vpgm
이와 같이 2개의 제어 게이트(CG) 중에서 한쪽의 전위를 변화시킴으로써, 용량비를 대폭적으로 제어하는 것이 가능하다.
도 46은 상기 특성을 이용한 데이터 기입의 예를 도시하고 있다. 도 46에 있어서, 기입 셀의 양측의 제어 게이트(CG4, CG5)에는 각각 Vpgm이 인가되고 있다. 상기 가정을 이용하면, 기입 셀의 부유 게이트(FG45)에는 0.75×Vpgm의 전위가 인가된다. 또한, 기입 셀의 좌측 이웃하는 셀의 2개의 제어 게이트(CG)의 한쪽(CG3)에는 0V가, 다른쪽(CG5)에는 Vpgm이 인가되고 있다. 이 때문에, 기입 셀의 좌측 이웃 셀의 부유 게이트(FG34)에는 0.375×Vpgm의 전위가 인가된다. 따라서, 이 이 웃 셀로의 전계 스트레스는 선택 셀의 부유 게이트(FG)에 비하여 1/2가 되고, 오기입을 억제할 수 있다. 상기 셀로부터 더욱 멀어진 제어 게이트(CG2)에는 전위의 전송 또는 채널 전위를 승압하기 위한 소정의 전위 Vpass가 인가된다. 실제 동작시에는 기입 특성, 채널 승압 특성, 전위 전송 특성 등을 고려하여 제어 게이트(CG)의 전위가 적절히 조합된다.
도 47은 상기 제1 내지 제3 실시예에 따른 불휘발성 반도체 기억 장치의 단면을 도시하고 있고, 데이터 소거를 행하는 경우에 각 부에 인가되는 전위의 일례를 도시하고 있다.
데이터 소거를 행하는 경우, 메모리셀이 배치되어 있는 기판(P형 기판)을 소거 전위 Vera로 승압한다. 이와 동시에, 비트선(BL) 및 소스선(SRC)이 접속되어 있는 확산층 및 선택 게이트(SGS, SGD)는 파괴를 막기 위해 기판과 동일 전위 Vera로 승압한다. 또한, 소거할 셀에 인접하는 제어 게이트(CG)에 충분히 낮은 전위, 예를 들면 0V를 공급한다. 그러면, 부유 게이트(FG)로부터 승압된 기판으로 전하가 빠져나와, 데이터가 소거된다.
또, 소거하지 않은 셀은 제어 게이트(CG)를 플로팅(floating)으로 한다. 이와 같이 하면, 기판과의 용량 결합에 의해 제어 게이트(CG)의 전위가 기판 전위까지 승압되고, 기판의 소거가 억제된다.
이와 같이, 부유 게이트(FG)의 양측에 제어 게이트(CG)를 배치한 셀 구조의 메모리에 있어서도, 확실하게 데이터를 소거할 수 있다.
도 48은 상기 제1 내지 제3 실시예에 따른 불휘발성 반도체 기억 장치의 단 면을 도시하고 있고, 데이터 판독을 행하는 경우에 각 부에 인가되는 전위의 일례를 도시하고 있다.
도 48에 있어서, 판독 셀의 부유 게이트(FG; FG45)의 2개의 제어 게이트(CG; CG4, CG5)에는, 판독 전압 Vwl이 공급된다. 판독 전압 Vwl은 기입 특성, 데이터 보유 특성, 셀 트랜지스터 임계치 전압의 동작 범위 등을 고려하여 적절한 전위로 설정되어 있는 것이 바람직하다. 만일 판독 전압 Vwl=0V라고 설정하면, 판독 셀의 부유 게이트(FG)에는 0V의 전위가 부여된다.
한편, 판독 셀(read target cell)의 2개의 제어 게이트(CG)의 이웃하는 셀의 제어 게이트(CG)에는 셀 전류를 흘리기 위한 전위 Vread가 인가되고 있다. 전위 Vread는 판독 셀에 접속되어 있는 비선택 셀의 영향을 배제하고, 판독 셀의 임계치 전압을 판정하기 위해 적절한 전위로 설정되어 있는 것이 바람직하다.
비트선(BL)에는 래치 기능을 갖는 감지 증폭기 회로(sense amplifier circuit)가 접속되고, 판독시에, 판독 셀의 임계치 전압이 센스 앰프 회로에서 판정되어 데이터가 감지된다. 여기에서, 판독시에 2개의 제어 게이트(CG) 양자가 판독 전압 Vwl으로 된 셀만 임계치 전압이 판정되고, 2개의 제어 게이트(CG)의 전위가 상기와 다른 조합으로 된 셀은 기억된 데이터에 관계없이 온(on) 상태가 되도록 설정되어 있다.
도 49는 상기 제1 내지 제3 실시예에 따른 불휘발성 반도체 기억 장치의 단면을 도시하고 있고, 데이터 판독을 행하는 경우에 각 부에 인가되는 전위의 다른 예를 도시하고 있다.
이 예에서는, 판독 셀의 부유 게이트(FG; FG45) 내의 2개의 제어 게이트(CG; CG4, CG5)에는 판독 전압 Vwl이 공급된다. 다른 제어 게이트(CG; CG1, CG2 등)에는 셀 전류를 흘리기 위한 전위 Vread2가 각각 인가되고 있다.
다음으로, 본 발명의 불휘발성 반도체 기억 장치의 응용예를 설명하겠다.
도 50은 본 발명에 따른 불휘발성 반도체 기억 장치를 응용한 플래시 메모리 시스템(flash memory system)의 개략적인 구성을 도시한 블록도(block diagram)이다. 도시하는 바와 같이, 플래시 메모리 시스템은 호스트 플랫폼(host platform; 101)과 유니버셜 시리얼 버스(universal serial bus; USB) 플래시(flash) 장치(102)로 구성된다.
호스트 플랫폼(101)은 USB 케이블(USB cable; 103)을 통해 USB 플래시 장치(102)와 접속되어 있다. 호스트 플랫폼(10)은 USB 호스트 커넥터(USB host connector; 104)를 통해 USB 케이블(103)에 접속되고, USB 플래시 장치(102)는 USB 플래시 장치 커넥터(105)를 통해 USB 케이블(103)과 접속되어 있다. 호스트 플랫폼(101)은 USB 버스(USB bus; 103)상의 패킷 전송(packet transmission)을 제어하는 USB 호스트 제어기(106)를 갖는다.
USB 플래시 장치(102)는 이 장치(102)내의 다른 요소를 제어하고 아울러 이 장치(102)의 USB 버스(103)로의 인터페이스(interface)를 제어하는 USB 플래시 장치 제어기(107)와, USB 플래시 장치 커넥터(105)와, 본 발명의 불휘발성 반도체 기억 장치로 구성된 적어도 하나의 플래시 메모리 모듈(flash memory module; 108)을 포함한다.
USB 플래시 장치(102)가 호스트 플랫폼(101)에 접속되면, 표준 USB 열거 처리(standard USB listing process)가 시작된다. 이 처리에 있어서, 호스트 플랫폼(101)은 USB 플래시 장치(102)를 인지하여 USB 플래시 장치(102)와의 통신 모드(communication mode)를 선택하고, 엔드 포인트(end point)라는, 전송 데이터를 저장하는 FIFO 버퍼(FIFO buffer)를 통해, USB 플래시 장치(102)와의 사이에서 데이터의 송수신을 행한다. 호스트 플랫폼(101)은 다른 엔드 포인트를 통해 USB 플래시 장치(102)의 착탈 등의 물리적, 전기적 상태의 변화를 인식하고, 수취해야 할 패킷이 있으면 그것을 수취한다.
호스트 플랫폼(101)은 USB 호스트 제어기(106)에 요구 패킷을 보냄으로써, USB 플래시 장치(102)로부터의 서비스(service)를 요구한다. USB 호스트 제어기(106)는 USB 케이블(103)상에 패킷을 송신한다. USB 플래시 장치(102)가 이 요구 패킷을 받아들인 엔드 포인트를 갖는 장치이라면, 이들 요구는 USB 플래시 장치 제어기(107)에 의해 수취된다.
USB 플래시 장치 제어기(107)는 플래시 메모리 모듈(108)로부터, 또는 플래시 메모리 모듈(108)로, 데이터의 판독, 기입, 또는 소거 등의 각종 조작을 행한다. 이와 함께, USB 어드레스(address)의 취득 등의 기본적인 USB 기능을 서포트(support)한다. USB 플래시 장치 제어기(107)는 플래시 메모리 모듈(108)의 출력을 제어하는 제어 라인(control line; 109)을 통해, 또한 예를 들면 칩 이네이블 신호(chip enable signal)/CE 등의 각종 신호나 판독 기입 신호를 통해, 플래시 메모리 모듈(108)을 제어한다. 또한, 플래시 메모리 모듈(108)은 어드레스 데이터 버스(address data bus; 110)를 통해 USB 플래시 장치 제어기(107)에 접속되어 있다. 어드레스 데이터 버스(110)는 플래시 메모리 모듈(108)에 대한 판독, 기입 또는 소거의 코맨드(command)와, 플래시 메모리 모듈(108)의 어드레스 및 데이터를 전송한다.
호스트 플랫폼(101)이 요구한 각종 조작에 대한 결과 및 상태에 관하여 호스트 플랫폼(101)에 알리기 위하여, USB 플래시 장치(102)는 상태 엔드 포인트(엔드 포인트 0)를 이용하여 상태 패킷을 송신한다. 이 처리에 있어서, 호스트 플랫폼(101)은 상태 패킷이 없는지를 체크하고(poling), USB 플래시 장치(102)는 새로운 상태 메시지(state message)의 패킷이 존재하지 않는 경우에 빈 패킷(blank packet)을, 또는 상태 패킷 그 자체를 돌려보낸다.
이상과 같이 USB 플래시 장치의 여러가지 기능이 실시 가능하다. 한편, 도 50에 있어서, USB 케이블(103)을 생략하고, 커넥터(104, 105)간을 직접 접속해도 된다.
본 발명은 상기한 각 실시예에 한정되는 것은 아니고, 발명의 요지를 벗어나지 않는 한 여러가지 변형이 가능하다. 예를 들면 도 42에 도시한 바와 같이, 복수개의 메모리셀을 직렬 접속하여, 복수개의 메모리셀을 NAND형으로 접속하는 경우를 설명하였으나, 이것은 복수개의 메모리셀 트랜지스터를 AND형으로 접속하도록 해도 된다.
본 발명에 따른 셀 트랜지스터는 기생 용량의 증가를 고려하지 않고, 부유 게이트의 막두께를 두껍게 함으로써, 용량비를 확보할 수 있다. 그 결과, 셀 트랜지스터의 게이트 길이나 채널폭 등을 미세화하더라도 용량비를 증대시킬 수 있다. 게다가, 용량비를 증대할 수 있기 때문에, 기입 전압을 저감할 수 있다. 따라서, 본 발명의 메모리셀은 셀의 미세화와 기입 전압의 저감화를 동시에 만족할 수 있는 효과를 갖는다.

Claims (20)

  1. 반도체 기판(11) 위에 형성된 게이트 절연막(gate insulation film; 12)과,
    상기 기판의 동일 평면상에서 제1 방향으로 주기적으로 배열되고, 상기 게이트 절연막과 접해 있고, 상기 제1 방향에 평행하며 또한 상기 기판에 대하여 수직인 방향을 포함하는 평면에서 절단한 단면 형상이 대략 직사각형인 제1 부분(13a)과, 상기 제1 부분의 대략 중앙부상에 위치하고 상기 제1 방향에 평행하며 또한 상기 기판에 대하여 수직인 방향을 포함하는 평면에서 절단한 단면 형상이 대략 직사각형이고 제1 방향에 평행한 방향에 있어서의 길이가 상기 제1 부분보다도 작은 제2 부분(13b)을 갖는 복수의 부유 게이트(floating gate)(13: FG)와,
    상기 복수의 각 부유 게이트의 상호간 및 상기 복수의 부유 게이트의 배열의 양 단부에 위치하는 부유 게이트의 측면에 위치하도록 상기 제1 방향으로 주기적으로 배치되고, 서로 이웃하는 한쌍의 상기 부유 게이트의 상기 제2 부분 상호간에 위치하는 제3 부분(16a)을 갖는 복수의 제어 게이트(control gate)(16: CG)와,
    상기 복수의 각 부유 게이트(13)와 상기 복수의 각 제어 게이트(16) 사이 및 상기 복수의 각 제어 게이트(16)와 상기 기판(11) 사이를 절연하도록 형성된 게이트간 절연막(inter-gate insulation film; 15)을 구비하고,
    상기 복수의 각 부유 게이트(13)와 각 부유 게이트(13) 각각의 양측에 위치하는 한쌍의 상기 제어 게이트(16)에 의해 구성되는 메모리셀(memory cell)이 복수개 배열되어 있고, 서로 이웃하는 한쌍의 각 메모리셀은 그 사이에 위치하는 1개의 제어 게이트(16)를 공유하고 있고, 각 메모리셀에서는 각 부유 게이트(13) 각각의 양측에 위치하는 한쌍의 상기 제어 게이트(16)와 부유 게이트(13) 사이에 생기는 용량 결합에 의해 각 부유 게이트(13)가 구동되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서, 상기 복수의 각 제어 게이트(16)는 서로 이웃하는 한쌍의 상기 부유 게이트(13)의 상기 제1 부분(13a)의 상호간에 위치하고, 상기 각 제3 부분(16a)과 일체화되어 있는 제4 부분(16b)을 더 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서, 상기 복수의 각 제어 게이트(16)의 상기 제3 부분(16a)의 하부에 위치하며, 또한 서로 이웃하는 한쌍의 상기 부유 게이트(13)의 상기 제1 부분(13a)의 상호간에 위치하는 영역에 형성된 제1 절연막(36)를 더 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제3항에 있어서, 상기 제1 절연막(36)은 상기 게이트간 절연막(15)보다도 막두께가 두꺼운 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서, 상기 복수의 각 제어 게이트(16)의 상기 제3 부분(16a)의 하부에 위치하며, 또한 서로 이웃하는 한쌍의 상기 부유 게이트(13)의 상기 제1 부 분(13a)의 상호간에 위치하는 영역에 형성된 에어 갭(air gap; 37)을 더 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제1항에 있어서, 상기 복수의 각 제어 게이트(16)의 하부에 위치하며, 또한 상기 복수의 각 부유 게이트(13)의 하부에 위치하지 않는 상기 기판(11)의 표면 영역에 형성되고, 상기 기판(11)과는 다른 도전형의 확산층(20)을 더 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제1항에 있어서, 상기 제1 방향으로 연장하도록 상기 기판(11)의 상기 복수의 각 부유 게이트(13) 상호간에 형성된 홈(trench; 18)에 매립된 절연체(insulation film)로 이루어지고, 상기 복수의 각 부유 게이트 상호간을 전기적으로 절연하는 분리 영역(insulation region; 19)을 더 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제7항에 있어서, 상기 분리 영역(19)의 상기 절연체 상면의 높이는 상기 부유 게이트(13)의 상기 제1 부분(13a) 상면의 높이보다도 낮은 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제1항에 있어서, 상기 복수의 각 부유 게이트(13)의 상기 제2 부분(13b) 상부에 형성된 제2 절연막(14)을 더 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 제1항에 있어서, 상기 1개의 메모리셀을 구성하는 한쌍의 상기 제어 게이트(16)는 서로 다른 전위로 설정되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 제1항에 있어서, 상기 게이트간 절연막(15)은 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide) 및 지르코늄 산화물(zirconium oxide) 중의 어느 하나의 단층막 또는 복수의 적층막으로 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 제1항에 있어서, 상기 게이트간 절연막(15)은 상기 게이트 절연막(12)보다 막두께가 두꺼운 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  13. 제1항에 있어서, 상기 게이트 절연막(12)은 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide) 및 지르코늄 산화물(zirconium oxide) 중의 어느 하나의 단층막 또는 복수의 적층막으로 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  14. 제1항에 있어서, 상기 각 부유 게이트(13) 및 상기 각 제어 게이트(16)가 각각 폴리실리콘(polysilicon)으로 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  15. 제1항에 있어서, 상기 제어 게이트(16)가 티타늄(titanium), 코발트(cobalt) 및 니켈(nickel) 중의 어느 한 금속의 샐리사이드 구조(salicide structure)로 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  16. 제1항에 있어서, 상기 제어 게이트(16)가 티타늄(titanium), 텅스텐(tungsten), 텅스텐 질화물(tungsten nitride) 및 티타늄 질화물(titanium nitride) 중의 어느 하나 또는 복수의 적층막으로 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  17. 제1항에 있어서, 상기 제어 게이트(16)는 텅스텐(tungsten), 알루미늄(aluminum) 및 구리(copper) 중의 어느 한 금속으로 이루어지는 배선층에 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  18. 제1항에 있어서, 상기 복수개의 메모리셀(memory cell)은 NAND형으로 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  19. 제1항에 있어서, 상기 복수개의 메모리셀(memory cell)은 AND형으로 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  20. 제1항에 있어서, 상기 복수개의 메모리셀(memory cell)은 직렬 접속되어 메모리셀 열을 구성하고, N개(N은 2이상의 양의 정수)의 메모리셀이 직렬 접속된 메모리셀 열은 (N+1)개의 상기 제어 게이트(16)를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
KR1020040075311A 2003-09-22 2004-09-21 불휘발성 반도체 기억 장치 KR100628843B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003329996A JP4005962B2 (ja) 2003-09-22 2003-09-22 不揮発性半導体記憶装置
JPJP-P-2003-00329996 2003-09-22

Publications (2)

Publication Number Publication Date
KR20050029693A KR20050029693A (ko) 2005-03-28
KR100628843B1 true KR100628843B1 (ko) 2006-09-29

Family

ID=34459098

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040075311A KR100628843B1 (ko) 2003-09-22 2004-09-21 불휘발성 반도체 기억 장치

Country Status (3)

Country Link
US (1) US7026684B2 (ko)
JP (1) JP4005962B2 (ko)
KR (1) KR100628843B1 (ko)

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6762092B2 (en) * 2001-08-08 2004-07-13 Sandisk Corporation Scalable self-aligned dual floating gate memory cell array and methods of forming the array
US6894930B2 (en) 2002-06-19 2005-05-17 Sandisk Corporation Deep wordline trench to shield cross coupling between adjacent cells for scaled NAND
KR100628419B1 (ko) * 2003-02-26 2006-09-28 가부시끼가이샤 도시바 개선된 게이트 전극을 포함하는 불휘발성 반도체 기억 장치
JP5237554B2 (ja) 2004-10-29 2013-07-17 スパンション エルエルシー 半導体装置の製造方法
JP2007005380A (ja) * 2005-06-21 2007-01-11 Toshiba Corp 半導体装置
JP2007157854A (ja) * 2005-12-01 2007-06-21 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR100672164B1 (ko) * 2005-12-20 2007-01-19 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
KR100673020B1 (ko) 2005-12-20 2007-01-24 삼성전자주식회사 전계효과 소오스/드레인 영역을 가지는 반도체 장치
KR100740612B1 (ko) 2006-02-15 2007-07-18 삼성전자주식회사 반도체 장치 및 그 형성 방법
JP2007299975A (ja) * 2006-05-01 2007-11-15 Renesas Technology Corp 半導体装置およびその製造方法
US7755132B2 (en) * 2006-08-16 2010-07-13 Sandisk Corporation Nonvolatile memories with shaped floating gates
US7615445B2 (en) * 2006-09-21 2009-11-10 Sandisk Corporation Methods of reducing coupling between floating gates in nonvolatile memory
WO2008036484A2 (en) * 2006-09-21 2008-03-27 Sandisk Corporation Nonvolatile memory with reduced coupling between floating gates
US20080074920A1 (en) * 2006-09-21 2008-03-27 Henry Chien Nonvolatile Memory with Reduced Coupling Between Floating Gates
US7732275B2 (en) * 2007-03-29 2010-06-08 Sandisk Corporation Methods of forming NAND flash memory with fixed charge
US7619926B2 (en) * 2007-03-29 2009-11-17 Sandisk Corporation NAND flash memory with fixed charge
US7773403B2 (en) * 2007-01-15 2010-08-10 Sandisk Corporation Spacer patterns using assist layer for high density semiconductor devices
US7592225B2 (en) * 2007-01-15 2009-09-22 Sandisk Corporation Methods of forming spacer patterns using assist layer for high density semiconductor devices
US7795080B2 (en) * 2007-01-15 2010-09-14 Sandisk Corporation Methods of forming integrated circuit devices using composite spacer structures
JP2008210969A (ja) * 2007-02-26 2008-09-11 Renesas Technology Corp 半導体装置およびその製造方法並びに半導体記憶装置およびその製造方法
US7512005B2 (en) * 2007-03-30 2009-03-31 Sandisk Corporation NAND memory with side-tunneling
US7745285B2 (en) 2007-03-30 2010-06-29 Sandisk Corporation Methods of forming and operating NAND memory with side-tunneling
US7704832B2 (en) * 2007-04-02 2010-04-27 Sandisk Corporation Integrated non-volatile memory and peripheral circuitry fabrication
US7592223B2 (en) * 2007-04-02 2009-09-22 Sandisk Corporation Methods of fabricating non-volatile memory with integrated select and peripheral circuitry and post-isolation memory cell formation
JP4455621B2 (ja) * 2007-07-17 2010-04-21 株式会社東芝 エージングデバイス
US20090100659A1 (en) * 2007-09-26 2009-04-23 Radovan Soumar Trailer wheel locking pin retractor
KR100851501B1 (ko) * 2007-10-04 2008-08-08 주식회사 동부하이텍 플래시 메모리 소자 및 그 제조 방법
JP2009094170A (ja) * 2007-10-04 2009-04-30 Nec Electronics Corp 不揮発性半導体メモリ及びその製造方法
JP2009135373A (ja) * 2007-12-03 2009-06-18 Toshiba Corp 不揮発性半導体記憶装置
US8546152B2 (en) * 2007-12-19 2013-10-01 Sandisk Technologies Inc. Enhanced endpoint detection in non-volatile memory fabrication processes
US7888210B2 (en) * 2007-12-19 2011-02-15 Sandisk Corporation Non-volatile memory fabrication and isolation for composite charge storage structures
US7807529B2 (en) * 2007-12-19 2010-10-05 Sandisk Corporation Lithographically space-defined charge storage regions in non-volatile memory
US7615447B2 (en) * 2007-12-19 2009-11-10 Sandisk Corporation Composite charge storage structure formation in non-volatile memory using etch stop technologies
US7736973B2 (en) * 2008-01-25 2010-06-15 Sandisk Corporation Non-volatile memory arrays having dual control gate cell structures and a thick control gate dielectric and methods of forming
US7915664B2 (en) * 2008-04-17 2011-03-29 Sandisk Corporation Non-volatile memory with sidewall channels and raised source/drain regions
US7919809B2 (en) * 2008-07-09 2011-04-05 Sandisk Corporation Dielectric layer above floating gate for reducing leakage current
US7915124B2 (en) * 2008-07-09 2011-03-29 Sandisk Corporation Method of forming dielectric layer above floating gate for reducing leakage current
US8207036B2 (en) * 2008-09-30 2012-06-26 Sandisk Technologies Inc. Method for forming self-aligned dielectric cap above floating gate
JP2010123890A (ja) 2008-11-21 2010-06-03 Toshiba Corp 不揮発性半導体メモリ
JP5388600B2 (ja) 2009-01-22 2014-01-15 株式会社東芝 不揮発性半導体記憶装置の製造方法
US8288293B2 (en) * 2009-04-20 2012-10-16 Sandisk Technologies Inc. Integrated circuit fabrication using sidewall nitridation processes
KR101094523B1 (ko) 2010-10-13 2011-12-19 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
TWI506768B (zh) * 2010-12-22 2015-11-01 Powerchip Technology Corp 非揮發性記憶體及其製造方法
US8711630B2 (en) * 2010-12-29 2014-04-29 Hynix Semiconductor Inc. Programming method of non-volatile memory device
US8837223B2 (en) 2011-11-21 2014-09-16 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacuring the same
US9129894B2 (en) * 2012-09-17 2015-09-08 Intermolecular, Inc. Embedded nonvolatile memory elements having resistive switching characteristics
US9224746B2 (en) 2013-05-21 2015-12-29 Sandisk Technologies Inc. Inverted-T word line and formation for non-volatile storage
CN106601744B (zh) * 2015-10-13 2019-09-03 中芯国际集成电路制造(上海)有限公司 一种嵌入式闪存及其制造方法和电子装置
CN108292516A (zh) * 2015-11-03 2018-07-17 硅存储技术公司 金属浮栅在非易失性存储器中的集成
CN108336087B (zh) * 2018-01-23 2020-09-01 上海华力微电子有限公司 闪存及其制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3794027B2 (ja) 1993-08-06 2006-07-05 ソニー株式会社 Ｎａｎｄ型不揮発性半導体メモリ装置およびその製造方法
JP3540579B2 (ja) 1997-11-07 2004-07-07 株式会社東芝 半導体記憶装置及びその製造方法
JP2002050703A (ja) 2000-08-01 2002-02-15 Hitachi Ltd 多値不揮発性半導体記憶装置
KR100389918B1 (ko) * 2000-11-14 2003-07-04 삼성전자주식회사 빠른 프로그램 속도를 갖는 고집적 불활성 메모리 셀 어레이
JP2002217318A (ja) 2001-01-19 2002-08-02 Sony Corp 不揮発性半導体記憶素子及びその製造方法
US6908817B2 (en) * 2002-10-09 2005-06-21 Sandisk Corporation Flash memory array with increased coupling between floating and control gates
US6888755B2 (en) * 2002-10-28 2005-05-03 Sandisk Corporation Flash memory cell arrays having dual control gates per memory cell charge storage element
US6897116B2 (en) * 2003-09-12 2005-05-24 United Microelectronics Corp. Method and structure to improve the gate coupling ratio (GCR) for manufacturing a flash memory device

Also Published As

Publication number Publication date
US20050087795A1 (en) 2005-04-28
JP4005962B2 (ja) 2007-11-14
KR20050029693A (ko) 2005-03-28
US7026684B2 (en) 2006-04-11
JP2005101066A (ja) 2005-04-14

Similar Documents

Publication Publication Date Title
KR100628843B1 (ko) 불휘발성 반도체 기억 장치
US7064394B2 (en) Nonvolatile semiconductor memory device
KR100436673B1 (ko) 반도체 장치 및 그 제조 방법
US8253182B2 (en) Nonvolatile semiconductor memory and method for fabricating the same
KR100303956B1 (ko) 불휘발성반도체기억장치및그제조방법
KR100576198B1 (ko) 불휘발성 반도체 기억 장치
US20060170028A1 (en) Non-volatile memory device, methods of fabricating and operating the same
JPH1154732A (ja) 不揮発性半導体記憶装置
US8349720B2 (en) Nonvolatile semiconductor memory and manufacturing method thereof
KR100628419B1 (ko) 개선된 게이트 전극을 포함하는 불휘발성 반도체 기억 장치
US20080006885A1 (en) Semiconductor integrated circuit device and method of manufacturing
US8350387B2 (en) Semiconductor device and semiconductor storage device
KR100638767B1 (ko) 불휘발성 반도체 기억 장치
JP4909682B2 (ja) 不揮発性半導体記憶装置
EP1146562A2 (en) Cell array, operating method of the same and manufacturing method of the same
KR20240028927A (ko) And형의 플래쉬 메모리, 프로그램 방법 및 소거 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110811

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20120907

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee