CN108336087B - 闪存及其制造方法 - Google Patents

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Abstract

本发明公开了一种闪存，各闪存单元形成于同一个有源区中，同一行的多晶硅控制栅的连接在一起并形成多晶硅行，在各多晶硅浮栅两侧对称形成有N+扩散区，同一列的各N+扩散区连接在一起形成N+扩散区列，沟道区位于N+扩散区列之间且被多晶硅浮栅覆盖；各多晶硅浮栅由底部多晶硅浮栅和顶部多晶硅浮栅叠加而成，顶部多晶硅浮栅的长度小于底部多晶硅浮栅的长度；底部多晶硅浮栅自对准定义出沟道区的长度；在各N+扩散区的表面覆盖有第三介质层，第三介质层的表面低于或等于底部多晶硅浮栅的表面。本发明还公开了一种闪存的制造方法。本发明能提高多晶硅控制栅和多晶硅浮栅之间的耦合率，同时能减少相邻的多晶硅浮栅之间的互扰。

Description

闪存及其制造方法
技术领域
本发明涉及半导体集成电路领域，特别是涉及一种闪存(Flash)，本发明还涉及一种闪存的制造方法。
背景技术
闪存由于其具有高密度，低价格，和电可编程，擦除的优点已被广泛作为非易失性记忆体应用的最优选择。目前闪存单元主要是在65纳米技术节点进行，随着对大容量闪存的要求，利用现有技术节点，每片硅片上的芯片数量将会减少。同时新的技术节点的日益成熟，也督促闪存单元用高节点的技术进行生产，意味着需要将闪存单元的尺寸进行缩减。
现有第一种闪存单元：
现在第一种闪存单元常用的结构每个单元存在一个接触孔(CT)，这会占据大量的面积，同时这种结构中采用的有源区和隔离区的源极结构，由于高深宽比，和较小的尺寸，很容易出现失效。如图1所示，是闪存的存储区202的版图结构；如图2所示，是现有闪存的沿图1中AA线的剖面图；如图3所示，是现有闪存的沿图1中BB线的剖面图；存储区包括如图1所示的由多个闪存单元排列形成的闪存单元阵列。各所述闪存单元的栅极结构包括由第一栅氧化层3、多晶硅浮栅4、第二ONO层5和多晶硅控制栅6形成的叠加结构。第二ONO层5中的ONO的意思为氧化层、氮化层和氧化层的叠加层，也即第二ONO层5中实际上包括了3层。
在所述闪存单元阵列中，如图2所示，在所述芯片的半导体衬底1表面形成有由场氧2隔离出的有源区。图1中，有源区的区域如标记103所示。所述多晶硅浮栅4在图1中的形成区域虚线框105所示。在宽度方向上，所述有源区103的俯视面尺寸和所述多晶硅浮栅4的俯视面尺寸采用相同的光刻工艺定义。
图1所示可知，同一列的所述闪存单元都位于同一所述有源区103上；同一行的各所述闪存单元的所述多晶硅控制栅6的多晶硅都连接在一起组成多晶硅栅行101。由图2所示可知，所述多晶硅控制栅6会从顶部和侧面覆盖所述多晶硅浮栅4。所述多晶硅控制栅6和所述多晶硅浮栅4的交叠区域为对应的所述闪存单元的栅极结构的形成区域。由图1可知，被所述栅极结构覆盖的区域为沟道区，沟道区的宽度方向和有源区103的宽度方向相同且所述沟道区的宽度为W，沟道区的长度则为L。
如图3所示，在各所述栅极结构的所述多晶硅控制栅6两侧的所述有源区103中分别形成有对应的闪存单元的源区8b和漏区8a，各所述闪存单元的漏区8a的顶部通过接触孔10连接对应列的位线上，位线由正面金属层11图形化后形成；各所述闪存单元的漏区8a的顶部的接触孔10在图1中对应于标记104所示的接触孔。接触孔10穿过层间膜9，在所述栅极结构的侧面形成由侧墙7。由图1所示，各所述源区8b都和对应行的源极线102相连。
结合图1和图3所示可知，每一个所述闪存单元中都存在一个所述接触孔10，这会占据大量的面积。同时，现有第一种闪存的各所述源区8b都和对应行的源极线102相连，各所述源区8b位于由场氧2隔离出的有源区中，所述源区8b的顶部具有高深宽比和较小的尺寸，很容易出现失效。这些结构上的缺点限制了现有第一种闪存单元尺寸的尺寸缩减。
现有第二种闪存单元：
同时各种新的结构如利用氮化硅陷阱捕获电荷的方式的存储单元(SONOS)或是利用纳米晶进行存储的单元也在日益发展。但基于已经有很好认知和研究的浮栅极存储方式是不是还能继续进行缩减呢？2005年因特尔公司的Koval提出一种新的闪存单元结构即现有第二种闪存单元(R.Koval et al.,“Flash ETOXTM Virtual Ground Architecture:AFuture Scaling Direction”VLSI Tech.Papers,pp 204-205,Jun,2005)，其利用N型扩散区形成对称的源漏区，消除了原有的采用有源区和隔离区形成的源区，将原有的器件的沟道区的宽度和长度方向进行了交换，同时采用多个单元共用一个接触孔。现详细说明如下：
如图4所示，是现有第二种闪存的存储区的版图结构；如图5所示，是现有第二种闪存的沿图4中CC线的剖面图；如图6所示，是现有第二种闪存的沿图4中DD线的剖面图；由图4的版图结构可知，存储区包括由多个闪存单元排列形成的闪存单元阵列，闪存单元阵列的各闪存单元都形成于同一有源区201中。由多晶硅控制栅307连接形成的多晶硅行202顶部和由正面金属层形成的字线连接；多晶硅浮栅303在图4中的形成区域如虚线框203所示，N+扩散区204组成源区或漏区，N+扩散区204顶部通过接触孔205连接到由正面金属层组成的位线。图4中多晶硅浮栅203所覆盖的区域的有源区201用于形成沟道区，沟道区的宽度W的方向和多晶硅行202的宽度方向相同且相等，沟道区的长度L等于N+扩散区204之间的间距；和图1所示的结构相比可知，现有第二闪存的沟道区的长度L和宽度W的方向实现了互换。
如图5所示，各所述闪存单元的栅极结构包括由第一栅氧化层302、多晶硅浮栅303、第二ONO层306和多晶硅控制栅307形成的叠加结构。在所述栅极结构两侧的有源区301中形成有两个对称的N+扩散区304，图5中的N+扩散区304对应于图4中的标记204对应的N+扩散区，图5中的有源区301对应于图4中的有源区201，两个对称的N+扩散区304分别作为闪存单元的源区和漏区。所述栅极结构之间的所述有源区的表面上形成由介质层305，介质层305通常为氧化层。图6所示的沿DD线的剖面图中则没有显示所述N+扩散区和顶部的介质层305。
如图7A至图7D所示，是现有第二种闪存的制造方法的各步骤中的沿图4中CC线的剖面图，包括如下步骤：
如图7A所示，首先在有源区301的表面依次形成第一栅氧化层302和多晶硅浮栅303以及氧化层308和氮化层309，氧化层308和氮化层309作为硬质掩膜层。
如图7B所示，进行光刻打开N+扩散区304的形成区域，将N+扩散区304的形成区域的第一栅氧化层302和多晶硅浮栅303去除；整个打开的N+扩散区304的形成区域请参考图4中的标记204所示的区域。
如图7C所示，以多晶硅浮栅303的侧面为自对准条件进行N+的源漏注入形成N+扩散区304。
如图7D所示，形成介质层305，介质层305通常为氧化层。
之后，如图5所示，去除氧化层308和氮化层309；之后采用淀积加光刻刻蚀工艺形成第二ONO层306和多晶硅控制栅307。所示第二ONO层306实际上为三层结构即由氧化层、氮化层和氧化层叠加形成的三层结构。刻蚀之后形成所述多晶硅控制栅307的版图如图4中的标记202对应的多晶硅行所示，此时也同时对多晶硅行202之间的多晶硅浮栅303去除，使刻蚀后的所述多晶硅浮栅303的版图在图4中为标记203所对应的区域。
现有第二种闪存结构能避免现有第一种闪存结构的一些缺点，但是现有第二种闪存的控制栅极即多晶硅控制栅307包围浮栅极即多晶硅浮栅303的方向从沟道区的长度方向变为了沟道区的宽度方向，致控制栅极对于浮栅极的耦合率降低。后续YoshimitsuYamauchi等人(Yoshimitsu Yamauchi,et al.“Scalable Virtual-Ground Multilevel-Cell Floating-Gate Flash Memory”IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.60,NO.8,pp2518-2524,AUGUST 2013)利用“碗形”结构来增加控制栅极对于与浮栅极的电容，从而增加耦合率。但是这种结构会降低相邻闪存单元之间的距离，从而导致闪存单元之间的互扰(Disturb)，而且这个问题会随N+扩散区的缩减而持续恶化，从而影响闪存单元的性能。如何在保证耦合率不变或提高的基础上，实现相邻单元距离降低，同时有利于后续此种闪存单元的缩减，是现在需要关注的问题。
发明内容
本发明要解决的技术问题是提供一种闪存，能提高多晶硅控制栅和多晶硅浮栅之间的耦合率，同时能减少相邻的多晶硅浮栅之间的互扰并从而有利于缩小各多晶硅浮栅间的N+扩散区的尺寸并实现闪存单元的尺寸的缩小。为此，本发明还提供一种闪存的制造方法。
为解决上述技术问题，本发明的闪存的存储区包括由多个闪存单元排列形成的闪存单元阵列。
各所述闪存单元的栅极结构包括由第一栅氧化层、多晶硅浮栅、第二ONO层和多晶硅控制栅形成的叠加结构。
各所述闪存单元形成于同一个有源区中，同一行的各所述闪存单元的所述多晶硅控制栅的多晶硅连接在一起并形成多晶硅行，同一所述多晶硅行覆盖多个所述多晶硅浮栅且各所述多晶硅浮栅的宽度和顶部的所述多晶硅行的宽度相同。
在各所述多晶硅浮栅两侧对称形成有N+扩散区，同一列的各所述N+扩散区连接在一起形成N+扩散区列，被所述多晶硅浮栅覆盖的所述有源区组成沟道区，各所述沟道区的长度为所述多晶硅浮栅两侧的所述N+扩散区列的间距，各所述沟道区的宽度等于覆盖于所述多晶硅浮栅顶部的所述多晶硅控制栅的宽度。
各所述多晶硅浮栅由底部多晶硅浮栅和顶部多晶硅浮栅叠加而成，所述顶部多晶硅浮栅的长度小于所述底部多晶硅浮栅的长度。
所述N+扩散区分别和对应侧的所述底部多晶硅浮栅的长度方向的侧面自对准，从而通过所述底部多晶硅浮栅自对准定义出所述沟道区的长度。
在各所述N+扩散区的表面覆盖有第三介质层，所述第三介质层的表面低于或等于所述底部多晶硅浮栅的表面。
在所述多晶硅浮栅的长度方向的两侧，所述多晶硅行和所述顶部多晶硅浮栅的侧面以及位于所述顶部多晶硅浮栅外的所述底部多晶硅浮栅表面相交叠，通过减少所述顶部多晶硅浮栅的长度增加所述多晶硅行和所述底部多晶硅浮栅表面相交叠的面积，从而提高所述多晶硅控制栅和所述多晶硅浮栅之间的耦合率；同时，所述顶部多晶硅浮栅的长度的减少使相邻两个所述多晶硅浮栅之间的间隙空间增加，能减少相邻的所述多晶硅浮栅之间的互扰并能在保证互扰满足要求的条件下缩小所述底部多晶硅浮栅的间距从而缩小各所述N+扩散区的尺寸。
进一步的改进是，所述第三介质层的表面和所述底部多晶硅浮栅的表面相平，所述第三介质层同时作为所述底部多晶硅浮栅的化学机械研磨的终止层并使化学机械研磨后形成的所述底部多晶硅浮栅的表面和所述第三介质层的表面平齐。
进一步的改进是，所述第三介质层为氧化硅层。
进一步的改进是，各所述N+扩散区列分别通过一个接触孔连接到由正面金属层组成的位线。
进一步的改进是，对于各所述闪存单元，所述多晶硅浮栅两侧的N+扩散区中的一个作为源区，另一个作为漏区；各所述N+扩散区为相邻的两个所述闪存单元共用。
进一步的改进是，所述顶部多晶硅浮栅的长度由形成于所述第三介质层和所述底部多晶硅浮栅表面的第四介质层形成的开口定义，所述第四介质层的开口由光刻打开；所述第四介质层的材料和所述第三介质层的材料不同且所述第四介质层在形成所述顶部多晶硅浮栅之后去除。
进一步的改进是，所述第三介质层为氧化硅层,所述第四介质层为氮化硅层。
进一步的改进是，所述有源区的周侧隔离有场氧，在整个所述有源区中形成有P阱，所述沟道区的掺杂由所述P阱的掺杂确定。
进一步的改进是，所述场氧为浅沟槽场氧或局部场氧。
为解决上述技术问题，本发明提供的闪存的制造方法包括如下步骤：
步骤一、在半导体衬底上形成场氧并由所述场氧隔离出有源区，闪存的存储区包括由多个闪存单元排列形成的闪存单元阵列，各所述闪存单元会形成于同一个所述有源区中。
步骤二、在所述有源区的表面依次形成第一栅氧化层，第一多晶硅层、第五氧化硅层和第六氮化硅层。
步骤三、进行第一次光刻定义并依次对的所述第六氮化硅层、所述第五氧化硅层、所述第一多晶硅层和所述第一栅氧化层进行第一次刻蚀，所述第一次刻蚀后的各所述第一多晶硅层在俯视面上呈条形结构，以所述第一次刻蚀后的所述第一多晶硅层的侧面为自对准条件进行N+源漏注入分别在所述第一多晶硅层的两侧面形成N+扩散区，各所述N+扩散区都分别呈条形结构并组成对应的N+扩散区列。
步骤四、在各所述N+扩散区列的表面形成第三介质层，以所述第三介质层为研磨的终止层进行第一次化学机械研磨，所述第一次化学机械研磨完成后所述第六氮化硅层和所述第五氧化硅层都被去除以及所述第一多晶硅层被研磨到所述所述第三介质层的表面相平。
由所述第一次化学机械研磨完成后位于各所述闪存单元的形成区域的所述第一多晶硅层组成底部多晶硅浮栅，各所述第一多晶硅层的宽度为所述底部多晶硅浮栅的长度；被所述多晶硅浮栅覆盖的所述有源区组成沟道区，各所述沟道区的长度为所述多晶硅浮栅两侧的所述N+扩散区列的间距且各所述沟道区的长度由所述底部多晶硅浮栅自对准定义。
步骤五、形成第四介质层，进行第二次光刻定义并对的所述第四介质层进行第二次刻蚀形成所述第四介质层的开口；所述第四介质层的材料和所述第三介质层的材料不同；在各所述闪存单元的形成区域中，所述开口位于所述底部多晶硅浮栅的顶部且所述开口的长度小于所述底部多晶硅浮栅的长度。
步骤六、进行第二多晶硅层的生长，所述第二多晶硅层将所述第四介质层的开口完全填充并延伸到开口外的所述第四介质层的表面。
步骤七、进行第二次化学机械研磨，所述第二次化学机械研磨完成后所述第二多晶硅层和所述所述第四介质层的表面相平；在各所述闪存单元的形成区域中，以所述第二次化学机械研磨完成后的所述第二多晶硅层组成顶部多晶硅浮栅。
步骤八、将所述第四介质层去除，在各所述闪存单元的形成区域中，由所述底部多晶硅浮栅和所述顶部多晶硅浮栅叠加形成多晶硅浮栅，所述顶部多晶硅浮栅的长度小于所述底部多晶硅浮栅的长度。
步骤九、依次形成第二ONO层和第三多晶硅层。
步骤十、进行第三次光刻定义并对的所述第三多晶硅层和所述第二ONO层进行第三次刻蚀，所述第三次刻蚀后的所述第三多晶硅层组成多晶硅行，所述多晶硅行的位于各所述闪存单元的形成区域中的部分组成对应的所述闪存单元的多晶硅控制栅；所述第三次刻蚀还将所述多晶硅行之间的所述第二多晶硅层和所述第一多晶硅层去除，使各所述多晶硅浮栅的宽度和所述多晶硅行的宽度相同。
在各所述多晶硅浮栅的长度方向的两侧，所述多晶硅行和所述顶部多晶硅浮栅的侧面以及位于所述顶部多晶硅浮栅外的所述底部多晶硅浮栅表面相交叠，通过减少所述顶部多晶硅浮栅的长度增加所述多晶硅行和所述底部多晶硅浮栅表面相交叠的面积，从而提高所述多晶硅控制栅和所述多晶硅浮栅之间的耦合率；同时，通过减少所述顶部多晶硅浮栅的长度增加相邻两个所述多晶硅浮栅之间的间距，减少相邻的所述多晶硅浮栅之间的互扰。
进一步的改进是，步骤一中所述场氧为采用浅沟槽隔离工艺形成的浅沟槽场氧或所述场氧为采用局部场氧化工艺形成的局部场氧。
进一步的改进是，步骤一中还包括在整个所述有源区中形成的P阱步骤，所述沟道区的掺杂由所述P阱的掺杂确定。
进一步的改进是，所述第三介质层为氧化硅层,所述第四介质层为氮化硅层。
进一步的改进是，步骤十之后还包括步骤：
形成层间膜、接触孔和正面金属层，对所述正面金属层进行图形化形成对应的字线和位线，其中各所述N+扩散区列分别通过一个接触孔连接到由正面金属层组成的位线，所述多晶硅行通过接触孔连接到对应的字线。
进一步的改进是，对于各所述闪存单元，所述多晶硅浮栅两侧的N+扩散区中的一个作为源区，另一个作为漏区；各所述N+扩散区为相邻的两个所述闪存单元共用。
本发明的闪存的存储区闪存单元阵列结构采用了有利于闪存单元的尺寸缩小的由对称形成于多晶硅浮栅两侧的N+扩散区组成的源漏区结构，各N+扩散区连接形成N+扩散区列从而仅需一个接触孔形成同一列的源区或漏区的引出，即本发明的版图结构和现有第二种闪存的版图结构相同。在现有第二种闪存的基础上，本发明对闪存单元结构的多晶硅浮栅的结构做了特别的设计，将多晶硅浮栅设置成由底部多晶硅浮栅和顶部多晶硅浮栅叠加而成的结构，且顶部多晶硅浮栅的长度小于底部多晶硅浮栅的长度，同时，覆盖在N+扩散区的表面的第三介质层的表面低于或等于底部多晶硅浮栅的表面，这样，在多晶硅浮栅的长度方向的两侧，多晶硅行会和顶部多晶硅浮栅的侧面以及位于顶部多晶硅浮栅外的底部多晶硅浮栅表面相交叠，相对于现有第二种闪存结构，多晶硅行和位于顶部多晶硅浮栅外的底部多晶硅浮栅表面相交叠的区域为增加的区域，所以，本发明能通过减少顶部多晶硅浮栅的长度增加多晶硅行和底部多晶硅浮栅表面相交叠的面积，最后能提高多晶硅控制栅和多晶硅浮栅之间的耦合率。同时，本发明的顶部多晶硅浮栅的长度的减少使相邻两个多晶硅浮栅之间的间隙空间增加，能减少相邻的多晶硅浮栅之间的互扰，从而能在保证互扰满足要求的条件下缩小底部多晶硅浮栅的间距从而缩小各N+扩散区的尺寸，最后能进一步的减少闪存单元的尺寸。
另外，本发明通过顶部多晶硅浮栅和底部多晶硅浮栅叠加式的结构的设置，能够通过底部多晶硅浮栅自对准定义出源漏区，不会对源漏区和位于源漏区之间的沟道区的版图造成影响；而通过设置于源漏区表面的第三介质层很方便实现对的底部多晶硅浮栅的厚度的控制，所以本发明还具有工艺简单的优点。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是现有第一种闪存的存储区的版图结构；
图2是现有第一种闪存的沿图1中AA线的剖面图；
图3是现有第一种闪存的沿图1中BB线的剖面图；
图4是现有第二种闪存的存储区的版图结构；
图5是现有第二种闪存的沿图4中CC线的剖面图；
图6是现有第二种闪存的沿图4中DD线的剖面图；
图7A-图7D是现有第二种闪存的制造方法的各步骤中的沿图4中CC线的剖面图；
图8是本发明实施例闪存的沿图4中CC线的剖面图；
图9是本发明实施例闪存的沿图4中DD线的剖面图；
图10A-图10G是本发明实施例闪存的制造方法的各步骤中的沿图4中CC线的剖面图。
具体实施方式
本发明实施例的闪存的版图结构也请参考图4所示，图8是本发明实施例闪存的沿图4中CC线的剖面图；图9是本发明实施例闪存的沿图4中DD线的剖面图；由图4的版图结构可知，本发明实施例闪存的存储区包括由多个闪存单元排列形成的闪存单元阵列。闪存单元阵列的各闪存单元都形成于同一有源区201中。由多晶硅控制栅407连接形成的多晶硅行202顶部和由正面金属层形成的字线连接；多晶硅浮栅403在图4中的形成区域如虚线框203所示，N+扩散区列204组成源区或漏区，N+扩散区列204顶部通过接触孔205连接到由正面金属层组成的位线。图4中多晶硅浮栅203所覆盖的区域的有源区201用于形成沟道区，沟道区的宽度W的方向和多晶硅行202的宽度方向相同且相等，沟道区的长度L等于N+扩散区列204之间的间距。
各所述闪存单元的栅极结构包括由第一栅氧化层402、多晶硅浮栅403、第二ONO层406和多晶硅控制栅407形成的叠加结构。其中，所述第二ONO层406上为三层结构即由氧化层、氮化层和氧化层叠加的三层结构。
各所述闪存单元形成于同一个有源区401中，同一行的各所述闪存单元的所述多晶硅控制栅407的多晶硅连接在一起并形成多晶硅行202，同一所述多晶硅行202覆盖多个所述多晶硅浮栅403且各所述多晶硅浮栅403的宽度和顶部的所述多晶硅行202的宽度W相同。
在各所述多晶硅浮栅403两侧对称形成有N+扩散区404，同一列的各所述N+扩散区404连接在一起形成N+扩散区列204，被所述多晶硅浮栅403覆盖的所述有源区401组成沟道区，各所述沟道区的长度L为所述多晶硅浮栅403两侧的所述N+扩散区列204的间距，各所述沟道区的宽度W等于覆盖于所述多晶硅浮栅403顶部的所述多晶硅控制栅407的宽度。
各所述多晶硅浮栅403由底部多晶硅浮栅403a和顶部多晶硅浮栅403b叠加而成，所述顶部多晶硅浮栅403b的长度L1小于所述底部多晶硅浮栅403a的长度L。
所述N+扩散区404分别和对应侧的所述底部多晶硅浮栅403a的长度方向的侧面自对准，从而通过所述底部多晶硅浮栅403a自对准定义出所述沟道区的长度L。即所述底部多晶硅浮栅403a的长度和所述沟道区的长度相等。
在各所述N+扩散区404的表面覆盖有第三介质层405。本发明实施例中，所述第三介质层405的表面等于所述底部多晶硅浮栅403a的表面即所述第三介质层405的表面和所述底部多晶硅浮栅403a的表面相平，所述第三介质层405同时作为所述底部多晶硅浮栅403a的化学机械研磨的终止层并使化学机械研磨后形成的所述底部多晶硅浮栅403a的表面和所述第三介质层405的表面平齐。较佳为，所述第三介质层405为氧化硅层。在其它实施例中也能为，所述第三介质层405的表面低等于所述底部多晶硅浮栅403a的表面。
在所述多晶硅浮栅403的长度方向的两侧，所述多晶硅行202和所述顶部多晶硅浮栅403b的侧面以及位于所述顶部多晶硅浮栅403b外的所述底部多晶硅浮栅403a表面相交叠，位于所述顶部多晶硅浮栅403b外的所述底部多晶硅浮栅403a的长度为L2，由于L不变，故L1越小则L2越大，所以能通过减少所述顶部多晶硅浮栅403b的长度L1增加所述多晶硅行202和所述底部多晶硅浮栅403a表面相交叠的面积，从而提高所述多晶硅控制栅407和所述多晶硅浮栅403之间的耦合率；同时，所述顶部多晶硅浮栅403b的长度L1的减少使相邻两个所述多晶硅浮栅403之间的间隙空间增加，能减少相邻的所述多晶硅浮栅403之间的互扰并能在保证互扰满足要求的条件下缩小所述底部多晶硅浮栅403a的间距从而缩小各所述N+扩散区404的尺寸。
各所述N+扩散区列204分别通过一个接触孔204连接到由正面金属层组成的位线。
对于各所述闪存单元，所述多晶硅浮栅403两侧的N+扩散区404中的一个作为源区，另一个作为漏区；各所述N+扩散区404为相邻的两个所述闪存单元共用。
所述顶部多晶硅浮栅403b的长度由形成于所述第三介质层405和所述底部多晶硅浮栅403a表面的第四介质层410形成的开口定义，所述第四介质层410请参考后续制造方法中的图10E所示；所述第四介质层410的开口由光刻打开；所述第四介质层410的材料和所述第三介质层405的材料不同且所述第四介质层410在形成所述顶部多晶硅浮栅403b之后去除。较佳为，所述第三介质层405为氧化硅层,所述第四介质层410为氮化硅层。
所述有源区401的周侧隔离有场氧，在整个所述有源区401中形成有P阱，所述沟道区的掺杂由所述P阱的掺杂确定。所述场氧为浅沟槽场氧或局部场氧。
本发明实施例的闪存的存储区闪存单元阵列结构采用了有利于闪存单元的尺寸缩小的由对称形成于多晶硅浮栅403两侧的N+扩散区404组成的源漏区结构，各N+扩散区404连接形成N+扩散区列204从而仅需一个接触孔204形成同一列的源区或漏区的引出，即本发明实施例的版图结构和现有第二种闪存的版图结构相同。在现有第二种闪存的基础上，本发明实施例对闪存单元结构的多晶硅浮栅403的结构做了特别的设计，将多晶硅浮栅403设置成由底部多晶硅浮栅403a和顶部多晶硅浮栅403b叠加而成的结构，且顶部多晶硅浮栅403b的长度小于底部多晶硅浮栅403a的长度，同时，覆盖在N+扩散区404的表面的第三介质层405的表面低于或等于底部多晶硅浮栅403a的表面，这样，在多晶硅浮栅403的长度方向的两侧，多晶硅行202会和顶部多晶硅浮栅403b的侧面以及位于顶部多晶硅浮栅403b外的底部多晶硅浮栅403a表面相交叠，相对于现有第二种闪存结构，多晶硅行202和位于顶部多晶硅浮栅403b外的底部多晶硅浮栅403a表面相交叠的区域为增加的区域，所以，本发明实施例能通过减少顶部多晶硅浮栅403b的长度增加多晶硅行202和底部多晶硅浮栅403a表面相交叠的面积，最后能提高多晶硅控制栅407和多晶硅浮栅403之间的耦合率。同时本发明实施例的顶部多晶硅浮栅403b的长度的减少使相邻两个多晶硅浮栅403之间的间隙空间增加，能减少相邻的多晶硅浮栅403之间的互扰，从而能在保证互扰满足要求的条件下缩小底部多晶硅浮栅403a的间距从而缩小各N+扩散区404的尺寸，最后能进一步的减少闪存单元的尺寸。
另外，本发明实施例通过顶部多晶硅浮栅403b和底部多晶硅浮栅403a叠加式的结构的设置，能够通过底部多晶硅浮栅403a自对准定义出源漏区，不会对源漏区和位于源漏区之间的沟道区的版图造成影响；而通过设置于源漏区表面的第三介质层405很方便实现对的底部多晶硅浮栅403a的厚度的控制，所以本发明实施例还具有工艺简单的优点。
如图10A至图10G所示，是本发明实施例闪存的制造方法的各步骤中的沿图4中CC线的剖面图，本发明实施例闪存的制造方法包括如下步骤：
步骤一、如图10A所示，在半导体衬底上形成场氧并由所述场氧隔离出有源区401，闪存的存储区包括由多个闪存单元排列形成的闪存单元阵列，各所述闪存单元会形成于同一个所述有源区401中。
所述场氧为采用浅沟槽隔离工艺形成的浅沟槽场氧或所述场氧为采用局部场氧化工艺形成的局部场氧。
还包括在整个所述有源区401中形成的P阱步骤，所述沟道区的掺杂由所述P阱的掺杂确定。
步骤二、如图10A所示，在所述有源区401的表面依次形成第一栅氧化层402，第一多晶硅层403a、第五氧化硅层408和第六氮化硅层409。
步骤三、如图10C所示，行第一次光刻定义并依次对的所述第六氮化硅层409、所述第五氧化硅层408、所述第一多晶硅层403a和所述第一栅氧化层402进行第一次刻蚀，所述第一次刻蚀后的各所述第一多晶硅层403a在俯视面上呈条形结构，以所述第一次刻蚀后的所述第一多晶硅层403a的侧面为自对准条件进行N+源漏注入分别在所述第一多晶硅层403a的两侧面形成N+扩散区404，各所述N+扩散区404都分别呈条形结构并组成对应的N+扩散区列204。俯视面的结构请结合图4进行理解。
步骤四、如图10D所示，在各所述N+扩散区列204的表面形成第三介质层405，以所述第三介质层405为研磨的终止层进行第一次化学机械研磨，所述第一次化学机械研磨完成后所述第六氮化硅层409和所述第五氧化硅层408都被去除以及所述第一多晶硅层403a被研磨到所述所述第三介质层405的表面相平。较佳为，所述第三介质层405为氧化硅层。
由所述第一次化学机械研磨完成后位于各所述闪存单元的形成区域的所述第一多晶硅层403a组成底部多晶硅浮栅403a，各所述第一多晶硅层403a的宽度为所述底部多晶硅浮栅403a的长度L；被所述多晶硅浮栅403覆盖的所述有源区401组成沟道区，各所述沟道区的长度L为所述多晶硅浮栅403两侧的所述N+扩散区列204的间距且各所述沟道区的长度L由所述底部多晶硅浮栅403a自对准定义。
步骤五、如图10E所示，形成第四介质层410，进行第二次光刻定义并对的所述第四介质层410进行第二次刻蚀形成所述第四介质层410的开口；所述第四介质层410的材料和所述第三介质层405的材料不同；在各所述闪存单元的形成区域中，所述开口位于所述底部多晶硅浮栅403a的顶部且所述开口的长度小于所述底部多晶硅浮栅403a的长度。较佳为，所述第四介质层410为氮化硅层。
步骤六、如图10E所示，进行第二多晶硅层403b的生长，所述第二多晶硅层403b将所述第四介质层410的开口完全填充并延伸到开口外的所述第四介质层410的表面。
步骤七、如图10E所示，进行第二次化学机械研磨，所述第二次化学机械研磨完成后所述第二多晶硅层403b和所述所述第四介质层410的表面相平；在各所述闪存单元的形成区域中，以所述第二次化学机械研磨完成后的所述第二多晶硅层403b组成顶部多晶硅浮栅403b。
步骤八、如图10F所示，将所述第四介质层410去除，在各所述闪存单元的形成区域中，由所述底部多晶硅浮栅403a和所述顶部多晶硅浮栅403b叠加形成多晶硅浮栅403，所述顶部多晶硅浮栅403b的长度小于所述底部多晶硅浮栅403a的长度。
步骤九、如图10G所示，形成第二ONO层406；如图8所示，形成第三多晶硅层407。
步骤十、如图8所示，进行第三次光刻定义并对的所述第三多晶硅层407和所述第二ONO层406进行第三次刻蚀，所述第三次刻蚀后的所述第三多晶硅层407组成多晶硅行202，所述多晶硅行202的位于各所述闪存单元的形成区域中的部分组成对应的所述闪存单元的多晶硅控制栅407；所述第三次刻蚀还将所述多晶硅行202之间的所述第二多晶硅层403b和所述第一多晶硅层403a去除，使各所述多晶硅浮栅403的宽度和所述多晶硅行202的宽度相同。
在各所述多晶硅浮栅403的长度方向的两侧，所述多晶硅行202和所述顶部多晶硅浮栅403b的侧面以及位于所述顶部多晶硅浮栅403b外的所述底部多晶硅浮栅403a表面相交叠，通过减少所述顶部多晶硅浮栅403b的长度增加所述多晶硅行202和所述底部多晶硅浮栅403a表面相交叠的面积，从而提高所述多晶硅控制栅407和所述多晶硅浮栅403之间的耦合率；同时，通过减少所述顶部多晶硅浮栅403b的长度增加相邻两个所述多晶硅浮栅403之间的间距，减少相邻的所述多晶硅浮栅403之间的互扰。
步骤十之后还包括步骤：
形成层间膜、接触孔204和正面金属层，对所述正面金属层进行图形化形成对应的字线和位线，其中各所述N+扩散区列204分别通过一个接触孔204连接到由正面金属层组成的位线，所述多晶硅行202通过接触孔204连接到对应的字线。对于各所述闪存单元，所述多晶硅浮栅403两侧的N+扩散区404中的一个作为源区，另一个作为漏区；各所述N+扩散区404为相邻的两个所述闪存单元共用。
以上通过具体实施方式对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种闪存，其特征在于，闪存的存储区包括由多个闪存单元排列形成的闪存单元阵列；
各所述闪存单元的栅极结构包括由第一栅氧化层、多晶硅浮栅、第二ONO层和多晶硅控制栅形成的叠加结构；
各所述闪存单元形成于同一个有源区中，同一行的各所述闪存单元的所述多晶硅控制栅的多晶硅连接在一起并形成多晶硅行，同一所述多晶硅行覆盖多个所述多晶硅浮栅且各所述多晶硅浮栅的宽度和顶部的所述多晶硅行的宽度相同；
在各所述多晶硅浮栅两侧对称形成有N+扩散区，同一列的各所述N+扩散区连接在一起形成N+扩散区列，被所述多晶硅浮栅覆盖的所述有源区组成沟道区，各所述沟道区的长度为所述多晶硅浮栅两侧的所述N+扩散区列的间距，各所述沟道区的宽度等于覆盖于所述多晶硅浮栅顶部的所述多晶硅控制栅的宽度；
各所述多晶硅浮栅由底部多晶硅浮栅和顶部多晶硅浮栅叠加而成，所述顶部多晶硅浮栅的长度小于所述底部多晶硅浮栅的长度；
所述N+扩散区分别和对应侧的所述底部多晶硅浮栅的长度方向的侧面自对准，从而通过所述底部多晶硅浮栅自对准定义出所述沟道区的长度；
在各所述N+扩散区的表面覆盖有第三介质层，所述第三介质层的表面低于或等于所述底部多晶硅浮栅的表面；
在所述多晶硅浮栅的长度方向的两侧，所述多晶硅行和所述顶部多晶硅浮栅的侧面以及位于所述顶部多晶硅浮栅外的所述底部多晶硅浮栅表面相交叠，通过减少所述顶部多晶硅浮栅的长度增加所述多晶硅行和所述底部多晶硅浮栅表面相交叠的面积，从而提高所述多晶硅控制栅和所述多晶硅浮栅之间的耦合率；同时，所述顶部多晶硅浮栅的长度的减少使相邻两个所述多晶硅浮栅之间的间隙空间增加，能减少相邻的所述多晶硅浮栅之间的互扰并能在保证互扰满足要求的条件下缩小所述底部多晶硅浮栅的间距从而缩小各所述N+扩散区的尺寸。
2.如权利要求1所述的闪存，其特征在于：所述第三介质层的表面和所述底部多晶硅浮栅的表面相平，所述第三介质层同时作为所述底部多晶硅浮栅的化学机械研磨的终止层并使化学机械研磨后形成的所述底部多晶硅浮栅的表面和所述第三介质层的表面平齐。
3.如权利要求2所述的闪存，其特征在于：所述第三介质层为氧化硅层。
4.如权利要求1所述的闪存，其特征在于：各所述N+扩散区列分别通过一个接触孔连接到由正面金属层组成的位线。
5.如权利要求1或4所述的闪存，其特征在于：对于各所述闪存单元，所述多晶硅浮栅两侧的N+扩散区中的一个作为源区，另一个作为漏区；各所述N+扩散区为相邻的两个所述闪存单元共用。
6.如权利要求2所述的闪存，其特征在于：所述顶部多晶硅浮栅的长度由形成于所述第三介质层和所述底部多晶硅浮栅表面的第四介质层形成的开口定义，所述第四介质层的开口由光刻打开；所述第四介质层的材料和所述第三介质层的材料不同且所述第四介质层在形成所述顶部多晶硅浮栅之后去除。
7.如权利要求6所述的闪存，其特征在于：所述第三介质层为氧化硅层,所述第四介质层为氮化硅层。
8.如权利要求1所述的闪存，其特征在于：所述有源区的周侧隔离有场氧，在整个所述有源区中形成有P阱，所述沟道区的掺杂由所述P阱的掺杂确定。
9.如权利要求8所述的闪存，其特征在于：所述场氧为浅沟槽场氧或局部场氧。
10.一种闪存的制造方法，其特征在于，包括如下步骤：
步骤一、在半导体衬底上形成场氧并由所述场氧隔离出有源区，闪存的存储区包括由多个闪存单元排列形成的闪存单元阵列，各所述闪存单元会形成于同一个所述有源区中；
步骤二、在所述有源区的表面依次形成第一栅氧化层，第一多晶硅层、第五氧化硅层和第六氮化硅层；
步骤三、进行第一次光刻定义并依次对的所述第六氮化硅层、所述第五氧化硅层、所述第一多晶硅层和所述第一栅氧化层进行第一次刻蚀，所述第一次刻蚀后的各所述第一多晶硅层在俯视面上呈条形结构，以所述第一次刻蚀后的所述第一多晶硅层的侧面为自对准条件进行N+源漏注入分别在所述第一多晶硅层的两侧面形成N+扩散区，各所述N+扩散区都分别呈条形结构并组成对应的N+扩散区列；
步骤四、在各所述N+扩散区列的表面形成第三介质层，以所述第三介质层为研磨的终止层进行第一次化学机械研磨，所述第一次化学机械研磨完成后所述第六氮化硅层和所述第五氧化硅层都被去除以及所述第一多晶硅层被研磨到所述第三介质层的表面相平；
由所述第一次化学机械研磨完成后位于各所述闪存单元的形成区域的所述第一多晶硅层组成底部多晶硅浮栅，各所述第一多晶硅层的宽度为所述底部多晶硅浮栅的长度；被所述多晶硅浮栅覆盖的所述有源区组成沟道区，各所述沟道区的长度为所述多晶硅浮栅两侧的所述N+扩散区列的间距且各所述沟道区的长度由所述底部多晶硅浮栅自对准定义；
步骤五、形成第四介质层，进行第二次光刻定义并对的所述第四介质层进行第二次刻蚀形成所述第四介质层的开口；所述第四介质层的材料和所述第三介质层的材料不同；在各所述闪存单元的形成区域中，所述开口位于所述底部多晶硅浮栅的顶部且所述开口的长度小于所述底部多晶硅浮栅的长度；
步骤六、进行第二多晶硅层的生长，所述第二多晶硅层将所述第四介质层的开口完全填充并延伸到开口外的所述第四介质层的表面；
步骤七、进行第二次化学机械研磨，所述第二次化学机械研磨完成后所述第二多晶硅层和所述第四介质层的表面相平；在各所述闪存单元的形成区域中，以所述第二次化学机械研磨完成后的所述第二多晶硅层组成顶部多晶硅浮栅；
步骤八、将所述第四介质层去除，在各所述闪存单元的形成区域中，由所述底部多晶硅浮栅和所述顶部多晶硅浮栅叠加形成多晶硅浮栅，所述顶部多晶硅浮栅的长度小于所述底部多晶硅浮栅的长度；
步骤九、依次形成第二ONO层和第三多晶硅层；
步骤十、进行第三次光刻定义并对的所述第三多晶硅层和所述第二ONO层进行第三次刻蚀，所述第三次刻蚀后的所述第三多晶硅层组成多晶硅行，所述多晶硅行的位于各所述闪存单元的形成区域中的部分组成对应的所述闪存单元的多晶硅控制栅；所述第三次刻蚀还将所述多晶硅行之间的所述第二多晶硅层和所述第一多晶硅层去除，使各所述多晶硅浮栅的宽度和所述多晶硅行的宽度相同；
在各所述多晶硅浮栅的长度方向的两侧，所述多晶硅行和所述顶部多晶硅浮栅的侧面以及位于所述顶部多晶硅浮栅外的所述底部多晶硅浮栅表面相交叠，通过减少所述顶部多晶硅浮栅的长度增加所述多晶硅行和所述底部多晶硅浮栅表面相交叠的面积，从而提高所述多晶硅控制栅和所述多晶硅浮栅之间的耦合率；同时，通过减少所述顶部多晶硅浮栅的长度增加相邻两个所述多晶硅浮栅之间的间距，减少相邻的所述多晶硅浮栅之间的互扰。
11.如权利要求10所述的闪存的制造方法，其特征在于：步骤一中所述场氧为采用浅沟槽隔离工艺形成的浅沟槽场氧或所述场氧为采用局部场氧化工艺形成的局部场氧。
12.如权利要求10所述的闪存的制造方法，其特征在于：步骤一中还包括在整个所述有源区中形成的P阱步骤，所述沟道区的掺杂由所述P阱的掺杂确定。
13.如权利要求10所述的闪存的制造方法，其特征在于：所述第三介质层为氧化硅层,所述第四介质层为氮化硅层。
14.如权利要求10所述的闪存的制造方法，其特征在于，步骤十之后还包括步骤：
形成层间膜、接触孔和正面金属层，对所述正面金属层进行图形化形成对应的字线和位线，其中各所述N+扩散区列分别通过一个接触孔连接到由正面金属层组成的位线，所述多晶硅行通过接触孔连接到对应的字线。
15.如权利要求10或14所述的闪存的制造方法，其特征在于：对于各所述闪存单元，所述多晶硅浮栅两侧的N+扩散区中的一个作为源区，另一个作为漏区；各所述N+扩散区为相邻的两个所述闪存单元共用。
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