KR20130022534A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

비휘발성 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

비휘발성 메모리 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 셀 영역 및 주변회로 영역을 갖는 기판 상에 게이트층을 형성하는 단계; 상기 게이트층을 선택적으로 식각하여 상기 셀 영역의 워드라인 및 상기 주변회로 영역의 주변회로 게이트를 형성하면서, 상기 셀 영역에 선택라인이 형성될 영역 및 서로 인접한 선택라인 사이의 영역에 대응하는 게이트 패턴을 형성하는 단계; 상기 주변회로 게이트의 측벽에 스페이서를 형성하는 단계; 및 상기 게이트 패턴에서 상기 서로 인접한 선택 라인 사이의 영역에 대응하는 부분을 선택적으로 식각하여 상기 선택라인을 형성하는 단계를 포함한다.

Description

비휘발성 메모리 장치 및 그 제조 방법{NON-VOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 셀 영역 및 주변회로 영역에 형성된 트랜지스터를 포함하는 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원 공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 비휘발성 메모리 장치 중 널리 이용되고 있는 낸드(NAND) 형 플래시 메모리 장치는 복수의 메모리 셀들을 하나의 스트링으로 묶어 일체로 제어할 수 있으므로 고집적화에 유리하다.
구체적으로 NAND형 플래시 메모리 장치는 셀 영역에 배치되는 복수의 스트링을 포함하며, 각 스트링은 직렬 연결된 드레인 선택 트랜지스터, 복수의 메모리 셀 및 소스 선택 트랜지스터를 포함한다. 이때, 어느 하나의 스트링 양단에 연결되는 다른 스트링들은 상기 어느 하나의 스트링과 대칭하는 구조를 갖는다. 또한, NAND형 플래시 메모리 장치는 주변회로 영역에 배치되는 다양한 단위 소자들을 포함하며, 예를 들어 주변회로 트랜지스터를 포함한다.
한편, 위와 같은 NAND형 플래시 메모리 장치 제조시 셀 영역의 드레인 선택 라인, 소스 선택 라인 및 워드라인과 주변회로 영역의 게이트는 일반적으로 동시에 패터닝된다. 그 후 후속 공정으로 워드라인 사이를 매립하는 두께의 산화막을 형성하는 공정과, 주변회로 트랜지스터에 LDD(Lightly Doped Drain) 구조를 구현하기 위하여 주변회로 게이트 측벽에 스페이서를 형성하는 공정과, 버퍼 산화막 및 질화막 형성하는 공정이 순차적으로 수행된다.
그런데, 주변회로 게이트 측벽에 스페이서를 형성하는 공정은 셀 영역 및 주변회로 영역을 덮는 스페이서용 절연막을 형성하고 이 스페이서용 절연막을 전면 식각하는 방식으로 수행되기 때문에, 주변회로 게이트 측벽의 스페이서와 함께 소스 선택 라인의 일 측벽 및 드레인 선택 라인의 일 측벽에도 스페이서와 유사한 형태의 측벽 구조물이 필연적으로 형성된다. 그에 따라, 인접하는 드레인 선택 라인 사이의 공간 즉, 드레인 콘택이 형성될 공간과, 인접하는 소스 선택 라인 사이의 공간 즉, 소스 콘택이 형성될 공간이 크게 감소하며, 이는 후속 공정으로 버퍼 산화막 및 질화막을 형성하는 과정에서 더욱 심화된다.
결과적으로 종래의 제조 방법에 의하는 경우, 드레인 콘택 형성 공정 및 소스 콘택 형성 공정의 난이도가 증가하고 그에 따라 콘택 낫 오픈(contact not open) 등의 불량 발생 가능성이 증가한다. 또한, 드레인 콘택 및 소스 콘택의 폭이 감소할 수밖에 없으므로 콘택 저항이 증가하는 문제도 있다.
본 발명은 상기 과제를 해결하기 위해 제안된 것으로서, 셀 영역에서 드레인 콘택 및/또는 소스 콘택이 형성될 공간을 충분히 확보함으로써 공정 난이도 및 공정에 기인한 불량 발생과 콘택 저항을 감소시킬 수 있는 비휘발성 메모리 장치 및 그 제조 방법을 제공하고자 하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 셀 영역 및 주변회로 영역을 갖는 기판 상에 게이트층을 형성하는 단계; 상기 게이트층을 선택적으로 식각하여 상기 셀 영역의 워드라인 및 상기 주변회로 영역의 주변회로 게이트를 형성하면서, 상기 셀 영역에 선택라인이 형성될 영역 및 서로 인접한 선택라인 사이의 영역에 대응하는 게이트 패턴을 형성하는 단계; 상기 주변회로 게이트의 측벽에 스페이서를 형성하는 단계; 및 상기 게이트 패턴에서 상기 서로 인접한 선택 라인 사이의 영역에 대응하는 부분을 선택적으로 식각하여 상기 선택라인을 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 셀 영역 및 주변회로 영역을 갖는 기판; 상기 기판 상의 상기 셀 영역에 형성된 워드라인 및 선택라인; 서로 인접한 상기 선택 라인의 마주보는 측벽에 배치된 제1 측벽 구조물; 상기 기판 상의 상기 주변회로 영역에 형성된 주변회로 게이트; 및 상기 주변회로 게이트의 측벽에 배치된 제2 측벽 구조물을 포함하고, 상기 제1 측벽 구조물의 두께는 상기 제2 측벽 구조물의 두께보다 작다.
본 발명에 따르면, 셀 영역에서 드레인 콘택 및/또는 소스 콘택이 형성될 공간을 충분히 확보함으로써 공정 난이도 및 공정에 기인한 불량 발생과 콘택 저항을을 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 평면도이다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
이하에서는, 본 발명의 가장 바람직한 실시 예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 평면도로서, 특히 셀 영역을 나타내고 있다.
도 1을 참조하면, 반도체 기판에 형성된 활성영역(ACT)은 일 방향으로 연장되는 형상을 가지면서 복수개가 서로 평행하게 배열된다. 이하, 설명의 편의를 위하여 활성영역(ACT)의 연장 방향을 제1 방향이라 하고, 제1 방향과 교차하는 방향을 제2 방향이라 하기로 한다.
반도체 기판상에는 활성영역(ACT)을 가로지르도록 제2 방향으로 연장되는 드레인 선택 라인(DSL), 워드라인(WL) 및 소스 선택 라인(SSL)이 서로 평행하게 배열되는데, 특히, 하나의 드레인 선택 라인(DSL) 및 하나의 소스 선택 라인(SSL) 사이에 복수개의 워드라인(WL)이 배치된다. 드레인 선택 라인(DSL), 워드라인(WL) 및 소스 선택 라인(SSL) 사이의 활성영역(ACT)에는 접합 영역이 형성된다. 하나의 활성영역(ACT)과 중첩하는 드레인 선택 라인(DSL) 및 그 양측의 접합 영역은 드레인 선택 트랜지스터(DST)를 구성하고, 하나의 활성영역(ACT)과 중첩하는 소스 선택 라인(SSL) 및 그 양측의 접합 영역은 소스 선택 트랜지스터(SST)를 구성하고, 하나의 활성영역(ACT)과 중첩하는 각 워드라인(WL) 및 그 양측의 접합 영역은 메모리 셀(MC)을 구성한다.
위와 같은 드레인 선택 트랜지스터(DST), 복수의 메모리 셀(MC) 및 소스 선택 트랜지스터(SST)는 직렬 연결되어 단위 스트링(string)을 구성한다. 도시된 바와 같이 스트링은 복수개이며 제1 방향 및 제2 방향을 따라 배열된다. 이때, 어느 하나의 스트링과 제1 방향에서 인접한 스트링은 상기 어느 하나의 스트링과 서로 대칭하는 구조를 갖는다. 예컨대, 어느 하나의 스트링에서 소스 선택 라인(SSL)이 가장 아래쪽에 배치되고 드레인 선택 라인(DSL)이 가장 위쪽에 배치된다고 할 때, 상기 어느 하나의 스트링 위쪽에 배치되는 스트링의 드레인 선택 라인(DSL)은 가장 아래쪽에 배치되고, 상기 어느 하나의 스트링 아래쪽에 배치되는 스트링의 소스 선택 라인(SSL)은 가장 위쪽에 배치된다. 그에 따라, 상기 어느 하나의 스트링의 드레인 선택 라인(DSL)과 위쪽 스트링의 드레인 선택 라인(DSL)은 서로 인접하고, 상기 어느 하나의 스트링의 소스 선택 라인(SSL)과 아래쪽 스트링의 소스 선택 라인(SSL)은 서로 인접한다.
서로 인접한 드레인 선택 라인(DSL) 사이의 활성영역(ACT) 상에는 드레인 콘택(DC)이 형성되어 드레인 선택 트랜지스터(DST)의 드레인 영역과 도시되지 않은 배선(예컨대, 비트라인)을 연결시킨다. 또한, 서로 인접한 소스 선택 라인(SSL) 사이의 반도체 기판 상에는 라인형의 소스 콘택(SC)이 형성되어 소스 선택 트랜지스터(SST)의 소스 영역과 도시되지 않은 다른 배선(예컨대, 소스 라인)을 연결시킨다. 이때, 드레인 콘택(DC) 및 소스 콘택(SC)의 형상은 도시된 것에 한정되지 않으며 다양하게 변형될 수 있다. 드레인 콘택(DC) 및 소스 콘택(SC)은 각각 인접한 드레인 선택 라인(DSL) 사이 및 인접한 소스 선택 라인(SSL) 사이에 형성되므로 드레인 선택 라인(DSL) 사이의 간격 및 소스 선택 라인(SSL) 사이의 간격을 확보할 수 있어야 한다. 드레인 선택 라인(DSL) 사이의 간격 및 소스 선택 라인(SSL) 사이의 간격을 확보할 수 있는 비휘발성 메모리 장치 및 제조 방법에 대하여는 이하의 도 2a 내지 도 2h를 참조하여 보다 상세히 설명하기로 한다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 본 단면도는 비휘발성 메모리 장치의 셀 영역 및 주변회로 영역을 동시에 나타내고 있으며, 특히 셀 영역은 도 1의 Ⅰ-Ⅰ' 선에 따른 단면을 나타내고 있다.
도 2a를 참조하면, 셀 영역(C) 및 주변회로 영역(P)을 갖는 기판(100)을 제공한다. 이때, 기판(100)은 STI(Shallow Trench Isolation) 공정에 의한 소자 분리막과 소자분리막에 의해 정의되는 활성영역을 포함할 수 있다.
이어서, 기판(100) 상에 셀 영역(C)의 드레인 선택 라인(DSL), 워드라인(WL) 및 소스 선택 라인(SSL)과 주변회로 영역(P)의 주변회로 트랜지스터의 게이트(이하, 주변회로 게이트라 함)를 형성하기 위한 게이트층(110)을 형성한다.
여기서, 게이트층(110)은 순차적으로 적층된 터널 절연막(111), 부유 게이트막(112), 전하 차단막(113) 및 제어 게이트막(114)을 포함할 수 있다. 다만, 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)이 형성될 영역과 주변회로 게이트가 형성될 영역에서 전하 차단막(113)은 일부 또는 전부가 제거되어 있을 수 있고, 그에 따라 해당 영역에서 부유 게이트막(112)과 제어 게이트막(114)은 전기적으로 도통된다.
터널 절연막(111)은 예컨대, 산화막일 수 있고, 부유 게이트막(112)은 예컨대, 폴리실리콘막일 수 있고, 전하 차단막(113)은 예컨대, ONO(Oxide-Nitride-Oxide)막일 수 있고, 제어 게이트막(114)은 예컨대, 금속막, 금속 실리사이드막, 폴리실리콘막 및 금속 실리사이드막이 적층된 이중막 등일 수 있다.
이어서, 게이트층(110) 상에 워드라인(WL)이 형성될 영역(120A 참조)과, 서로 인접한 소스 선택 라인(SSL)이 형성될 영역 및 그 사이의 영역(120B 참조)과, 서로 인접한 드레인 선택 라인(DSL)이 형성될 영역 및 그 사이의 영역(120C 참조)과, 주변회로 게이트가 형성될 영역(120D 참조)을 덮는 제1 마스크 패턴(120A, 120B, 120C, 120D)을 형성한다. 제1 마스크 패턴(120A, 120B, 120C, 120D)은 포토레지스트 패턴이거나, 또는, 포토레지스트 패턴을 이용하여 패터닝된 질화막 등의 하드마스크 패턴일 수 있다.
도 2b를 참조하면, 제1 마스크 패턴(120A, 120B, 120C, 120D)을 식각 베리어로 게이트층(110)을 식각하여 셀 영역(C)에 워드라인(WL)을 형성하면서 주변회로 영역(P)에 주변회로 게이트(PG)를 형성한다. 여기서, 워드라인(WL)은 마스크 패턴(120A)을 이용하여 식각된 터널 절연막(111), 부유 게이트막(112), 전하 차단막(113) 및 제어 게이트막(114)의 적층 구조물을 포함한다. 또한, 주변회로 게이트(PG)는 마스크 패턴(120D)을 이용하여 식각된 터널 절연막(111), 부유 게이트막(112), 전하 차단막(113) 및 제어 게이트막(114)의 적층 구조물을 포함하되, 부유 게이트막(112)과 제어 게이트막(114) 사이에서 일부가 제거된 전하 차단막(113)을 포함한다. 본 도면과 달리 주변회로 게이트(PG)에서 전하 차단막(113)은 생략될 수 있고, 그에 따라 부유 게이트막(112)과 제어 게이트막(114)의 전면이 서로 접할 수도 있다.
이때, 워드라인(WL) 및 주변회로 게이트(PG) 형성과 동시에 셀 영역(C)의 마스크 패턴(120B)을 식각 베리어로 게이트층(110)을 식각하여 서로 인접한 소스 선택 라인(SSL)이 형성될 영역 및 그 사이의 영역에 대응하는 제1 게이트 패턴(G1)을 형성하고, 셀 영역(C)의 마스크 패턴(120C)을 식각 베리어로 게이트층(110)을 식각하여 서로 인접한 드레인 선택 라인(DSL)이 형성될 영역 및 그 사이의 영역에 대응하는 제2 게이트 패턴(G2)을 형성한다. 제1 게이트 패턴(G1)은 마스크 패턴(120B)을 이용하여 식각된 터널 절연막(111), 부유 게이트막(112), 전하 차단막(113) 및 제어 게이트막(114)이 적층된 구조물로서, 특히 전하 차단막(113)은 소스 선택 라인(SSL)이 형성될 영역에서 전부 또는 일부가 제거되어있다. 제2 게이트 패턴(G2)은 마스크 패턴(120C)을 이용하여 식각된 터널 절연막(111), 부유 게이트막(112), 전하 차단막(113) 및 제어 게이트막(114)이 적층된 구조물로서, 특히 전하 차단막(113)은 드레인 선택 라인(DSL)이 형성될 영역에서 전부 또는 일부가 제거되어 있다.
이와 같이 본 실시예에서는, 워드라인(WL) 및 주변회로 게이트(PG)를 동시에 형성하면서, 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)은 함께 형성하지 않는다.
도 2c를 참조하면, 도 2b의 공정 결과물 상에 워드라인(WL) 사이, 워드라인(WL)과 제1 게이트 패턴(G1) 사이, 및 워드라인(WL)과 제2 게이트 패턴(G2) 사이를 매립하는 두께로 제1 절연막(130)을 형성한다. 이때, 워드라인(WL) 사이, 워드라인(WL)과 제1 게이트 패턴(G1) 사이, 및 워드라인(WL)과 제2 게이트 패턴(G2) 사이의 간격은 매우 좁은 반면, 주변회로 영역(P)의 패턴들 예컨대, 주변회로 게이트(PG)는 사이즈가 크면서 조밀하지 않게 배치되기 때문에, 주변회로 영역(P)의 제1 절연막(130)은 주변회로 게이트(PG)의 프로파일을 따라 형성된다. 여기서, 제1 절연막(130)은 인접하는 워드라인(WL) 사이의 간섭을 막기 위한 것으로서, 예컨대, 산화막으로 형성될 수 있다.
이어서, 제1 절연막(130) 상에 제2 절연막(140)을 형성한다. 제2 절연막(140)은 주변회로 게이트(PG) 측벽의 스페이서를 형성하기 위한 것으로서, 예컨대, 산화막으로 형성될 수 있다.
도 2d를 참조하면, 제1 절연막(130)의 상면이 드러날 때까지 제2 절연막(140)에 대해 전면 식각을 수행함으로써 주변회로 게이트(PG)의 측벽에 제1 절연막(130)을 사이에 두고 스페이서(140C)를 형성한다.
여기서, 스페이서(140C)는 주변회로 트랜지스터에 LDD(Lightly Doped DrAin) 구조를 형성하기 위하여 주변회로 게이트(PG) 측벽에 형성되는 것이다. LDD 구조는, 스페이서(140C) 형성 전에 주변회로 게이트(PG)에 의해 드러나는 기판(100)에 저농도의 n형 불순물을 도핑하고, 스페이서(140C) 형성 후에 스페이서(140C)에 의해 드러나는 기판(100)에 고농도의 n형 불순물을 도핑함으로써 형성될 수 있다. 이와 같이 LDD 구조를 형성함으로써 주변회로 트랜지스터의 특성 예컨대, 전류 구동 능력이나 핫 캐리어 문제를 개선할 수 있다.
이러한 스페이서(140C) 형성 단계에서 셀 영역(C)의 모든 공간 예컨대, 워드라인(WL) 사이, 워드라인(WL)과 제1 게이트 패턴(G1) 사이, 및 워드라인(WL)과 제2 게이트 패턴(G2) 사이는 제1 절연막(130)으로 매립되어 있기 때문에, 셀 영역(C)에는 스페이서(140C)와 유사한 형태의 측벽 구조물이 형성되지 않는다.
도 2e를 참조하면, 도 2d의 공정 결과물 상에 서로 인접한 소스 선택 라인(SSL)이 형성될 영역의 사이 및 서로 인접한 드레인 선택 라인(DSL)이 형성될 영역의 사이를 노출시키는 개구부(O)를 갖는 제2 마스크 패턴(150)을 형성한다. 제2 마스크 패턴(150)은 포토레지스트 패턴이거나, 또는, 포토레지스트 패턴을 이용하여 패터닝된 질화막 등의 하드마스크 패턴일 수 있다.
도 2f를 참조하면, 제2 마스크 패턴(150)을 식각 베리어로 개구부(0)에 의해 노출되는 제1 게이트 패턴(G1) 및 제2 게이트 패턴(G2)을 식각한다.
본 공정 결과, 제1 게이트 패턴(G1)에서 소스 선택 라인(SSL) 사이에 해당하는 부분이 제거되므로, 결국 서로 인접하는 두 개의 소스 선택 라인(SSL)이 형성된다. 또한, 제2 게이트 패턴(G2)에서 드레인 선택 라인(DSL) 사이에 해당하는 부분이 제거되므로, 결국 서로 인접하는 두 개의 드레인 선택 라인(DSL)이 형성된다.
이와 같이 본 실시예에서는 주변회로 영역(P)에 주변회로 게이트(PG) 측벽의 스페이서(140C)를 먼저 형성한 후, 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)을 나중에 형성한다. 따라서, 종래 기술에서와 같이 스페이서(140C) 형성 공정시 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL) 측벽에 스페이서(140C)와 유사한 형상의 측벽 구조물이 형성되어 드레인 선택 라인(DSL) 사이의 간격 및 소스 선택 라인(SSL) 사이의 간격이 감소하는 문제점이 해결될 수 있고, 그에 따라 콘택 형성과 같은 후속 공정이 용이해진다.
도 2g를 참조하면, 도 2f의 공정 결과물 상에 버퍼용 제3 절연막(160)을 형성한다. 제3 절연막(160)은 후속 공정으로 형성되는 제4 절연막과 제3 절연막(160)의 하부 구조물 사이의 스트레스를 감소시키기 위한 것으로서 예컨대, 산화막으로 형성될 수 있다.
이어서, 제3 절연막(160) 상에 제4 절연막(170)을 형성한다. 제4 절연막(170)은 하부 구조물을 보호하면서 후속 드레인 콘택 및/또는 소스 콘택 형성 공정시 식각 정지막으로 작용할 수 있다. 또한, 제4 절연막(170)은 후속 드레인 콘택 및/또는 소스 콘택이 SAC(Self Aligned Contact)에 의해 형성될 수 있도록 후속 공정으로 형성될 층간 절연막과 식각 선택비를 갖는 물질 예컨대, 질화막으로 형성될 수 있다.
이때, 드레인 선택 라인(DSL) 사이의 간격 및 소스 선택 라인(SSL) 사이의 간격은 종래에 비해 증가되어 있으므로, 제4 절연막(170)이 형성되더라도 후속 콘택 형성 공간이 충분히 확보될 수 있다.
도 2h를 참조하면, 제4 절연막(170) 상에 제4 절연막(170)과 식각 선택비를 갖는 물질 예컨대, 산화막으로 이루어진 층간 절연막(180)을 형성한다.
이어서, 소스 선택 라인(SSL) 사이 및 드레인 선택 라인(DSL) 사이의 층간 절연막(180)을 선택적으로 식각하되 제4 절연막(170)에서 식각이 정지되도록 식각을 수행한 후, 그에 의해 드러나는 제4 절연막(170) 및 제3 절연막(160)을 식각하여 기판(100)을 노출시키는 콘택용 개구부를 형성한다. 이때, 콘택용 개구부는 드레인 선택 라인(DSL) 사이에서는 홀 형상일 수 있고, 소스 선택 라인(SSL) 사이에서는 라인 형상일 수 있다.
이어서, 콘택용 개구부에 도전 물질을 매립함으로써 드레인 선택 라인(DSL) 사이를 관통하여 기판(100)과 연결되는 드레인 콘택(DC) 및 소스 선택 라인(SSL) 사이를 관통하여 기판(100)과 연결되는 소스 콘택(SC)을 형성한다.
이어서, 도시하지는 않았으나, 드레인 콘택(DC) 및 소스 콘택(SC)과 각각 연결되는 배선 예컨대, 비트라인이나 소스라인을 형성하는 공정 등 요구되는 공정을 추가적으로 수행할 수 있다.
이상으로 설명한 제조 방법에 의해 도 2h의 장치가 제조될 수 있다.
도 2h를 다시 참조하면, 셀 영역(C)의 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)의 측벽 구조물과 주변회로 영역(P)의 주변회로 게이트(PG)의 측벽 구조물은 서로 상이하다. 즉, 드레인 선택 라인(DSL)의 측벽 중 드레인 콘택(DC)을 향하는 측벽 및 소스 선택 라인(SSL)의 측벽 중 소스 콘택(SC)을 향하는 측벽에는 제3 절연막(160) 및 제4 절연막(170)이 배치되는 반면, 주변회로 게이트(PG)의 양 측벽에는 제1 절연막(130), 스페이서(140C), 제3 절연막(160) 및 제4 절연막(170)이 배치된다. 이는 전술한 바와 같이 주변회로 게이트(PG)의 스페이서(140C) 형성 후, 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)을 완성하기 때문이다. 이러한 경우, 드레인 선택 라인(DSL) 사이의 간격 및 소스 선택 라인(SSL) 사이의 간격을 충분히 확보할 수 있어 드레인 콘택(DC) 및 소스 콘택(SC) 형성 공정이 용이하여지고 공정에 기인한 불량 발생이 감소하는 장점이 있다. 게다가, 드레인 콘택(DC) 및 소스 콘택(SC)의 면적이 종래보다 넓어질 것이므로 저항이 감소하는 장점도 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100: 기판 110: 게이트층
130: 제1 절연막 140: 제2 절연막
160: 제3 절연막 170: 제4 절연막
180: 층간 절연막 SSL: 소스 선택 라인
DSL: 드레인 선택 라인 WL: 워드라인
PG: 주변회로 게이트 SC: 소스 콘택
DC: 드레인 콘택

Claims (16)

  1. 셀 영역 및 주변회로 영역을 갖는 기판 상에 게이트층을 형성하는 단계;
    상기 게이트층을 선택적으로 식각하여 상기 셀 영역의 워드라인 및 상기 주변회로 영역의 주변회로 게이트를 형성하면서, 상기 셀 영역에 선택라인이 형성될 영역 및 서로 인접한 선택라인 사이의 영역에 대응하는 게이트 패턴을 형성하는 단계;
    상기 주변회로 게이트의 측벽에 스페이서를 형성하는 단계; 및
    상기 게이트 패턴에서 상기 서로 인접한 선택 라인 사이의 영역에 대응하는 부분을 선택적으로 식각하여 상기 선택라인을 형성하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 게이트층은,
    터널 절연막, 부유 게이트막, 전하 차단막 및 제어 게이트막의 적층 구조물을 포함하되, 상기 주변회로 게이트가 형성될 영역 및 상기 선택 라인이 형성될 영역의 상기 전하 차단막은 일부 또는 전부가 제거된
    비휘발성 메모리 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 선택 라인은, 상기 워드라인 일측의 드레인 선택 라인 및 상기 워드라인 타측의 소스 선택 라인을 포함하고,
    상기 드레인 선택 라인은 서로 인접하도록 배치되고,
    상기 소스 선택 라인은 서로 인접하도록 배치된
    비휘발성 메모리 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 워드라인, 선택 라인 및 게이트 패턴 형성 단계 후에,
    결과물의 전면 상에 상기 워드라인 사이의 공간 및 상기 워드라인과 상기 게이트 패턴 사이의 공간을 매립하는 두께의 제1 절연막을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 스페이서 형성 단계는,
    상기 제1 절연막 상에 상기 스페이서 형성을 위한 제2 절연막을 형성하는 단계; 및
    상기 제2 절연막을 전면식각하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  6. 제1항 또는 제4항에 있어서,
    상기 선택 라인 형성 단계 후에,
    결과물의 전면 상에 버퍼용 제3 절연막 및 제4 절연막을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 제3 절연막은 산화막이고,
    상기 제4 절연막은 질화막인
    비휘발성 메모리 장치의 제조 방법.
  8. 제6항에 있어서,
    상기 제4 절연막 형성 단계 후에,
    상기 제4 절연막 상에 상기 제4 절연막과 식각 선택비를 갖는 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 선택적으로 식각하여 상기 서로 인접한 선택 라인 사이를 관통하는 개구부를 형성하는 단계;
    상기 개구부 저면의 상기 제4 절연막 및 상기 제3 절연막을 제거하여 상기 기판을 노출시키는 단계; 및
    상기 개구부 내에 매립되는 콘택을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  9. 셀 영역 및 주변회로 영역을 갖는 기판;
    상기 기판 상의 상기 셀 영역에 형성된 워드라인 및 선택라인;
    서로 인접한 상기 선택 라인의 마주보는 측벽에 배치된 제1 측벽 구조물;
    상기 기판 상의 상기 주변회로 영역에 형성된 주변회로 게이트; 및
    상기 주변회로 게이트의 측벽에 배치된 제2 측벽 구조물을 포함하고,
    상기 제1 측벽 구조물의 두께는 상기 제2 측벽 구조물의 두께보다 작은
    비휘발성 메모리 장치.
  10. 제9 항에 있어서,
    상기 제1 측벽 구조물을 구성하는 막의 개수는 상기 제2 측벽 구조물을 이루는 막의 개수보다 작은
    비휘발성 메모리 장치.
  11. 제9 항에 있어서,
    상기 제1 측벽 구조물은, 스페이서 및 상기 스페이서를 따라 형성된 버퍼용 제3 절연막 및 제4 절연막을 포함하고,
    상기 제2 측벽 구조물은, 상기 버퍼용 제3 절연막 및 상기 제4 절연막을 포함하는
    비휘발성 메모리 장치.
  12. 제11 항에 있어서,
    상기 스페이서는 산화막이고,
    상기 제3 절연막은 산화막이고,
    상기 제4 절연막은 질화막인
    비휘발성 메모리 장치.
  13. 제9 항에 있어서,
    상기 워드라인, 상기 선택 라인 및 상기 주변회로 게이트는 각각, 터널 절연막, 부유 게이트막, 전하 차단막 및 제어 게이트막의 적층 구조물을 포함하되,
    상기 선택 라인 및 상기 주변회로 게이트의 전하 차단막은 일부 또는 전부가 제거된
    비휘발성 메모리 장치.
  14. 제9 항에 있어서,
    상기 선택 라인은, 상기 워드라인 일측의 드레인 선택 라인 및 상기 워드라인 타측의 소스 선택 라인을 포함하고,
    상기 드레인 선택 라인은 서로 인접하도록 배치되고,
    상기 소스 선택 라인은 서로 인접하도록 배치된
    비휘발성 메모리 장치.
  15. 제9 항에 있어서,
    상기 워드라인 사이의 공간, 및 상기 선택 라인의 상기 마주보는 측벽을 제외한 나머지 측벽과 상기 워드라인 사이의 공간에 매립되는 제1 절연막을 더 포함하는
    비휘발성 메모리 장치.
  16. 제9 항에 있어서,
    서로 인접한 상기 선택 라인 사이를 관통하여 상기 기판과 연결되는 콘택을 더 포함하는
    비휘발성 메모리 장치.
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