CN102956564A - 非易失性存储器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种用于制造非易失性存储器件的方法，包括以下步骤：在具有单元区和外围电路区的衬底之上形成栅层；在单元区中形成与用于选择线的区域和相邻的选择线之间的区域相对应的栅图案，其中，在形成所述栅图案期间，通过选择性地刻蚀栅层来形成单元区中的字线和外围电路区中的外围电路栅；在外围电路栅的侧壁上形成间隔件；以及通过选择性地刻蚀栅图案中的与所述相邻的选择线之间的区域相对应的部分来形成选择线。

Description

非易失性存储器件及其制造方法
相关申请的交叉引用
本申请要求2011年8月25日提交的申请号为10-2011-0085129的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种非易失性存储器件及其制造方法，更具体而言，涉及一种包括形成在单元区和外围区中的晶体管的非易失性存储器件及其制造方法。
背景技术
非易失性存储器件是即使电源切断仍能保留其中储存的数据的存储器件。非易失性存储器的一个实例是具有被分组成串的多个存储器单元的NAND型快闪存储器件，其中存储器单元的串被共同地控制，实现了存储器件的高集成。
NAND型快闪存储器件包括设置在单元区中的多个串，且每个串包括彼此串联耦接的漏极选择晶体管、多个存储器单元、以及源极选择晶体管。这里，末端彼此连接的串相互具有对称结构。此外，NAND型快闪存储器件包括设置在外围电路区中的各种单位器件，如外围电路晶体管。
另外，当制造NAND型快闪存储器件时，一般将设置在单元区中的漏极选择线、源极选择线和字线、以及设置在外围电路区中的栅同时图案化。随后，顺序地执行如下工艺：形成足够厚的氧化物层以填充字线之间的空间的工艺，在外围电路栅的侧壁上形成间隔件以实现外围电路晶体管中的轻掺杂漏极(LDD)结构的工艺，以及形成缓冲氧化物层和氮化物层的工艺。
这里，在外围电路栅的侧壁上形成间隔件的工艺，是通过形成覆盖单元区和外围电路区的间隔件形成隔离层、然后对所述间隔件形成隔离层执行毯式刻蚀工艺(blanketetch process)而执行的。因而，与外围电路栅的侧壁上的间隔件一起在源极选择线的一个侧壁上和漏极选择线的一个侧壁上不期望地形成了类似于间隔件的侧壁结构。侧壁结构的形成大大减小了相邻的漏极选择线之间的要形成漏极接触的空间、以及相邻的源极选择线之间的要形成源极接触的空间，并且空间的减小在后续形成缓冲氧化物层和氮化物层的工艺中变得更为显著。
总而言之，现有的制造非易失性存储器件的方法增加了形成漏极接触的工艺和形成源极接触的工艺的程序性困难，因此，也增加了故障可能性，诸如接触不开放(contact-not-open)的故障。此外，由于漏极接触和源极接触的宽度减小，接触电阻可能增加。
发明内容
本发明的一个示例性实施例针对一种非易失性存储器件及其制造方法，所述非易失性存储器件通过充分地保证要形成在单元区中的漏极接触和/或源极接触的空间而可以具有减小的接触电阻、降低的程序性困难，并减少故障的发生。
根据本发明的一个示例性实施例，一种用于制造非易失性存储器件的方法包括以下步骤：在具有单元区和外围电路区的衬底之上形成栅层；在单元区中形成与用于选择线的区域和相邻的选择线之间的区域相对应的栅图案，其中，在形成所述栅图案期间，通过选择性地刻蚀所述栅层来形成单元区中的字线和外围电路区中的外围电路栅；在外围电路栅的侧壁上形成间隔件；以及通过选择性地刻蚀栅图案中的与所述相邻的选择线之间的区域相对应的部分来形成选择线。
在本发明的另一个示例性实施例中，一种非易失性存储器件包括：包括单元区和外围电路区的衬底；字线和选择线，所述字线和所述选择线形成在衬底的单元区中；第一侧壁结构，所述第一侧壁结构设置在一对相邻的选择线的两个侧壁上；外围电路栅，所述外围电路栅形成在衬底的外围电路区中；以及第二侧壁结构，所述第二侧壁结构设置在外围电路栅的侧壁上，其中，所述第一侧壁结构比所述第二侧壁结构更薄。
附图说明
图1是说明根据本发明的一个示例性实施例的非易失性存储器件的平面图。
图2A至图2H是说明根据本发明的一个示例性实施例的用于制造非易失性存储器件的方法的截面图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以以不同的方式实施，并不应解释为限定于本文所列的实施例。另外，提供这些实施例是为了使本说明书是充分且完整的，并向本领域技术人员充分传达本发明的范围。在本说明书中，相同的附图标记表示相同的部分。
附图并非按比例绘制，并且在某些情况下，为了清楚地示出实施例的特征，可能对比例做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅表示第一层直接形成在第二层或衬底上的情况，还表示在第一层与第二层或衬底之间存在第三层的情况。
图1是说明根据本发明的一个示例性实施例的非易失性存储器件的平面图。该图示出了单元区。
参见图1，形成在半导体衬底之上的有源区ACT具有沿着一个方向延伸的形状，且多个有源区ACT相互平行排列。在下文，为了说明的目的，有源区ACT延伸的方向被称为第一方向，而与第一方向相交叉的方向被称为第二方向。
沿着与有源区ACT相交叉的第二方向延伸的漏极选择线DSL、字线WL、和源极选择线SSL在半导体衬底之上相互平行排列。具体地，在一个漏极选择线DSL与一个源极选择线SSL之间设置有多个字线WL。结区形成在漏极选择线DSL、字线WL和源极选择线SSL之间的有源区ACT中。与一个有源区ACT重叠的漏极选择线DSL以及位于漏极选择线DSL两侧的结区构成漏极选择晶体管DST；与一个有源区ACT重叠的源极选择线SSL以及位于源极选择线SSL两侧的结区构成源极选择晶体管SST。与一个有源区ACT重叠的每个字线WL以及位于字线WL两侧的结区构成存储器单元MC。
漏极选择晶体管DST、多个存储器单元MC、和源极选择晶体管SST彼此串联耦接成单位串。如图中所述，存在多个串，且所述串沿着第一方向和第二方向排列。这里，称任一串为第一串，并且在第一方向上与所述第一串相邻的另一串被称为第二串，第二串具有与第一串的结构对称的结构。例如，当假定第一串具有源极选择线SSL被设置在最下部而漏极选择线DSL被设置在最上部的结构时，设置在第一串之上的串的漏极选择线DSL被设置在最下部，而设置在第一串之下的串的源极选择线SSL被设置在最上部。结果，第一串的漏极选择线DSL与第一串之上的串的漏极选择线DSL彼此相邻，第一串的源极选择线SSL与第一串之下的串的源极选择线SSL彼此相邻。
漏极接触DC形成在相邻的漏极选择线DSL之间的有源区ACT之上，漏极接触DC将漏极选择晶体管DST的漏极区与诸如位线的线(图中未示出)耦接。此外，线型的源极接触SC形成在相邻的源极选择线SSL之间的半导体衬底上，源极接触SC将源极选择晶体管SST的源极区与诸如源极线的线(图中未示出)耦接。这里，漏极接触DC和源极接触SC的形状不限于图中所示的形状，可以对它们进行不同地修改。由于漏极接触DC和源极接触SC分别形成在相邻的漏极选择线DSL之间和相邻的源极选择线SSL之间，故要充分地保证相邻的漏极选择线DSL之间的空间和相邻的源极选择线SSL之间的空间。下面参照图2A到2H来详细描述用于制造能确保相邻的漏极选择线DSL之间的空间和相邻的源极选择线SSL之间的空间的非易失性存储器件的方法。
图2A到2H是说明根据本发明的一个示例性实施例的用于制造非易失性存储器件的方法的截面图。截面图同时示出了非易失性存储器件的单元区和外围电路区。具体地，单元区是通过沿着线I-I’截开非易失性存储器件而获得的截面图。
参见图2A，提供具有单元区C和外围电路区P的衬底100。这里，衬底100可以包括经由浅沟槽隔离(STI)工艺形成的隔离层以及由隔离层限定的有源区。
随后，在衬底100之上形成栅层110，所述栅层110用于形成单元区C中的漏极选择线DSL、字线WL和源极选择线SSL，并用于形成外围电路区P中的外围电路晶体管的栅，所述外围电路晶体管的栅在下文被称为外围电路栅。
栅层110可以包括顺序层叠的隧道绝缘层111、浮栅层112、电荷阻挡层113以及控制栅层114。如果有的话，可以在要形成漏极选择线DSL和源极选择线SSL的区域以及要形成外围电路栅的区域中去除电荷阻挡层113的全部或部分，因此，浮栅层112和控制栅层114可以在相应的区域中彼此电导通。
隧道绝缘层111可以是氧化物层，而浮栅层112可以是多晶硅层。电荷阻挡层113可以是氧化物-氮化物-氧化物(ONO)层，而控制栅层114可以是金属层、金属硅化物层，或者是包括例如多晶硅层和金属硅化物层的双层。
随后，在栅层110之上形成第一掩模图案120A、120B、120C和120D，所述第一掩模图案120A、120B、120C和120D覆盖要形成字线WL的区域(见“120A”)、要形成相邻的源极选择线SSL的区域和所述相邻的源极选择线SSL之间的区域(见“120B”)、要形成相邻的漏极选择线DSL的区域和所述相邻的漏极选择线DSL之间的区域(见“120C”)、以及要形成外围电路栅的区域(见“120D”)。第一掩模图案120A、120B、120C和120D可以是光致抗蚀剂图案，或者可以是硬掩模图案、诸如利用光致抗蚀剂图案图案化的氮化物层。
参见图2B，通过利用第一掩模图案120A、120B、120C和120D作为刻蚀阻挡来刻蚀栅层110，在外围电路区P中形成外围电路栅PG，而在单元区C中形成字线WL。这里，每个字线WL包括利用掩模图案120A刻蚀的隧道绝缘层111、浮栅层112、电荷阻挡层113和控制栅层114的层叠结构。另外，外围电路栅PG包括利用掩模图案120D刻蚀的隧道绝缘层111、浮栅层112、电荷阻挡层113和控制栅层114的层叠结构，其中在浮栅层112和控制栅层114之间的区域中电荷阻挡层113的一部分被去除。不管附图中说明的特征如何，外围电路栅PG可以省略电荷阻挡层113，在这种情况下，浮栅层112和控制栅层114可以在整个表面相互接触。
在本文中，当形成字线WL和外围电路栅PG时，利用单元区C的掩模图案120B作为刻蚀阻挡并且刻蚀栅层110来形成第一栅图案G1，所述第一栅图案G1与要形成相邻的源极选择线SSL的区域和所述相邻的源极选择线SSL之间的区域相对应；以及利用单元区C的掩模图案120C作为刻蚀阻挡并且刻蚀栅层110来形成第二栅图案G2，所述第二栅图案G2与要形成相邻的漏极选择线DSL的区域和所述相邻的漏极选择线DSL之间的区域相对应。第一栅图案G1是利用掩模图案120B刻蚀的隧道绝缘层111、浮栅层112、电荷阻挡层113和控制栅层114的层叠结构。特别地，在要形成源极选择线SSL的区域去除电荷阻挡层113的全部或部分。第二栅图案G2是利用掩模图案120C刻蚀的隧道绝缘层111、浮栅层112、电荷阻挡层113和控制栅层114的层叠结构。特别地，在要形成漏极选择线DSL的区域去除电荷阻挡层113的全部或部分。
在本发明的本示例性实施例中，漏极选择线DSL和源极选择线SSL未一起形成，而字线WL和外围电路栅极PG同时地形成。
参见图2C，在图2B的所得衬底结构之上形成第一绝缘层130，所述第一绝缘层130的厚度填充字线WL之间的空间、字线WL与第一栅图案G1之间的空间、以及字线WL与第二栅图案G2之间的空间。这里，字线WL之间的空间、字线WL与第一栅图案G1之间的空间、以及字线WL与第二栅图案G2之间的空间窄，而外围电路区P的图案、诸如外围电路栅PG在尺寸上相对较大且以相对较低的密度设置。所以，外围电路区P的第一绝缘层130沿着外围电路栅极PG的轮廓而形成。这里，第一绝缘层130起到防止相邻字线WL之间的干扰的作用。第一绝缘层130可以是氧化物层。
随后，在第一绝缘层130之上形成第二绝缘层140。第二绝缘层140用于形成外围电路栅PG的侧壁上的间隔件，且第二绝缘层140可以是氧化物层。
参见图2D，通过对第二绝缘层140执行毯式刻蚀工艺直到暴露第一绝缘层130的上表面为止，在外围电路栅PG的侧壁上形成间隔件140C，间隔件140C与外围电路栅PG之间具有第一绝缘层130。
在本文中，在外围电路栅PG的侧壁上形成间隔件140C以在外围电路晶体管中形成轻掺杂漏极(LDD)结构。可以通过在形成间隔件140C之前用低浓度的N型杂质对被外围电路栅暴露的衬底100掺杂、并在形成间隔件140C之后用高浓度的N型杂质对被间隔件140C暴露的衬底100掺杂来形成LDD结构。利用LDD结构，可以改善外围电路晶体管的特性，例如电流驱动能力或热载流子特性。
由于第一绝缘层130填充单元区C中的所有空间，例如，字线WL之间的空间、字线WL与第一栅图案G1之间的空间、字线WL与第二栅图案G2之间的空间，因此在形成间隔件140C的阶段，在单元区C中不会形成形状类似于间隔件140C形状的侧壁结构。
参见图2E，在图2D的所得衬底结构之上形成具有开口O的第二掩模图案150，所述具有开口O的第二掩模图案150暴露要形成相邻的源极选择线SSL的区域之间的空间，以及要形成相邻的漏极选择线DSL的区域之间的空间。第二掩模图案150可为光致抗蚀剂图案，或者硬掩模图案、诸如利用光致抗蚀剂图案图案化的氮化物层。
参见图2F，利用第二掩模图案150作为刻蚀阻挡刻蚀被开口O暴露的第一栅图案G1和第二栅图案G2。
作为上述工艺的结果，从第一栅图案G1中去除了与源极选择线SSL之间的空间相对应的部分。因而，形成了两个相邻的源极选择线SSL。而且，由于从第二栅图案G2中去除了与漏极选择线DSL之间的空间相对应的部分，因此形成了两个相邻的漏极选择线DSL。
在如上所述的本发明的实施例中，首先在外围电路区P中的外围电路栅PG的侧壁上形成间隔件140C，随后形成漏极选择线DSL和源极选择线SSL。结果，在形成间隔件140C期间，不会在漏极选择线DSL和源极选择线SSL的侧壁上形成形状类似于间隔件140C的侧壁结构。所以，不会发生现有技术中的漏极选择线DSL之间的空间和源极选择线之间的空间的减小。因此，方便了后续形成接触的工艺。
参见图2G，在图2F的所得衬底结构之上形成用于缓冲的第三绝缘层160。第三绝缘层160是用于减少要在后续工艺中形成的第四绝缘层与第三绝缘层160的下层结构之间的应力的层。第三绝缘层可以是氧化物层。
随后，在第三绝缘层160之上形成第四绝缘层170。第四绝缘层170可在保护下层结构的同时在用于形成漏极接触和/或源极接触的后续工艺中作为刻蚀停止层。此外，第四绝缘层170可由相对于要在后续工艺中形成的层间电介质层具有刻蚀选择性的材料形成，以便随后基于“自对准接触”形成法来形成漏极接触和/或源极接触。例如，第四绝缘层170可由氮化物层形成。
这里，由于相比于现有技术而言增加了漏极选择线DSL之间的空间和源极选择线SSL之间的空间，因此即使形成第四绝缘层170也可以充分地获得要形成接触的空间。
参见图2H，在第四绝缘层170之上形成层间电介质层180，所述层间电介质层180由相对于第四绝缘层170具有刻蚀选择性的材料(例如，由氧化物形成的材料)形成。
随后，选择性地刻蚀形成在源极选择线SSL之间以及漏极选择线SSL之间的层间电介质层180，并且在第四绝缘层170停止对层间电介质层180的刻蚀。随后，对因为选择性地刻蚀层间电介质层180而暴露的第四绝缘层170和第三绝缘层160进行刻蚀。结果，形成了用于形成接触的开口，所述开口暴露出衬底100。这里，所述用于形成接触的开口可以在漏极选择线DSL之间具有孔状，并且所述用于形成接触的开口可以在源极选择线SSL之间具有线状。
随后，通过用导电材料填充所述用于形成接触的开口来形成漏极接触DC和源极接触SC，所述漏极接触DC通过在漏极选择线DSL之间穿过而与衬底100耦接，所述源极接触SC通过在源极选择线SSL之间穿过而与衬底100耦接。
随后，尽管未示出，但还可以额外地执行另外的工艺，例如形成分别与漏极接触DC和源极接触SC耦接的线、例如位线和源极线的工艺。
可通过上述制造方法制造图2H的器件。
回到图2H，单元区C中的漏极选择线DSL和源极选择线SSL的侧壁结构与外围电路区P中的外围电路栅PG的侧壁结构彼此不同。简而言之，第三绝缘层160和第四绝缘层170设置在漏极选择线DSL的侧壁之中的在漏极接触DC上的侧壁上以及源极选择线SSL的侧壁之中的在源极接触SC上的侧壁上，而第一绝缘层130、间隔件140C、第三绝缘层160和第四绝缘层170设置在外围电路栅极PG的侧壁上。这是因为，如前所述，漏极选择线DSL和源极选择线SSL是在外围电路栅PG的间隔件140C形成之后完成的。在这种情况下，形成漏极接触DC和源极接触SC的工艺变得简单，而工艺中故障的发生也由于能够充分获得漏极选择线DSL之间的空间和源极选择线SSL之间的空间而减少。此外，由于漏极接触DC和源极接触SC的面积变得更宽，电阻也相应减小。
根据本发明的一个实施例，非易失性存储器件通过充分地保证要形成在单元区中漏极接触和/或源极接触的空间而可以具有减小的接触电阻、降低的程序性难度、减少的故障出现几率。
虽然已经以具体实施例的方式描述了本发明，但是对于本领域技术人员来说明显的是，在不脱离所附权利要求限定的本发明的精神和范围的情况下，可以进行各种变化和修改。

Claims (18)

1.一种用于制造非易失性存储器件的方法，包括以下步骤：
在具有单元区和外围电路区的衬底之上形成栅层；
在所述单元区中形成与用于选择线的区域以及相邻的选择线之间的区域相对应的栅图案，其中，在形成所述栅图案期间，通过选择性地刻蚀所述栅层来形成所述单元区中的字线和所述外围电路区中的外围电路栅；
在所述外围电路栅的侧壁上形成间隔件；以及
通过选择性地刻蚀所述栅图案中的与所述相邻的选择线之间的区域相对应的部分来形成所述选择线。
2.如权利要求1所述的方法，其中，所述栅层包括隧道绝缘层、浮栅层、电荷阻挡层和控制栅层的层叠结构，并且
在要形成所述外围电路栅的区域和要形成所述选择线的区域中去除所述电荷阻挡层的至少一部分。
3.如权利要求1所述的方法，其中，所述选择线包括位于所述字线的一侧的漏极选择线和位于所述字线的另一侧的源极选择线，并且
所述漏极选择线被设置为与另一漏极选择线相邻，所述源极选择线被设置为与另一源极选择线相邻。
4.如权利要求1所述的方法，还包括以下步骤：
在形成所述字线、所述选择线和所述栅图案之后，在衬底结构之上形成第一绝缘层，所述第一绝缘层具有填充所述字线之间的空间和所述字线与所述栅图案之间的空间的厚度。
5.如权利要求4所述的方法，其中，形成所述间隔件的步骤还包括以下步骤：
在所述第一绝缘层之上形成用于形成所述间隔件的第二绝缘层；以及
对所述第二绝缘层执行毯式刻蚀工艺。
6.如权利要求1所述的方法，还包括以下步骤：
在形成所述选择线之后，在衬底结构之上形成用于形成缓冲的第三绝缘层以及形成第四绝缘层。
7.如权利要求6所述的方法，其中，所述第三绝缘层是氧化物层，所述第四绝缘层是氮化物层。
8.如权利要求6所述的方法，还包括以下步骤：
在形成所述第四绝缘层之后，在所述第四绝缘层之上形成相对于所述第四绝缘层具有刻蚀选择性的层间电介质层；
通过选择性地刻蚀所述层间电介质层来形成在所述相邻的选择线之间穿过的开口；
通过去除在所述开口的下表面上的所述第四绝缘层和所述第三绝缘层而暴露出所述衬底；以及
形成填充所述开口的接触。
9.一种非易失性存储器件，包括：
包括单元区和外围电路区的衬底；
字线和选择线，所述字线和所述选择线形成在所述衬底的所述单元区中；
第一侧壁结构，所述第一侧壁结构设置在一对相邻的选择线的两个侧壁上；
外围电路栅，所述外围电路栅形成在所述衬底的所述外围电路区中；以及
第二侧壁结构，所述第二侧壁结构设置在所述外围电路栅的侧壁上，
其中，所述第一侧壁结构比所述第二侧壁结构更薄。
10.如权利要求9所述的非易失性存储器件，其中，构成所述第一侧壁结构的层的数量小于构成所述第二侧壁结构的层的数量。
11.如权利要求9所述的非易失性存储器件，其中，所述第二侧壁结构包括间隔件、以及沿着所述间隔件形成的用于形成缓冲的第三绝缘层和沿着所述间隔件形成的第四绝缘层，并且
所述第一侧壁结构包括所述第三绝缘层和所述第四绝缘层。
12.如权利要求11所述的非易失性存储器件，其中，所述间隔件中的每个包括氧化物层，所述第三绝缘层是氧化物层，所述第四绝缘层是氮化物层。
13.如权利要求9所述的非易失性存储器件，其中，所述字线、所述选择线和所述外围电路栅中的每个包括隧道绝缘层、浮栅层、电荷阻挡层和控制栅层的层叠结构，并且
所述选择线和所述外围电路栅的电荷阻挡层的至少一部分被去除。
14.如权利要求9所述的非易失性存储器件，其中，所述选择线包括位于所述字线的一侧的漏极选择线和位于所述字线的另一侧的源极选择线，
所述漏极选择线设置成与另一漏极选择线相邻，并且
所述源极选择线设置成与另一源极选择线相邻。
15.如权利要求9所述的非易失性存储器件，还包括：
第一绝缘层，所述第一绝缘层填充所述字线之间的空间、以及所述字线与所述选择线的除所述选择线的两个侧壁之外的其余侧壁之间的空间。
16.如权利要求9所述的非易失性存储器件，还包括：
接触，所述接触与所述衬底耦接并在所述相邻的选择线之间穿过。
17.如权利要求9所述的非易失性存储器件，还包括：
所述第一侧壁结构的延伸层，所述第一侧壁结构的延伸层在所述一对相邻的选择线的所述两个侧壁之上延伸、在另一对相邻的选择线的两个侧壁上延伸、并在两对所述相邻的选择线之间的字线的顶部之上延伸。
18.如权利要求17所述的非易失性存储器件，还包括电介质层，所述电介质层形成在所述延伸层之上和所述字线的顶部之上且位于两个接触之间，所述两个接触中的每个接触形成在两对所述相邻的选择线中的相应一对之间。
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