KR20130072076A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

비휘발성 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

비휘발성 메모리 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 기판 상에 형성되고, 교대로 적층된 복수의 층간 절연층 및 복수의 채널층을 포함하는 채널 구조물; 및 상기 채널 구조물의 일측 및 타측에 각각 배치되고, 상기 복수의 채널층 측벽과 접하는 제1 및 제2 선택 게이트를 포함하고, 상기 제1 선택 게이트를 이루는 물질의 일함수와 상기 제2 선택 게이트를 이루는 물질의 일함수는 서로 상이하다.

Description

비휘발성 메모리 장치 및 그 제조 방법{NONVOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 기판으로부터 수직으로 적층된 복수의 메모리 셀을 포함하는 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치 예컨대, 낸드형 플래쉬 메모리 등이 널리 이용되고 있다.
최근 실리콘 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 복수의 메모리 셀을 적층하는 3차원 비휘발성 메모리 장치가 제안되었다. 3차원 비휘발성 메모리 장치로는, 기판에 대하여 수직 방향으로 형성된 채널을 따라 복수의 워드라인이 적층된 수직 채널형 장치와, 기판에 대하여 수직 방향으로 형성된 게이트를 따라 복수의 채널층이 적층된 수직 게이트형 장치가 있다.
이러한 3차원 비휘발성 메모리 장치에서는 2차원 비휘발성 메모리 장치와 같이 메모리 셀이 기판의 일부를 채널로 이용하는 것이 아니다. 이는 3차원 비휘발성 메모리 장치에서는 기판 바디와 같은 역할을 하는 부분이 존재하지 않음을 의미한다. 따라서, 3차원 비휘발성 메모리 장치에서는 고농도의 P형 불순물 영역을 갖는 기판 바디에 높은 양 전압을 인가하여 메모리 셀의 부유 게이트에 F-N 터널링(Fowler-Nordheim Tunneling)으로 정공을 주입하는 방식의 소거 동작이 불가능하다. 대신, 선택 트랜지스터의 게이트에 고전압을 인가하여 GIDL(Gate Induced Drain Leakage) 전류를 발생시키고, 이러한 GIDL 전류에 의해 생성된 핫 홀(hot hole)을 채널로 공급하는 방식으로 소거를 수행한다.
그러나, GIDL 전류를 이용한 소거 동작은 소거 효율이 떨어지는 문제가 있다. 다량의 전자-홀 쌍(electron-hole pair)을 생성하는 것이 어렵기 때문이다.
본 발명이 해결하고자 하는 과제는, 3차원 비휘발성 메모리 장치에 있어서 GIDL 전류를 이용한 소거 동작시 소거 효율을 증가시킬 수 있는 비휘발성 메모리 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 기판 상에 형성되고, 교대로 적층된 복수의 층간 절연층 및 복수의 채널층을 포함하는 채널 구조물; 및 상기 채널 구조물의 일측 및 타측에 각각 배치되고, 상기 복수의 채널층 측벽과 접하는 제1 및 제2 선택 게이트를 포함하고, 상기 제1 선택 게이트를 이루는 물질의 일함수와 상기 제2 선택 게이트를 이루는 물질의 일함수는 서로 상이하다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 장치는, 기판으로부터 수직 방향으로 연장된 채널; 및 상기 채널을 따라 교대로 적층된 복수의 층간 절연층 및 복수의 도전층을 포함하고, 상기 복수의 도전층 중 최상부의 도전층은, 선택 게이트를 이루고, 상기 채널의 일측과 접하는 상기 선택 게이트의 일부는 제1 일함수를 갖는 물질로 이루어지고 상기 채널의 타측과 접하는 상기 선택 게이트의 일부는 상기 제1 일함수와 상이한 제2 일함수를 갖는 물질로 이루어진다.
본 발명의 비휘발성 메모리 장치 및 그 제조 방법에 의하면, 3차원 비휘발성 메모리 장치에 있어서 GIDL 전류를 이용한 소거 동작시 소거 효율을 증가시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 사시도이고, 도 2는 도 1의 X-X' 단면도이다.
도 3a는 종래 기술에 따른 비휘발성 메모리 장치의 에너지 밴드 다이어그램을 나타낸 도면이고, 도 3b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 에너지 밴드 다이어그램을 나타낸 도면이다.
도 4a 내지 도 7b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
도 8은 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 사시도이다.
도 9 및 도 10은 본 발명의 또다른 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 단면도 및 평면도이다.
도 11 및 도 12는 본 발명의 또다른 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
이하, 도 1 내지 도 7b를 참조하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법과, 그 효과에 대해 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 사시도이고, 도 2는 도 1의 X-X' 단면도이다. 도 1 및 도 2의 장치는 게이트가 기판으로부터 수직 방향으로 연장되는 수직 게이트형 3차원 비휘발성 메모리 장치이다.
도 1을 참조하면, 본 실시예의 장치는, 기판(100), 기판(100) 상에 배치되면서 제1 방향(A-A' 참조)으로 연장되는 채널 구조물(C), 채널 구조물(C)의 연장 방향과 교차하는 제2 방향(B-B' 참조)으로 연장되면서 채널 구조물(C)에 포함되는 복수의 채널층(120) 측벽과 접하는 워드라인(WL_0~WL_N), 소스 선택 라인(SSL) 및 소스 라인(SL), 채널 구조물(C)의 계단형 단부 상에 배치되면서 제2 방향으로 연장되는 드레인 선택 라인(DSL_0~DSL_N), 및 드레인 선택 라인(DSL_0~DSL_N) 상에 배치되면서 제1 방향으로 연장되는 비트라인(BL)을 포함한다.
기판(100)은 단결정 실리콘 기판일 수 있고, 웰(well), 절연층 등과 같이 요구되는 소정 구조물(미도시됨)을 포함할 수 있다.
채널 구조물(C)은 교대로 적층되는 복수의 층간 절연층(110) 및 복수의 채널층(120)을 포함한다. 층간 절연층(110)은 산화막 또는 질화막을 포함할 수 있다. 채널층(120)은 불순물이 도핑된 폴리실리콘막 또는 단결정 실리콘막일 수 있다. 채널 구조물(C)은 복수개가 평행하게 이격되어 배치될 수 있다.
워드라인(WL_0~WL_N)은 제2 방향으로 연장되면서 복수개가 평행하게 이격되어 배치될 수 있다. 이러한 워드라인(WL_0~WL_N)은 각각 채널 구조물(C) 상부에 배치되어 제2 방향으로 연장되는 부분과, 상기 연장되는 부분으로부터 채널 구조물(C) 사이의 공간을 향하여 수직 하부로 돌출된 부분을 갖는다. 그에 따라, 상기 돌출된 부분은 후술하는 메모리막(130)을 사이에 두고 채널 구조물(C)의 측벽과 접한다. 워드라인(WL_0~WL_N)은 도전 물질 예컨대, 불순물이 도핑된 폴리실리콘 등의 반도체 물질이나 금속 물질을 포함할 수 있다.
메모리막(130)은 워드라인(WL_0~WL_N)과 채널 구조물(C) 사이에 개재되고, 워드라인(WL_0~WL_N)과 채널 구조물(C)을 전기적으로 절연시키면서 전하를 트랩하여 실질적으로 데이터를 저장하는 역할을 수행할 수 있다. 이러한 메모리막(130)은 터널 절연막, 전하 트랩막 및 전하 차단막의 3중막을 포함할 수 있다. 터널 절연막은 채널 구조물(C)과 인접한 쪽에 배치되고 예컨대 산화막일 수 있고, 전하 차단막은 워드라인(WL_0~WL_N)과 인접한 쪽에 배치되고 예컨대 산화막일 수 있고, 전하 트랩막은 터널 절연막과 전하 차단막의 사이에 배치되고 예컨대 질화막일 수 있다.
소스 선택 라인(SSL)은 워드라인(WL_0~WL_N)과 평행하게 제2 방향으로 연장되고, 워드라인(WL_0~WL_N)과 소스 라인(SL) 사이에 위치한다. 소스 선택 라인(SSL)은 워드라인(WL_0~WL_N)과 동일한 형상을 가질 수 있다. 즉, 소스 선택 라인(SSL)은 채널 구조물(C) 상부에 배치되어 제2 방향으로 연장되는 부분과, 상기 연장되는 부분으로부터 채널 구조물(C) 사이의 공간을 향하여 수직 하부로 돌출된 부분을 갖는다. 그에 따라, 상기 돌출된 부분은 후술하는 게이트 절연막(140)을 사이에 두고 채널 구조물(C)의 측벽과 접한다. 소스 선택 라인(SSL)에 관하여는 이하의 도 2를 참조하여 보다 상세히 설명하기로 한다.
게이트 절연막(140)은 소스 선택 라인(SSL)과 채널 구조물(C) 사이에 개재될 수 있고, 예컨대 산화막일 수 있다.
소스 라인(SL)은 소스 선택 라인(SSL)과 평행하게 제2 방향으로 연장된다. 소스 라인(SL)은 워드라인(WL_0~WL_N) 또는 소스 선택 라인(SSL)과 유사하게, 채널 구조물(C) 상부에 배치되어 제2 방향으로 연장되는 부분과, 상기 연장되는 부분으로부터 채널 구조물(C) 사이의 공간을 향하여 수직 하부로 돌출된 부분을 가질 수 있다. 그에 따라, 상기 돌출된 부분은 채널 구조물(C)의 측벽과 직접 접할 수 있다. 다만, 소스 라인(SL)의 수직 높이는 워드라인(WL_0~WL_N) 또는 소스 선택 라인(SSL)과 상이할 수 있다. 이러한 소스 라인(SL)은 도전 물질 예컨대, 불순물이 도핑된 폴리실리콘 등의 반도체 물질을 포함할 수 있다.
드레인 선택 라인(DSL_0~DSL_N)은 채널 구조물(C)의 계단형 단부 상에 배치되고, 제2 방향으로 연장되면서 제2 방향으로 배열되는 드레인 선택 트랜지스터(미도시됨)를 서로 연결시킨다. 구체적으로, 각 채널층(120)의 돌출된 단부 상에는 채널 콘택(150)이 형성되고, 각 채널 콘택(150)의 상부에는 드레인 선택 트랜지스터의 채널(160)이 각각 배치된다. 드레인 선택 라인(DSL_0~DSL_N)은 게이트 절연막(미도시됨)을 사이에 두고 이들 드레인 선택 트랜지스터의 채널(160)을 둘러싸면서 제2 방향으로 연장된다.
비트라인(BL)은 드레인 선택 라인(DSL_0~DSL_N)의 상부에 배치되고, 제1 방향으로 연장되어 제1 방향으로 배열되는 드레인 선택 트랜지스터의 채널(160)과 연결된다. 본 도면에서는 비트라인(BL)이 채널 구조물(C)의 계단형 단부 상에만 배치되는 것처럼 도시되었으나, 이 비트라인(BL)은 제1 방향으로 연장되어, 워드라인(WL), 소스 선택 라인(SSL), 소스 라인(SL)의 상부를 가로지를 수 있다.
본 도면에는 도시되지 않았으나, 소스 라인(SL)을 중심으로 좌측에 배치된 구성요소들은 소스 라인(SL) 우측에 대칭적으로 배치될 수 있다.
이상으로 설명한 비휘발성 메모리 장치에서는, 어느 하나의 채널층(120), 상기 어느 하나의 채널층(120)과 접하는 어느 하나의 워드라인(WL) 및 이들 사이에 개재되는 메모리막(130)으로 구성되는 단위 메모리 셀(MC)이 복수개 배치돤다. 복수의 메모리 셀(MC)은 수직 방향으로는 채널층(120)의 수와 동일한 수로 적층되고, 수평 방향으로는 제1 방향 및 제2 방향을 따라 매트릭스 형태로 배열될 수 있다.
여기서, 동일한 채널층(120)을 공유하는 복수개의 메모리 셀(MC)은 하나의 스트링(ST)을 구성하며, 그에 따라 하나의 채널 구조물(C)마다 채널층(120)의 수와 동일한 수로 적층된 스트링(ST_0~X)이 배치된다. 동일한 채널 구조물(C)을 공유하는 적층 스트링(ST_O~X)은 동일한 비트라인(BL)에 연결된다. 또한, 복수의 비트라인(BL)에 연결되는 복수의 적층 스트링(ST_0~X)은 하나의 소스 라인(SL)에 공통적으로 연결된다.
동일한 워드라인(WL)을 공유하는 복수의 메모리 셀(MC)은 하나의 페이지(PAGE)를 구성하며, 그에 따라 하나의 워드라인(WL)마다 채널층(120)의 수와 동일한 수로 적층된 페이지(PAGE_0~X)가 배치된다. 하나의 워드라인(WL)을 공유하는 적층 페이지(PAGE_0~X) 중에서 원하는 페이지(PAGE)는 드레인 선택 트랜지스터에 의하여 선택될 수 있다.
위와 같은 구조의 비휘발성 메모리 장치의 읽기/쓰기 동작은, 통상적인 방법으로 워드라인(WL_0~WL_N) 및 비트라인(BL)을 제어하면서, 특히 복수의 드레인 선택 트랜지스터을 이용함으로써 원하는 페이지(PAGE)를 선택하는 방식으로 수행될 수 있다. 즉, 읽기/쓰기 동작시 원하는 페이지(PAGE)에 연결된 드레인 선택 트랜지스터를 턴온시키고 그 외의 드레인 선택 트랜지스터는 턴오프시킴으로써 원하는 페이지(PAGE)를 선택할 수 있다.
위와 같은 구조의 비휘발성 메모리 장치의 소거 동작은 소스 선택 라인(SSL)에 고전압을 인가하여 GIDL 전류를 발생시킴으로써 생성된 핫 홀을 채널층(120)으로 공급하는 방식으로 수행될 수 있다. 본 실시예에서는 소스 선택 라인(SSL)을 도 2와 같이 구성함으로써 소거 효율을 증가시키고자 한다.
도 2를 참조하면, 소스 선택 라인(SSL)은 채널 구조물(C) 상부에 배치되어 제2 방향으로 연장하는 부분(이하, 연장부)(160)과, 채널 구조물(C) 사이의 공간을 향하여 수직 하부로 돌출된 부분(150A 및 150B)을 포함한다. 이때, 돌출된 부분(150A, 150B)은 채널층(120) 각각과 접하여 소스 선택 트랜지스터를 구성하므로 이하, 소스 선택 게이트(150A, 150B)라고 한다.
여기서, 소스 선택 게이트(150A, 150B)는 서로 다른 일함수를 갖는 제1 소스 선택 게이트(150A) 및 제2 소스 선택 게이트(150B)를 포함하고, 제2 방향에서 제1 소스 선택 게이트(150A)와 제2 소스 선택 게이트(150B)는 교대로 배치된다. 그에 따라 어느 하나의 채널 구조물(C) 일측과 타측에 배치되는 소스 선택 게이트(150A, 150B)의 일함수는 서로 상이하다. 본 실시예에서 제1 소스 선택 게이트(150A)는 N형 불순물이 도핑된 반도체 물질 예컨대, N-타입 폴리실리콘일 수 있고, 제2 소스 선택 게이트(150B)는 P형 불순물이 도핑된 반도체 물질 예컨대, P-타입 폴리실리콘일 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 제1 소스 선택 게이트(150A)와 제2 소스 선택 게이트(150B)의 일함수만 서로 상이하면 어떤 도전 물질이 이용되어도 무방하다. 연장부(160)는 제1 소스 선택 게이트(150A) 또는 제2 소스 선택 게이트(150B)와 동일한 물질 예컨대, N-타입 폴리실리콘 또는 P-타입 폴리실리콘일 수 있다.
위와 같이 채널 구조물(C) 양측에 서로 다른 일함수를 갖는 제1 및 제2 소스 선택 게이트(150A, 150B)가 배치되는 경우, 에너지 밴드 휨(energy band bending) 현상이 증가하여 전자의 터널링이 증가하고 그에 따라 GIDL 전류의 발생이 증가한다. 이에 대해서는 아래의 도 3a 및 도 3b의 실험 결과를 참조하여 보다 상세히 설명하기로 한다.
도 3a는 종래 기술에 따른 비휘발성 메모리 장치의 에너지 밴드 다이어그램을 나타낸 도면이고, 도 3b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 에너지 밴드 다이어그램을 나타낸 도면이다.
도 3a를 참조하면, 채널 양측에 메모리막(0-N-O 참조)을 사이에 두고 선택 게이트로서 P-타입 폴리실리콘이 배치된 경우, 에너지 밴드 휨이 거의 발생하지 않고 그에 따라 플랫 밴드 전압(flat band voltage, Vfb)이 약 0.3V로 작다.
반면, 도 3b를 참조하면, 채널 일측 및 타측에 메모리막(O-N-O 참조)을 사이에 두고 각각 P-타입 폴리실리콘 및 N-타입 폴리실리콘이 배치된 경우, 도 3a에 비해 에너지 밴드 휨이 커지고 그에 따라 플랫 밴드 전압이 약 1.8V로 크게 증가함을 알 수 있다.
이와 같이 플랫 밴드 전압이 증가하면, 선택 게이트에 고전압을 인가하는 경우 채널로의 전자 터널링 현상이 증가하고, 그에 따라 GIDL 전류가 증가하여 소거시 이용되는 핫 홀의 생성이 증가한다. 따라서 소거 효율이 크게 증가하는 효과가 있다.
도 4a 내지 도 7b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 도면들로서, 각 a도는 도 1의 X-X'에 따른 단면을 기준으로 하여 도시된 단면도이고, 각 b도는 소스 선택 라인(SSL)이 형성된 부분만을 중심으로 도시된 평면도이다.
도 4a 및 도 4b를 참조하면, 기판(100) 상에 복수의 층간 절연층(110) 및 복수의 채널층(120)을 교대로 적층한 후, 이를 패터닝하여 제1 방향으로 연장되는 채널 구조물(C)을 형성한다.
이어서, 기판(100) 상에 채널 구조물(C)을 덮는 절연층(170)을 형성한다. 절연층(170)은 층간 절연층(110)과 식각율이 상이한 물질로 형성되며, 층간 절연층(110)이 질화막으로 이루어지는 경우 절연층(170)은 산화막으로 이루어질 수 있다.
본 평면도에서 소스 선택 라인(SSL)이 형성될 부분은 점선으로 표시하였다.
도 5a 및 도 5b를 참조하면, 절연층(170) 상에 제2 소스 선택 게이트(150B)가 형성될 부분을 노출시키고 나머지 부분을 덮는 마스크 패턴(미도시됨)을 형성한 후, 마스크 패턴을 식각 베리어로 절연층(170)을 식각하여 기판(100)을 노출시키는 제1 트렌치(T1)를 형성한다. 본 실시예에서 제1 트렌치(T1)는 기판(100)을 노출시키나, 본 발명이 이에 한정되지는 않으며, 제1 트렌치(T1)는 복수의 채널층(120) 측벽 전부를 노출시키는 깊이이면 된다.
이어서, 제1 트렌치(T1) 내벽을 따라 게이트 절연막(142)을 형성한 후, 제2 소스 선택 게이트(150B) 형성을 위한 도전막 예컨대, P-타입 폴리실리콘막(152)으로 제1 트렌치(T1)를 매립한다.
도 6a 및 도 6b를 참조하면, 절연층(170) 상에 제1 소스 선택 게이트(150A)가 형성될 부분을 노출시키고 나머지 부분을 덮는 마스크 패턴(미도시됨)을 형성한 후, 마스크 패턴을 식각 베리어로 절연층(170)을 식각하여 기판(100)을 노출시키는 제2 트렌치(T2)를 형성한다. 본 실시예에서 제2 트렌치(T2)는 기판(100)을 노출시키나, 본 발명이 이에 한정되지는 않으며, 제2 트렌치(T2)는 복수의 채널층(120) 측벽 전부를 노출시키는 깊이이면 된다.
이어서, 제2 트렌치(T2) 내벽을 따라 게이트 절연막(144)을 형성한 후, 제1 소스 선택 게이트(150A) 형성을 위한 도전막 예컨대, N-타입 폴리실리콘막(154)으로 제2 트렌치(T2)를 매립한다.
도 7a 및 도 7b를 참조하면, 도 6a 및 도 6b의 공정 결과물을 평탄화할 수 있다. 이때, 평탄화 공정은 채널 구조물(C)의 최상부의 층간 절연층(110)이 드러날 때까지 수행될 수 있다. 반면, 본 평탄화 공정은 생략될 수도 있다.
이어서, 결과물을 덮는 도전막을 형성한 후 이를 패터닝하여 소스 선택 라인(SSL)의 연장 부분(160)을 형성한다. 이때, 도전막은 N-타입 폴리실리콘막이거나 또는 P-타입 폴리실리콘막일 수 있다.
이상으로 설명한 공정에 의하여 도 1 및 도 2와 실질적으로 동일한 장치가 제조될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 도 1 및 도 2의 장치는 여러가지 다양한 공정 단계들을 통해 제조될 수 있음은 물론이다.
한편, 본 발명은 전술한 도 1 및 도 2의 장치에 한정되는 것은 아니다. 채널의 일측 및 타측에 서로 다른 일함수를 갖는 선택 게이트가 배치되기만 한다면 본 발명의 실시예들은 다양한 구조의 장치를 포함할 수 있다. 이하에서 다른 도면들을 참조하여 더욱 상세히 설명한다.
도 8은 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 사시도이다. 본 도면은 소스 선택 라인(SSL) 부분만을 중심으로 도시된 것으로서, 나머지 부분은 도 1 및 도 2와 실질적으로 동일하다. 이하, 도 1 및 도 2와의 차이점을 중심으로 설명하기로 한다.
도 8을 참조하면, 본 실시예의 장치에서 소스 선택 라인(SSL)은 제2 방향에서 교대로 배열되는 제1 및 제2 소스 선택 게이트(250A, 250B)와, 채널 구조물(C) 상부에 배치되어 제2 방향으로 연장하면서 제1 소스 선택 게이트(250A)와 동일한 물질로 이루어지는 제1 연장부(260A)와, 채널 구조물(C) 하부에 배치되어 제2 방향으로 연장하면서 제2 소스 선택 게이트(250B)와 동일한 물질로 이루어지는 제2 연장부(260B)를 포함한다. 예를 들어, 제1 소스 선택 게이트(250A) 및 제1 연장부(260A)가 P-타입 폴리실리콘이고 제2 소스 선택 게이트(250B) 및 제2 연장부(260B)가 N-타입 폴리실리콘이거나, 또는, 제1 소스 선택 게이트(250A) 및 제1 연장부(260A)가 N-타입 폴리실리콘이고 제2 소스 선택 게이트(250B) 및 제2 연장부(260B)가 P-타입 폴리실리콘일 수 있다.
본 실시예는 소스 선택 라인(SSL)의 연장부(250A, 250B)가 채널 구조물(C)의 상부 및 하부 모두에 존재한다는 점에서, 전술한 실시예와 차이가 있다. 이러한 경우, 제1 연장부(260A) 및 제1 소스 선택 게이트(250A)가 동일한 물질로 이루어지기 때문에 제1 연장부(260A)를 통한 제1 소스 선택 게이트(250A)로의 전압 전달이 용이한 장점이 있다. 또한, 제2 연장부(260B) 및 제2 소스 선택 게이트(250B)도 동일한 물질로 이루어지기 때문에 마찬가지로 전압 전달이 용이한 장점이 있다.
도 8과 같은 장치는, 채널 구조물(C) 형성 전에 기판 상에 도전막 증착 및 패터닝으로 제2 연장부(260B)를 형성하는 단계를 더 수행한다는 점을 제외하고는, 전술한 도 4a 내지 도 7b에서 설명한 제조 방법과 실질적으로 동일한 방법에 의해 제조될 수 있다.
도 9 및 도 10은 본 발명의 또다른 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 단면도 및 평면도이다. 도 9 및 도 10의 장치는 채널이 기판으로부터 수직 방향으로 연장되는 수직 채널형 3차원 비휘발성 메모리 장치이다.
도 9 및 도 10을 참조하면, 본 실시예의 장치는, 자신의 상부에 소스 영역(S)이 형성된 기판(300), 기판(300)으로부터 수직 방향으로 연장되는 채널층(360, 380, 400), 및 채널층(360, 380, 400)을 따라 형성된 소스 선택 트랜지스터, 복수의 메모리 셀 및 드레인 선택 트랜지스터를 포함한다.
구체적으로, 소스 선택 트랜지스터는 기둥 형상의 채널층(360)과, 채널층(360)을 둘러싸는 소스 선택 게이트(320)와, 채널층(360)과 소스 선택 게이트(320) 사이에 개재되는 게이트 절연막(350)을 포함한다. 소스 선택 게이트(320)는 본 단면 방향으로 연장되어 소스 선택 라인(SSL)을 구성한다. 소스 선택 게이트(320)의 상부 및 하부에는 다른 물질과의 절연을 위한 층간 절연층(310)이 배치된다.
또한, 메모리 셀 각각은 채널층(360)과 일체로 연결된 기둥 형상의 채널층(380)과, 채널층(380)을 둘러싸는 복수층의 셀 게이트(330)와, 채널층(380)과 셀 게이트(330) 사이에 개재되는 메모리막(370)을 포함한다. 각각의 셀 게이트(330)는 본 단면 방향으로 연장되어 워드라인(WL)을 구성한다. 셀 게이트(330) 각각의 상부 및 하부에는 다른 물질과의 절연을 위한 층간 절연층(310)이 배치된다.
또한, 드레인 선택 트랜지스터는 채널층(380)과 일체로 연결된 기둥 형상의 채널층(400)과, 채널층(400)을 둘러싸는 드레인 선택 게이트(340A, 340B)와, 채널층(400)과 드레인 선택 게이트(340A, 340B) 사이에 개재되는 게이트 절연막(390)을 포함한다. 드레인 선택 게이트(340A, 340B)는 본 단면 방향으로 연장되어 드레인 선택 라인(DSL)을 구성한다.드레인 선택 게이트(340A, 340B) 각각의 상부 및 하부에는 다른 물질과의 절연을 위한 층간 절연층(310)이 배치된다. 드레인 선택 라인(DSL)의 상세한 구성에 대해서는 후술하기로 한다.
채널층(360, 380, 400)의 상단 및 하단은 각각 본 단면 방향과 교차하는 방향으로 연장되는 비트라인(BL) 및 기판(300) 상부에 형성된 소스 영역(S)과 접한다.
위와 같은 구조에서 비휘발성 메모리 장치의 소거 동작은 드레인 선택 라인(DSL)에 고전압을 인가하여 GIDL 전류를 발생시킴으로써 생성된 핫 홀을 채널층(360, 380, 400)으로 공급하는 방식으로 수행될 수 있으며, 소거 효율 증가를 위하여 드레인 선택 라인(DSL)은 아래에서 설명하는 구성을 갖는다.
드레인 선택 라인(DSL)은 본 단면 방향에서 하나의 채널층(400)을 두 부분으로 구분한다고 가정할 때, 채널층(400)의 두 부분 중 하나와 접하는 제1 드레인 선택 게이트(340A)와, 채널층(400)의 두 부분 중 나머지 하나와 접하는 제2 드레인 선택 게이트(340B)를 포함한다.
제1 드레인 선택 게이트(340A)와 제2 드레인 선택 게이트(340B)는 서로 다른 일함수를 가지며, 본 단면 방향에서 교대로 배치된다. 본 실시예에서 제1 드레인 선택 게이트(340A)는 N형 불순물이 도핑된 반도체 물질 예컨대, N-타입 폴리실리콘일 수 있고, 제2 드레인 선택 게이트(340B)는 P형 불순물이 도핑된 반도체 물질 예컨대, P-타입 폴리실리콘일 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 제1 드레인 선택 게이트(340A)와 제2 드레인 선택 게이트(340B)의 일함수만 서로 상이하면 어떤 도전 물질이 이용되어도 무방하다.
위와 같이 드레인 선택 트랜지스터의 채널층(400) 양측에 서로 다른 일함수를 갖는 제1 및 제2 드레인 선택 게이트(340A, 340B)가 배치되는 경우, 에너지 밴드 휨(energy band bending) 현상이 증가하여 전자의 터널링이 증가하고 그에 따라 GIDL 전류의 발생이 증가함은 전술한 실시예와 마찬가지이다.
도 11 및 도 12는 본 발명의 또다른 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 11을 참조하면, 기판(300) 상부에 소스 영역(S)을 형성한다. 소스 영역(S)은 불순물 도핑으로 형성될 수 있다.
이어서, 기판(300) 상에 층간 절연층(310), 소스 선택 게이트(320)용 도전층 및 층간 절연층(310)을 순차적으로 적층한 후, 적층 구조물을 선택적으로 식각하여 기판(300)을 노출시키는 채널용 홀을 형성한다. 그 후, 채널용 홀 내벽에 게이트 절연막(350)을 형성하고, 채널층(360)으로 매립한다. 이로써, 소스 선택 트랜지스터가 형성된다.
이어서, 소스 선택 트랜지스터가 형성된 구조물 상에 셀 게이트(330)용 도전층 및 층간 절연층(310)을 교대로 적층한 후, 적층 구조물을 선택적으로 식각하여 게이트 절연막(350) 및 채널층(360)을 노출시키는 채널용 홀을 형성한다. 그 후, 채널용 홀 내벽에 메모리막(370)을 형성하고, 채널층(380)으로 매립한다. 이로써, 복수의 메모리 셀이 형성된다.
도 12를 참조하면, 메모리 셀이 형성된 구조물 상에 드레인 선택 게이트(340A, 340B) 형성을 위한 도전층 예컨대, 폴리실리콘층을 형성한다.
이어서, 폴리실리콘층 상에 제1 드레인 선택 게이트(340A)가 형성될 부분을 노출시키고 나머지를 덮는 마스크 패턴(미도시됨)을 형성한 후, 마스크 패턴에 의해 드러난 폴리실리콘층에 예컨대, N-형 불순물을 도핑한다. 이로써, N-타입 폴리실리콘층으로 이루어진 제1 드레인 선택 게이트(340A)가 형성될 수 있다.
또한, 폴리실리콘층 상에 제2 드레인 선택 게이트(340B)가 형성될 부분을 노출시키고 나머지를 덮는 마스크 패턴(미도시됨)을 형성한 후, 마스크 패턴에 의해 드러난 폴리실리콘층에 예컨대, P-형 불순물을 도핑한다. 이로써, P-타입 폴리실리콘층으로 이루어진 제2 드레인 선택 게이트(340B)가 형성될 수 있다.
이어서, 도 9를 다시 참조하면, 불순물이 도핑된 폴리실리콘층(340A. 340B)을 덮는 층간 절연층(310)을 형성한 후, 층간 절연층(310) 및 불순물이 도핑된 폴리실리콘층(340A. 340B)을 선택적으로 식각하여 메모리막(370) 및 채널층(380)을 노출시키는 채널용 홀을 형성한다. 그 후, 채널용 홀 내벽에 게이트 절연막(390)을 형성하고 채널층(400)으로 매립한다. 이로써, 드레인 선택 트랜지스터가 형성된다.
이어서, 드레인 선택 트랜지스터가 형성된 구조물 상에 비트라인용 도전막을 형성하고 패터닝하여 비트라인(BL)을 형성한다.
이상으로 설명한 공정에 의하여 도 9 및 도 10과 실질적으로 동일한 장치가 제조될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 도 9 및 도 10의 장치는 여러가지 다양한 공정 단계들을 통해 제조될 수 있음은 물론이다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100: 기판 110: 층간 절연층
120: 채널층 C: 채널 구조물
140: 게이트 절연막 SSL: 소스 선택 라인
150A: 제1 선택 게이트 150B: 제2 선택 게이트
160: 연장부

Claims (13)

  1. 기판 상에 형성되고, 교대로 적층된 복수의 층간 절연층 및 복수의 채널층을 포함하는 채널 구조물; 및
    상기 채널 구조물의 일측 및 타측에 각각 배치되고, 상기 복수의 채널층 측벽과 접하는 제1 및 제2 선택 게이트를 포함하고,
    상기 제1 선택 게이트를 이루는 물질의 일함수와 상기 제2 선택 게이트를 이루는 물질의 일함수는 서로 상이한
    비휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 제1 선택 게이트는 제1 도전형을 갖는 반도체 물질로 이루어지고, 상기 제2 선택 게이트는 상기 제1 도전형과 상이한 제2 도전형을 갖는 반도체 물질로 이루어지는
    비휘발성 메모리 장치.
  3. 제2 항에 있어서,
    상기 제1 선택 게이트는 N-타입 폴리실리콘으로 이루어지고, 상기 제2 선택 게이트는 P-타입 폴리실리콘으로 이루어지는
    비휘발성 메모리 장치.
  4. 제1 항에 있어서,
    상기 채널 구조물은 복수개이고,
    상기 제1 선택 게이트 및 상기 제2 선택 게이트는 상기 채널 구조물 사이에 교대로 배열되는
    비휘발성 메모리 장치.
  5. 제1 항 또는 제4 항에 있어서,
    상기 채널 구조물의 상부 또는 하부에 배치되고 상기 제1 및 제2 선택 게이트를 연결시키면서 일 방향으로 연장되는 연장부를 더 포함하는
    비휘발성 메모리 장치.
  6. 제1 항 또는 제4 항에 있어서,
    상기 채널 구조물의 상부에 배치되고 상기 제1 선택 게이트를 연결시키는 제1 연장부 및 상기 채널 구조물의 하부에 배치되고 상기 제2 선택 게이트를 연결시키는 제2 연장부를 더 포함하는
    비휘발성 메모리 장치.
  7. 제6 항에 있어서,
    상기 제1 연장부는 상기 제1 선택 게이트와 동일한 물질로 이루어지고,
    상기 제2 연장부는 상기 제2 선택 게이트와 동일한 물질로 이루어지는
    비휘발성 메모리 장치.
  8. 제1 항에 있어서,
    소거 모드에서 상기 제1 및 제2 선택 게이트에 인가되는 전압에 따라 발생하는 GIDL 전류를 이용하는
    비휘발성 메모리 장치.
  9. 기판으로부터 수직 방향으로 연장된 채널; 및
    상기 채널을 따라 교대로 적층된 복수의 층간 절연층 및 복수의 도전층을 포함하고,
    상기 복수의 도전층 중 최상부의 도전층은, 선택 게이트를 이루고,
    상기 채널의 일측과 접하는 상기 선택 게이트의 일부는 제1 일함수를 갖는 물질로 이루어지고 상기 채널의 타측과 접하는 상기 선택 게이트의 일부는 상기 제1 일함수와 상이한 제2 일함수를 갖는 물질로 이루어지는
    비휘발성 메모리 장치.
  10. 제9 항에 있어서,
    상기 제1 일함수를 갖는 물질은, 제1 도전형을 갖는 반도체 물질이고,
    상기 제2 일함수를 갖는 물질은, 상기 제1 도전형과 상이한 제2 도전형을 갖는 반도체 물질인
    비휘발성 메모리 장치.
  11. 제10 항에 있어서,
    상기 제1 일함수를 갖는 물질은, N-타입 폴리실리콘이고,
    상기 제2 일함수를 갖는 물질은, P-타입 폴리실리콘인
    비휘발성 메모리 장치.
  12. 제9 항에 있어서,
    상기 채널은, 상기 선택 게이트의 연장 방향을 따라 복수개가 배열되고,
    상기 제1 일함수를 갖는 물질과 상기 제2 일함수를 갖는 물질은 상기 선택 게이트의 연장 방향을 따라 교대로 배열되는
    비휘발성 메모리 장치.
  13. 제9 항에 있어서,
    소거 모드에서 상기 선택 게이트에 인가되는 전압에 따라 발생하는 GIDL 전류를 이용하는
    비휘발성 메모리 장치.



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US13/607,243 US9401370B2 (en) 2011-12-21 2012-09-07 Non-volatile memory device and method for fabricating the same
CN2012105608673A CN103178068A (zh) 2011-12-21 2012-12-20 非易失性存储器件及其制造方法

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180042731A (ko) * 2016-10-18 2018-04-26 부산대학교 산학협력단 저항 변화 메모리 장치 및 이의 제조 방법
US10600486B2 (en) 2017-04-10 2020-03-24 Sk Hynix Inc Semiconductor memory device and method of operating the same

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150100325A (ko) * 2014-02-25 2015-09-02 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
CN104022121B (zh) * 2014-06-23 2017-05-03 中国科学院微电子研究所 三维半导体器件及其制造方法
US9589979B2 (en) * 2014-11-19 2017-03-07 Macronix International Co., Ltd. Vertical and 3D memory devices and methods of manufacturing the same
KR102282138B1 (ko) * 2014-12-09 2021-07-27 삼성전자주식회사 반도체 소자
KR102310511B1 (ko) 2014-12-19 2021-10-08 삼성전자주식회사 반도체 소자 및 그 형성 방법
CN105789272A (zh) * 2014-12-22 2016-07-20 旺宏电子股份有限公司 半导体结构及其制造方法
KR102664184B1 (ko) * 2016-01-15 2024-05-16 삼성전자주식회사 3차원 반도체 메모리 장치
US9916901B1 (en) * 2017-01-26 2018-03-13 Micron Technology, Inc. Memory device including multiple gate-induced drain leakage current generator circuits
KR20180137264A (ko) * 2017-06-16 2018-12-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20180138403A (ko) * 2017-06-21 2018-12-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20190019672A (ko) * 2017-08-18 2019-02-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10381229B2 (en) * 2017-08-24 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device with straddling drain select electrode lines and method of making thereof
US10840254B2 (en) 2018-05-22 2020-11-17 Macronix International Co., Ltd. Pitch scalable 3D NAND

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008172164A (ja) * 2007-01-15 2008-07-24 Toshiba Corp 半導体装置
KR101477690B1 (ko) * 2008-04-03 2014-12-30 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR101524823B1 (ko) * 2009-01-05 2015-06-01 삼성전자주식회사 3차원 반도체 소자
JP2010199235A (ja) * 2009-02-24 2010-09-09 Toshiba Corp 不揮発性半導体記憶装置
TWI433302B (zh) * 2009-03-03 2014-04-01 Macronix Int Co Ltd 積體電路自對準三度空間記憶陣列及其製作方法
KR101028993B1 (ko) * 2009-06-30 2011-04-12 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180042731A (ko) * 2016-10-18 2018-04-26 부산대학교 산학협력단 저항 변화 메모리 장치 및 이의 제조 방법
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