KR100985881B1 - 플래시 메모리 소자 및 제조 방법 - Google Patents

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Abstract

상호 간의 사이 영역들을 채널(channel) 영역들로 설정하는 정션(junction) 영역들이 셀 스트링(cell string) 방향으로 연장되는 스트라이프(stripe) 형태로 형성된 반도체층, 및 반도체층을 절연시키고 정션 영역에 접속되는 비트 라인(bit line)이 셀 스트링 방향에 수직한 방향으로 연장되게 내부에 매몰된 층간분리층(interlayer isolation layer)이 기판 상에 반복 적층된 셀스택(cell stack), 셀스택을 관통하여 기판에 수직하고 정션 영역들을 양쪽으로 가르는 게이트 컬럼(gate column)들의 배열; 및 게이트 컬럼 및 셀스택과의 계면에 전하 저장을 위해 도입된 트랩층스택(trap layered stack)을 포함하는 플래시 메모리 소자를 제시한다.
ONO, 플래시 메모리, 비트 라인, SONOS

Description

플래시 메모리 소자 및 제조 방법{Flash memory device and method of manufacturing the same}
본 발명은 반도체 소자에 관한 것으로, 특히, 플래시 메모리(FLASH memory) 소자 및 제조 방법에 관한 것이다.
반도체 메모리 소자 중 전원이 제거되어도 정보가 저장된 메모리 상태를 유지하는 비휘발성 메모리 소자에 대한 수요가 증가되고 있다. 비휘발성 메모리 소자로서 메모리 셀(cell)들이 정션(junction)을 공유하여 낸드(NAND) 스트링(string)을 이루는 플래시 메모리 소자가 대용량의 정보 저장에 많이 이용되고 있다. 낸드 플래시 메모리 소자의 메모리 용량의 증대가 요구됨에 따라, 메모리 셀을 이루는 셀 트랜지스터(cell transistor)의 크기(size)의 축소가 크게 요구되고 있으며, 이러한 셀 트랜지스터의 크기 축소에 의한 집적도 증가가 요구되고 있다.
셀 트랜지스터의 크기를 보다 작게 구현하기 위해서, 트랜지스터의 게이트(gate)의 선폭 크기(critical dimension size)의 축소가 요구되고 있지만, 패턴 전사를 위한 노광 해상력의 한계에 의해 게이트 선폭 크기의 축소에 한계가 유발되고 있다. 또한, 셀 게이트의 크기가 수십 ㎚, 예컨대, 40㎚ 이하로 축소되어 크기 가 작아짐에 따라, 셀 전류 흐름(cell current)이 급속히 감소되어 트랜지스터의 동작 특성이 열화되는 현상이 유발되고 있다. 이러한 노광 해상력의 한계나 셀 전류 흐름의 감소는 메모리 셀의 크기 축소에 제약을 유발하여 메모리 소자의 집적도 증가에 제약을 유발하고 있다.
이러한 메모리 소자의 집적도 한계를 극복하기 위해서, 평면적으로 셀 트랜지스터들을 구현하기보다 기판에 수직한 방향으로 셀 트랜지스터들을 적층하고자 하는 시도(trial)들이 제시되고 있다. 평면적 트랜지스터(planar Tr)들을 제한된 기판 면적 내에 집적시키는 데에는 한계가 유발되고 있음을 고려하여, 기판 표면에 대해 수직한 방향으로 트랜지스터들을 적층할 경우 이러한 평면 면적에 대한 제약이 극복될 수 있을 것이다. 따라서, 보다 높은 집적도의 메모리 소자를 구현하고자 기판 표면에 수직한 방향으로 셀 트랜지스터들을 적층하여 형성하고, 이러한 셀 트랜지스터들을 회로적으로 연결하여 낸드 스트링을 구성하는 방안을 고려할 수 있다.
본 발명은 기판 표면에 수직한 방향으로 셀 트랜지스터들을 집적하여 기판 표면적의 제약에 따른 메모리 소자의 집적도 한계를 극복할 수 있는 플래시 메모리 소자 또는 제조 방법을 제시하고자 한다.
본 발명의 일 관점은, 기판 상에 반도체층을 형성하는 단계; 상기 반도체층에 상호 간의 사이 영역들을 채널(channel) 영역들로 설정하는 정션(junction) 영역들을 셀 스트링(cell string) 방향으로 연장되는 스트라이프(stripe) 형태로 형성하는 단계; 상기 반도체층 상에 절연을 위한 제1서브층간분리층(sub interlayer isolation layer)을 형성하는 단계; 상기 정션 영역에 접속되는 콘택(contact)을 상기 제1서브층간분리층을 관통하여 형성하는 단계; 상기 제1서브층간분리층 상에 상기 콘택에 연결되고 상기 셀 스트링 방향에 수직한 방향으로 연장되는 비트 라인(bit line)을 형성하는 단계; 상기 비트 라인을 덮어 절연하는 제2서브층간분리층을 형성하여 상기 비트 라인이 내부에 매몰된 층간분리층을 형성하는 단계; 상기 반도체층 및 상기 층간분리층을 반복 적층하여 셀스택(cell stack)을 형성하는 단계; 상기 셀스택을 관통하여 상기 정션 영역들을 양쪽으로 가르는 관통홀(through hole)들의 배열을 형성하는 단계; 상기 관통홀들의 내측벽에 전하 저장을 위한 트랩층스택(trap layered stack)을 형성하는 단계; 및 상기 트랩층스택 상에 상기 관통홀들을 채우는 게이트 컬럼(gate column)들을 형성하는 단계를 포함하는 플래시 메모리 소자 제조 방법을 제시한다.
본 발명의 다른 일 관점은, 기판; 상호 간의 사이 영역들을 채널(channel) 영역들로 설정하는 정션(junction) 영역들이 셀 스트링(cell string) 방향으로 연장되는 스트라이프(stripe) 형태로 형성된 반도체층, 및 상기 반도체층을 절연시키고 상기 정션 영역에 접속되는 비트 라인(bit line)이 상기 셀 스트링 방향에 수직한 방향으로 연장되게 내부에 매몰된 층간분리층(interlayer isolation layer)이 상기 기판 상에 반복 적층된 셀스택(cell stack); 상기 셀스택을 관통하여 상기 기판에 수직하고 상기 정션 영역들을 양쪽으로 가르는 게이트 컬럼(gate column)들의 배열; 및 상기 게이트 컬럼 및 상기 셀스택과의 계면에 전하 저장을 위해 도입된 트랩층스택(trap layered stack)을 포함하는 플래시 메모리 소자를 제시한다.
상기 반도체층은 p형 불순물이 도핑(doping)된 실리콘(Si)층을 증착하여 형성될 수 있다. 상기 정션 영역은 상기 실리콘층의 일부 영역에 n형 불순물을 도핑(doping)하여 낸드 셀 스트링(NAND cell string)이 연장되는 방향으로 연장되는 스트라이프 형태의 불순물 도핑 영역으로 형성될 수 있다.
상기 반도체층에 채널(channel) 영역 및 정션(junction) 영역들을 절연하게 상기 셀 스트링(cell string) 방향으로 연장되게 스트링간분리층(inter string isolation layer)을 형성하는 단계를 더 포함할 수 있다.
상기 비트 라인(bit line)을 형성하는 단계는 상기 제1서브층간분리층 상에 제3서브층간분리층을 형성하는 단계; 상기 제3서브층간분리층을 선택적 식각하여 상기 콘택을 노출하는 라인(line)형 홈을 형성하는 단계; 상기 홈을 채우는 도전층 을 증착하는 단계; 및 상기 도전층을 화학기계적연마(CMP)하는 단계를 포함하여 수행될 수 있다.
상기 비트 라인은 상기 게이트 컬럼에 이격되게 상기 채널 영역 부분 상에 중첩되는 위치에 배치되게 형성될 수 있다.
상기 관통홀들은 상기 게이트 컬럼의 양측으로 상기 정션 영역들이 분리되어 배치되고, 상기 분리된 정션 영역 사이의 상기 게이트 컬럼의 측면 방향으로 채널 영역이 설정되고, 상기 게이트 컬럼, 상기 정션 영역 및 상기 채널 영역을 포함하는 셀 트랜지스터(cell transistor) 다수 개가 상기 반도체층의 상기 정션 영역의 연장 방향으로 낸드 셀 스트링(NAND cell string)을 이루고, 다른 층의 상기 반도체층에 형성되는 셀 트랜지스터들이 동일한 상기 게이트 컬럼에 접속되게, 상기 정션 영역을 다수의 개별 정션 영역들로 분리시키게 상기 셀스택을 관통시킬 수 있다.
상기 트랩층스택은 전하 터널(tunnel)층, 전하 트랩(trap)층 및 전하 블록(block)층의 적층을 포함하여 형성될 수 있다.
상기 셀스택을 관통하여 상기 정션 영역에 측방향으로 전기적 연결되는 공통 소스 컬럼(common source column)들을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예들은 기판 표면에 수직한 방향으로 셀 트랜지스터들을 집적하여 기판 표면적의 제약에 따른 메모리 소자의 집적도 한계를 극복할 수 있는 플래시 메모리 소자 및 제조 방법을 제시할 수 있다.
본 발명의 실시예들에서는 웨이퍼(wafer) 또는 기판 상에 채널(channel) 영역 및 정션(junction) 영역을 포함하는 반도체층을 형성하고, 반도체층 상에 소자 간의 절연을 위한 층간분리층(interlayer isolation layer)을 형성한다. 이러한 반도체층 및 분리층의 적층 과정을 반복하여, 반도체층 및 분리층이 반복 적층된 적층 셀스택(cell stack)을 형성한다. 이후에, 스트라이프(stripe) 형태로 반도체층에 설정된 정션 영역을 중간에 갈라 양쪽으로 정션들이 배치되게 하는 게이트 컬럼(gate column)들을 기판 표면에 대해 수직하게 형성한다. 정션의 스트라이프 형태가 연장되는 방향을 메모리 셀을 구성하는 셀 트랜지스터들이 낸드(NAND) 스트링(string) 형태로 연결되고, 스트링의 하나의 끝단에 접속되게 비트 라인(bit line)들이 연결된다. 비트 라인은 층간분리층 내에 매몰되게 구비되고, 셀 스트링 방향에 평면 상에서 수직한 방향으로 연장된다. 또한, 셀 스트링의 다른 끝단에 접속되게 공통 소스 컬럼(common source column)이 게이트 컬럼과 마찬가지로 셀스택을 관통하게 형성되어 정션에 접속된다.
이와 같이 구성되는 플래시 메모리 소자는, 적층된 개개의 반도체층에 각각 형성되는 트랜지스터들이 기판 표면에 대해 수직한 방향으로 형성된 게이트 컬럼에 접속되므로, 수직한 게이트 컬럼이 워드 라인(word line)으로 설정된다. 마찬가지로 기판 표면에 수직한 공통 소스 컬럼에 적층된 개개의 반도체층에 각각 형성된 소스 선택 라인(SSL: Source Selection Line) 또는 소스 선택 트랜지스터(source selection transistor)들에 접속되게 된다. 한편, 기판의 표면에 평행한 방향으로 연장되는 비트 라인은 반도체층들 개개에 대응되게 적층되게 형성된다. 따라서, 셀 스트링의 끝단의 드레인 선택 트랜지스터(drain selection transistor) 또는 드레인 선택 라인(DSL: Drain Selection Line)에 개개의 비트 라인이 접속되게 된다. 이때, 공통 소스 컬럼 양측으로 두 셀 스트링이 공통 접속되고, 두 셀 스트링들 각각에 비트 라인이 접속되게 된다.
도 1은 본 발명의 실시예에 따른 플래시 메모리 소자의 셀스택(cell stack)을 관통하는 게이트 컬럼(gate column)을 보여주는 사시도이다. 도 2는 본 발명의 실시예에 따른 플래시 메모리 소자의 셀스택(cell stack)을 보여주는 단면도이다. 도 3은 본 발명의 실시예에 따른 플래시 메모리 소자의 셀 트랜지스터(cell transistor)를 보여주는 평면도이다. 도 4는 본 발명의 실시예에 따른 플래시 메모리 소자의 전하 트랩층스택(trap layered stack)을 보여주는 단면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 실시예에 따른 플래시 메모리 소자는, 웨이퍼 또는 기판((110) 상에 셀스택(150)이 적층된다. 기판(110)은 p형 불순물이 도펀트(dopant)로 도핑(doping)된 p형 실리콘(Si) 기판일 수 있다. 셀스택(150)을 적층하기 위해서 기판(110) 상에 바닥 소자분리층(isolation layer: 120)을 실리콘 산화물과 같은 절연물질로 증착한다.
바닥 소자분리층(120) 상에 셀 트랜지스터의 소스(source) 영역 또는 드레인(drain) 영역으로 작용할 정션(junction) 영역(131) 및 채널(channel) 영역(133)이 형성될 반도체층(130)을 증착한다. 반도체층(130)은 p형 불순물이 도펀트(dopant)로 도핑(doping)된 p형 실리콘(Si)으로 형성될 수 있다. 정션 영역(131) 은 반도체층(130)에 n형 불순물이 도핑된 영역으로 형성될 수 있으며, X-Y-Z 3차원 좌표계에서 NAND 셀 스트링(cell string)이 연장될 방향인 X축 방향으로 연장되는 스트라이프(stripe) 형태의 레이아웃(layout)을 가지게 형성될 수 있다.
반도체층(130)의 절연을 위한 층간분리층(interlayer isolation layer: 140)이 반도체층(130) 상에 실리콘 산화물과 같은 절연물질로 증착된다. 이러한 반도체층(130)과 층간분리층(140)이 순차적으로 반복 적층되어 셀스택(cell stack: 150)을 도 2에 제시된 바와 같이 형성한다. 이후에, 셀스택(150)을 관통하여 기판(110)의 표면에 대해 수직한 Z축 방향으로 세워진 게이트 컬럼(gate column: 180)을 형성한다. 게이트 컬럼(180)은 정션 영역(131) 중간을 가르게 셀스택(150)을 관통하여, 정션 영역(131)을 도 3에 제시된 바와 같이 게이트 컬럼(180)의 양쪽으로 제1정션 영역(137) 및 제2정션 영역(138)이 배치되도록 한다. 이때, 게이트 컬럼(180)의 측 방향에 위치하는 반도체층(130) 부분에 채널 영역(133)이 설정된다. 따라서, 셀 트랜지스터의 동작 시 셀 전류 흐름은, 게이트 컬럼(180)에의 읽기(read) 전압 등의 인가에 의해서, 제1정션 영역(137)에서 채널 영역(133)을 거쳐 제2정션 영역(138)으로(또는 역 방향으로) 이루어지게 된다.
게이트 컬럼(180)이 셀스택(150)을 관통하게 도입되기 위해서, 도 1 및 도 4에 제시된 바와 같이, 셀스택(150)을 관통하는 관통홀(through hole: 160)이 형성되고, 게이트 컬럼(180)과 관통홀(160)의 측벽 벽면과의 계면에 정보 저장을 위한 전하 터널링(tunneling) 및 트랩(trap)을 위한 트랩층스택(trap layered stack: 170)이 도입된다. 트랩층스택(170)은 전하 트랩을 위한 적층 구조가 수직하게 세워 진 적층 형태로 도입된다. 관통홀(160)의 벽면 상에 직접적으로 전하 터널링을 위한 터널층(tunnel layer: 171)이 벽면을 따라 수직하게 연장되게 증착되고, 터널층(171) 상에 전하 트랩을 위한 트랩층(173)이 수직하게 연장되게 증착된다. 트랩층(173)과 게이트 컬럼(180)의 계면에 전하의 원하지 않은 백 터널링(back tunneling)을 억제하기 위해서 블록층(block layer; 175)이 증착된다.
이러한 트랩층스택(170)의 구조는 ONO(Oxide/Nitride/Oxide) 스택이나 산화물/질화물/고유전물(high K dielectric)의 적층으로 도입될 수 있다. 이때, 트랩층(173)인 질화물층 외에 나노점(nano dot)층이나 플로팅 게이트(floating gate) 구조가 도입될 수 있다. 또한, 터널층(171)에 산화물(oxide) 대신에 고유전물이나 ONO층이 도입될 수 있고, 또한 블록층(175)에 ONO층이나 산화물층이 도입될 수 있다.
이와 같은 트랩층스택(170) 상에 관통홀(160)을 채우는 수직한 게이트 컬럼(180)이 도전성 폴리실리콘(poly silicon)층(181) 및 텅스텐(W)과 같은 금속층(metal layer: 183)을 포함하여 형성될 수 있다. 게이트 컬럼(180)은 낸드 스트링을 구성하는 셀 트랜지스터들의 워드 라인(WL: Word Line)으로 이용되고, 낸드 스트링의 공통 소스 라인에 인접하는 소스 선택 트랜지스터의 소스 선택 라인(SSL)으로도 이용될 수 있으며, 또한, 비트 라인(BL: Bit Line)에 인접하는 드레인 선택 트랜지스터의 드레인 선택 라인(DSL)으로 이용될 수 있다. 이와 같이 구성되는 플래시 메모리 소자의 셀 배열(cell array)과 비트 라인(BL) 및 소스 라인(source line)의 구성은 도 5에 제시된 바와 같이 이루어질 수 있다.
도 5는 본 발명의 실시예에 따른 플래시 메모리 소자의 셀 배열(cell array)을 보여주는 도면이다. 도 5를 도 1과 함께 참조하면, 셀 트랜지스터(201)들이 게이트 컬럼(도 1의 180), 반도체층(도 1의 130)의 정션 영역(도 1의 131) 및 채널 영역(도 1의 133)을 포함하여 구성되고, 각각의 제1층, 제2층 및 제3층에 각각 형성된 셀 트랜지스터(201)들은 수직한 게이트 컬럼(180)의 워드 라인(WL)에 접속된다. 또한, 층 별로 정션 영역(131)이 연장되는 셀 스트링 방향인 X축 방향으로 배열된 셀 트랜지스터(201)들은 정션 영역(131)에 의해 다수 개가 이어져 셀 스트링(203)을 구성한다. 1층, 2층 및 3층의 셀 스트링(203)들은 수직한 공통 소스 라인(CSL)에 공통된다. 따라서, 공통 소스 라인(CSL) 또한 게이트 컬럼(180)과 마찬가지로 셀스택(150)을 관통하게 도입된다. 이때, 공통 소스 라인(CSL)은 게이트 컬럼(180)과 달리 트랩층스택(170)을 구비하지 않고, 반도체층(130)의 정션 영역(131)에 직접 전기적으로 연결되게 접촉된다. 공통 소스 라인(CSL)에 인접하는 게이트 컬럼(180)은 소스 선택 라인(SSL)로 이용된다.
셀 스트링(203)에 접속되는 비트 라인(BL)은 층별로 별도로 독립되게 도입된다. 이때, 비트 라인(BL) 양쪽으로 두 셀 스트링(203)들 전기적으로 접속된다. 한편, 비트 라인(BL)은 셀 스트링(203)이 연장되는 셀 스트링 방향, 즉, X축 방향에 X-Y 평면에서 수직한 Y축 방향으로 연장되게 배치된다. 이와 같이 셀 배열을 고려하여 셀 스트링 방향에 수직한 방향으로 연장되게 비트 라인(BL)들이 적층된다. 이러한 비트 라인(BL)은 셀스택(150)의 층간분리층(140) 내에 매몰된 구조, 즉, 매몰 비트 라인 구조로 형성될 수 있다. 도 5에 제시된 바와 같은 플래시 메모리 소자는 도 6 내지 도 18을 참조하여 설명하는 방법으로 구현될 수 있다.
도 6 내지 도 18은 본 발명의 실시예에 따른 플래시 메모리 소자 및 제조 방법을 보여주는 도면들이다.
도 6을 참조하면, p형 불순물이 도펀트(dopant)로 도핑(doping)된 p형 실리콘(Si) 기판과 같은 반도체 기판(310) 상에 바닥 소자분리층(320)을 실리콘 산화물과 같은 절연물질로 증착한다. 바닥 소자분리층(320) 상에 p형 불순물이 도펀트(dopant)로 도핑(doping)된 p형 실리콘(Si)과 같은 반도체층(410)을 증착한다.
도 7을 참조하면, 반도체층(410)에 이온주입 마스크(mask)를 이용한 선택적 이온 주입 등으로 반대 도전형인 n형 불순물을 도핑하여 정션 영역(411)을 일정 방향, 예컨대, 낸드(NAND) 셀 스트링 방향으로 연장되는 스트라이프(stripe) 레이아웃 형태로 형성한다. 이때, 정션 영역(411)과 이웃하는 다른 정션 영역(411) 사이에 정션 영역(411)에 인접하게 채널 영역(413)이 설정되고, 채널 영역(413) 바깥쪽 영역에 스트링간분리층(inter string isolation layer: 417)이 설정된다. 스트링간분리층(417)의 바깥쪽에는 이웃하는 다른 정션 영역(411)의 스트라이프가 설정된다. 따라서, 반도체층(410) 내에 정션 영역(411)의 스트라이프, 채널 영역(413)의 스트라이프 및 스트링간분리층(417)의 스트라이프가 Y축 방향으로 반복되게 배치된다. 채널 영역(413)에는 셀 트랜지스터의 문턱 전압(threshold voltage)을 조절하기 위한 이온 주입이 이온 주입 마스크(mask)를 이용하여 수행될 수 있다.
반도체층(410) 내에 스트링간분리층(417)을 형성하기 위해서, 반도체층(410)을 선택적으로 식각하여 트렌치 홈(trench)을 형성한 후, 이러한 트렌치를 채우는 실리콘 산화물과 같은 절연 물질을 증착하여 스트링간분리층(417)을 형성할 수 있다. 이러한 스트링간분리층(417)을 형성하는 과정은 또한 마스크를 이용한 선택적 열산화를 이용하여 스트링간분리층(417)이 형성될 영역을 산화시키는 과정으로 수행될 수도 있다. 스트링간분리층(417)을 형성하는 과정은 정션 영역(411)을 형성하는 선택적 이온 주입 과정 이전에 수행될 수 있으며, 채널 영역(413)의 문턱 전압 조절을 위한 선택적 이온 주입 과정에도 선행될 수 있다. 문턱 전압 조절용 이온 주입은 정션 영역(411)을 위한 이온 주입에 선행될 수 있다.
도 8을 참조하면, 스트링간분리층(417)이 형성된 반도체층(410) 상에 절연을 위한 제1서브층간분리층(sub interlayer isolation layer: 421)을 실리콘 산화물과 같은 절연물질을 증착하여 형성한다.
도 9를 참조하면, 정션 영역(411)에 드레인(drain)으로 접속하는 드레인 콘택(drain contact)을 형성하기 위해서, 제1서브층간분리층(421)을 관통하는 콘택홀(contact hole: 422)을 형성한다. 이러한 콘택홀(422)은 반도체층(410)의 정션 영역(411)의 일부를 노출하게 형성된다. 이후에, 노출된 반도체층(410) 부분에 콘택 저항 개선을 위한 이온주입을 수행할 수 있다.
도 10을 참조하면, 콘택홀(422)을 채우는 도전성 물질, 예컨대, 도전성 폴리실리콘이나 텅스텐(W)과 같은 금속층을 증착하고, 화학기계적연마(CMP: Chemical Mechanical Polishing)와 같은 평탄화 방법으로 콘택 노드 분리(contact node separation)하여 드레인 콘택(502)을 형성한다.
도 11을 참조하면, 제1서브층간분리층(421) 상에 절연물질을 증착하여 제2서 브층간분리층(425)을 형성한다.
도 12를 참조하면, 제2서브층간분리층(425)을 선택적 식각하여 콘택(502)을 노출하는 비트 라인의 패터닝(patterning)을 위한 라인(line)형의 홈(426)을 형성한다. 비트 라인은 제1서브층간분리층(421) 상에 형성되는 데, 도전층을 제1서브층간분리층(421) 상에 직접적으로 증착하고, 증착된 도전층을 선택적 식각으로 패터닝하여 비트 라인의 패턴을 형성할 수 있다. 그럼에도 불구하고, 다마신(damascene) 과정을 적용할 경우 보다 미세한 선폭의 비트 라인을 형성하는 데 보다 유리하다. 이러한 다마신 과정으로 홈(426)을 콘택(502)을 노출하고 셀 스트링 방향과 수직한 방향으로 정션 영역(411)이 연장되는 방향과 수직하게 연장되게 형성한다.
도 13을 참조하면, 홈(426)을 채우는 도전층, 예컨대, 텅스텐과 같은 금속층을 증착하고, 화학기계적연마(CMP)와 같은 평탄화 방법으로 노드 분리하여 비트 라인(500)을 형성한다.
도 14를 참조하면, 비트 라인(500) 및 제2서브층간분리층(425)을 덮는 제3서브층간분리층(427)을 절연물질로 증착하여, 반도체층(410)을 덮어 절연하는 층간분리층(420)의 구조를 형성한다. 이러한 층간분리층(420)은 내부에 비트 라인(500)을 매몰하고 있으며, 매몰 비트 라인(500)의 형성을 위해 3중 서브층들(421, 425, 427)을 포함하여 구성된다.
도 15를 참조하면, 반도체층(410) 및 비트 라인(500)을 매몰하고 있는 층간분리층(420)을 반복 적층하여 셀스택(cell stack: 400)을 형성한다. 이때, 셀스 택(400)은 집적하고자하는 플래시 메모리 소자의 용량에 의존하여 적층 수를 달리할 수 있다.
도 16을 참조하면, 셀스택(400)을 관통하는 제1관통홀(601)의 배열을 형성한다. 이때, 제1관통홀(601)은 바닥 소자분리층(320)이 노출되게 형성된다. 이러한 제1관통홀(601)의 측벽 벽면 상에, 도 17에 제시된 바와 같이, 메모리 소자의 정보 저장을 위해 전하 터널링(tunneling) 및 트랩(trap)을 위한 트랩층스택(trap layered stack: 610)이 도입된다. 트랩층스택(610)은, 도 4에 제시된 바와 같이, 전하 트랩을 위한 적층 구조, 즉, 제1관통홀(601)의 벽면 상에 직접적으로 전하 터널링을 위한 터널층(tunnel layer: 도4의 171), 전하 트랩을 위한 트랩층(도 4의 173) 및 블록층(block layer; 도 4의 175)을 포함하여 형성될 수 있다.
이와 같은 트랩층스택(610) 상에 제1관통홀(601)을 채우는 수직한 게이트 컬럼(620)을 도전성 폴리실리콘(poly silicon)층(621) 및 텅스텐(W)과 같은 금속층(metal layer: 623)의 적층으로 형성한다. 게이트 컬럼(620)은, 도 1 및 도 5를 참조하여 설명한 바와 같이, 낸드 셀 스트링(도 5의 203)을 구성하는 셀 트랜지스터(도 5의 201)들의 워드 라인(WL: Word Line)으로 이용되고, 낸드 셀 스트링의 공통 소스 라인(CSL)에 인접하는 소스 선택 트랜지스터의 소스 선택 라인(SSL)으로도 이용될 수 있으며, 또한, 비트 라인(BL: Bit Line)에 인접하는 드레인 선택 트랜지스터의 드레인 선택 라인(DSL)으로 이용될 수 있다.
게이트 컬럼(620)은 도 3에 제시된 바와 같이 정션 영역(131)의 스트라이프의 중간을 갈라, 게이트 컬럼(620 또는 도 3의 180)의 양쪽으로 정션 영역들(137, 138)이 분리되게 형성된다. 이에 따라, 게이트 컬럼(620)의 측방향으로 채널 영역(도 3의 133)이 위치하게 된다. 이때, 게이트 컬럼(620)을 위한 제1관통홀(601)이 스트링간분리층(417)을 일부 자르게 형성될 수 있다. 이에 따라, 게이트 컬럼(620)은 채널 영역(411)의 중간을 자리게 셀스택(400)을 관통할 수 있다.
도 16 및 도 17을 다시 참조하면, 셀스택(400)을 관통하는 제2관통홀(603)을 형성한다. 제2관통홀(603)은 제1관통홀(601)의 배열 끝단에 제1관통홀(601)과 대등하게 형성될 수 있다. 이러한 제2관통홀(603)을 채우게 도전층, 예컨대, 텅스텐층과 같은 금속층 또는 폴리 실리콘층 및 금속층의 이중층을 증착하고, CMP 등으로 노드 분리하여 수직한 공통 소스 컬럼(630)을 형성한다. 제2콘택홀(603) 또한 제1콘택홀(601)과 마찬가지로 정션 영역(411)에 정렬되어 측벽에 정션 영역(411)이 노출되게 형성되므로, 공통 소스 컬럼(630)은 정션 영역(411)에 전기적으로 연결되어 셀 스트링에 접속된다.
공통 소스 컬럼(630)은 도 5에 제시된 공통 소스 라인(CSL)으로 형성된다. 이러한 공통 소스 컬럼(630)과 게이트 컬럼(620)을 형성하는 과정은 독립된 별도의 과정으로 수행될 수 있으나, 제1관통홀(601) 및 제2관통홀(603)을 함께 형성한 후, 제2관통홀(603)을 가리는 마스크를 증착 및 패터닝한 후, 노출된 제1관통홀(601)에 게이트 컬럼(620)을 형성한 후, 제2관통홀(603)에 공통 소스 컬럼(630)을 형성하는 과정으로 형성할 수도 있다. 또는, 반대 순서로 공통 소스 컬럼(630)을 형성한 후, 게이트 컬럼(620)을 형성하는 과정을 수행할 수도 있다.
도 16 및 도 17에 제시된 바와 같이 수직한 게이트 컬럼(620)이 형성됨에 따 라, 도 20에 제시된 바와 같은 평면 레이아웃과 같이, 원형 기둥 형상의 게이트 컬럼(620)이 정션 영역(411)의 중간을 자르게 셀스택(400)을 관통하게 된다. 게이트 컬럼(620)이 채널 영역(413)에 일측 방향으로 중첩되고, 양끝단에 정션 영역(411)이 배치되게 된다. 채널 영역(413)에 반대 방향으로 대향되는 게이트 컬럼(620)의 다른 방향에는 스트링간분리층(417)이 배치된다. 스트링간분리층(417)에 의해서, 제1셀 스트링(701)과 제2셀 스트링(702)이 동일한 반도체층(410) 내에서 상호 간에 격리 분리될 수 있다.
이와 같은 본 발명의 실시예에 따른 플래시 메모리 소자는 반도체층과 층간분리층의 적층에 의한 셀스택과, 셀스택을 관통하여 수직 방향으로 도입되는 게이트 컬럼 및 공통 소스 컬럼, 층간분리층에 매몰된 비트 라인을 포함하여, 3차원적으로 셀 트랜지스터들 및 낸드 셀 스트링들이 적층될 수 있다. 따라서, 반도체 기판의 평면 면적의 제한에 따른 메모리 셀의 집적도의 제한을 극복할 수 있어, 보다 많은 용량의 정보를 저장할 수 있는 메모리 소자를 구현할 수 있다.
도 1은 본 발명의 실시예에 따른 플래시(FLASH) 메모리 소자의 셀스택(cell stack)을 관통하는 게이트 컬럼(gate column)을 보여주는 사시도이다.
도 2는 본 발명의 실시예에 따른 플래시 메모리 소자의 셀스택(cell stack)을 보여주는 단면도이다.
도 3은 본 발명의 실시예에 따른 플래시 메모리 소자의 셀 트랜지스터(cell transistor)를 보여주는 평면도이다.
도 4는 본 발명의 실시예에 따른 플래시 메모리 소자의 전하 트랩층스택(trap layered stack)을 보여주는 단면도이다.
도 5는 본 발명의 실시예에 따른 플래시 메모리 소자의 셀 배열(cell array)을 보여주는 도면이다.
도 6 내지 도 18은 본 발명의 실시예에 따른 플래시 메모리 소자 및 제조 방법을 보여주는 도면들이다.

Claims (14)

  1. 기판 상에 반도체층을 형성하는 단계;
    상기 반도체층에 상호 간의 사이 영역들을 채널(channel) 영역들로 설정하는 정션(junction) 영역들을 셀 스트링(cell string) 방향으로 연장되는 스트라이프(stripe) 형태로 형성하는 단계;
    상기 반도체층 상에 절연을 위한 제1서브층간분리층(sub interlayer isolation layer)을 형성하는 단계;
    상기 정션 영역에 접속되는 콘택(contact)을 상기 제1서브층간분리층을 관통하여 형성하는 단계;
    상기 제1서브층간분리층 상에 상기 콘택에 연결되고 상기 셀 스트링 방향에 수직한 방향으로 연장되는 비트 라인(bit line)을 형성하는 단계;
    상기 비트 라인을 덮어 절연하는 제2서브층간분리층을 형성하여 상기 비트 라인이 내부에 매몰된 층간분리층을 형성하는 단계;
    상기 반도체층, 상기 정션 영역들, 상기 제1서브층간분리층, 상기 콘택, 상기 비트 라인 및 상기 제2서브층간분리층을 형성하는 단계들을 반복하여 셀스택(cell stack)을 형성하는 단계;
    상기 셀스택을 관통하여 상기 정션 영역들을 양쪽으로 가르는 관통홀(through hole)들의 배열을 형성하는 단계;
    상기 관통홀들의 내측벽에 전하 저장을 위한 트랩층스택(trap layered stack)을 형성하는 단계; 및
    상기 트랩층스택 상에 상기 관통홀들을 채우는 게이트 컬럼(gate column)들을 형성하는 단계를 포함하는 플래시 메모리 소자 제조 방법.
  2. 제1항에 있어서,
    상기 반도체층은
    p형 불순물이 도핑(doping)된 실리콘(Si)층을 증착하여 형성되는 플래시 메모리 소자 제조 방법.
  3. 제2항에 있어서,
    상기 정션 영역은
    상기 실리콘층의 일부 영역에 n형 불순물을 도핑(doping)하여 낸드 셀 스트링(NAND cell string)이 연장되는 방향으로 연장되는 스트라이프 형태의 불순물 도핑 영역을 형성하는 단계를 포함하여 형성되는 플래시 메모리 소자 제조 방법.
  4. 제1항에 있어서,
    상기 반도체층에 채널(channel) 영역 및 정션(junction) 영역들을 절연하게 상기 셀 스트링(cell string) 방향으로 연장되게 스트링간분리층(inter string isolation layer)을 형성하는 단계를 더 포함하는 플래시 메모리 소자 제조 방법.
  5. 제1항에 있어서,
    상기 비트 라인(bit line)을 형성하는 단계는
    상기 제1서브층간분리층 상에 제3서브층간분리층을 형성하는 단계;
    상기 제3서브층간분리층을 선택적 식각하여 상기 콘택을 노출하는 라인(line)형 홈을 형성하는 단계;
    상기 홈을 채우는 도전층을 증착하는 단계; 및
    상기 도전층을 화학기계적연마(CMP)하는 단계를 포함하는 플래시 메모리 소자 제조 방법.
  6. 제1항에 있어서,
    상기 비트 라인은 상기 게이트 컬럼에 이격되게 상기 채널 영역 부분 상에 중첩되는 위치에 배치되게 형성되는 플래시 메모리 소자 제조 방법.
  7. 제1항에 있어서,
    상기 관통홀들은
    상기 게이트 컬럼의 양측으로 상기 정션 영역들이 분리되어 배치되고,
    상기 분리된 정션 영역 사이의 상기 게이트 컬럼의 측면 방향으로 채널 영역이 설정되고,
    상기 게이트 컬럼, 상기 정션 영역 및 상기 채널 영역을 포함하는 셀 트랜지스터(cell transistor) 다수 개가 상기 반도체층의 상기 정션 영역의 연장 방향으로 낸드 셀 스트링(NAND cell string)을 이루고,
    다른 층의 상기 반도체층에 형성되는 셀 트랜지스터들이 동일한 상기 게이트 컬럼에 접속되게,
    상기 정션 영역을 다수의 개별 정션 영역들로 분리시키게 상기 셀스택을 관통시키는 플래시 메모리 소자 제조 방법.
  8. 제1항에 있어서,
    상기 트랩층스택은
    전하 터널(tunnel)층, 전하 트랩(trap)층 및 전하 블록(block)층의 적층을 포함하여 형성되는 플래시 메모리 소자 제조 방법.
  9. 제1항에 있어서,
    상기 셀스택을 관통하여 상기 정션 영역에 측방향으로 전기적 연결되는 공통 소스 컬럼(common source column)들을 형성하는 단계를 더 포함하는 플래시 메모리 소자 제조 방법.
  10. 기판;
    상호 간의 사이 영역들을 채널(channel) 영역들로 설정하는 정션(junction) 영역들이 셀 스트링(cell string) 방향으로 연장되는 스트라이프(stripe) 형태로 형성된 반도체층, 및 상기 반도체층을 절연시키고 상기 정션 영역에 접속되는 비트 라인(bit line)이 상기 셀 스트링 방향에 수직한 방향으로 연장되게 내부에 매몰된 층간분리층(interlayer isolation layer)이 상기 기판 상에 반복 적층된 셀스택(cell stack);
    상기 셀스택을 관통하여 상기 기판에 수직하고 상기 정션 영역들을 양쪽으로 가르는 게이트 컬럼(gate column)들의 배열; 및
    상기 게이트 컬럼 및 상기 셀스택과의 계면에 전하 저장을 위해 도입된 트랩층스택(trap layered stack)을 포함하는 플래시 메모리 소자.
  11. 제10항에 있어서,
    상기 층간분리층은
    상기 반도체층 상에 형성되고 상기 정션 영역에 접촉하는 콘택(contact)이 관통하는 제1서브층간분리층(sub interlayer isolation layer);
    상기 콘택에 연결되는 상기 비트 라인(bit line)이 관통하게 연장되는 제2서브층간절연층; 및
    상기 비트 라인 및 상기 제2서브층간절연층을 덮는 제3서브층간분리층을 포함하는 플래시 메모리 소자.
  12. 제10항에 있어서,
    상기 비트 라인은 상기 게이트 컬럼에 이격되게 상기 채널 영역 부분 상에 중첩되는 위치에 배치되게 형성된 플래시 메모리 소자.
  13. 제10항에 있어서,
    상기 반도체층에 채널(channel) 영역 및 정션(junction) 영역들을 절연하게 상기 셀 스트링(cell string) 방향으로 연장되게 형성된 스트링간분리층(inter string isolation layer)을 더 포함하는 플래시 메모리 소자.
  14. 제10항에 있어서,
    상기 셀스택을 관통하여 상기 정션 영역에 측방향으로 전기적 연결되는 공통 소스 컬럼(common source column)들을 더 포함하는 플래시 메모리 소자.
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