KR20060063279A - 반도체 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 반도체 소자의 디램(DRAM : Dynamic Random Access Memory) 제조시 아이솔레이션 공정과 게이트 라인 형성 공정 이후에 캐패시터를 형성하고 웨이퍼를 뒤집어서 비트라인 형성 공정을 진행하므로써, 비트라인(bitline)을 소오스(source)와 연결하기 위한 플러그 폴리(plug poly) 형성 공정, 비트라인 스페이서(bitline spacer) 공정을 생략할 수 있고, 셀(cell) 영역과 페리(peri) 영역의 비트라인 콘택 공정을 한꺼번에 진행시킬 수 있으므로 공정을 단순화시킬 수 있다. 또한, 비트라인과 액티브 영역을 오버랩시켜 형성할 수 있으므로 셀 사이즈 축소가 가능하여 소자의 집적도를 향상시킬 수 있다.
디램, 캐패시터, 비트라인, 공정 단순화, 셀 사이즈 축소
Description
도 1은 종래 기술에 따른 디램 셀을 랜딩 플러그 콘택(LPC) 공정 완료 시점에서 바라본 평면도이고,
도 2는 종래 기술에 의해 완성된 디램 셀의 평면도이고,
도 3은 도 2의 C-C 방향에 따른 단면도이고,
도 4a 내지 도 4i는 종래 기술에 따른 디램 셀 제조공정을 도 2의 A-A선을 따라 자른 단면에서 바라본 도면이고,
도 5a 내지 도 5e는 종래 기술에 따른 디램 셀 제조공정을 도 2의 B-B선을 따라 자른 단면에서 바라본 도면이고,
도 5f 내지 도 5i는 도 5e 공정 이후의 공정을 도 2의 C-C선을 따라 자른 단면에서 바라본 도면이고,
도 6은 본 발명의 실시예에 따른 디램 셀을 하부면에서 바라본 평면도이고,
도 7은 본 발명의 실시예에 따른 디램 셀을 상부면에서 바라본 평면도이고,
도 8은 도 7의 E-E 방향에 따른 단면도이고,
도 9a 내지 도 9i는 본 발명의 실시예에 따른 디램 셀 제조공정을 도 7의 D- D선을 따라 자른 단면에서 바라본 도면이고
도 10a 내지 도 10i는 본 발명의 실시예에 따른 디램 셀 제조공정을 도 7의 E-E선을 따라 자른 단면에서 바라본 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
201, 212 : 제 1, 제 2 기판 202 : 소자분리막
203 : 게이트 라인 204, 205 : 소오스, 드레인
206, 209, 211, 213, 214, 216 : 제 1 내지 제 6 층간 절연막
207 : 스토리지 노드 콘택 208 : 스토리지 노드 플러그
210 : 캐패시터 215 : 비트라인
215a : 비트라인 콘택
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 특히 디램(DRAM : Dynamic Random Access Memory) 제조 공정 단순화 및 집적도 향상에 적합한 반도체 소자 및 그의 제조방법에 관한 것이다.
일반적으로 디램 제조 과정은 아이솔레이션(Isolation) 공정, 게이트 라인(Gate Line) 형성 공정, 비트라인(Bitline) 형성 공정, 캐패시터(Capacitor) 형성 공정 그리고, 메탈 라인(Metal Line) 형성 공정의 순으로 진행된다.
비트라인은 액티브(Active) 영역의 소오스와 연결되어야 하므로 비트라인 콘택을 액티브 영역의 중앙에 구성하고, 비트라인을 액티브 영역과 오버랩하여 구성하는 것이 이상적이다. 그러나, 이처럼 드레인 위로 비트라인이 지나가게 되면 비트라인 위에 형성하는 캐패시터와 드레인간 연결이 곤란하므로 전술한 이상적인 배치는 불가능하였다.
따라서, 비트라인을 액티브 영역과 액티브 영역 사이에 배치하고 랜딩 플러그 콘택(Landing Plug Contact : LPC)이라는 공정을 사용하여 플러그 폴리(Plug ploy)를 형성한 다음, 이로써 소오스와 비트라인을 연결하고 있다.
이하, 첨부된 도면을 참조하여 종래 기술을 설명하면 다음과 같다
도 1은 종래 기술에 따른 디램 셀을 랜딩 플러그 콘택(LPC) 공정 완료 시점에서 바라본 평면도이고, 도 2는 종래 기술에 의해 완성된 디램 셀의 평면도이고, 도 3은 도 2의 C-C 방향에 따른 단면도이다.
도 1 내지 도 3을 보면, 반도체 기판(101)을 필드(field) 영역과 액티브(active) 영역으로 분리하는 소자분리막(102)이 형성되어 있고, 상기 소자분리막(102)을 포함한 반도체 기판(101)에 일정 간격을 갖는 다수개의 게이트 라인(103)들이 형성되어 있으며, 상기 게이트 라인(103) 양측 액티브 영역의 반도체 기판(101)내에는 소오스(104) 및 드레인(105)이 형성되어 있다.
그리고, 게이트 라인(103)과 게이트 라인(103) 사이에는 플러그 폴리(107)가 형성되어 있으며, 게이트 라인(103) 방향으로 이웃하는 소오스(104)와 소오스(104), 드레인(105)과 드레인(105)이 연결되지 않도록 이들 사이에는 제 1 층간 절 연막(106)이 형성되어 있다.
상기 게이트 라인(103), 플러그 폴리(107) 및 제 1 층간 절연막(106)상에는 제 2 층간 절연막(108)이 형성되어 있으며 상기 제 2 층간 절연막(108)상에는 하부의 액티브 영역과 오버랩되지 않게 다수개의 비트라인(110)들이 형성되어 있다.
상기 비트라인(110)은 제 2 층간 절연막(108)을 관통하는 비트라인 콘택(109)과 플러그 폴리(107)를 통해 상기 소오스(104)와 연결된다.
여기서, 상기 비트라인(110)을 액티브 영역과 오버랩되지 않게 구성하는 이유는 비트라인(110)을 액티브 영역과 오버랩하여 구성할 경우 비트라인(110) 상부의 캐패시터와 액티브 영역의 드레인(105)간 연결이 불가능하기 때문이다.
그리고, 상기 비트라인(110)을 포함하는 제 2 층간 절연막(108) 위에는 제 3 층간절연막(112)이 형성되어 있고, 상기 제 3 층간 절연막(112)상에는 캐패시터(116)가 형성되어 있으며, 캐패시터(116)와 드레인(105)은 상기 제 3 층간 절연막(112)을 관통하여 형성되는 스토리지 노드 플러그(114) 및 플러그 폴리(107)를 통해 서로 연결되어 있다. 한편, 상기 비트라인(110)의 양측면에는 상기 스토리지 노드 플러그(114)와 비트라인(110)간의 단락을 방지하기 위하여 비트라인 스페이서(111)가 형성되어 있다.
상기 캐패시터(116)는 정전용량 확보를 위하여 실린더 구조를 채택한 것으로, 실린더 구조의 스토리지 노드(116a), 유전체막(116b), 상부전극(116c)으로 구성되며 캐패시터(116)와 캐패시터(116) 사이는 제 4 층간 절연막(115)에 의해 절연되어 있다.
이 같은 구조의 디램 셀 제조방법은 다음과 같다.
도 4a 내지 도 4i는 종래 기술에 따른 디램 셀 제조공정을 도 2의 A-A선을 따라 자른 단면에서 바라본 도면이고, 도 5a 내지 도 5e는 종래 기술에 따른 디램 셀 제조공정을 도 2의 B-B선을 따라 자른 단면에서 바라본 도면이고, 도 5f 내지 도 5i는 도 5e 공정 이후의 공정을 도 2의 C-C선을 따라 자른 단면에서 바라본 도면이다.
먼저, 도 4a 및 도 5a에 도시한 바와 같이 반도체 기판(101)의 소자격리 영역을 선택적으로 식각하여 트렌치(미도시)를 형성하고, 상기 트렌치에 산화막을 매립하여 소자분리막(102)을 형성한다.
이어, 도 4b 및 도 5b에 도시하는 바와 같이 상기 소자분리막(102)을 포함한 반도체 기판(101)에 일정 간격을 갖는 다수개의 게이트 라인(103)을 형성한다. 그런 다음, 상기 게이트 라인(103)을 마스크로 상기 반도체 기판(101)의 전면에 LDD(Light Doped Drain)용 불순물을 주입한다. 이후, 상기 게이트 라인(103)의 측면에 스페이서(미도시)를 형성하고, 상기 게이트 라인(103) 및 스페이서를 마스크로 반도체 기판(101) 전면에 불순물 이온을 주입하여 반도체 기판(101)의 액티브 영역에 소오스/드레인(104)(105)을 형성한 다음, 전면에 제 1 층간 절연막(106)을 형성한다.
그 후, 도 4c 및 도 5c에 도시하는 바와 같이 상기 게이트 라인(103)을 엔딩 포인트(ending point)로 CMP(Chemical Mechanical Polishing)하여 제 1 층간절연막(106)을 평탄화시킨다. 이어, 상기 평탄화가 완료된 제 1 층간절연막(106)을 선택 식각하여 소오스/드레인(104)(105)을 포함하는 영역을 노출시키는 복수개의 플러그 폴리 콘택(plug poly contact)(미도시)을 형성한다.
이때, 게이트 라인(103) 방향으로 이웃하는 소오스(104)와 소오스(104) 사이, 드레인(105)과 드레인(105)사이에 상기 제 1 층간절연막(106)을 잔류시키어 이들이 서로 절연될 수 있도록 한다.
이때, 상기 소오스(104)를 포함하는 영역을 노출시키는 플러그 폴리 콘택은 소오스(104)와 차후에 형성되는 비트라인간 연결을 위해 형성하는 것으로 통상 '랜딩 플러그 콘택(Landing Plug contact : LPC)'이라 한다.
이어서, 상기 플러그 폴리 콘택을 포함한 전면에 폴리실리콘층을 증착한 후, CMP 공정을 실시하여 상기 플러그 폴리 콘택을 매립시키는 플러그 폴리(107)를 형성한다.
이후, 도 4d 및 도 5d에 도시하는 바와 같이 제 2 층간 절연막(108)을 형성한 다음 상기 제 2 층간 절연막(108)상에 비트라인 콘택영역이 정의된 감광막 패턴(미도시)을 형성한다. 그리고, 상기 감광막 패턴을 마스크로 상기 제 2 층간 절연막(108)을 식각하여 상기 소오스(104)위에 형성된 플러그 폴리(107)를 노출시키는 비트라인 콘택(109)을 형성한다.
셀(cell) 영역에서 비트라인 콘택(109)을 크게 정의할 경우 후속 공정에서 스토리지 노드 콘택과의 숏트(short)가 유발되며 비트라인 콘택(109)과 플러그 폴리(107) 사이의 미스얼라인(mis-align)이 발생되게 된다. 이러한 이유로, 셀(cell) 영역의 비트라인 콘택 공정과 페리 영역(미도시)의 비트라인 콘택 공정을 동시에 진행할 수 없다. 따라서, 도면에는 도시하지 않았지만 페리 영역의 비트라인 콘택은 전술한 셀 영역에서의 비트라인 콘택 공정과는 별도의 추가 공정을 통해 형성한다.
이어, 상기 감광막 패턴을 제거하고 나서 도 4e 및 도 5e에 도시하는 바와 같이 상기 비트라인 콘택(109)을 포함한 전면에 금속층을 형성하고, 상기 금속층을 선택 식각하여 상기 플러그 폴리(107)와 연결되는 비트라인(110)을 형성한다.
그런 다음, 차후에 형성하는 스토리지 노드 콘택과 비트라인(110)간의 숏트를 방지하기 위해서 상기 비트라인(110) 양측면에 비트라인 스페이서(111)를 형성한다. 그리고, 상기 비트라인(110)이 완전히 덮이도록 전면에 제 3 층간 절연막(112)을 형성한다.
계속해서, 도 4f 및 도 5f에 도시하는 바와 같이, 상기 제 3, 제 2 층간 절연막(112)(108)을 선택 식각하여 상기 드레인(105)상에 형성된 플러그 폴리(107)의 표면을 노출시키는 스토리지 노드 콘택(113)을 형성한다.
이어, 도 4g 및 도 5g에 도시하는 바와 같이 상기 스토리지 노드 콘택(113)에 폴리실리콘막을 매립하여 스토리지 노드 플러그(114)를 형성하고, 도 4h 및 도 5h에 도시하는 바와 같이 상기 스토리지 노드 플러그(114)를 포함하는 전면에 제 4 층간 절연막(115)을 증착한다.
그리고, 도 4i 및 도 5i에 도시하는 바와 같이, 스토리지 노드 플러그(114)를 포함한 주변영역이 노출되도록 상기 제 4 층간 절연막(115)에 콘택홀(미도시)을 형성하고, 상기 콘택홀에 실린더(cylinder) 구조의 캐패시터(116)를 형성한다.
상기 캐패시터(116)는 콘택홀을 포함한 전체 구조 상부에 단차를 따라 스토리지 노드 물질을 증착한 다음, 상기 스토리지 노드 물질이 증착된 콘택홀 내부가 완전히 매립하도록 매립층(미도시)을 증착하고, 전체 구조 상부에 대해 CMP(Chemical Mechanical Polishing), 또는 식각 마스크 없이(no mask) 에치백(etch back) 및 블랭킷(blanket) 공정으로 표면을 평탄화하여 스토리지 노드 물질을 셀 단위로 분리하여 스토리지 노드(116a)를 형성한다. 이어서, 습식 식각공정을 실시하여 콘택홀 내에 매립된 매립층을 제거한 후, 이후, 상기 스토리지 노드(116a)를 포함한 전면에 유전체막(116b)과 상부전극(116c)을 차례로 형성하여 형성한다.
이로써, 종래 기술에 따른 반도체 소자의 디램 셀 제조를 완료한다.
전술한 바와 같이, 종래 기술에서는 비트라인이 드레인위를 지나면 안 되기 때문에 비트라인과 소오스를 연결하기 위해서는 랜딩 플러그 공정을 반드시 실시하여야 한다. 다시 말해서, 플러그 폴리 공정을 반드시 실시해야 한다.
또한, 비트라인 콘택 공정을 셀 영역과 페리 영역을 동시에 진행하는 것이 불가능하여 비트라인 콘택 공정을 2회 실시하여야 하고, 스토리지 노드 콘택과 비트라인간 단락을 방지하기 위해서 비트라인 양측면에 비트라인 스페이서를 형성하는 공정을 실시하여야 하는 등 공정이 복잡하다.
또한, 비트라인 상부의 캐패시터를 액티브 영역의 드레인과 연결해야 함으로 인하여 비트라인을 액티브 영역과 오버랩하여 배치하는 것이 불가능하다, 이는 레이아웃을 증가시키는 요인으로, 소자 집적도 향상에 악영향을 끼치고 있다.
이에 대하여, 본 발명이 제시하는 반도체 소자 및 그의 제조방법은 아이솔레이션 공정과 게이트 라인 형성 공정 이후에 캐패시터를 형성하고 웨이퍼를 뒤집어서 비트라인 형성 공정을 진행하므로써, 비트라인(bitline)을 소오스(source)와 연결하기 위한 플러그 폴리(plug poly) 형성 공정, 비트라인 스페이서(bitline spacer) 공정을 생략할 수 있고, 셀(cell) 영역과 페리(peri) 영역의 비트라인 콘택 공정을 한꺼번에 진행시킬 수 있으므로 공정을 단순화시킬 수 있다. 또한, 비트라인과 액티브 영역을 오버랩시켜 형성할 수 있으므로 셀 사이즈 축소가 가능하여 소자의 집적도를 향상시킬 수 있다.
본 발명에 따른 반도체 소자는 드레인 및 소오스를 갖는 다수개의 액티브 영역들과 액티브 영역들 간을 분리하는 소자분리막이 형성된 제 1 기판과, 상기 제 1 기판의 제 1면 상부에 상기 액티브 영역과 오버랩되게 형성되며 상기 제 1 기판의 소오스에 연결되는 비트라인들과, 상기 제 1 기판의 제 1면과 마주보는 제 2면상에 형성되며 상기 드레인과 소오스 사이의 채널영역위를 지나는 다수개의 게이트 라인들과, 상기 제 1 기판의 제 2면 상부에 형성되며 상기 제 1 기판의 드레인과 전기적으로 연결되는 캐패시터들을 포함한다.
바람직하게, 상기 캐패시터들을 덮는 층간 절연막과, 상기 층간 절연막과 접 합되는 제 2 기판을 포함하여 구성되는 것을 특징으로 한다.
바람직하게, 상기 게이트 라인들과 캐패시터들 사이에 이들 간을 절연하는 층간 절연막을 포함하여 구성되는 것을 특징으로 한다.
바람직하게, 상기 비트라인과 제 1 기판 사이의 층간 절연막과, 상기 층간 절연막을 관통하여 상기 비트라인과 소오스를 연결하는 비트라인 콘택 포함하여 구성되는 것을 특징으로 한다.
상기한 구조를 갖는 반도체 소자의 제조방법은 (a)액티브 영역과 소자 분리영역이 정의되고, 게이트 라인, 소오스 및 드레인이 형성된 제 1 기판상에 드레인을 노출하는 스토리지 노드 콘택을 갖는 제 1 층간 절연막을 형성하는 단계와, (b)상기 스토리지 노드 콘택을 통해 드레인에 연결되는 캐패시터를 형성하는 단계와, (c)전면에 제 2 층간 절연막을 형성하는 단계와, (d)표면 절연막을 갖는 제 2 기판을 상기 제 2 층간 절연막상에 접합시키는 단계와, (e)상기 제 2 기판이 아래로 향하도록 상기 구조물을 뒤집는 단계와, (f)상기 소오스가 드러나도록 상기 제 1 기판을 제거하는 단계와, (g)상기 제 1 기판 상면에 상기 소오스를 노출하는 비트라인 콘택을 갖는 제 3 층간 절연막을 형성하는 단계와, (h)상기 비트라인 콘택을 통해 소오스에 연결되며 액티브 영역과 오버랩되는 스트라이프 패턴의 비트라인을 형성하는 단계와, (i)전면에 제 4 층간 절연막을 형성하는 단계를 포함한다.
바람직하게, 상기 (h)단계는 상기 비트라인 콘택을 포함한 전면에 금속층을 형성하는 단계와, 상기 금속층을 패터닝하여 상기 액티브 영역에 오버랩되며 스트라이프 형태를 갖는 비트라인을 형성하는 단계로 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 6은 본 발명의 실시예에 따른 디램 셀을 하부면에서 바라본 평면도이고, 도 7은 본 발명의 실시예에 따른 디램 셀을 상부면에서 바라본 평면도이고, 도 8은 도 7의 E-E 방향에 따른 단면도이다.
도면을 참조하면, 본 발명에 따른 디램 셀은 채널 영역을 사이에 두고 소오스(204) 및 드레인(205)이 형성되어 있는 액티브 영역들과 액티브 영역과 액티브 영역 사이에서 이들 간을 절연시키는 소자분리막(202)으로 구성되는 제 1 기판(201)과, 상기 액티브 영역과 오버랩되며 상기 제 1 기판(201)의 상면인 제 1면을 통해 상기 소오스(204)에 연결되는 비트라인(215)과, 상기 제 1 기판(201)의 후면인 제 2면상에 상기 비트라인(215)과 교차되게 형성되며 상기 채널영역위를 지나가는 다수개의 게이트 라인(203)들과, 상기 게이트 라인(203) 상부에 형성되어 상기 제 2면을 통해 상기 드레인(205)에 연결되는 캐패시터(210)를 포함한다.
그리고, 상기 게이트 라인(203)과 캐패시터(210) 사이에는 제 1 층간 절연막(206)이 형성되어 있으며 상기 캐패시터(210)는 제 1 층간 절연막(206)을 관통하는 스토리지 노드 플러그(208)를 통해 드레인(205)에 연결되어 있다.
상기 캐패시터(210)는 정전용량 확보를 위하여 실린더 구조를 가지며, 상기 스토리지 노드 플러그(208) 및 이에 인접한 영역에 형성되는 실린더 구조의 스토리지 노드 전극(210a)과, 상기 스토리지 노드 전극(210a) 사이를 분리하는 제 2 층간 절연막(209)과, 상기 스토리지 노드 전극(210a)과 제 2 층간 절연막(209)상에 적층된 유전체막(210b)과 상부전극(210c)으로 구성된다.
본 발명의 실시예에서는 캐패시터의 정전용량을 확보를 위하여 실린더 구조의 캐패시터를 적용하였으나, 캐패시터의 구조를 달리하여도 무방하다.
그리고, 상기 캐패시터(210)는 제 3 층간 절연막(211)에 의해 덮여 있으며, 상기 제 3 층간 절연막(211)의 표면에는 제 4 층간 절연막(213)이 형성되어 있는 제 2 기판(212)이 합착되어 있다.
한편, 상기 제 1 기판(201)의 제 1면과 비트라인(215) 사이는 제 5 층간 절연막(214)이 형성되어 있으며, 상기 비트라인(215)은 상기 제 5 층간 절연막(214)에 형성되는 비트 라인 콘택(215a)을 통해 소오스(204)와 연결되어 있다.
그리고, 상기 비트라인(215)상에는 비트라인(215)의 보호를 위하여 제 6 층간 절연막(216)이 형성되어 있다.
이 같은 구조를 갖는 본 발명의 실시예에 따른 반도체 소자의 제조방법은 다음과 같다.
도 9a 내지 도 9i는 본 발명의 실시예에 따른 디램 셀 제조공정을 도 7의 D-D선을 따라 자른 단면에서 바라본 도면이고, 도 10a 내지 도 10i는 본 발명의 실시예에 따른 디램 셀 제조공정을 도 7의 E-E선을 따라 자른 단면에서 바라본 도면이 다.
먼저, 도 9a 및 도 10a에 도시한 바와 같이, 제 1 기판(201)의 소자격리 영역을 선택적으로 식각하여 트렌치(미도시)를 형성하고, 상기 트렌치에 산화막을 매립하여 소자분리막(202)을 형성한다. 여기서, 상기 소자분리막(202)이 형성되지 않은 제 1 기판(201) 부분은 액티브 영역이다.
이어, 도 9b 및 도 10b에 도시하는 바와 같이 상기 소자분리막(202)을 포함한 제 1 기판(201)에 일정 간격을 갖는 다수개의 게이트 라인(203)들을 형성한다. 그런 다음, 상기 게이트 라인(203)들을 마스크로 상기 제 1 기판(201)의 전면에 LDD(Light Doped Drain)용 불순물을 주입한다. 이후, 상기 게이트 라인(203)의 측벽에 스페이서(미도시)를 형성하고, 상기 게이트 라인(203) 및 스페이서를 마스크로 제 1 기판(201) 전면에 불순물 이온을 주입하여 제 1 기판(201)의 액티브 영역에 소오스/드레인(204)(205)을 형성한 다음, 전면에 제 1 층간 절연막(206)을 형성한다.
이후, 도 9c 및 도 10c에 도시하는 바와 같이 드레인(205)이 형성된 반도체 기판(201)이 노출되도록 상기 제 1 층간 절연막(206)을 선택적으로 제거하여 스토리지 노드 콘택(207)을 형성한다.
그런 다음, 도 9d 및 도 10d에 도시하는 바와 같이 스토리지 노드 콘택(207)에 폴리실리콘막을 매립하여 스토리지 노드 플러그(208)를 형성한다.
이어, 도 9e 및 10e에 도시하는 바와 같이, 상기 스토리지 노드 플러그(208)를 포함한 제 1 층간 절연막(206)상에 실린더 구조의 캐패시터(210)를 형성한다.
상기 실린더 구조의 캐패시터(210)는 상기 스토리지 노드 플러그(208)를 포함한 전면에 제 2 층간 절연막(209)을 형성하고 상기 스토리지 노드 플러그(208) 및 이에 인접한 영역이 노출되도록 콘택홀을 형성한다, 그런 다음, 콘택홀 포함한 전체 구조 상부에 단차를 따라 스토리지 노드 물질을 증착하고, 상기 스토리지 노드 물질이 증착된 콘택홀 내부가 완전히 매립하도록 매립층(미도시)을 증착하고, 전체 구조 상부에 대해 CMP(Chemical Mechanical Polishing), 또는 식각 마스크 없이(no mask) 에치백(etch back) 및 블랭킷(blanket) 공정으로 표면을 평탄화하여 스토리지 노드 물질을 셀 단위로 분리하여 스토리지 노드(210a)를 형성한다. 이어서, 습식 식각공정을 실시하여 콘택홀 내에 매립된 매립층을 제거한 후, 상기 스토리지 노드(210a)를 포함한 전면에 유전체막(210b)과 상부전극(210c)을 차례로 형성하여 구성한다.
이후, 상기 캐패시터(210)의 보호를 위하여 캐패시터(210)를 포함하는 전면에 제 3 층간 절연막(211)을 형성한다.
그 다음으로, 도 9f 및 도 10f에 도시하는 바와 같이 표면에 제 4 층간 절연막(213)이 형성되어 있는 제 2 기판(212)을 준비하고, 상기 제 3 층간 절연막(211)과 제 4 층간 절연막(213)의 표면이 맞닿도록 얼라인시킨후 제 1 기판(201)과 제 2 기판(212)을 접합한다.
이어서, 도 9g 및 도 10g에 도시하는 바와 같이 상기 접합한 웨이퍼를 뒤집어서 상기 제 2 기판(212)이 아래로 향하고, 상기 제 1 기판(201)이 위를 향하게 한다.
그러고 나서, 도 9h 및 도 10h에 도시하는 바와 같이 상기 소오스(204)가 드러나도록 상기 제 1 기판(201)을 상부에서부터 갈아내거나 적절한 방법으로 제거한다.
이어, 도 9i 및 10i에 도시하는 바와 같이 제 1 기판(201)상에 상기 제 5 층간 절연막(214)을 형성하고 상기 제 5 층간 절연막(214)상에 비트라인 콘택영역이 정의된 감광막 패턴(미도시)을 형성한다.
그리고, 상기 감광막 패턴을 마스크로 상기 제 5 층간 절연막(214)을 식각하여 상기 소오스(204)를 노출시키는 비트라인 콘택(215a)을 형성한다.
이어, 상기 감광막 패턴을 제거하고 나서 상기 비트라인 콘택(215a)을 포함한 전면에 금속층을 형성하고, 상기 액티브 영역을 포함하는 영역상에 남도록 금속층을 선택적으로 패터닝하여 비트라인(215)을 형성한 다음, 상기 비트라인(215)의 보호를 위하여 상기 비트라인(215)을 포함하는 전면에 제 6 층간 절연막(216)을 형성한다.
이처럼 비트라인(215)을 액티브 영역과 오버랩하여 형성하는 것이 가능한 이유는 캐패시터(210)를 비트라인(215) 상부에 형성하지 않고, 제 1 기판(201)상에 게이트 라인(203)과 캐패시터(210)를 형성한 다음에 상기 제 1 기판(201)을 뒤집어서 비트라인(215)을 형성하기 때문에 캐패시터(210)와 드레인(205)간 연결을 위한 스토리지 노드 콘택시 비트라인(215)에 의해 막히지 않기 때문이다.
이상으로 본 발명에 따른 반도체 소자를 완성한다.
상술한 바와 같이, 본 발명은 비트라인을 게이트 라인 및 캐패시터와 기판 반대면에 형성함으로써 기존에 비트라인을 액티브 영역과 연결하기 위한 행하던 플러그 폴리 공정을 생략할 수 있으며, 기존에 셀 영역과 페리 영역에서 동시에 식각하는 것이 불가능하여 2번에 걸쳐서 진행하던 비트라인 콘택 공정을 셀 영역과 페리 영역에서 동시에 진행하는 것이 가능하여 비트라인 콘택 공정을 1회 생략 가능하고, 캐패시터를 드레인에 연결하는 플러그 폴리와 비트라인간 단락 문제를 고려하지 않아도 되므로 비트라인 스페이서 형성 공정을 생략할 수 있다. 따라서, 소자 제조공정을 단순화시킬 수 있는 효과가 있다.
또한, 비트라인과 액티브 영역을 오버랩하여 구성할 수 있으므로 셀 사이즈를 축소할 수 있는 효과가 있다.
Claims (6)
- 드레인 및 소오스를 갖는 다수개의 액티브 영역들과 액티브 영역들 간을 분리하는 소자분리막이 형성된 제 1 기판;상기 제 1 기판의 제 1면 상부에 상기 액티브 영역과 오버랩되게 형성되며 상기 제 1 기판의 소오스에 연결되는 비트라인들;상기 제 1 기판의 제 1면과 마주보는 제 2면상에 형성되며 상기 드레인과 소오스 사이의 채널영역위를 지나는 다수개의 게이트 라인들; 및상기 제 1 기판의 제 2면 상부에 형성되며 상기 제 1 기판의 드레인과 전기적으로 연결되는 캐패시터들을 포함하여 구성되는 반도체 소자.
- 제 1항에 있어서,상기 캐패시터들을 덮는 층간 절연막; 및상기 층간 절연막과 접합되는 제 2 기판을 포함하여 구성되는 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서,상기 게이트 라인들과 캐패시터들 사이에 이들 간을 절연하는 층간 절연막을 포함하여 구성되는 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서,상기 비트라인과 제 1 기판 사이의 층간 절연막; 및상기 층간 절연막을 관통하여 상기 비트라인과 소오스를 연결하는 비트라인 콘택 포함하여 구성되는 것을 특징으로 하는 반도체 소자.
- (a)액티브 영역과 소자 분리영역이 정의되고, 게이트 라인, 소오스 및 드레인이 형성된 제 1 기판상에 드레인을 노출하는 스토리지 노드 콘택을 갖는 제 1 층간 절연막을 형성하는 단계;(b)상기 스토리지 노드 콘택을 통해 드레인에 연결되는 캐패시터를 형성하는 단계;(c)전면에 제 2 층간 절연막을 형성하는 단계;(d)표면 절연막을 갖는 제 2 기판을 상기 제 2 층간 절연막상에 접합시키는 단계;(e)상기 제 2 기판이 아래로 향하도록 상기 구조물을 뒤집는 단계;(f)상기 소오스가 드러나도록 상기 제 1 기판을 제거하는 단계;(g)상기 제 1 기판 상면에 상기 소오스를 노출하는 비트라인 콘택을 갖는 제 3 층간 절연막을 형성하는 단계;(h)상기 비트라인 콘택을 통해 소오스에 연결되며 액티브 영역과 오버랩되는 스트라이프 패턴의 비트라인을 형성하는 단계; 및(i)전면에 제 4 층간 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 5항에 있어서,상기 (h)단계는상기 비트라인 콘택을 포함한 전면에 금속층을 형성하는 단계; 및상기 금속층을 패터닝하여 상기 액티브 영역에 오버랩되며 스트라이프 형태를 갖는 비트라인을 형성하는 단계로 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
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|---|---|---|---|---|
| KR100985881B1 (ko) * | 2008-05-28 | 2010-10-08 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 및 제조 방법 |
| US7867831B2 (en) | 2008-05-28 | 2011-01-11 | Hynix Semiconductor Inc. | Manufacturing method of flash memory device comprising gate columns penetrating through a cell stack |
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2004
- 2004-12-07 KR KR1020040102403A patent/KR20060063279A/ko not_active Application Discontinuation
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