KR102544977B1 - 소스 라인을 위한 접합 패드-기반 전력 공급 네트워크를 포함하는 3차원 메모리 디바이스 및 그 제조 방법 - Google Patents

소스 라인을 위한 접합 패드-기반 전력 공급 네트워크를 포함하는 3차원 메모리 디바이스 및 그 제조 방법 Download PDF

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머쉐드 초드하리
광-호 김
제임스 카이
요한 알스메이어
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샌디스크 테크놀로지스 엘엘씨
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Abstract

메모리 다이는 기판 위에 위치된 절연 층들 및 전기 전도성 층들의 교번하는 스택, 교번하는 스택을 통해 연장되는 메모리 스택 구조물들, 기판 상에 또는 기판 내에 위치된 소스 영역들, 및 소스 영역들에 전기적으로 연결된 적어도 하나의 메모리-측 접합 패드를 포함한다. 로직 다이는 소스 영역들에 대한 공급 전압을 생성하도록 구성된 전력 공급 회로, 및 로직-측 금속 상호연결 구조물들의 네트워크를 통해 전력 공급 회로에 전기적으로 연결된 적어도 하나의 로직-측 접합 패드를 포함한다. 메모리 다이는 로직 다이에 접합된다. 로직-측 금속 상호연결 구조물들의 네트워크는 전력 공급 회로로부터의 소스 전력을 메모리 스택 구조물들의 전체 구역에 걸쳐 분배하고, 메모리-측 접합 패드들 및 로직-측 접합 패드들의 접합된 쌍들을 통해 메모리 다이에 소스 전력을 전송한다.

Description

소스 라인을 위한 접합 패드-기반 전력 공급 네트워크를 포함하는 3차원 메모리 디바이스 및 그 제조 방법
관련 출원
본 출원은 2019년 1월 18일자로 출원된 미국 정규 특허 출원 제16/251,954호의 우선권의 이익을 주장하며, 그 전체 내용이 본 명세서에 참고로 포함된다.
기술분야
본 개시내용은 일반적으로 반도체 디바이스 분야에 관한 것으로, 특히 소스 라인을 위한 접합 패드-기반 전력 공급 네트워크를 채용하는 3차원 메모리 디바이스 및 그 제조 방법에 관한 것이다.
셀당 1 비트를 갖는 3차원 수직 NAND 스트링들은 T. Endoh 등의 "Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell" 명칭의 IEDM Proc. (2001) 33-36 논문에 개시되어 있다.
본 개시내용의 일 양태에 따르면, 메모리 다이 및 로직 다이를 포함하는 접합된 조립체가 제공된다. 메모리 다이는: 기판 위에 위치된 절연 층들 및 전기 전도성 층들의 교번하는 스택; 교번하는 스택을 통해 연장되는 메모리 스택 구조물들 - 메모리 스택 구조물들 각각은 메모리 필름 및 수직 반도체 채널을 포함함 -; 기판 상에 또는 기판 내에 위치된 소스 영역들; 교번하는 스택을 통해 수직으로 연장되고 소스 영역들과 접촉하는 소스 콘택 구조물들; 및 메모리-측 금속 상호연결 구조물들의 서브세트를 통해 소스 콘택 구조물들에 전기적으로 연결된 적어도 하나의 메모리-측 접합 패드를 포함한다. 로직 다이는: 소스 영역들에 대한 공급 전압을 생성하도록 구성된 전력 공급 회로; 및 로직-측 금속 상호연결 구조물들의 네트워크를 통해 전력 공급 회로에 전기적으로 연결되고 적어도 하나의 메모리-측 접합 패드에 접합된 적어도 하나의 로직-측 접합 패드를 포함한다.
본 개시내용의 다른 양태에 따르면, 접합된 조립체를 형성하는 방법이 제공되며, 본 방법은 다음을 포함한다: 메모리 다이를 제공하는 단계 - 메모리 다이는, 기판 위에 위치된 절연 층들 및 전기 전도성 층들의 교번하는 스택, 교번하는 스택을 통해 연장되는 메모리 스택 구조물들(여기서 메모리 스택 구조물들 각각은 메모리 필름 및 수직 반도체 채널을 포함함), 기판 상에 또는 기판 내에 위치된 소스 영역들, 교번하는 스택을 통해 수직으로 연장되고 소스 영역들과 접촉하는 소스 콘택 구조물들, 및 메모리-측 금속 상호연결 구조물들의 서브세트를 통해 소스 콘택 구조물들에 전기적으로 연결된 적어도 하나의 메모리-측 접합 패드를 포함함 -; 로직 다이를 제공하는 단계 - 로직 다이는, 소스 영역들에 대한 공급 전압을 생성하도록 구성된 전력 공급 회로, 및 로직-측 금속 상호연결 구조물들의 네트워크를 통해 전력 공급 회로에 전기적으로 연결된 적어도 하나의 로직-측 접합 패드를 포함함 -; 및 적어도 하나의 로직-측 접합 패드를 적어도 하나의 메모리-측 접합 패드에 접합시키는 단계.
도 1은 본 개시내용의 일 실시예에 따른, 절연 층들 및 희생 재료 층들의 교번하는 스택의 형성 이후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 2a는 본 개시내용의 일 실시예에 따른, 단차형 테라스들 및 역-단차형(retro-stepped) 유전체 재료 부분의 형성 이후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 2b는 도 2a의 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 2a의 단면의 평면이다.
도 3a는 본 개시내용의 일 실시예에 따른, 메모리 개구들 및 지지 개구들의 형성 이후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 3b는 도 3a의 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 3a의 단면의 평면이다.
도 4a 내지 도 4h는 본 개시내용의 일 실시예에 따른, 메모리 스택 구조물, 선택적 유전체 코어, 및 그 내부의 드레인 영역의 형성 동안의 예시적인 구조물 내의 메모리 개구의 순차적인 개략적 수직 단면도들이다.
도 5는 본 개시내용의 일 실시예에 따른, 메모리 스택 구조물들 및 지지 기둥 구조물들의 형성 이후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 6a는 본 개시내용의 일 실시예에 따른, 후면 트렌치들의 형성 이후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 6b는 도 6a의 예시적인 구조물의 부분 투시 평면도이다. 수직 평면 A - A'는 도 6a의 개략적인 수직 단면도의 평면이다.
도 7은 본 개시내용의 일 실시예에 따른, 후면 리세스들의 형성 이후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 8a 내지 도 8d는 본 개시내용의 일 실시예에 따른, 전기 전도성 층들의 형성 동안의 예시적인 구조물의 영역의 순차적인 수직 단면도들이다.
도 9는 도 8d의 처리 단계들에서의 예시적인 구조물의 개략적인 수직 단면도이다.
도 10a는 본 개시내용의 일 실시예에 따른, 퇴적된 전도성 재료를 후면 트렌치 내부로부터 제거한 후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 10b는 도 10a의 예시적인 구조물의 평면도이다.
도 11a는 본 개시내용의 일 실시예에 따른, 각각의 후면 트렌치 내의 절연 스페이서 및 소스 콘택 구조물의 형성 이후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 11b는 도 11a의 예시적인 구조물의 영역의 확대도이다.
도 12a는 본 개시내용의 일 실시예에 따른, 콘택 레벨 유전체 재료 층들 및 콘택 비아 구조물들의 형성 이후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 12b는 도 12a의 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 12a의 개략적인 수직 단면도의 평면이다.
도 13a는 본 개시내용의 일 실시예에 따른, 제1-레벨 유전체 재료 층들 및 제1-레벨 금속 상호연결 구조물들의 형성 이후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 13b는 도 13a의 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 13a의 개략적인 수직 단면도의 평면이다.
도 14a는 본 개시내용의 일 실시예에 따른, 패드 연결 비아 구조물들 및 메모리-측 접합 패드들의 형성 이후의 예시적인 구조물의 제1 구성의 개략적인 수직 단면도이다.
도 14b는 도 14a의 예시적인 구조물의 제1 구성의 영역의 평면도이다.
도 14c 및 도 14d는 도 14a 및 도 14b의 예시적인 구조물의 제1 구성의 대안적인 실시예들의 보다 큰 영역의 평면도이다.
도 14e는 본 개시내용의 일 실시예에 따른, 메모리-측 접합 패드들의 형성 이후의 예시적인 구조물의 제2 구성의 영역의 평면도이다.
도 15a는 본 개시내용의 일 실시예에 따른, 메모리 다이 및 로직 다이의 접합된 조립체의 제1 구성의 수직 단면도이다.
도 15b는 도 15a의 접합된 조립체의 제1 구성에서의 로직-측 접합 패드의 레이아웃이다.
도 16a는 본 개시내용의 일 실시예에 따른, 메모리 다이 및 로직 다이의 접합된 조립체의 제2 구성의 수직 단면도이다.
도 16b는 도 16a의 접합된 조립체의 제2 구성에서의 메모리-측 접합 패드들 및 로직-측 접합 패드들의 레이아웃이다.
위에서 논의된 바와 같이, 본 개시내용의 실시예들은 3차원 메모리 디바이스 내의 소스 라인을 위한 접합 패드-기반 전력 공급 네트워크를 채용하는 3차원 메모리 디바이스 및 그 제조 방법에 관한 것으로, 그 다양한 양태들이 아래에 기술된다. 이러한 소스-측 전력 공급은 3차원 메모리 디바이스 내의 각각의 수직 NAND 스트링에 대한 낮은 저항 전도성 경로들을 제공하여 소스 측에 낮은 전압 강하를 제공함으로써, 수직 NAND 스트링들이 전류 손실이 거의 또는 전혀 없이 동작하도록 한다. 본 개시내용의 실시예들은 다중레벨 메모리 구조물을 포함하는 다양한 구조물들을 형성하기 위해 사용될 수 있으며, 그의 비제한적인 예들은 복수의 NAND 메모리 스트링들을 포함하는 3차원 모놀리식 메모리 어레이 디바이스들과 같은 반도체 디바이스들을 포함한다. 본 개시내용의 실시예들은 메모리 다이 및 반도체 다이 - 이는, 로직 다이 또는 추가의 메모리 다이일 수 있음 - 의 접합된 조립체를 형성하는 데 사용될 수 있다.
도면은 축척대로 도시되지 않는다. 요소들의 중복의 부재가 명백히 기술되거나 명확하게 달리 지시되지 않는 한, 요소의 단일 인스턴스가 도시되는 경우 요소의 다수의 인스턴스들이 중복될 수 있다. "제1", "제2", 및 "제3"과 같은 서수들은 단지 유사한 요소들을 식별하는 데에 사용되며, 상이한 서수들이 본 개시내용의 명세서 및 청구범위 전반에 걸쳐 사용될 수 있다. 동일한 도면 부호는 동일한 요소 또는 유사한 요소를 지칭한다. 달리 지시되지 않는 한, 동일한 도면 부호를 갖는 요소들은 동일한 조성을 갖는 것으로 추정된다. 달리 나타내지 않는 한, 요소들 사이의 "접촉"은 요소들에 의해 공유되는 에지 또는 표면을 제공하는 요소들 사이의 직접 접촉을 지칭한다. 본 명세서에 사용되는 바와 같이, 제2 요소 "상에" 위치된 제1 요소는 제2 요소의 표면의 외부 면 상에 또는 제2 요소의 내부 면 상에 위치될 수 있다. 본 명세서에 사용되는 바와 같이, 제1 요소의 표면과 제2 요소의 표면 사이에 물리적 접촉이 존재하는 경우, 제1 요소는 제2 요소 "상에 직접" 위치된다. 본 명세서에 사용되는 바와 같이, "프로토타입" 구조물 또는 "인-프로세스" 구조물은, 그 안의 적어도 하나의 컴포넌트의 형상 또는 조성이 후속적으로 변형되는 일시적인 구조물을 지칭한다.
본 명세서에 사용되는 바와 같이, "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 놓인(underlying) 또는 위에 놓인(overlying) 구조물의 전체에 걸쳐 연장될 수 있거나, 아래에 놓인 또는 위에 놓인 구조물의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속적인 구조물의 두께보다 작은 두께를 갖는 균질한 또는 불균질한 연속적인 구조물의 영역일 수 있다. 예를 들어, 층은 연속적인 구조물의 상부 표면과 저부 표면에 있는 또는 그들 사이에 있는 임의의 쌍의 수평 평면들 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 그리고/또는 테이퍼진 표면을 따라 연장될 수 있다. 기판은 하나의 층일 수 있거나, 그 내부에 하나 이상의 층들을 포함할 수 있거나, 그 상에, 그 위에, 그리고/또는 그 아래에 하나 이상의 층들을 가질 수 있다.
모놀리식 3차원 메모리 어레이는, 개재하는 기판 없이 반도체 웨이퍼와 같은 단일 기판 위에 다수의 메모리 레벨들이 형성되는 것이다. 용어 "모놀리식"은 어레이의 각각의 레벨의 층들이 어레이의 각각의 아래에 놓인 레벨의 층들 상에 직접 퇴적된다는 것을 의미한다. 대조적으로, 2차원 어레이들은 별도로 형성되고 이어서 함께 패키징되어 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 발명의 명칭이 "Three-dimensional Structure Memory"인 미국 특허 제5,915,167호에 기술된 바와 같이, 별개의 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 수직으로 적층함으로써 비-모놀리식 적층형 메모리들이 구성되었다. 기판들은 접합 이전에 메모리 레벨들로부터 박화되거나 제거될 수 있지만, 메모리 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 그러한 메모리들은 진정한 모놀리식 3차원 메모리 어레이들이 아니다. 본 개시내용의 다양한 실시예들의 3차원 메모리 디바이스들은 모놀리식 3차원 NAND 스트링 메모리 디바이스들을 포함하며, 본 명세서에 기술된 다양한 실시예들을 사용하여 제조될 수 있다.
일반적으로, 반도체 패키지(또는 "패키지")는 핀들 또는 솔더 볼들의 세트를 통해 회로 보드에 부착될 수 있는 단위 반도체 디바이스를 지칭한다. 반도체 패키지는 반도체 칩(또는 "칩"), 또는 예를 들어 플립-칩 접합(flip-chip bonding) 또는 다른 칩간 접합(chip-to-chip bonding)에 의해 그들 사이에서 접합되는 복수의 반도체 칩들을 포함할 수 있다. 패키지 또는 칩은 단일 반도체 다이(또는 "다이") 또는 복수의 반도체 다이들을 포함할 수 있다. 다이는 독립적으로 외부 명령들을 실행하거나 상태를 보고할 수 있는 가장 작은 유닛이다. 전형적으로, 다수의 다이들을 갖는 패키지 또는 칩은 내부의 총 다이 수만큼 많은 외부 명령들을 동시에 실행할 수 있다. 각각의 다이는 하나 이상의 평면들을 포함한다. 동일한 동시 동작들이 동일한 다이 내의 각각의 평면에서 실행될 수 있지만, 일부 제한들이 있을 수 있다. 다이가 메모리 다이일 때, 즉, 메모리 요소들을 포함하는 다이일 때, 동시 판독 동작들, 동시 기록 동작들, 또는 동시 소거 동작들이 동일한 메모리 다이 내의 각각의 평면에서 수행될 수 있다. 각각의 평면은 다수의 메모리 블록들(또는 "블록들")을 포함하는데, 이는 단일 소거 동작에서 소거될 수 있는 가장 작은 유닛이다. 각각의 메모리 블록은 다수의 페이지들을 포함하는데, 이는 프로그래밍을 위해 선택될 수 있는 가장 작은 유닛들이다.
도 1을 참조하면, 예를 들어, 수직 NAND 메모리 디바이스들을 포함하는 디바이스 구조물을 제조하기 위해 사용될 수 있는, 본 개시내용의 일 실시예에 따른 예시적인 구조물이 도시되어 있다. 예시적인 구조물은 반도체 기판일 수 있는 기판(9, 10)을 포함한다. 기판은 기판 반도체 층(9) 및 선택적인 반도체 재료 층(10)을 포함할 수 있다. 기판 반도체 층(9)은 반도체 웨이퍼 또는 반도체 재료 층일 수 있고, 적어도 하나의 원소 반도체 재료(예를 들어, 단결정 실리콘 웨이퍼 또는 층), 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함할 수 있다. 기판은, 예를 들어, 기판 반도체 층(9)의 최상부 표면일 수 있는 주 표면(7)을 가질 수 있다. 주 표면(7)은 반도체 표면일 수 있다. 일 실시예에서, 주 표면(7)은 단결정 반도체 표면과 같은 단결정 반도체 표면일 수 있다.
본 명세서에 사용되는 바와 같이, "반도체성 재료"는 1.0 × 10-5 S/m 내지 1.0 × 105 S/m 범위의 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "반도체 재료"는 전기 도펀트가 내부에 존재하지 않을 시 1.0 × 10-5 S/m 내지 1.0 S/m 범위의 전기 전도도를 갖는 재료를 지칭하며, 전기 도펀트를 이용한 적합한 도핑 시 1.0 S/m 내지 1.0 × 105 S/m 범위의 전기 전도도를 갖는 도핑된 재료를 생성할 수 있다. 본 명세서에 사용되는 바와 같이, "전기 도펀트"는 밴드 구조(band structure) 내의 가전자대에 홀을 추가하는 p-형 도펀트, 또는 밴드 구조 내의 전도대에 전자를 추가하는 n-형 도펀트를 지칭한다. 본 명세서에 사용되는 바와 같이, "전도성 재료"는 1.0 × 105 S/m 초과인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "절연체 재료" 또는 "유전체 재료"는 1.0 × 10-5 S/m 미만인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "고농도로 도핑된 반도체 재료"는, 결정질 재료로서 형성된 바와 같이 또는 (예를 들어, 초기 비정질 상태로부터) 어닐링 공정을 통해 결정질 재료로 전환되는 경우 전도성 재료가 되도록, 즉 1.0 × 105 S/m 초과인 전기 전도도를 갖도록, 충분히 높은 원자 농도에서 전기 도펀트로 도핑된 반도체 재료를 지칭한다. "도핑된 반도체 재료"는 고농도로 도핑된 반도체 재료일 수 있거나, 또는 1.0 × 10-5 S/m 내지 1.0 × 105 S/m 범위의 전기 전도도를 제공하는 농도에서의 전기 도펀트(즉, p-형 도펀트 및/또는 n-형 도펀트)를 포함하는 반도체 재료일 수 있다. "진성 반도체 재료"는 전기 도펀트로 도핑되지 않는 반도체 재료를 지칭한다. 따라서, 반도체 재료는 반도체성 또는 전도성일 수 있고, 진성 반도체 재료 또는 도핑된 반도체 재료일 수 있다. 도핑된 반도체 재료는 그 내부의 전기 도펀트의 원자 농도에 따라 반도체성 또는 전도성일 수 있다. 본 명세서에 사용되는 바와 같이, "금속성 재료"는 적어도 하나의 금속성 원소를 내부에 포함하는 전도성 재료를 지칭한다. 전기 전도도에 대한 모든 측정은 표준 조건에서 이루어진다.
교번하는 복수의 제1 재료 층들(절연 층들(32)일 수 있음) 및 제2 재료 층들(희생 재료 층들(42)일 수 있음)의 스택이 기판(9, 10)의 상부 표면 위에 형성된다. 본 명세서에 사용되는 바와 같이, "재료 층"은 그 전체에 걸쳐 재료를 포함하는 층을 지칭한다. 본 명세서에 사용되는 바와 같이, 교번하는 복수의 제1 요소들 및 제2 요소들은 제1 요소들의 인스턴스들 및 제2 요소들의 인스턴스들이 교번하는 구조물을 지칭한다. 교번하는 복수 중 단부 요소가 아닌 제1 요소들의 각각의 인스턴스는 양 면들 상에서 제2 요소들의 2개의 인스턴스들에 의해 인접하고, 교번하는 복수 중 단부 요소가 아닌 제2 요소들의 각각의 인스턴스는 양 단부들 상에서 제1 요소들의 2개의 인스턴스들에 의해 인접한다. 제1 요소들은 그것들 사이에서 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 제2 요소들은 그것들 사이에서 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 교번하는 복수의 제1 재료 층들 및 제2 재료 층들은 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 시작할 수 있고, 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 끝날 수 있다. 일 실시예에서, 제1 요소들의 인스턴스 및 제2 요소들의 인스턴스는 교번하는 복수 내에서 주기성을 가지고 반복되는 유닛을 형성할 수 있다.
각각의 제1 재료 층은 제1 재료를 포함하고, 각각의 제2 재료 층은 제1 재료와 상이한 제2 재료를 포함한다. 일 실시예에서, 각각의 제1 재료 층은 절연 층(32)일 수 있고, 각각의 제2 재료 층은 희생 재료 층일 수 있다. 이러한 경우에, 스택은 교번하는 복수의 절연 층들(32) 및 희생 재료 층들(42)을 포함할 수 있고, 절연 층들(32) 및 희생 재료 층들(42)을 포함하는 교번하는 층들의 프로토타입 스택을 구성한다.
교번하는 복수의 스택은 본 명세서에서 교번하는 스택(32, 42)으로 지칭된다. 일 실시예에서, 교번하는 스택(32, 42)은 제1 재료로 구성된 절연 층들(32), 및 절연 층들(32)의 재료와 상이한 제2 재료로 구성된 희생 재료 층들(42)을 포함할 수 있다. 절연 층들(32)의 제1 재료는 적어도 하나의 절연 재료일 수 있다. 이와 같이, 각각의 절연 층(32)은 절연 재료 층일 수 있다. 절연 층들(32)에 사용될 수 있는 절연 재료들은 실리콘 산화물(도핑된 또는 도핑되지 않은 실리케이트 유리 포함), 실리콘 질화물, 실리콘 산질화물, 유기실리케이트 유리(OSG), 스핀-온 유전체 재료, 고 유전상수(고-k) 유전체 산화물(예를 들어, 알루미늄 산화물, 하프늄 산화물 등)로 통상적으로 알려진 유전체 금속 산화물 및 그 실리케이트, 유전체 금속 산질화물 및 그 실리케이트, 및 유기 절연 재료를 포함하지만, 이들로 제한되지 않는다. 일 실시예에서, 절연 층들(32)의 제1 재료는 실리콘 산화물일 수 있다.
희생 재료 층들(42)의 제2 재료는 절연 층들(32)의 제1 재료에 대해 선택적으로 제거될 수 있는 희생 재료이다. 본 명세서에 사용되는 바와 같이, 제거 공정이 제2 재료의 제거율의 적어도 2배인 비율로 제1 재료를 제거하는 경우, 제1 재료의 제거는 제2 재료에 대해 "선택적"이다. 제2 재료의 제거율에 대한 제1 재료의 제거율의 비는 본 명세서에서 제2 재료에 대한 제1 재료의 제거 공정의 "선택도"로 지칭된다.
희생 재료 층들(42)은 절연 재료, 반도체 재료, 또는 전도성 재료를 포함할 수 있다. 희생 재료 층들(42)의 제2 재료는 후속적으로, 예를 들어, 수직 NAND 디바이스의 제어 게이트 전극들로서 기능할 수 있는 전기 전도성 전극들로 대체될 수 있다. 제2 재료의 비제한적인 예들은 실리콘 질화물, 비정질 반도체 재료(예컨대, 비정질 실리콘), 및 다결정 반도체 재료(예컨대, 폴리실리콘)를 포함한다. 일 실시예에서, 희생 재료 층들(42)은 실리콘 질화물, 또는 실리콘 및 게르마늄 중 적어도 하나를 포함하는 반도체 재료를 포함하는 스페이서 재료 층들일 수 있다.
일 실시예에서, 절연 층들(32)은 실리콘 산화물을 포함할 수 있고, 희생 재료 층들은 실리콘 질화물 희생 재료 층들을 포함할 수 있다. 절연 층들(32)의 제1 재료는, 예를 들어 화학 기상 증착(CVD)에 의해 퇴적될 수 있다. 예를 들어, 실리콘 산화물이 절연 층들(32)에 사용되는 경우, 테트라에틸 오르토실리케이트(TEOS)가 CVD 공정을 위한 전구체 재료로서 사용될 수 있다. 희생 재료 층들(42)의 제2 재료는, 예를 들어, CVD 또는 원자층 증착(ALD)으로 형성될 수 있다.
희생 재료 층들(42)은 적합하게 패턴화되어, 희생 재료 층들(42)의 대체에 의해 후속적으로 형성될 전도성 재료 부분들이 후속적으로 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스들의 제어 게이트 전극들과 같은 전기 전도성 전극들로서 기능할 수 있도록 한다. 희생 재료 층들(42)은 기판의 주 표면(7)에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 부분을 포함할 수 있다.
절연 층들(32) 및 희생 재료 층들(42)의 두께들은 20 nm 내지 50 nm 범위에 있을 수 있지만, 각각의 절연 층(32) 및 각각의 희생 재료 층(42)에 대해 더 작거나 더 큰 두께가 사용될 수 있다. 절연 층(32) 및 희생 재료 층(예컨대, 제어 게이트 전극 또는 희생 재료 층)(42)의 쌍들의 반복 수는 2 내지 1,024, 및 전형적으로 8 내지 256 범위에 있을 수 있지만, 더 많은 반복수가 또한 사용될 수 있다. 스택 내의 상부 및 저부 게이트 전극들은 선택 게이트 전극들로서 기능할 수 있다. 일 실시예에서, 교번하는 스택(32, 42) 내의 각각의 희생 재료 층(42)은 각자의 희생 재료 층(42) 각각 내에서 실질적으로 불변인 균일한 두께를 가질 수 있다.
본 개시내용의 설명은, 스페이서 재료 층들이 후속적으로 전기 전도성 층들로 대체되는 희생 재료 층들(42)인 실시예를 사용하지만, 다른 실시예들에서 희생 재료 층들은 전기 전도성 층들로서 형성된다. 이러한 경우에, 스페이서 재료 층들을 전기 전도성 층들로 대체하기 위한 단계들은 생략될 수 있다.
선택적으로, 절연 캡 층(70)이 교번하는 스택(32, 42) 위에 형성될 수 있다. 절연 캡 층(70)은 희생 재료 층들(42)의 재료와 상이한 유전체 재료를 포함한다. 일 실시예에서, 절연 캡 층(70)은 전술된 바와 같이 절연 층들(32)에 사용될 수 있는 유전체 재료를 포함할 수 있다. 절연 캡 층(70)은 절연 층들(32) 각각보다 큰 두께를 가질 수 있다. 절연 캡 층(70)은 예를 들어 화학 기상 증착에 의해 퇴적될 수 있다. 일 실시예에서, 절연 캡 층(70)은 실리콘 산화물 층일 수 있다.
도 2a 및 도 2b를 참조하면, 단차형 표면들은 본 명세서에서 테라스 영역으로 지칭되는 교번하는 스택(32, 42)의 주변 영역에 형성된다. 본 명세서에 사용되는 바와 같이, "단차형 표면들"은, 각각의 수평 표면이 수평 표면의 제1 에지로부터 상향으로 연장되는 제1 수직 표면에 인접하도록 그리고 수평 표면의 제2 에지로부터 하향으로 연장되는 제2 수직 표면에 인접하도록 하는, 적어도 2개의 수평 표면들 및 적어도 2개의 수직 표면들을 포함하는 표면들의 세트를 지칭한다. 교번하는 스택(32, 42)의 부분들이 단차형 표면들의 형성을 통해 제거되는 체적 내에 단차형 공동이 형성된다. "단차형 공동"은 단차형 표면들을 갖는 공동을 지칭한다.
테라스 영역은 메모리 어레이 영역(100)에 인접하게 위치되는 계단 영역(300)에 형성된다. 단차형 공동은, 단차형 공동의 수평 단면 형상이 기판(9, 10)의 상부 표면으로부터의 수직 거리의 함수로서 단계적으로 변화하도록, 다양한 단차형 표면들을 가질 수 있다. 일 실시예에서, 단차형 공동은 처리 단계들의 세트를 반복적으로 수행함으로써 형성될 수 있다. 처리 단계들의 세트는, 예를 들어, 하나 이상의 레벨만큼 공동의 깊이를 수직으로 증가시키는 제1 유형의 에칭 공정, 및 제1 유형의 후속 에칭 공정에서 수직으로 에칭될 구역을 측방향으로 확장시키는 제2 유형의 에칭 공정을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 교번하는 복수를 포함하는 구조물의 "레벨"은 구조물 내의 제1 재료 층 및 제2 재료 층의 쌍의 상대 위치로서 정의된다.
교번하는 스택(32, 42) 내의 최상부 희생 재료 층(42) 이외의 각각의 희생 재료 층(42)은 테라스 영역에서 교번하는 스택(32, 42) 내의 임의의 위에 놓인 희생 재료 층(42)보다 측방향으로 더 멀리 연장된다. 테라스 영역은, 교번하는 스택(32, 42) 내의 최저부 층으로부터 교번하는 스택(32, 42) 내의 최상부 층까지 연속적으로 연장되는 교번하는 스택(32, 42)의 단차형 표면들을 포함한다.
단차형 표면들의 각각의 수직 단차부는 절연 층(32) 및 희생 재료 층의 하나 이상의 쌍들의 높이를 가질 수 있다. 일 실시예에서, 각각의 수직 단차부는 절연 층(32) 및 희생 재료 층(42)의 단일 쌍의 높이를 가질 수 있다. 다른 실시예에서, 계단들의 다수의 "컬럼들"은 각각의 수직 단차부가 절연 층(32) 및 희생 재료 층(42)의 복수의 쌍들의 높이를 갖도록 제1 수평 방향(hd1)을 따라 형성될 수 있고, 컬럼들의 수는 적어도 복수의 쌍들의 수일 수 있다. 계단의 각각의 컬럼은 희생 재료 층들(42) 각각이 계단들의 각자의 컬럼에서 물리적으로 노출된 상부 표면을 갖도록 서로 수직으로 오프셋될 수 있다. 예시적인 예에서, 후속적으로 형성될 메모리 스택 구조물들의 각각의 블록에 대해 계단들의 2개의 컬럼이 형성되어, 계단들의 하나의 컬럼이 홀수의 희생 재료 층들(42)(저부로부터 계산됨)에 대해 물리적으로 노출된 상부 표면들을 제공하고 계단들의 다른 컬럼이 짝수의 희생 재료 층들(저부로부터 계산됨)에 대해 물리적으로 노출된 상부 표면들을 제공하도록 한다. 희생 재료 층들(42)의 물리적으로 노출된 표면들 사이에 수직 오프셋들의 각자의 세트를 갖는 계단들의 3개, 4개 또는 그 이상의 컬럼들을 사용하는 구성들이 또한 사용될 수 있다. 각각의 희생 재료 층(42)은 적어도 하나의 방향을 따라, 임의의 위에 놓인 희생 재료 층들(42)보다 더 큰 측방향 범위를 가져서, 임의의 희생 재료 층(42)의 각각의 물리적으로 노출된 표면이 오버행을 갖지 않도록 한다. 일 실시예에서, 계단들의 각각의 컬럼 내의 수직 단차부들은 제1 수평 방향(hd1)을 따라 배열될 수 있고, 계단들의 컬럼들은 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 배열될 수 있다. 일 실시예에서, 제1 수평 방향(hd1)은 메모리 어레이 영역(100)과 계단 영역(300) 사이의 경계에 수직일 수 있다.
역-단차형 유전체 재료 부분(65)(즉, 절연 충전 재료 부분)은 그 내부에서의 유전체 재료의 퇴적에 의해 단차형 공동 내에 형성될 수 있다. 예를 들어, 실리콘 산화물과 같은 유전체 재료가 단차형 공동 내에 퇴적될 수 있다. 퇴적된 유전체 재료의 잉여 부분들은 예를 들어, 화학적 기계적 평탄화(CMP)에 의해, 절연 캡 층(70)의 상부 표면 위로부터 제거될 수 있다. 단차형 공동을 충전하는 퇴적된 유전체 재료의 나머지 부분은 역-단차형 유전체 재료 부분(65)을 구성한다. 본 명세서에 사용되는 바와 같이, "역-단차형" 요소는, 단차형 표면들, 및 요소가 존재하는 기판의 상부 표면으로부터의 수직 거리의 함수로서 단조적으로 증가하는 수평 단면적을 갖는 요소를 지칭한다. 실리콘 산화물이 역-단차형 유전체 재료 부분(65)에 사용되는 경우, 역-단차형 유전체 재료 부분(65)의 실리콘 산화물은 B, P 및/또는 F와 같은 도펀트로 도핑될 수 있거나, 도핑되지 않을 수 있다.
선택적으로, 드레인-선택-레벨 격리 구조물들(72)이, 절연 캡 층(70), 및 드레인-선택-레벨들에 위치된 희생 재료 층들(42)의 서브세트를 통해 형성될 수 있다. 드레인-선택-레벨 격리 구조물들(72)은, 예를 들어, 드레인-선택-레벨 격리 트렌치들을 형성하고 드레인-선택-레벨 격리 트렌치들을 실리콘 산화물과 같은 유전체 재료로 충전함으로써 형성될 수 있다. 유전체 재료의 잉여 부분들은 절연 캡 층(70)의 상부 표면 위로부터 제거될 수 있다.
도 3a 및 도 3b를 참조하면, 적어도 포토레지스트 층을 포함하는 리소그래피 재료 스택(도시되지 않음)이 절연 캡 층(70) 및 역-단차형 유전체 재료 부분(65) 위에 형성될 수 있고, 리소그래피 방식으로 패턴화되어 내부에 개구들을 형성할 수 있다. 개구들은 메모리 어레이 영역(100) 위에 형성된 제1 세트의 개구들 및 계단 영역(300) 위에 형성된 제2 세트의 개구들을 포함한다. 리소그래피 재료 스택 내의 패턴은, 패턴화된 리소그래피 재료 스택을 에칭 마스크로서 사용하는 적어도 하나의 이방성 에칭에 의해 절연 캡 층(70) 또는 역-단차형 유전체 재료 부분(65)을 통해, 그리고 교번하는 스택(32, 42)을 통해 전사될 수 있다. 패턴화된 리소그래피 재료 스택 내의 개구들 아래에 놓인 교번하는 스택(32, 42)의 부분들이 에칭되어 메모리 개구들(49) 및 지지 개구들(19)을 형성한다. 본 명세서에 사용되는 바와 같이, "메모리 개구"는 메모리 스택 구조물과 같은 메모리 요소들이 후속적으로 형성되는 구조물을 지칭한다. 본 명세서에 사용되는 바와 같이, "지지 개구"는 다른 요소들을 기계적으로 지지하는 지지 구조물(예컨대, 지지 기둥 구조물)이 후속적으로 형성되는 구조물을 지칭한다. 메모리 개구들(49)은 메모리 어레이 영역(100) 내의 절연 캡 층(70) 및 교번하는 스택(32, 42)의 전체를 통해 형성된다. 지지 개구들(19)은 계단 영역(300)에서 역-단차형 유전체 재료 부분(65), 및 단차형 표면들 아래에 놓이는 교번하는 스택(32, 42)의 부분을 통해 형성된다.
메모리 개구들(49)은 교번하는 스택(32, 42)의 전체를 통해 연장된다. 지지 개구들(19)은 교번하는 스택(32, 42) 내의 층들의 서브세트를 통해 연장된다. 교번하는 스택(32, 42)의 재료들을 통해 에칭하기 위해 사용되는 이방성 에칭 공정의 화학작용은 교번하는 스택(32, 42) 내의 제1 및 제2 재료들의 에칭을 최적화하도록 교대로 이루어질 수 있다. 이방성 에칭은, 예를 들어, 일련의 반응성 이온 에칭일 수 있다. 메모리 개구들(49) 및 지지 개구들(19)의 측벽들은 실질적으로 수직일 수 있거나, 테이퍼질 수 있다. 패턴화된 리소그래피 재료 스택은, 예를 들어 애싱(ashing)에 의해 후속적으로 제거될 수 있다.
메모리 개구들(49) 및 지지 개구들(19)은, 교번하는 스택(32, 42)의 상부 표면으로부터 적어도 반도체 재료 층(10)의 최상부 표면을 포함하는 수평 평면까지 연장될 수 있다. 일 실시예에서, 반도체 재료 층(10) 내로의 오버에칭은 선택적으로, 반도체 재료 층(10)의 상부 표면이 각각의 메모리 개구(49) 및 각각의 지지 개구(19)의 저부에서 물리적으로 노출된 후에, 수행될 수 있다. 오버에칭은 리소그래피 재료 스택의 제거 이전에, 또는 이후에 수행될 수 있다. 다시 말하면, 반도체 재료 층(10)의 리세스된 표면들은 반도체 재료 층(10)의 리세스되지 않은(un-recessed) 상부 표면들로부터 리세스 깊이만큼 수직으로 오프셋될 수 있다. 리세스 깊이는 예를 들어, 1 nm 내지 50 nm의 범위일 수 있지만, 더 작거나 더 큰 리세스 깊이도 또한 사용될 수 있다. 오버에칭은 선택적이며, 생략될 수 있다. 오버에칭이 수행되지 않으면, 메모리 개구들(49) 및 지지 개구들(19)의 저부 표면들은 반도체 재료 층(10)의 최상부 표면과 동일 평면 상에 있을 수 있다.
메모리 개구들(49) 및 지지 개구들(19) 각각은 기판의 최상부 표면에 실질적으로 수직으로 연장되는 측벽(또는 복수의 측벽들)을 포함할 수 있다. 메모리 개구들(49)의 2차원 어레이가 메모리 어레이 영역(100)에 형성될 수 있다. 지지 개구들(19)의 2차원 어레이가 계단 영역(300)에 형성될 수 있다. 기판 반도체 층(9) 및 반도체 재료 층(10)은 반도체 기판일 수 있는 기판(9, 10)을 집합적으로 구성한다. 대안적으로, 반도체 재료 층(10)은 생략될 수 있고, 메모리 개구들(49) 및 지지 개구들(19)은 기판 반도체 층(9)의 상부 표면까지 연장될 수 있다.
도 4a 내지 도 4h는, 도 3a 및 도 3b의 예시적인 구조물에서의 메모리 개구들(49) 중 하나인 메모리 개구(49)에서의 구조적 변화들을 도시한다. 동일한 구조적 변화가 다른 메모리 개구들(49) 각각에서 그리고 각각의 지지 개구(19)에서 동시에 발생한다.
도 4a를 참조하면, 도 3a 및 도 3b의 예시적인 디바이스 구조물에서의 메모리 개구(49)가 도시되어 있다. 메모리 개구(49)는 절연 캡 층(70), 교번하는 스택(32, 42)을 통해, 그리고 선택적으로 반도체 재료 층(10)의 상부 부분 내로 연장된다. 이러한 처리 단계에서, 각각의 지지 개구(19)는 역-단차형 유전체 재료 부분(65), 교번하는 스택(32, 42) 내의 층들의 서브세트를 통해, 그리고 선택적으로 반도체 재료 층(10)의 상부 부분을 통해 연장될 수 있다. 반도체 재료 층(10)의 상부 표면에 대한 각각의 메모리 개구의 저부 표면의 리세스 깊이는 0 nm 내지 30 nm의 범위일 수 있지만, 더 큰 리세스 깊이가 또한 사용될 수 있다. 선택적으로, 희생 재료 층들(42)은 예를 들어, 등방성 에칭에 의해 측방향 리세스들(도시되지 않음)을 형성하도록 측방향으로 부분적으로 리세스될 수 있다.
도 4b를 참조하면, 선택적인 페데스탈 채널 부분(예컨대, 에피택셜 페데스탈)(11)이 예를 들어, 선택적 에피택시에 의해 각각의 메모리 개구(49) 및 각각의 지지 개구(19)의 저부 부분에서 형성될 수 있다. 각각의 페데스탈 채널 부분(11)은 반도체 재료 층(10)의 단결정 반도체 재료와 에피택셜 정렬되어 있는 단결정 반도체 재료를 포함한다. 일 실시예에서, 페데스탈 채널 부분(11)은 반도체 재료 층(10)과 동일한 전도성 유형의 전기 도펀트로 도핑될 수 있다. 일 실시예에서, 각각의 페데스탈 채널 부분(11)의 상부 표면은 희생 재료 층(42)의 상부 표면을 포함하는 수평 평면 위에 형성될 수 있다. 이러한 경우, 적어도 하나의 소스 선택 게이트 전극이, 페데스탈 채널 부분들(11)의 상부 표면들을 포함하는 수평 평면 아래에 위치된 각각의 희생 재료 층(42)을 각자의 전도성 재료 층으로 대체함으로써, 후속적으로 형성될 수 있다. 페데스탈 채널 부분(11)은, 기판(9, 10) 내에 후속적으로 형성될 소스 영역과, 메모리 개구(49)의 상부 부분 내에 후속적으로 형성될 드레인 영역 사이에서 연장되는 트랜지스터 채널의 일부분일 수 있다. 메모리 공동(49')이 페데스탈 채널 부분(11) 위의 메모리 개구(49)의 비충전된 부분 내에 존재한다. 일 실시예에서, 페데스탈 채널 부분(11)은 단결정 실리콘을 포함할 수 있다. 일 실시예에서, 페데스탈 채널 부분(11)은 페데스탈 채널 부분이 접촉하는 반도체 재료 층(10)의 전도성 유형과 동일한 제1 전도성 유형의 도핑을 가질 수 있다. 반도체 재료 층(10)이 존재하지 않는 경우, 페데스탈 채널 부분(11)은 제1 전도성 유형의 도핑을 가질 수 있는 기판 반도체 층(9) 상에 직접 형성될 수 있다.
도 4c를 참조하면, 차단 유전체 층(52), 전하 저장 층(54), 터널링 유전체(56), 및 선택적인 제1 반도체 채널 층(601)을 포함하는 층들의 스택이 메모리 개구들(49) 내에 순차적으로 퇴적될 수 있다.
차단 유전체 층(52)은 단일 유전체 재료 층 또는 복수의 유전체 재료 층들의 스택을 포함할 수 있다. 일 실시예에서, 차단 유전체 층은 유전체 금속 산화물로 본질적으로 이루어진 유전체 금속 산화물 층을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 유전체 금속 산화물은 적어도 하나의 금속성 원소 및 적어도 산소를 포함하는 유전체 재료를 지칭한다. 유전체 금속 산화물은 적어도 하나의 금속성 원소 및 산소로 본질적으로 이루어질 수 있거나, 적어도 하나의 금속성 원소, 산소, 및 질소와 같은 적어도 하나의 비-금속성 원소로 본질적으로 이루어질 수 있다. 일 실시예에서, 차단 유전체 층(52)은 7.9 초과의 유전 상수를 갖는, 즉 실리콘 질화물의 유전 상수보다 큰 유전 상수를 갖는 유전체 금속 산화물을 포함할 수 있다.
유전체 금속 산화물의 비제한적인 예들은 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 란타늄 산화물(LaO2), 이트륨 산화물(Y2O3), 탄탈륨 산화물(Ta2O5), 이들의 실리케이트, 이들의 질소-도핑된 화합물, 이들의 합금, 및 이들의 스택을 포함한다. 유전체 금속 산화물 층은 예를 들어, 화학 기상 증착(CVD), 원자층 증착(ALD), 펄스형 레이저 증착(PLD), 액적 화학 증착, 또는 이들의 조합에 의해 퇴적될 수 있다. 유전체 금속 산화물 층의 두께는 1 nm 내지 20 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 사용될 수 있다. 유전체 금속 산화물 층은 후속적으로, 저장된 전기 전하들이 제어 게이트 전극들로 누설되는 것을 차단하는 유전체 재료 부분으로서 기능할 수 있다. 일 실시예에서, 차단 유전체 층(52)은 알루미늄 산화물을 포함한다. 일 실시예에서, 차단 유전체 층(52)은 상이한 재료 조성들을 갖는 다수의 유전체 금속 산화물 층들을 포함할 수 있다.
대안적으로 또는 추가적으로, 차단 유전체 층(52)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 이들의 조합과 같은 유전체 반도체 화합물을 포함할 수 있다. 일 실시예에서, 차단 유전체 층(52)은 실리콘 산화물을 포함할 수 있다. 이러한 경우, 차단 유전체 층(52)의 유전체 반도체 화합물은 저압 화학 기상 증착, 원자층 증착, 또는 이들의 조합과 같은 컨포멀 퇴적 방법에 의해 형성될 수 있다. 유전체 반도체 화합물의 두께는 1 nm 내지 20 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 사용될 수 있다. 대안적으로, 차단 유전체 층(52)은 생략될 수 있고, 후속적으로 형성될 메모리 필름들의 표면들 상의 후면 리세스들의 형성 이후에 후면 차단 유전체 층이 형성될 수 있다.
후속적으로, 전하 저장 층(54)이 형성될 수 있다. 일 실시예에서, 전하 저장 층(54)은, 예를 들어 실리콘 질화물일 수 있는 유전체 전하 트래핑 재료를 포함하는 전하 트래핑 재료의 연속적인 층 또는 패턴화된 개별 부분들일 수 있다. 대안적으로, 전하 저장 층(54)은 예를 들어, 측방향 리세스들 내에서 희생 재료 층들(42) 내로 형성됨으로써, 다수의 전기적으로 격리된 부분들(예컨대, 플로팅 게이트들) 내로 패턴화되는 금속성 재료 또는 도핑된 폴리실리콘과 같은 전도성 재료의 연속적인 층 또는 패턴화된 개별 부분들을 포함할 수 있다. 일 실시예에서, 전하 저장 층(54)은 실리콘 질화물 층을 포함한다. 일 실시예에서, 희생 재료 층들(42) 및 절연 층들(32)은 수직으로 일치하는 측벽들을 가질 수 있고, 전하 저장 층(54)은 단일 연속 층으로서 형성될 수 있다.
다른 실시예에서, 희생 재료 층들(42)은 절연 층들(32)의 측벽들에 대해 측방향으로 리세스될 수 있고, 퇴적 공정과 이방성 에칭 공정의 조합이, 수직으로 이격된 복수의 메모리 재료 부분들로서 전하 저장 층(54)을 형성하기 위해 사용될 수 있다. 본 개시내용의 설명은 전하 저장 층(54)이 단일 연속 층인 실시예를 사용하지만, 다른 실시예들에서 전하 저장 층(54)은 수직으로 이격된 복수의 메모리 재료 부분들(이는 전하 트래핑 재료 부분들 또는 전기적으로 격리된 전도성 재료 부분들일 수 있음)로 대체된다.
전하 저장 층(54)은 균질한 조성의 단일 전하 저장 층으로서 형성될 수 있거나, 또는 다수의 전하 저장 층들의 스택을 포함할 수 있다. 사용되는 경우, 다수의 전하 저장 층들은, 전도성 재료들(예컨대, 텅스텐, 몰리브덴, 탄탈륨, 티타늄, 백금, 루테늄, 및 이들의 합금과 같은 금속, 또는 텅스텐 규화물, 몰리브덴 규화물, 탄탈륨 규화물, 티타늄 규화물, 니켈 규화물, 코발트 규화물, 또는 이들의 조합과 같은 금속 규화물) 및/또는 반도체 재료들(예를 들어, 적어도 하나의 원소 반도체 요소 또는 적어도 하나의 화합물 반도체 재료를 포함하는 다결정 또는 비정질 반도체 재료)을 포함하는 복수의 이격된 플로팅 게이트 재료 층들을 포함할 수 있다. 대안적으로 또는 추가적으로, 전하 저장 층(54)은 하나 이상의 실리콘 질화물 세그먼트들과 같은 절연 전하 트래핑 재료를 포함할 수 있다. 대안적으로, 전하 저장 층(54)은 예를 들어, 루테늄 나노입자일 수 있는 금속 나노입자와 같은 전도성 나노입자를 포함할 수 있다. 전하 저장 층(54)은 예를 들어 화학 기상 증착(CVD), 원자층 증착(ALD), 물리 기상 증착(PVD), 또는 내부에 전기 전하를 저장하기 위한 임의의 적합한 퇴적 기술에 의해 형성될 수 있다. 전하 저장 층(54)의 두께는 2 nm 내지 20 nm 범위에 있을 수 있지만, 더 작거나 더 큰 두께도 또한 사용될 수 있다.
터널링 유전체(56)는, 적합한 전기 바이어스 조건들 하에서 전하 터널링이 수행될 수 있는 유전체 재료를 포함한다. 전하 터널링은 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스의 동작 모드에 따라, 고온-캐리어 주입을 통해 또는 파울러-노르드하임 터널링 유도 전하 전달에 의해 수행될 수 있다. 터널링 유전체(56)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 유전체 금속 산화물(예컨대, 알루미늄 산화물 및 하프늄 산화물), 유전체 금속 산질화물, 유전체 금속 실리케이트, 이들의 합금, 및/또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 터널링 유전체(56)는 제1 실리콘 산화물 층, 실리콘 산질화물 층, 및 제2 실리콘 산화물 층의 스택을 포함할 수 있으며, 이는 흔히 ONO 스택으로 알려져 있다. 일 실시예에서, 터널링 유전체(56)는 실질적으로 탄소가 없는 실리콘 산화물 층 또는 실질적으로 탄소가 없는 실리콘 산질화물 층을 포함할 수 있다. 터널링 유전체(56)의 두께는 2 nm 내지 20 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 사용될 수 있다.
선택적인 제1 반도체 채널 층(601)은 반도체 재료, 예컨대 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함한다. 일 실시예에서, 제1 반도체 채널 층(601)은 비정질 실리콘 또는 폴리실리콘을 포함한다. 제1 반도체 채널 층(601)은 저압 화학 기상 증착(LPCVD)과 같은 컨포멀 퇴적 방법에 의해 형성될 수 있다. 제1 반도체 채널 층(601)의 두께는 2 nm 내지 10 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 사용될 수 있다. 퇴적된 재료 층들(52, 54, 56, 601)로 충전되지 않는 각각의 메모리 개구(49)의 체적 내에 메모리 공동(49')이 형성된다.
도 4d를 참조하면, 선택적인 제1 반도체 채널 층(601), 터널링 유전체(56), 전하 저장 층(54), 차단 유전체 층(52)은 적어도 하나의 이방성 에칭 공정을 사용하여 순차적으로 이방성으로 에칭된다. 절연 캡 층(70)의 상부 표면 위에 위치된 제1 반도체 채널 층(601), 터널링 유전체(56), 전하 저장 층(54), 및 차단 유전체 층(52)의 부분들은 적어도 하나의 이방성 에칭 공정에 의해 제거될 수 있다. 또한, 각각의 메모리 공동(49')의 저부에서의 제1 반도체 채널 층(601), 터널링 유전체(56), 전하 저장 층(54), 및 차단 유전체 층(52)의 수평 부분들은 제거되어, 이들의 나머지 부분들 내에 개구들을 형성할 수 있다. 제1 반도체 채널 층(601), 터널링 유전체(56), 전하 저장 층(54), 및 차단 유전체 층(52) 각각은, 다양한 재료 층들에 대해 동일할 수 있거나 동일하지 않을 수 있는, 각자의 에칭 화학 작용을 사용하는 각자의 이방성 에칭 공정에 의해 에칭될 수 있다.
제1 반도체 채널 층(601)의 각각의 나머지 부분은 관형 구성을 가질 수 있다. 전하 저장 층(54)은 전하 트래핑 재료 또는 플로팅 게이트 재료를 포함할 수 있다. 일 실시예에서, 각각의 전하 저장 층(54)은 프로그래밍 시에 전기 전하를 저장하는 전하 저장 영역들의 수직 스택을 포함할 수 있다. 일 실시예에서, 전하 저장 층(54)은, 희생 재료 층들(42)에 인접한 각각의 부분이 전하 저장 영역을 구성하는, 전하 저장 층일 수 있다.
페데스탈 채널 부분(11)의 표면(또는 페데스탈 채널 부분들(11)이 사용되지 않는 경우에 반도체 재료 층(10)의 표면)은 개구 아래에서 제1 반도체 채널 층(601), 터널링 유전체(56), 전하 저장 층(54), 및 차단 유전체 층(52)을 통해 물리적으로 노출될 수 있다. 선택적으로, 각각의 메모리 공동(49')의 저부에 있는 물리적으로 노출된 반도체 표면은, 메모리 공동(49') 아래의 리세스된 반도체 표면이 페데스탈 채널 부분(11)의(또는 페데스탈 채널 부분들(11)이 사용되지 않는 경우에 반도체 재료 층(10)의) 최상부 표면으로부터 리세스 거리만큼 수직으로 오프셋되도록, 수직으로 리세스될 수 있다. 터널링 유전체(56)가 전하 저장 층(54) 위에 위치된다. 메모리 개구(49) 내의 차단 유전체 층(52), 전하 저장 층(54), 및 터널링 유전체(56)의 세트가 메모리 필름(50)을 구성하며, 이는 차단 유전체 층(52) 및 터널링 유전체(56)에 의해 주변 재료들로부터 절연되는 (전하 저장 층(54)을 포함하는) 복수의 전하 저장 영역들을 포함한다. 일 실시예에서, 제1 반도체 채널 층(601), 터널링 유전체(56), 전하 저장 층(54), 및 차단 유전체 층(52)은 수직으로 일치하는 측벽들을 가질 수 있다.
도 4e를 참조하면, 제2 반도체 채널 층(602)이 페데스탈 채널 부분(11)의 반도체 표면, 또는 페데스탈 채널 부분(11)이 생략되는 경우에 반도체 재료 층(10) 상에 직접, 그리고 제1 반도체 채널 층(601) 상에 직접 퇴적될 수 있다. 제2 반도체 채널 층(602)은 반도체 재료, 예컨대 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함한다. 일 실시예에서, 제2 반도체 채널 층(602)은 비정질 실리콘 또는 폴리실리콘을 포함한다. 제2 반도체 채널 층(602)은 저압 화학 기상 증착(LPCVD)과 같은 컨포멀 퇴적 방법에 의해 형성될 수 있다. 제2 반도체 채널 층(602)의 두께는 2 nm 내지 10 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 사용될 수 있다. 제2 반도체 채널 층(602)은 각각의 메모리 개구 내의 메모리 공동(49')을 부분적으로 충전할 수 있거나, 또는 각각의 메모리 개구 내의 공동을 완전히 충전할 수 있다.
제1 반도체 채널 층(601) 및 제2 반도체 채널 층(602)의 재료들은 집합적으로 반도체 채널 재료로 지칭된다. 다시 말해서, 반도체 채널 재료는 제1 반도체 채널 층(601) 및 제2 반도체 채널 층(602) 내의 모든 반도체 재료의 세트이다.
도 4f를 참조하면, 각각의 메모리 개구 내의 메모리 공동(49')이 제2 반도체 채널 층(602)에 의해 완전히 충전되지 않는 경우, 각각의 메모리 개구 내의 메모리 공동(49')의 임의의 나머지 부분을 충전하기 위해 유전체 코어 층(62L)이 메모리 공동(49') 내에 퇴적될 수 있다. 유전체 코어 층(62L)은 실리콘 산화물 또는 유기실리케이트 유리와 같은 유전체 재료를 포함한다. 유전체 코어 층(62L)은 저압 화학 기상 증착(LPCVD)과 같은 컨포멀 퇴적 방법에 의해, 또는 스핀 코팅과 같은 자기-평탄화 퇴적 공정에 의해 퇴적될 수 있다.
도 4g를 참조하면, 유전체 코어 층(62L)의 수평 부분은, 예를 들어 절연 캡 층(70)의 상부 표면 위로부터의 리세스 에칭에 의해 제거될 수 있다. 유전체 코어 층(62L)의 각각의 나머지 부분은 유전체 코어(62)를 구성한다. 또한, 절연 캡 층(70)의 상부 표면 위에 위치된 제2 반도체 채널 층(602)의 수평 부분은 리세스 에칭 또는 화학적 기계적 평탄화(CMP)를 사용할 수 있는 평탄화 공정에 의해 제거될 수 있다. 제2 반도체 채널 층(602)의 각각의 나머지 부분은 전체적으로 메모리 개구(49) 내에 또는 전체적으로 지지 개구(19) 내에 위치될 수 있다.
제1 반도체 채널 층(601) 및 제2 반도체 채널 층(602)의 각각의 인접한 쌍은 수직 반도체 채널(60)을 포함하는 수직 NAND 디바이스가 턴온되면 전류가 흐를 수 있는 수직 반도체 채널(60)을 집합적으로 형성할 수 있다. 터널링 유전체(56)는 전하 저장 층(54)에 의해 둘러싸이고, 수직 반도체 채널(60)의 일부분을 측방향으로 둘러싼다. 차단 유전체 층(52), 전하 저장 층(54), 및 터널링 유전체(56)의 각각의 인접한 세트는 메모리 필름(50)을 집합적으로 구성하며, 이는 거시적 유지 시간으로 전기 전하를 저장할 수 있다. 일부 실시예들에서, 차단 유전체 층(52)은 이 단계에서 메모리 필름(50) 내에 존재하지 않을 수 있고, 차단 유전체 층은 후면 리세스들의 형성 이후에 후속적으로 형성될 수 있다. 본 명세서에서 사용되는 바와 같이, 거시적 유지 시간은 24시간을 초과하는 유지 시간과 같은, 영구 메모리 디바이스로서의 메모리 디바이스의 동작에 적합한 유지 시간을 지칭한다.
도 4h를 참조하면, 각각의 유전체 코어(62)의 상부 표면은, 예를 들어 절연 캡 층(70)의 상부 표면과 절연 캡 층(70)의 저부 표면 사이에 위치되는 깊이까지 리세스 에칭에 의해 각각의 메모리 개구 내에 추가로 리세스될 수 있다. 드레인 영역들(63)은 유전체 코어들(62) 위의 각각의 리세스된 영역 내에 도핑된 반도체 재료를 퇴적함으로써 형성될 수 있다. 드레인 영역들(63)은 제1 전도성 유형과 반대인 제2 전도성 유형의 도핑을 가질 수 있다. 예를 들어, 제1 전도성 유형이 p-형인 경우, 제2 전도성 유형은 n-형이고, 그 반대로도 가능하다. 드레인 영역들(63) 내의 도펀트 농도는 5.0 × 1019/㎤ 내지 2.0 × 1021/㎤의 범위일 수 있지만, 더 낮거나 더 높은 도펀트 농도도 또한 사용될 수 있다. 도핑된 반도체 재료는, 예를 들어 도핑된 폴리실리콘일 수 있다. 퇴적된 반도체 재료의 잉여 부분들은 드레인 영역들(63)을 형성하기 위해 예를 들어, 화학적 기계적 평탄화(CMP) 또는 리세스 에칭에 의해, 절연 캡 층(70)의 상부 표면 위로부터 제거될 수 있다.
메모리 개구(49) 내의 메모리 필름(50)과 수직 반도체 채널(60)의 각각의 조합은 메모리 스택 구조물(55)을 구성한다. 메모리 스택 구조물(55)은 반도체 채널, 터널링 유전체, 전하 저장 층(54)의 부분들을 포함하는 복수의 메모리 요소들, 및 선택적인 차단 유전체 층(52)의 조합이다. 메모리 개구(49) 내의 페데스탈 채널 부분(11)(존재하는 경우), 메모리 스택 구조물(55), 유전체 코어(62), 및 드레인 영역(63)의 각각의 조합은 본 명세서에서 메모리 개구 충전 구조물(58)로 지칭된다. 각각의 지지 개구(19) 내의 페데스탈 채널 부분(11)(존재하는 경우), 메모리 필름(50), 수직 반도체 채널(60), 유전체 코어(62), 및 드레인 영역(63)의 각각의 조합은 각자의 지지 개구들(19)을 충전하고, 지지 기둥 구조물을 구성한다.
도 5를 참조하면, 각각 메모리 개구들(49) 및 지지 개구들(19) 내의 메모리 개구 충전 구조물들(58) 및 지지 기둥 구조물(20)의 형성 이후의 예시적인 구조물이 도시된다. 메모리 개구 충전 구조물(58)의 인스턴스가 도 4a 및 도 4b의 구조물의 각각의 메모리 개구(49) 내에 형성될 수 있다. 지지 기둥 구조물(20)의 인스턴스가 도 4a 및 도 4b의 구조물의 각각의 지지 개구(19) 내에 형성될 수 있다.
각각의 메모리 스택 구조물(55)은 다수의 반도체 채널 층들(601, 602)을 포함할 수 있는 수직 반도체 채널(60), 및 메모리 필름(50)을 포함한다. 메모리 필름(50)은 수직 반도체 채널(60)을 측방향으로 둘러싸는 터널링 유전체(56) 및 터널링 유전체(56)를 측방향으로 둘러싸는 전하 저장 영역들의 수직 스택(전하 저장 층(54)으로서 구현됨) 및 선택적인 차단 유전체 층(52)을 포함할 수 있다. 본 개시내용의 설명이 메모리 스택 구조물에 대한 도시된 구성을 사용하지만, 본 개시내용의 다양한 실시예들의 방법들은 메모리 필름(50)에 대한 그리고/또는 수직 반도체 채널(60)에 대한 상이한 층 스택들 또는 구조물들을 포함하는 대안적인 메모리 스택 구조물들에 적용될 수 있다.
도 6a 및 도 6b를 참조하면, 절연 층(32) 및 희생 재료 층들(42)의 교번하는 스택(32, 42) 위에, 그리고 메모리 스택 구조물들(55) 및 지지 기둥 구조물들(20) 위에, 하부 콘택 레벨 유전체 층(73)이 형성될 수 있다. 하부 콘택 레벨 유전체 층(73)은 희생 재료 층들(42)의 유전체 재료와 상이한 유전체 재료를 포함한다. 예를 들어, 하부 콘택 레벨 유전체 층(73)은 실리콘 산화물을 포함할 수 있다. 하부 콘택 레벨 유전체 층(73)은 두께가 50 nm 내지 500 nm의 범위를 가질 수 있지만, 더 작거나 더 큰 두께도 또한 사용될 수 있다.
포토레지스트 층(도시되지 않음)이 하부 콘택 레벨 유전체 층(73) 위에 적용될 수 있고, 리소그래피 방식으로 패턴화되어 메모리 스택 구조물들(55)의 클러스터들 사이의 구역들에 개구들을 형성한다. 포토레지스트 층 내의 패턴은 이방성 에칭을 사용하여 하부 콘택 레벨 유전체 층(73), 교번하는 스택(32, 42) 및/또는 역-단차형 유전체 재료 부분(65)을 통해 전사되어 후면 트렌치들(79)을 형성할 수 있으며, 이는 하부 콘택 레벨 유전체 층(73)의 상부 표면으로부터 적어도 기판(9, 10)의 상부 표면까지 수직으로 연장되고, 메모리 어레이 영역(100) 및 계단 영역(300)을 거쳐 측방향으로 연장된다.
일 실시예에서, 후면 트렌치들(79)은 제1 수평 방향(hd1)을 따라서 측방향으로 연장될 수 있고, 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라서 서로 측방향으로 이격될 수 있다. 메모리 스택 구조물들(55)은 제1 수평 방향(hd1)을 따라서 연장되는 행들로 배열될 수 있다. 드레인-선택-레벨 격리 구조물들(72)은 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있다. 각각의 후면 트렌치(79)는 길이방향을 따라서(즉, 제1 수평 방향(hd1)을 따라서) 불변인 균일한 폭을 가질 수 있다. 각각의 드레인-선택-레벨 격리 구조물(72)은 제1 수평 방향(hd1)을 따른 병진에 불변인 제1 수평 방향(hd1)에 수직인 수직 평면들을 따라 균일한 수직 단면 프로파일을 가질 수 있다. 메모리 스택 구조물들(55)의 다수의 행들이 후면 트렌치(79)와 드레인-선택-레벨 격리 구조물(72)의 이웃하는 쌍 사이에, 또는 드레인-선택-레벨 격리 구조물들(72)의 이웃하는 쌍 사이에 위치될 수 있다. 일 실시예에서, 후면 트렌치들(79)은 소스 콘택 구조물이 후속적으로 형성될 수 있는 소스 콘택 개구를 포함할 수 있다. 포토레지스트 층은, 예를 들어 애싱에 의해 제거될 수 있다.
도 7 및 도 8a를 참조하면, 절연 층들(32)의 제1 재료에 대하여 희생 재료 층들(42)의 제2 재료를 선택적으로 에칭하는 에칭제가, 예를 들어, 에칭 공정을 사용하여 후면 트렌치들(79) 안으로 도입될 수 있다. 도 9a는 도 8의 예시적인 구조물의 영역을 도시한다. 희생 재료 층들(42)이 제거된 체적들 내에 후면 리세스들(43)이 형성된다. 희생 재료 층들(42)의 제2 재료의 제거는 절연 층들(32)의 제1 재료, 역-단차형 유전체 재료 부분(65)의 재료, 반도체 재료 층(10)의 반도체 재료, 및 메모리 필름들(50)의 최외측 층의 재료에 대해 선택적일 수 있다. 일 실시예에서, 희생 재료 층들(42)은 실리콘 질화물을 포함할 수 있고, 절연 층들(32) 및 역-단차형 유전체 재료 부분(65)의 재료들은 실리콘 산화물 및 유전체 금속 산화물들로부터 선택될 수 있다.
제1 재료 및 메모리 필름들(50)의 최외측 층에 대해 선택적으로 제2 재료를 제거하는 에칭 공정은 습식 에칭 용액을 사용하는 습식 에칭 공정일 수 있거나, 또는 에칭제가 증기 상으로 후면 트렌치들(79) 내로 도입되는 기체 상(건식) 에칭 공정일 수 있다. 예를 들어, 희생 재료 층들(42)이 실리콘 질화물을 포함하는 경우, 에칭 공정은, 예시적인 구조물이 인산을 포함하는 습식 에칭 탱크 내에서 침지되는 습식 에칭 공정일 수 있으며, 이는 실리콘 산화물, 실리콘, 및 본 기술 분야에서 사용되는 다양한 다른 재료들에 대해 선택적으로 실리콘 질화물을 에칭한다. 후면 리세스들(43)이 희생 재료 층들(42)에 의해 이전에 점유된 체적들 내에 존재하는 동안 지지 기둥 구조물(20), 역-단차형 유전체 재료 부분(65), 및 메모리 스택 구조물들(55)은 구조적 지지를 제공한다.
각각의 후면 리세스(43)는 측방향으로 연장되는 공동일 수 있으며, 이는 공동의 수직 범위보다 큰 측방향 치수를 갖는다. 다시 말하면, 각각의 후면 리세스(43)의 측방향 치수는 후면 리세스(43)의 높이보다 더 클 수 있다. 희생 재료 층들(42)의 제2 재료가 제거된 체적들 내에 복수의 후면 리세스들(43)이 형성될 수 있다. 메모리 스택 구조물들(55)이 형성되는 메모리 개구들은 본 명세서에서 후면 리세스들(43)과 대조적으로 전면 개구들 또는 전면 공동들로 지칭된다. 일 실시예에서, 메모리 어레이 영역(100)은 기판(9, 10) 위에 배치된 복수의 디바이스 레벨들을 갖는 모놀리식 3차원 NAND 스트링들의 어레이를 포함한다. 이러한 경우에, 각각의 후면 리세스(43)는 모놀리식 3차원 NAND 스트링들의 어레이의 각자의 워드 라인을 수용하기 위한 공간을 한정할 수 있다.
복수의 후면 리세스들(43) 각각은 기판(9, 10)의 상부 표면에 실질적으로 평행하게 연장될 수 있다. 후면 리세스(43)는 아래에 놓인 절연 층(32)의 상부 표면 및 위에 놓인 절연 층(32)의 저부 표면에 의해 수직으로 경계지어질 수 있다. 일 실시예에서, 각각의 후면 리세스(43)는 전체에 걸쳐 균일한 높이를 가질 수 있다.
선택적인 페데스탈 채널 부분들(11) 및 반도체 재료 층(10)의 물리적으로 노출된 표면 부분들은 유전체 재료들로의 반도체 재료들의 열적 변환 및/또는 플라즈마 변환에 의해 유전체 재료 부분들로 변환될 수 있다. 예를 들어, 열적 변환 및/또는 플라즈마 변환은 각각의 페데스탈 채널 부분(11)의 표면 부분을 관형 유전체 스페이서(115)로 변환하고, 반도체 재료 층(10)의 각각의 물리적으로 노출된 표면 부분을 평면형 유전체 부분(616)으로 변환하기 위해 사용될 수 있다. 일 실시예에서, 각각의 관형 유전체 스페이서(115)는 토러스(torus)에 위상적으로 동형일 수 있으며, 즉 대체로 링-형상일 수 있다. 본 명세서에 사용되는 바와 같이, 요소의 형상이 구멍을 파괴하지 않거나 토러스의 형상 내로 새로운 구멍을 형성하지 않고서 연속적으로 신장될 수 있는 경우, 요소는 토러스에 위상적으로 동형이다. 관형 유전체 스페이서들(115)은, 페데스탈 채널 부분들(11)과 동일한 반도체 요소를 포함하고 산소 및/또는 질소와 같은 적어도 하나의 비-금속성 요소를 추가로 포함하는 유전체 재료를 포함하여, 관형 유전체 스페이서들(115)의 재료가 유전체 재료이도록 한다. 일 실시예에서, 관형 유전체 스페이서들(115)은 페데스탈 채널 부분들(11)의 반도체 재료의 유전체 산화물, 유전체 질화물, 또는 유전체 산질화물을 포함할 수 있다. 마찬가지로, 각각의 평면형 유전체 부분(616)은, 반도체 재료 층과 동일한 반도체 요소를 포함하고 산소 및/또는 질소와 같은 적어도 하나의 비-금속성 요소를 추가로 포함하는 유전체 재료를 포함하여, 평면형 유전체 부분들(616)의 재료가 유전체 재료이도록 한다. 일 실시예에서, 평면형 유전체 부분들(616)은 반도체 재료 층(10)의 반도체 재료의 유전체 산화물, 유전체 질화물, 또는 유전체 산질화물을 포함할 수 있다.
도 8b를 참조하면, 후면 차단 유전체 층(44)이 선택적으로 형성될 수 있다. 후면 차단 유전체 층(44)은, 존재하는 경우, 후면 리세스들(43) 내에 후속적으로 형성될 제어 게이트들을 위한 제어 게이트 유전체로서 기능하는 유전체 재료를 포함한다. 차단 유전체 층(52)이 각각의 메모리 개구 내에 존재하는 경우에, 후면 차단 유전체 층(44)은 선택적이다. 차단 유전체 층(52)이 생략되는 경우에, 후면 차단 유전체 층(44)은 존재한다.
후면 차단 유전체 층(44)은 후면 리세스들(43) 내에 그리고 후면 트렌치(79)의 측벽 상에 형성될 수 있다. 후면 차단 유전체 층(44)은 후면 리세스들(43) 내에서 절연 층들(32)의 수평 표면들 및 메모리 스택 구조물들(55)의 측벽들 상에 직접 형성될 수 있다. 후면 차단 유전체 층(44)이 형성되는 경우, 후면 차단 유전체 층(44)의 형성 이전에 관형 유전체 스페이서들(115) 및 평면형 유전체 부분(616)의 형성은 선택적이다. 일 실시예에서, 후면 차단 유전체 층(44)은 원자층 증착(ALD)과 같은 컨포멀 퇴적 공정에 의해 형성될 수 있다. 후면 차단 유전체 층(44)은 본질적으로 알루미늄 산화물로 이루어질 수 있다. 후면 차단 유전체 층(44)의 두께는 1 nm 내지 15 nm, 예컨대 2 내지 6 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 사용될 수 있다.
후면 차단 유전체 층(44)의 유전체 재료는 알루미늄 산화물과 같은 유전체 금속 산화물, 적어도 하나의 전이 금속 원소의 유전체 산화물, 적어도 하나의 란탄족 원소의 유전체 산화물, 알루미늄, 적어도 하나의 전이 금속 원소, 및/또는 적어도 하나의 란탄족 원소의 조합의 유전체 산화물일 수 있다. 대안적으로 또는 추가적으로, 후면 차단 유전체 층(44)은 실리콘 산화물 층을 포함할 수 있다. 후면 차단 유전체 층(44)은 화학 기상 증착 또는 원자층 증착과 같은 컨포멀 퇴적 방법에 의해 퇴적될 수 있다. 후면 차단 유전체 층(44)은 후면 트렌치들(79)의 측벽들, 절연 층들(32)의 수평 표면들 및 측벽들, 후면 리세스들(43)에 물리적으로 노출되는 메모리 스택 구조물들(55)의 측벽 표면들의 부분들, 및 평면형 유전체 부분(616)의 상부 표면 상에 형성된다. 후면 공동(79')이, 후면 차단 유전체 층(44)으로 충전되지 않은 각각의 후면 트렌치(79)의 부분 내에 존재한다.
도 8c를 참조하면, 금속성 배리어 층(46A)이 후면 리세스들(43) 내에 퇴적될 수 있다. 금속성 배리어 층(46A)은 후속적으로 퇴적될 금속성 충전 재료에 대한 확산 배리어 층 및/또는 접착 촉진 층으로서 기능할 수 있는 전기 전도성 금속성 재료를 포함한다. 금속성 배리어 층(46A)은 전도성 금속성 질화물 재료, 예컨대 TiN, TaN, WN, 또는 그의 스택을 포함할 수 있거나, 또는 TiC, TaC, WC, 또는 그의 스택과 같은 전도성 금속성 카바이드 재료를 포함할 수 있다. 일 실시예에서, 금속성 배리어 층(46A)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD)과 같은 컨포멀 퇴적 공정에 의해 퇴적될 수 있다. 금속성 배리어 층(46A)의 두께는 2 nm 내지 8 nm, 예컨대 3 nm 내지 6 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 사용될 수 있다. 일 실시예에서, 금속성 배리어 층(46A)은 TiN과 같은 전도성 금속 질화물로 본질적으로 이루어질 수 있다.
도 8d 및 도 9를 참조하면, 금속 충전 재료가 복수의 후면 리세스들(43) 내에, 적어도 하나의 후면 트렌치(79)의 측벽들 상에, 그리고 하부 콘택 레벨 유전체 층(73)의 상부 표면 위에 퇴적되어, 금속성 충전 재료 층(46B)을 형성한다. 금속성 충전 재료는, 예를 들어 화학 기상 증착(CVD), 원자층 증착(ALD), 무전해 도금, 전기도금, 또는 이들의 조합일 수 있는 컨포멀 퇴적 방법에 의해 퇴적될 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 적어도 하나의 원소 금속으로 본질적으로 이루어질 수 있다. 금속성 충전 재료 층(46B)의 적어도 하나의 원소 금속은, 예를 들어 텅스텐, 코발트, 루테늄, 티타늄, 및 탄탈륨으로부터 선택될 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 단일 원소 금속으로 본질적으로 이루어질 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 WFe와 같은 불소-함유 전구체 가스를 사용하여 퇴적될 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 불순물로서 잔류 레벨의 불소 원자를 포함하는 텅스텐 층일 수 있다. 금속성 충전 재료 층(46B)은 금속성 배리어 층(46A)에 의해 절연 층들(32) 및 메모리 스택 구조물들(55)로부터 이격되며, 금속성 배리어 층(46A)은 그를 통한 불소 원자의 확산을 차단하는 금속성 배리어 층이다.
복수의 전기 전도성 층들(46)이 복수의 후면 리세스들(43) 내에 형성될 수 있고, 연속적인 전기 전도성 재료 층(46L)이 각각의 후면 트렌치(79)의 측벽들 상에 그리고 하부 콘택 레벨 유전체 층(73) 위에 형성될 수 있다. 각각의 전기 전도성 층(46)은 절연 층들(32)의 쌍과 같은 유전체 재료 층들의 수직으로 이웃하는 쌍 사이에 위치되는 금속성 배리어 층(46A)의 일부분 및 금속성 충전 재료 층(46B)의 일부분을 포함한다. 연속적인 전기 전도성 재료 층(46L)은 후면 트렌치들(79) 내에 또는 하부 콘택 레벨 유전체 층(73) 위에 위치되는 금속성 배리어 층(46A)의 연속적인 부분 및 금속성 충전 재료 층(46B)의 연속적인 부분을 포함한다.
각각의 희생 재료 층(42)은 전기 전도성 층(46)으로 대체될 수 있다. 후면 차단 유전체 층(44) 및 연속적인 전기 전도성 재료 층(46L)으로 충전되지 않는 각각의 후면 트렌치(79)의 부분 내에 후면 공동(79')이 존재한다. 관형 유전체 스페이서(115)가 페데스탈 채널 부분(11)을 측방향으로 둘러싼다. 최저부 전기 전도성 층(46)은 전기 전도성 층들(46)의 형성 시에 각각의 관형 유전체 스페이서(115)를 측방향으로 둘러싼다.
도 10a 및 도 10b를 참조하면, 연속적인 전기 전도성 재료 층(46L)의 퇴적된 금속성 재료는, 예를 들어 등방성 습식 에칭, 이방성 건식 에칭, 또는 이들의 조합에 의해, 각각의 후면 트렌치(79)의 측벽들로부터 그리고 하부 콘택 레벨 유전체 층(73) 위로부터 에칭 백(etching back)된다. 후면 리세스들(43) 내의 퇴적된 금속성 재료의 각각의 나머지 부분은 전기 전도성 층(46)을 구성한다. 각각의 전기 전도성 층(46)은 전도성 라인 구조물일 수 있다. 따라서, 희생 재료 층들(42)은 전기 전도성 층들(46)로 대체된다. 각각의 전기 전도성 층(46)은, 동일한 레벨에 위치된 복수의 제어 게이트 전극들, 및 동일한 레벨에 위치된 복수의 제어 게이트 전극들을 전기적으로 상호연결시키는, 즉 전기적으로 연결시키는, 워드 라인의 조합으로서 기능할 수 있다. 각각의 전기 전도성 층(46) 내의 복수의 제어 게이트 전극들은 메모리 스택 구조물들(55)을 포함하는 수직 메모리 디바이스들을 위한 제어 게이트 전극들이다. 다시 말하면, 각각의 전기 전도성 층(46)은 복수의 수직 메모리 디바이스들을 위한 공통 제어 게이트 전극으로서 기능하는 워드 라인일 수 있다.
일 실시예에서, 연속적인 전기 전도성 재료 층(46L)의 제거는 후면 차단 유전체 층(44)의 재료에 대해 선택적일 수 있다. 이러한 경우에, 후면 차단 유전체 층(44)의 수평 부분은 각각의 후면 트렌치(79)의 저부에 존재할 수 있다. 다른 실시예에서, 연속적인 전기 전도성 재료 층(46L)의 제거는 후면 차단 유전체 층(44)의 재료에 대해 선택적이지 않을 수 있거나, 후면 차단 유전체 층(44)은 사용되지 않을 수 있다. 평면형 유전체 부분들(616)은 연속적인 전기 전도성 재료 층(46L)의 제거 동안 제거될 수 있다. 후면 공동(79')이 각각의 후면 트렌치(79) 내에 존재한다.
도 11a 및 도 11b를 참조하면, 절연 재료 층이 컨포멀 퇴적 공정에 의해 후면 트렌치들(79) 내에 그리고 하부 콘택 레벨 유전체 층(73) 위에 형성될 수 있다. 예시적인 컨포멀 퇴적 공정들은 화학 기상 증착 및 원자층 증착을 포함하지만, 이들로 제한되지 않는다. 절연 재료 층은 실리콘 산화물, 실리콘 질화물, 유전체 금속 산화물, 유기실리케이트 유리, 또는 이들의 조합과 같은 절연 재료를 포함한다. 일 실시예에서, 절연 재료 층은 실리콘 산화물을 포함할 수 있다. 절연 재료 층은, 예를 들어 저압 화학 기상 증착(LPCVD) 또는 원자층 증착(ALD)에 의해 형성될 수 있다. 절연 재료 층의 두께는 1.5 nm 내지 60 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 사용될 수 있다.
후면 차단 유전체 층(44)이 존재하는 경우, 절연 재료 층은 후면 차단 유전체 층(44)의 표면들 상에 직접 그리고 전기 전도성 층들(46)의 측벽들 상에 직접 형성될 수 있다. 후면 차단 유전체 층(44)이 사용되지 않는 경우, 절연 재료 층은 절연 층들(32)의 측벽들 상에 직접 그리고 전기 전도성 층들(46)의 측벽들 상에 직접 형성될 수 있다.
하부 콘택 레벨 유전체 층(73) 위로부터 그리고 각각의 후면 트렌치(79)의 저부에서 절연 재료 층의 수평 부분들을 제거하기 위해, 이방성 에칭이 수행된다. 절연 재료 층의 각각의 나머지 부분은 절연 스페이서(74)를 구성한다. 후면 공동(79')이 각각의 절연 스페이서(74)에 의해 둘러싸인 체적 내에 존재한다. 반도체 재료 층(10)의 상부 표면은 각각의 후면 트렌치(79)의 저부에서 물리적으로 노출될 수 있다.
소스 영역(61)은 반도체 재료 층(10)의 물리적으로 노출된 표면 부분들 내로의 전기 도펀트의 주입에 의해 각각의 후면 공동(79') 아래의 반도체 재료 층(10)의 표면 부분에 형성될 수 있다. 각각의 소스 영역(61)은 절연 스페이서(74)를 통하는 각자의 개구 아래에 놓이는 기판(9, 10)의 표면 부분 내에 형성된다. 주입 공정 동안의 주입된 도펀트 원자의 스트래글(straggle) 및 후속 활성화 어닐링 공정 동안의 주입된 도펀트 원자의 측방향 확산으로 인해, 각각의 소스 영역(61)은 절연 스페이서(74)를 통하는 개구의 측방향 범위보다 더 큰 측방향 범위를 가질 수 있다.
소스 영역(61)과 복수의 페데스탈 채널 부분들(11) 사이에서 연장되는 반도체 재료 층(10)의 상부 부분은 복수의 전계 효과 트랜지스터들을 위한 수평 반도체 채널(59)을 구성한다. 수평 반도체 채널(59)은 각자의 페데스탈 채널 부분들(11)을 통해 다수의 수직 반도체 채널들(60)에 연결된다. 수평 반도체 채널(59)은 소스 영역(61) 및 복수의 페데스탈 채널 부분들(11)과 접촉한다. 교번하는 스택(32, 46) 내의 전기 전도성 층들(46)의 형성 시에 제공되는 최저부 전기 전도성 층(46)은 전계 효과 트랜지스터들을 위한 선택 게이트 전극을 포함할 수 있다. 각각의 소스 영역(61)은 기판(9, 10)의 상부 부분에 형성된다. 반도체 채널들(59, 11, 60)은 각각의 소스 영역(61)과 드레인 영역들(63)의 각자의 세트 사이에서 연장된다. 반도체 채널들(59, 11, 60)은 메모리 스택 구조물들(55)의 수직 반도체 채널들(60)을 포함한다.
소스 콘택 구조물(76)이 각각의 후면 공동(79') 내에 형성될 수 있다. 각각의 콘택 비아 구조물(76)은 각자의 공동(79')을 충전할 수 있다. 콘택 비아 구조물들(76)은 후면 트렌치(79)의 나머지 비충전된 체적(즉, 후면 공동(79')) 내에 적어도 하나의 전도성 재료를 퇴적함으로써 형성될 수 있다. 예를 들어, 적어도 하나의 전도성 재료는 전도성 라이너(76A) 및 전도성 충전 재료 부분(76B)을 포함할 수 있다. 전도성 라이너(76A)는 전도성 금속성 라이너, 예컨대 TiN, TaN, WN, TiC, TaC, WC, 이들의 합금, 또는 이들의 스택을 포함할 수 있다. 전도성 라이너(76A)의 두께는 3 nm 내지 30 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 사용될 수 있다. 전도성 충전 재료 부분(76B)은 금속 또는 금속 합금을 포함할 수 있다. 예를 들어, 전도성 충전 재료 부분(76B)은 W, Cu, Al, Co, Ru, Ni, 이들의 합금, 또는 이들의 스택을 포함할 수 있다.
적어도 하나의 전도성 재료는, 교번하는 스택(32, 46) 위에 놓인 하부 콘택 레벨 유전체 층(73)을 정지 층으로서 사용하여 평탄화될 수 있다. 화학적 기계적 평탄화(CMP) 공정이 사용되는 경우, 하부 콘택 레벨 유전체 층(73)은 CMP 정지 층으로서 사용될 수 있다. 후면 트렌치들(79) 내의 적어도 하나의 전도성 재료의 각각의 나머지 연속적인 부분은 소스 콘택 구조물(76)을 구성한다.
소스 콘택 구조물(76)은 교번하는 스택(32, 46)을 통해 연장되고, 소스 영역(61)의 상부 표면과 접촉한다. 후면 차단 유전체 층(44)이 사용되는 경우, 소스 콘택 구조물(76)은 후면 차단 유전체 층(44)의 측벽과 접촉할 수 있다.
도 12a 및 도 12b를 참조하면, 층 콘택 비아 구조물들(86)이 하부 콘택 레벨 유전체 층(73) 및 역-단차형 유전체 재료 부분(65)을 통해 계단 영역 내의 전기 전도성 층들(46) 중 각자의 하나의 상부 표면까지 형성될 수 있다. 층 콘택 비아 구조물들(86)은 워드 라인들로서 기능하는 전기 전도성 층들(46)의 서브세트와 접촉하는 워드 라인 콘택 비아 구조물들을 포함한다. 일 실시예에서, 층 콘택 비아 구조물들(86)의 상부 표면들은 하부 콘택 레벨 유전체 층(73)의 상부 표면과 동일 평면 상에 있을 수 있다.
중간 콘택 레벨 유전체 층(181)이 하부 콘택 레벨 유전체 층(73) 위에 퇴적될 수 있다. 중간 콘택 레벨 유전체 층(181)은 실리콘 산화물과 같은 유전체 재료를 포함한다. 라인 트렌치들이 층 콘택 비아 구조물들(86) 위에서 중간 콘택 레벨 유전체 층(181)을 통해 형성될 수 있다. 중간 콘택 레벨 유전체 층(181) 내의 라인 트렌치들은 층 콘택 비아 구조물들(181) 중 각자의 아래에 놓인 하나의 상부 표면과 접촉하는 콘택-연결 라인 구조물들(182)을 형성하기 위해 적어도 하나의 전도성 재료로 충전될 수 있다.
대안적으로, 중간 콘택 레벨 유전체 층(181)은 층 콘택 비아 구조물들(86)의 형성 이전에 하부 콘택 레벨 유전체 층(73) 위에 형성될 수 있고, 일체형 라인 및 비아 공동들이 중간 콘택 레벨 유전체 층(181) 및 하부 콘택 레벨 유전체 층(73)을 통해 형성될 수 있다. 각각의 일체화된 라인 및 비아 공동은 층 콘택 비아 구조물(86) 및 콘택-연결 라인 구조물(182)을 위한 조합된 체적을 포함할 수 있다. 일체화된 라인 및 비아 공동들은 일체화된 라인 및 비아 구조물들을 형성하기 위해 적어도 하나의 전도성 재료로 충전된다. 각각의 일체화된 라인 및 비아 구조물은 층 콘택 비아 구조물(86) 및 콘택-연결 라인 구조물(182)의 조합을 포함할 수 있다.
상부 콘택 레벨 유전체 층(183)이 중간 콘택 레벨 유전체 층(181) 위에 형성될 수 있다. 상부 콘택 레벨 유전체 층(183)은 실리콘 산화물과 같은 유전체 재료를 포함한다. 상부 콘택 레벨 유전체 층(183)을 통해, 선택적으로 중간 콘택 레벨 유전체 층(181)을 통해, 그리고 선택적으로 하부 콘택 레벨 유전체 층(73)을 통해 연장되는 콘택 비아 공동들은, 예를 들어, 상부 콘택 레벨 유전체 층(183) 위의 포토레지스트 층의 적용 및 패턴화에 의해, 그리고 상부 콘택 레벨 유전체 층(183), 중간 콘택 레벨 유전체 층(181), 및 하부 콘택 레벨 유전체 층(73)의 아래에 놓인 부분들을 통해 포토레지스트 층 내의 패턴을 전사하는 이방성 에칭 공정에 의해 형성될 수 있다. 콘택 비아 공동들은 콘택 비아 공동들의 형성 동안 에칭 정지 구조물들로서 기능할 수 있는, 메모리 개구 충전 구조물들(58), 소스 콘택 구조물들(76), 및 콘택-연결 라인 구조물(182) 위에 형성될 수 있다. 포토레지스트 층은, 예를 들어 애싱에 의해 제거될 수 있다.
선택적으로, 콘택 비아 공동들의 서브세트의 상부 영역에 라인 패턴이 형성될 수 있다. 예를 들어, 포토레지스트 층이 상부 콘택 레벨 유전체 층(183) 위에 적용될 수 있고, 콘택 비아 공동들의 서브세트 위에 놓이는 라인-형상의 개구들을 형성하도록 리소그래피 방식으로 패턴화될 수 있다. 포토레지스트 층 내의 패턴은 이방성 에칭 공정에 의해 상부 콘택 레벨 유전체 층(183)의 상부 영역 내로 전사될 수 있다. 일체화된 라인 및 비아 공동들이 상부 콘택 레벨 유전체 층(183)을 통해 형성될 수 있다. 일 실시예에서, 일체화된 라인 및 비아 공동들은 소스 콘택 구조물들(76) 및 콘택-연결 라인 구조물(182) 위에 형성될 수 있다. 상부 콘택 레벨 유전체 층(183)의 상부 표면으로부터 드레인 영역들(63) 중 각자의 하나의 상부 표면까지 연장되는 수직 측벽들을 포함하는 원통형 비아 공동들이 메모리 어레이 영역에 형성될 수 있다. 포토레지스트 층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
적어도 하나의 전도성 재료가 일체화된 라인 및 비아 공동들 및 원통형 비아 공동들 내에 퇴적될 수 있다. 다양한 콘택 비아 구조물들(88, 184, 186)이 상부 콘택 레벨 유전체 층(183), 중간 콘택 레벨 유전체 층(181), 및 하부 콘택 레벨 유전체 층(73)을 통해 형성될 수 있다. 콘택 비아 구조물들(88, 184, 186)은 상부 콘택 레벨 유전체 층(183), 중간 콘택 레벨 유전체 층(181), 및 하부 콘택 레벨 유전체 층(73)을 통해 연장되고 드레인 영역들(63) 중 각자의 하나의 상부 표면과 접촉하는 드레인 콘택 비아 구조물들(88)을 포함할 수 있다. 각각의 드레인 콘택 비아 구조물(88)은 원통형 형상, 즉 수직 방향을 따른 병진에 불변인 수평 단면적을 갖는 형상을 가질 수 있다. 콘택 비아 구조물들(88, 184, 186)은 콘택-연결 라인 구조물들(182) 중 각자의 하나의 상부 표면 상에 형성되는 워드-라인-연결 콘택 비아 구조물들(186)을 추가로 포함할 수 있다. 각각의 워드-라인-연결 콘택 비아 구조물(186)은 상부 콘택 레벨 유전체 층(183)을 통해 연장될 수 있다. 추가로, 콘택 비아 구조물들(88, 184, 186)은 소스 콘택 구조물들(76) 중 각자의 하나의 상부 표면 상에 형성되는 소스-연결 콘택 비아 구조물들(184)을 추가로 포함할 수 있다. 각각의 소스-연결 콘택 비아 구조물(184)은 상부 콘택 레벨 유전체 층(183) 및 중간 콘택 레벨 유전체 층(181)을 통해 연장될 수 있다. 일 실시예에서, 워드-라인-연결 콘택 비아 구조물들(186) 및 소스-연결 콘택 비아 구조물들(184) 각각은 각자의 비아 부분 및 각자의 라인 부분을 포함하는 일체화된 라인 및 비아 구조물일 수 있다. 일 실시예에서, 각각의 소스-연결 콘택 비아 구조물(184)의 라인 부분은 아래에 놓인 소스 콘택 구조물(76)의 전체 길이의 주된 부분(즉, 50% 초과)을 따라 제1 수평 방향(hd1)을 따라서 측방향으로 연장될 수 있다. 소스-연결 콘택 비아 구조물(184)이 각각의 소스 콘택 구조물(76) 위에 형성될 수 있고, 그에 전기적으로 연결될 수 있다.
도 13a 및 도 13b를 참조하면, 제1 비아 레벨 유전체 층(110)이 상부 콘택 레벨 유전체 층(183) 위에 퇴적될 수 있다. 제1 비아 레벨 유전체 층(110)은 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 또는 유기실리케이트 유리와 같은 유전체 재료를 포함한다. 제1 비아 레벨 유전체 층(110)의 두께는 50 nm 내지 300 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
비아 공동들은 예를 들어, 제1 비아 레벨 유전체 층(110) 위의 포토레지스트 층의 적용 및 패턴화에 의해 그리고 제1 비아 레벨 유전체 층(110)의 마스킹되지 않은 부분들을 이방성으로 에칭함으로써, 제1 비아 레벨 유전체 층(110)을 통해 형성된다. 포토레지스트 층은 후속적으로 제거될 수 있다. 다양한 제1 비아 구조물들(118, 114, 116)을 형성하기 위해 전도성 재료가 비아 공동들 내에 퇴적될 수 있다. 제1 비아 구조물들(118, 114, 116)은 드레인 콘택 비아 구조물들(88) 중 각자의 하나의 상부 표면 상에 형성되는 비트-라인-연결 비아 구조물들(118), 소스-연결 콘택 비아 구조물들(184) 중 각자의 하나의 상부 표면 상에 형성되는 제1 소스-연결 비아 구조물들(114), 및 워드-라인-연결 콘택 비아 구조물들(186) 중 각자의 하나의 상부 표면 상에 형성되는 제1 워드-라인-연결 비아 구조물들(116)을 포함할 수 있다.
제1 라인 레벨 유전체 층(120)이 제1 비아 레벨 유전체 층(110) 위에 퇴적될 수 있다. 제1 라인 레벨 유전체 층(120)은 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 또는 유기실리케이트 유리와 같은 유전체 재료를 포함한다. 제1 라인 레벨 유전체 층(120)의 두께는 50 nm 내지 300 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
라인 공동들은 예를 들어, 제1 라인 레벨 유전체 층(120) 위의 포토레지스트 층의 적용 및 패턴화에 의해 그리고 제1 라인 레벨 유전체 층(120)의 마스킹되지 않은 부분들을 이방성으로 에칭함으로써, 제1 라인 레벨 유전체 층(120)을 통해 형성된다. 포토레지스트 층은 후속적으로 제거될 수 있다. 다양한 제1 라인 구조물들(128, 124, 126)을 형성하기 위해 전도성 재료가 라인 공동들 내에 퇴적될 수 있다. 제1 라인 구조물들(128, 124, 126)은 비트-라인-연결 비아 구조물들(118) 중 각자의 하나의 상부 표면 상에 형성되는 비트 라인들(128), 제1 소스-연결 비아 구조물들(114) 중 각자의 하나의 상부 표면 상에 형성되는 제1 소스-연결 라인 구조물들(124), 및 제1 워드-라인-연결 비아 구조물들(116) 중 각자의 하나의 상부 표면 상에 형성되는 제1 워드-라인-연결 라인 구조물들(126)을 포함할 수 있다.
일 실시예에서, 비트 라인들(128)은 제2 수평 방향(hd2)을 따라 측방향으로 연장될 수 있고, 본 명세서에서 비트 라인 피치로 지칭되는 균일한 피치를 갖는 제1 수평 방향(hd1)을 따라 측방향으로 이격될 수 있다. 제1 소스-연결 라인 구조물들(124) 및 제1 워드-라인-연결 라인 구조물들(126)은 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있고, 계단 영역(300) 내에 형성될 수 있다. 각각의 소스 영역(61)은 각자의 소스 콘택 구조물(76) 및 각자의 적어도 하나의 제1 소스-연결 비아 구조물(114)을 통해 적어도 하나의 제1 소스-연결 라인 구조물들(124)의 각자의 세트에 전기적으로 연결될 수 있다.
도 14a 내지 도 14e를 참조하면, 제2 비아 레벨 유전체 층(130)이 상부 콘택 레벨 유전체 층(183) 위에 퇴적될 수 있다. 도 14c 및 도 14d는 도 14a 및 도 14b의 예시적인 구조물의 제1 구성을 도시하고, 도 14e는 도 14a 및 도 14b의 예시적인 구조물의 제2 구성을 도시한다.
제2 비아 레벨 유전체 층(130)은 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 또는 유기실리케이트 유리와 같은 유전체 재료를 포함한다. 제2 비아 레벨 유전체 층(130)의 두께는 50 nm 내지 300 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
비아 공동들은 예를 들어, 제2 비아 레벨 유전체 층(130) 위의 포토레지스트 층의 적용 및 패턴화에 의해 그리고 제2 비아 레벨 유전체 층(130)의 마스킹되지 않은 부분들을 이방성으로 에칭함으로써, 제2 비아 레벨 유전체 층(130)을 통해 형성된다. 포토레지스트 층은 후속적으로 제거될 수 있다. 제2 비아 구조물들(134, 136)을 형성하기 위해 전도성 재료가 비아 공동들 내에 퇴적될 수 있다. 제2 비아 구조물들(134, 136)은 제1 소스-연결 라인 구조물들(124) 중 각자의 하나 상에 형성되는 제2 소스-연결 비아 구조물들(134), 워드-라인-연결 라인 구조물들(126) 중 각자의 하나 상에 형성되는 제2 워드-라인-연결 비아 구조물들(136), 및 비트 라인들(128) 중 각자의 하나의 상부 표면 상에 형성되는 비트-라인-연결 비아 구조물들(도시되지 않음)을 포함할 수 있다.
메모리-측 패드 레벨 유전체 층(140)이 제2 비아 레벨 유전체 층(130) 위에 퇴적될 수 있다. 메모리-측 패드 레벨 유전체 층(140)은 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 또는 유기실리케이트 유리와 같은 유전체 재료를 포함한다. 메모리-측 패드 레벨 유전체 층(140)의 두께는 50 nm 내지 300 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
패드 공동들은 예를 들어, 메모리-측 패드 레벨 유전체 층(140) 위의 포토레지스트 층의 적용 및 패턴화에 의해 그리고 메모리-측 패드 레벨 유전체 층(140)의 마스킹되지 않은 부분들을 이방성으로 에칭함으로써, 메모리-측 패드 레벨 유전체 층(140)을 통해 형성된다. 포토레지스트 층은 후속적으로 제거될 수 있다. 패드 공동들은 직사각형 형상을 가질 수 있고 직사각형 주기적 어레이로 배열될 수 있거나, 또는 "H-형상"과 같은 비-직사각형 형상을 가질 수 있고, 직사각형 어레이일 수 있거나 그렇지 않을 수 있는 주기적 어레이로 배열될 수 있다.
다양한 메모리-측 접합 패드들(144)을 형성하기 위해 전도성 재료가 패드 공동들 내에 퇴적될 수 있다. 메모리-측 접합 패드들(144)은 제2 소스-연결 비아 구조물들(134) 중 각자의 하나의 상부 표면 상에 형성되는 적어도 하나의 소스-네트워크 메모리-측 접합 패드(144A), 제2 워드-라인-연결 비아 구조물들(136) 중 각자의 하나의 상부 표면 상에 형성되는 워드-라인-연결 메모리-측 접합 패드들(144B), 및 비트-라인-연결 비아 구조물들 중 각자의 하나의 상부 표면 상에 형성되는 비트-라인-연결 메모리-측 접합 패드들(144C)을 포함할 수 있다. 적어도 하나의 소스-네트워크 메모리-측 접합 패드(144A)는 메모리 어레이 영역(100) 위에 놓이는 제1 구역(RA)에 형성될 수 있다. 적어도 하나의 소스-네트워크 메모리-측 접합 패드(144A)는 단일 연속적 메시(mesh) 구조물로서 또는 제1 주기적 2차원 어레이로서 형성될 수 있고, 소스 영역들(61)에 전력을 공급하기 위한 전력 분배 네트워크의 컴포넌트들로서 채용될 수 있다. 워드-라인-연결 메모리-측 접합 패드들(144B)의 어레이가 계단 영역(300) 위에 놓이는 제2 구역(RB)에 형성될 수 있다. 워드-라인-연결 메모리-측 접합 패드들(144B)의 어레이는 제2 주기적 2차원 어레이로서 형성될 수 있다. 각각의 워드-라인-연결 메모리-측 접합 패드(144B)는 전기 전도성 층들(46) 중 각자의 하나에 전기적으로 연결될 수 있다. 비트-라인-연결 메모리-측 접합 패드들(144C)의 어레이가 제1 구역(RA) 및 제2 구역(RB)으로부터 측방향으로 오프셋된 제3 구역(RC)에 형성될 수 있다. 각각의 비트-라인-연결 메모리-측 접합 패드들(144C)은 각자의 비트 라인(128) 및 드레인 영역들(63)의 각자의 서브세트에 연결될 수 있다.
도 9a 내지 도 9d에 도시된 예시적인 구조물은 메모리 다이(900)를 포함한다. 일반적으로, 메모리 다이(900)는 기판(9, 10) 위에 위치된 절연 층들(32) 및 전기 전도성 층들(46)의 교번하는 스택, 교번하는 스택(32, 46)을 통해 연장되는 메모리 스택 구조물들(55) - 여기서 메모리 스택 구조물들(55) 각각은 메모리 필름(50) 및 수직 반도체 채널(60)을 포함함 -, 기판(9, 10) 상에 또는 그 내에 위치된 소스 영역들(61), 교번하는 스택(32, 46)을 통해 수직으로 연장되고 소스 영역들(61)과 접촉하는 소스 콘택 구조물들(76), 및 소스-연결 콘택 비아 구조물들(184), 제1 소스-연결 비아 구조물들(114), 제1 소스-연결 라인 구조물들(124), 및 제2 소스-연결 비아 구조물들(134)을 포함할 수 있는 메모리-측 금속 상호연결 구조물들의 서브세트를 통해 소스 콘택 구조물들(76)에 전기적으로 연결된 적어도 하나의 소스-네트워크 메모리-측 접합 패드(144A)를 포함할 수 있다.
도 15a, 도 15b, 도 16a 및 도 16b를 참조하면, 다양한 반도체 디바이스들(710)을 포함하는 로직 다이(700)가 제공되고 도 14a 내지 도 14e의 메모리 다이(900)에 접합된다. 도 15a 및 도 15b는 메모리 다이(900) 내의 소스-네트워크 메모리-측 접합 패드(144A)가 도 14c 및 도 14d에 도시된 제1 구성을 갖는 경우를 도시한다. 도 16a 및 도 16b는 메모리 다이(900) 내의 소스-네트워크 메모리-측 접합 패드들(144A)이 도 14e에 도시된 제1 구성을 갖는 경우를 도시한다. 도 16a 및 도 16b에 도시된 예시적인 구조물에서, 워드-라인-연결 메모리-측 접합 패드들(144B) 및 비트-라인-연결 메모리-측 접합 패드들(144C)은 도 14c의 레이아웃에서와 동일한 형상 및 배열을 가질 수 있다.
반도체 디바이스들(710)은 메모리 다이(900) 내의 3차원 메모리 어레이들의 동작을 위한 주변 회로를 포함한다. 주변 회로는 메모리 다이(900) 내의 (전기 전도성 층들(46)로서 구현된 바와 같은) 3차원 메모리 어레이의 워드 라인들을 구동하는 워드 라인 드라이버, 메모리 다이(900) 내의 비트 라인들(128)을 구동하는 비트 라인 드라이버, 전기 전도성 층들(46)에 대한 어드레스들을 디코딩하는 워드 라인 디코더 회로, 비트 라인들(128)에 대한 어드레스들을 디코딩하는 비트 라인 디코더 회로, 메모리 다이(900) 내의 메모리 스택 구조물들(55) 내의 메모리 요소들의 상태들을 감지하는 감지 증폭기 회로, 소스 영역들(61) 메모리 다이(900)에 전력을 제공하는 소스 전력 공급 회로, 데이터 버퍼 및/또는 래치, 또는 메모리 다이(900) 내의 메모리 스택 구조물들(58)의 어레이를 동작시키는 데 채용될 수 있는 임의의 다른 반도체 회로를 포함할 수 있다.
로직 다이(700)는 반도체 기판일 수 있는 로직-다이 기판(708)을 포함할 수 있다. 로직-다이 기판(708)은 기판 반도체 층(709)을 포함할 수 있다. 기판 반도체 층(709)은 반도체 웨이퍼 또는 반도체 재료 층일 수 있고, 적어도 하나의 원소 반도체 재료(예를 들어, 단결정 실리콘 웨이퍼 또는 층), 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함할 수 있다.
얕은 트렌치 절연 구조물들(720)이 주변 회로의 반도체 디바이스들 사이의 전기적 격리를 제공하기 위해 기판 반도체 층(709)의 표면 영역에 제공될 수 있다. 다양한 반도체 디바이스들(710)은 각자의 트랜지스터 활성 영역들(742)(즉, 소스 영역들 및 드레인 영역들), 채널(746), 및 게이트 구조물(750)을 포함하는 전계 효과 트랜지스터들을 포함할 수 있다. 전계 효과 트랜지스터들은 CMOS 구성으로 배열될 수 있다. 각각의 게이트 구조물(750)은, 예를 들어 게이트 유전체(752), 게이트 전극(754), 유전체 게이트 스페이서(756) 및 게이트 캡 유전체(758)를 포함할 수 있다. 예를 들어, 반도체 디바이스들(710)은 전기 전도성 층들(46)로서 구현되는 메모리 다이(900)의 워드 라인들을 전기적으로 바이어싱하기 위한 워드 라인 드라이버들, 및 소스 영역들(61) 메모리 다이(900)에 공급될 전력을 생성하는 소스 전력 공급 전계 효과 트랜지스터들을 포함할 수 있다.
유전체 재료 층들이 반도체 디바이스들(710) 위에 형성되며, 이는 본 명세서에서 로직-칩 유전체 층들(760)로 지칭된다. 선택적으로, 유전체 라이너(762)(예컨대, 실리콘 질화물 라이너)가 다양한 전계 효과 트랜지스터들에 기계적 응력을 인가하기 위해 그리고/또는 로직-칩 유전체 층들(760)로부터 반도체 디바이스들(710) 내로의 수소 또는 불순물의 확산을 방지하기 위해 형성될 수 있다. 로직-칩 금속 상호연결 구조물들(780)이 로직-칩 유전체 층들(760) 내에 매립된다. 로직-칩 금속 상호연결 구조물들(780)은 다양한 디바이스 콘택 비아 구조물들(782)(예컨대, 디바이스의 각자의 소스 및 드레인 노드들과 접촉하는 소스 및 드레인 전극들 또는 게이트 전극 콘택들), 상호연결-레벨 금속 라인 구조물들(784), 상호연결-레벨 금속 비아 구조물들(786), 및 로직-측 접합 패드들(788)을 포함할 수 있다. 로직-측 접합 패드들(788)은 메모리 다이(900)와 로직 다이(700) 사이에 전기 전도성 경로들을 제공하도록 메모리-측 접합 패드들(144)과 정합하도록 구성된다.
로직 다이(700)는 로직-다이 기판(708)의 후면 표면 상에 위치된 후면 절연 층(714)을 포함할 수 있다. 측방향으로-절연된 기판-관통 비아 구조물(laterally-insulated through-substrate via structure)들(711, 712)이 제1 및 제2 주변 회로들의 다양한 입력 노드들 및 출력 노드들에 대한 전기적 콘택을 제공하기 위해 로직-다이 기판(708)을 통해 형성될 수 있다. 각각의 측방향으로-절연된 기판-관통 비아 구조물(711, 712)은 기판-관통 전도성 비아 구조물(712) 및 기판-관통 전도성 비아 구조물(712)을 측방향으로 둘러싸는 관형 절연 라이너(711)를 포함한다. 로직-측 외부 접합 패드들(716)은 측방향으로-절연된 기판-관통 비아 구조물들(711, 712)의 표면 부분들 상에 형성될 수 있다.
메모리 다이(900) 및 로직 다이(700)는 로직 다이(700)의 로직-측 접합 패드들(788)이 메모리 다이(900)의 메모리-측 접합 패드들(144)에 대면하도록 위치된다. 일 실시예에서, 메모리 다이(900) 및 로직 다이(700)는 로직 다이(700)의 로직-측 접합 패드들(788)의 패턴이 메모리 다이(900)의 메모리-측 접합 패드들(144)의 패턴의 미러 패턴(mirror pattern)이도록 설계될 수 있다. 메모리 다이(900) 및 로직 다이(700)는 금속간 접합(metal-to-metal bonding)에 의해 서로 접합될 수 있다. 예를 들어, 적어도 하나의 로직-측 접합 패드(788)와 적어도 하나의 메모리-측 접합 패드(144) 사이의 금속간 접합은, 예를 들어 승온에서 수행되는 열 어닐링에 의해 유도될 수 있다.
로직 다이(700)의 주변 회로는 소스 영역들(61)에 대한 공급 전압을 생성하도록 구성된 전력 공급 회로(즉, 소스 전력 공급 회로), 및 로직-측 금속 상호연결 구조물들(780)의 네트워크를 통해 전력 공급 회로에 전기적으로 연결된 적어도 하나의 로직-측 접합 패드(788)를 포함한다.
본 개시내용의 모든 도면들을 참조하고 그리고 본 개시내용의 다양한 실시예들에 따르면, 메모리 다이(900) 및 로직 다이(700)를 포함하는 접합된 조립체. 메모리 다이(900)는 다음을 포함한다: 기판(9, 10) 위에 위치된 절연 층들(32) 및 전기 전도성 층들(46)의 교번하는 스택; 교번하는 스택(32, 46)을 통해 연장되는 메모리 스택 구조물들(55) - 여기서 메모리 스택 구조물들(55) 각각은 메모리 필름(50) 및 수직 반도체 채널(60)을 포함함 -; 기판(9, 10) 상에 또는 그 내에 위치된 소스 영역들(61); 교번하는 스택(32, 46)을 통해 수직으로 연장되고 소스 영역들(61)과 접촉하는 소스 콘택 구조물들(76); 및 (소스-연결 콘택 비아 구조물들(184), 제1 소스-연결 비아 구조물들(114), 제1 소스-연결 라인 구조물들(124), 및 제2 소스-연결 비아 구조물들(134)을 포함할 수 있는) 메모리-측 금속 상호연결 구조물들의 서브세트를 통해 소스 콘택 구조물들(76)에 전기적으로 연결된 (적어도 하나의 소스-네트워크 메모리-측 접합 패드(144A)와 같은) 적어도 하나의 메모리-측 접합 패드. 로직 다이(700)는: 소스 영역들(61)에 대한 공급 전압을 생성하도록 구성된 (반도체 디바이스들(710)의 서브세트 및 로직-칩 금속 상호연결 구조물들(780)의 서브세트로서 구현된 바와 같은) 전력 공급 회로; 및 로직-측 금속 상호연결 구조물들(780)의 네트워크를 통해 전력 공급 회로에 전기적으로 연결되고 적어도 하나의 메모리-측 접합 패드(예컨대 적어도 하나의 소스-네트워크 메모리-측 접합 패드(144A))에 접합된 적어도 하나의 로직-측 접합 패드(788)를 포함한다.
일 실시예에서, 적어도 하나의 로직-측 접합 패드(788)는 금속간 접합을 통해 (적어도 하나의 소스-네트워크 메모리-측 접합 패드(144A)와 같은) 적어도 하나의 메모리-측 접합 패드에 접합된다.
일 실시예에서, 적어도 하나의 메모리-측 접합 패드(144A)는 도 14c에 도시된 바와 같이 관통하는 개구들의 어레이를 포함하는 연속적인 금속성 플레이트의 형태일 수 있는 메시를 포함한다. 일 실시예에서, 연속적인 금속성 플레이트 내의 개구들의 어레이는 도 14c에 도시된 바와 같이 직사각형 개구들의 2차원 주기적 직사각형 어레이를 포함한다. 이 실시예에서, 적어도 하나의 로직-측 접합 패드(788)는 도 15b에 도시된 바와 같이 관통하는 개구들의 어레이를 포함하는 연속적인 금속성 플레이트의 형태일 수 있는 대응하는 메시를 포함한다. 도 14d에 도시된 다른 실시예에서, 연속적인 금속성 플레이트 내의 개구들의 어레이는 더 작은 개구들(145A) 및 더 큰 개구들(145B)을 포함하는 직사각형 개구들의 2차원 비-주기적 직사각형 어레이를 포함한다. 더 큰 개구들(145B)은 다른 연결부들(예를 들어, 점퍼들)에 사용될 수 있다.
다른 실시예에서, 적어도 하나의 메모리-측 접합 패드(144A)는 메모리-측 접합 패드들의 어레이를 포함하고, 적어도 하나의 로직-측 접합 패드(788)는 도 14e 및 도 16b에 도시된 바와 같은 로직-측 접합 패드들의 어레이를 포함한다. 이 실시예에서, 메모리-측 접합 패드들(144A)의 어레이는 메모리 스택 구조물들(55)의 구역에 걸쳐 연장되는 메모리-측 접합 패드들의 2차원 주기적 어레이로서 배열될 수 있고; 로직-측 접합 패드들(788)의 어레이는 메모리-측 접합 패드들(144A)의 2차원 주기적 어레이와 동일한 2차원 주기성을 갖는 로직-측 접합 패드들의 2차원 주기적 어레이로서 배열된다. 일 실시예에서, 로직-측 접합 패드들의 어레이 내의 각각의 로직-측 접합 패드(788)는 메모리-측 접합 패드들의 어레이 중에서 4개의 메모리-측 접합 패드들(144A)의 세트와 접촉한다.
일 실시예에서, (소스-네트워크 메모리-측 접합 패드들(144A)의 어레이와 같은) 적어도 하나의 메모리-측 접합 패드는 메모리 스택 구조물들(55)의 구역에 걸쳐 연장되는 메모리-측 접합 패드들의 2차원 주기적 어레이로서 배열되고; 적어도 하나의 로직-측 접합 패드(788)는 (도 16b에 도시된 소스-네트워크 메모리-측 접합 패드들(144A) 및 로직-측 접합 패드들(788)의 예시적인 레이아웃들에 도시된 바와 같은) 메모리-측 접합 패드들의 2차원 주기적 어레이와 동일한 2차원 주기성을 갖는 로직-측 접합 패드들의 2차원 주기적 어레이로서 배열된다.
일 실시예에서, 메모리 다이(900)는 메모리 스택 구조물들(55)과 적어도 하나의 메모리-측 접합 패드(예컨대, 적어도 하나의 소스-네트워크 메모리-측 접합 패드(144A)) 사이에 위치된 비트 라인들(128)을 포함하고, 비트 라인들(128)에 전기적으로 연결되고 메모리 스택 구조물들(55)로부터 측방향으로 오프셋된 (도 14c의 제3 영역(8C)과 같은) 영역 내에 위치된 제1 추가의 메모리-측 접합 패드들(예컨대, 비트-라인-연결 메모리-측 접합 패드들(144C))을 포함하고; 로직 다이(700)는 제1 추가의 메모리-측 접합 패드들에 접합된 제1 추가의 로직-측 접합 패드들(788)을 포함하고, 제1 추가의 로직-측 접합 패드들(788) 중 각자의 하나에 전기적으로 연결되는 노드들을 포함하는 감지 회로를 포함한다.
일 실시예에서, 메모리 다이(900)는 전기 전도성 층들(46) 중 각자의 하나와 접촉하는 워드 라인 콘택 비아 구조물들(층 콘택 비아 구조물들(86)의 서브세트로서 구현됨)을 포함하고, 워드 라인 콘택 비아 구조물들 중 각자의 하나에 전기적으로 연결되고 메모리 스택 구조물들(55)로부터 측방향으로 오프셋된 (도 14c의 제2 영역(RB)과 같은) 다른 영역에 위치된 (워드-라인-연결 메모리-측 접합 패드들(144B)로서 구현된 바와 같은) 제2 추가의 메모리-측 접합 패드들을 포함하고; 로직 다이(700)는 제2 추가의 메모리-측 접합 패드들에 접합된 제2 추가의 로직-측 접합 패드들(788)을 포함하고, 제2 추가의 로직-측 접합 패드들(788) 중 각자의 하나에 전기적으로 연결되는 노드들을 포함하는 워드 라인 드라이버 회로를 포함한다.
일 실시예에서, 각각의 메모리 필름(50)은 전하 저장 재료를 포함하는 전하 저장 층(54); 및 전하 저장 층(54) 및 수직 반도체 채널들(60) 중 각자의 하나와 접촉하는 터널링 유전체(56)를 포함하는 층 스택을 포함한다.
일 실시예에서, 교번하는 스택(32, 46)은, 교번하는 스택(32, 46) 내의 최상부 전기 전도성 층(46) 이외의 각각의 전기 전도성 층(46)이 교번하는 스택(32, 46) 내의 임의의 위에 놓인 전기 전도성 층(46)보다 더 멀리 측방향으로 연장되는 테라스 영역을 포함하고; 테라스 영역은, 교번하는 스택(32, 46) 내의 최저부 층으로부터 교번하는 스택(32, 46) 내의 최상부 층까지 연속적으로 연장되는 교번하는 스택(32, 46)의 단차형 표면들을 포함하며; 지지 기둥 구조물들(20)이, 단차형 표면들을 통해, 그리고 단차형 표면들 위에 놓이는 역-단차형 유전체 재료 부분(65)을 통해 연장된다.
일 실시예에서, 로직-측 접합 패드들(788) 중에서 (소스-네트워크 메모리-측 접합 패드(144A)와 접촉하는 로직-측 접합 패드들(788) 중 임의의 것일 수 있는) 로직-측 접합 패드의 콘택-측 표면의 총 면적의 50% 미만이, 도 16a 및 도 16b에 도시된 바와 같은 (소스-네트워크 메모리-측 접합 패드들(144A)의 콘택-측 표면들일 수 있는) 적어도 하나의 메모리-측 접합 패드의 콘택-측 표면들과 직접 접촉한다. 본 명세서에 사용되는 바와 같이, 접합 패드의 콘택-측 표면은 적어도 일부분이 다른 접합 패드와 같은 다른 접합 구조물과 접촉을 이루는 표면을 지칭한다. 일 실시예에서, 로직-측 접합 패드(788)는 적어도 하나의 메모리-측 접합 패드(144) 중에서 (4개의 소스-네트워크 메모리-측 접합 패드들(144A)의 세트와 같은) 4개의 메모리-측 접합 패드들의 세트와 접촉할 수 있다.
일 실시예에서, (소스-네트워크 메모리-측 접합 패드들(144A)과 같은) 메모리-측 접합 패드들의 2차원 주기적 어레이 및 로직-측 접합 패드들(788)의 2차원 주기적 어레이 각각은 제1 수평 방향을 따른 제1 피치(p1) 및 제2 수평 방향을 따른 제2 피치(p2)를 갖는 주기적 직사각형 어레이를 포함하고, 메모리-측 접합 패드들의 2차원 주기적 어레이는 도 16b에 도시된 바와 같이 제1 수평 방향을 따라 제1 피치(p1)의 절반만큼 그리고 제2 수평 방향을 따라 제2 피치(p2)의 절반만큼 로직-측 접합 패드들(788)의 2차원 주기적 어레이로부터 측방향으로 오프셋된다.
일 실시예에서, (소스-네트워크 메모리-측 접합 패드들(144A)과 같은) 메모리-측 접합 패드들 및 로직-측 접합 패드들(788) 각각은 수평 방향을 따라 연장되는 한 쌍의 레일 부분들 및 레일 부분들의 중간 섹션들을 연장하는 연결 부분을 포함하는 각자의 H-형 콘택-측 표면을 갖고; 메모리-측 접합 패드들 각각의 레일 부분들의 4개의 에지 섹션들은 도 16b에 도시된 바와 같이 4개의 상이한 로직-측 접합 패드들(788)의 레일 부분들의 4개의 에지 섹션들과 접촉한다.
소스-네트워크 메모리-측 접합 패드들(144A) 및 소스-네트워크 메모리-측 접합 패드들(144A)과 정합하는 로직-측 접합 패드들(788)의 서브세트의 조합은 소스 전력 공급 전압을 메모리 어레이 영역(100)의 전체 구역에 걸친 소스 영역들(61)에 분배하기 위한 전력 분배 네트워크를 제공한다. 로직 다이(700) 내에 전력 분배 네트워크들을 형성함으로써, 메모리 다이(900) 내의 배선의 레벨이 감소될 수 있다. 도 15a 및 도 15b에 도시된 소스-네트워크 메모리-측 접합 패드들(144A) 및 로직-측 접합 패드들(788)의 정합 쌍들 또는 도 16a 및 도 16b에 도시된 소스-네트워크 메모리-측 접합 패드들(144A) 및 로직-측 접합 패드들(788)의 인터로킹 세트는 메모리 어레이 영역에 걸쳐 소스 공급 전압을 균일하게 제공하기 위한 전력 분배 네트워크를 제공할 수 있다.
전술한 내용이 특정 바람직한 실시예들을 언급하지만, 본 개시내용이 그렇게 제한되지 않는다는 것이 이해될 것이다. 다양한 수정들이 개시된 실시예들에 대해 이루어질 수 있고 그러한 수정들은 청구범위의 범주 내에 있도록 의도된다는 것이 당업자에게 떠오를 것이다. 서로 대안이 아닌 모든 실시예들 사이에서 호환성이 추정된다. 단어 "포함한다(comprise 또는 include)"는, 달리 명시적으로 언급되지 않는 한, 단어 "~로 본질적으로 이루어진다(consist essentially of)" 또는 단어 "~로 이루어진다"가 단어 "포함하다"를 대체하는 모든 실시예들을 고려한다. 특정 구조 및/또는 구성을 사용하는 실시예가 본 개시내용에 예시되어 있는 경우, 청구범위는, 그러한 치환이 명백히 금지되거나 달리 당업자에게 불가능하다고 알려져 있지 않다면, 기능적으로 등가인 임의의 다른 호환가능한 구조들 및/또는 구성들로 실시될 수 있음이 이해된다. 본 명세서에 인용된 모든 간행물, 특허 출원 및 특허는 전체적으로 본 명세서에 참고로 포함된다.

Claims (20)

  1. 로직 다이에 접합된 메모리 다이를 포함하는 접합된 조립체로서,
    상기 메모리 다이는,
    기판 위에 위치된 절연 층들 및 전기 전도성 층들의 교번하는 스택;
    상기 교번하는 스택을 통해 연장되는 메모리 스택 구조물들 - 상기 메모리 스택 구조물들 각각은 메모리 필름 및 수직 반도체 채널을 포함함 -;
    상기 기판 상에 또는 상기 기판 내에 위치된 소스 영역들;
    상기 교번하는 스택을 통해 수직으로 연장되고 상기 소스 영역들과 접촉하는 소스 콘택 구조물들; 및
    메모리-측 금속 상호연결 구조물들의 서브세트를 통해 상기 소스 콘택 구조물들에 전기적으로 연결된 적어도 하나의 메모리-측 접합 패드를 포함하고;
    상기 로직 다이는,
    상기 소스 영역들에 대한 공급 전압을 생성하도록 구성된 전력 공급 회로; 및
    로직-측 금속 상호연결 구조물들의 네트워크를 통해 상기 전력 공급 회로에 전기적으로 연결되고 상기 적어도 하나의 메모리-측 접합 패드에 접합된 적어도 하나의 로직-측 접합 패드를 포함하는, 접합된 조립체.
  2. 제1항에 있어서, 상기 적어도 하나의 로직-측 접합 패드는 금속간 접합(metal-to-metal bonding)을 통해 상기 적어도 하나의 메모리-측 접합 패드에 접합되는, 접합된 조립체.
  3. 제1항에 있어서, 상기 적어도 하나의 메모리-측 접합 패드는 메시(mesh)를 포함하는, 접합된 조립체.
  4. 제3항에 있어서, 상기 메시는 관통하는 개구들의 어레이를 갖는 연속적인 금속성 플레이트를 포함하는, 접합된 조립체.
  5. 제1항에 있어서,
    상기 적어도 하나의 메모리-측 접합 패드는 메모리-측 접합 패드들의 어레이를 포함하고;
    상기 적어도 하나의 로직-측 접합 패드는 로직-측 접합 패드들의 어레이를 포함하는, 접합된 조립체.
  6. 제5항에 있어서,
    상기 메모리-측 접합 패드들의 어레이는 상기 메모리 스택 구조물들의 구역에 걸쳐 연장되는 메모리-측 접합 패드들의 2차원 주기적 어레이로서 배열되고;
    상기 로직-측 접합 패드들의 어레이는 상기 메모리-측 접합 패드들의 2차원 주기적 어레이와 동일한 2차원 주기성을 갖는 로직-측 접합 패드들의 2차원 주기적 어레이로서 배열되는, 접합된 조립체.
  7. 제6항에 있어서, 상기 로직-측 접합 패드들의 어레이 내의 각각의 로직-측 접합 패드는 상기 메모리-측 접합 패드들의 어레이 중에서 4개의 메모리-측 접합 패드들의 세트와 접촉하는, 접합된 조립체.
  8. 제6항에 있어서,
    상기 메모리-측 접합 패드들의 2차원 주기적 어레이 및 상기 로직-측 접합 패드들의 2차원 주기적 어레이 각각은 제1 수평 방향을 따른 제1 피치 및 제2 수평 방향을 따른 제2 피치를 갖는 주기적 직사각형 어레이를 포함하고;
    상기 메모리-측 접합 패드들의 2차원 주기적 어레이는 상기 제1 수평 방향을 따라 상기 제1 피치의 절반만큼 그리고 상기 제2 수평 방향을 따라 상기 제2 피치의 절반만큼 상기 로직-측 접합 패드들의 2차원 주기적 어레이로부터 측방향으로 오프셋되는, 접합된 조립체.
  9. 제8항에 있어서,
    상기 메모리-측 접합 패드들 및 상기 로직-측 접합 패드들 각각은 수평 방향을 따라 연장되는 한 쌍의 레일 부분들 및 상기 레일 부분들의 중간 섹션들을 연장하는 연결 부분을 포함하는 각자의 H-형 콘택-측 표면을 갖고;
    상기 메모리-측 접합 패드들 각각의 상기 레일 부분들의 4개의 에지 섹션들은 4개의 상이한 로직-측 접합 패드들의 레일 부분들의 4개의 에지 섹션들과 접촉하는, 접합된 조립체.
  10. 제1항에 있어서,
    상기 메모리 다이는 상기 메모리 스택 구조물들과 상기 적어도 하나의 메모리-측 접합 패드 사이에 위치된 비트 라인들을 포함하고, 상기 비트 라인들에 전기적으로 연결되고 상기 메모리 스택 구조물들로부터 측방향으로 오프셋된 영역에 위치된 제1 추가의 메모리-측 접합 패드들을 포함하고;
    상기 로직 다이는 상기 제1 추가의 메모리-측 접합 패드들에 접합된 제1 추가의 로직-측 접합 패드들을 포함하고, 상기 제1 추가의 로직-측 접합 패드들 중 각자의 하나에 전기적으로 연결되는 노드들을 포함하는 감지 회로를 포함하는, 접합된 조립체.
  11. 제10항에 있어서,
    상기 메모리 다이는 상기 전기 전도성 층들 중 각자의 하나와 접촉하는 워드 라인 콘택 비아 구조물들을 포함하고, 상기 워드 라인 콘택 비아 구조물들 중 각자의 하나에 전기적으로 연결되고 상기 메모리 스택 구조물들로부터 측방향으로 오프셋된 다른 영역에 위치된 제2 추가의 메모리-측 접합 패드들을 포함하고;
    상기 로직 다이는 상기 제2 추가의 메모리-측 접합 패드들에 접합된 제2 추가의 로직-측 접합 패드들을 포함하고, 상기 제2 추가의 로직-측 접합 패드들 중 각자의 하나에 전기적으로 연결되는 노드들을 포함하는 워드 라인 드라이버 회로를 포함하는, 접합된 조립체.
  12. 제1항에 있어서, 각각의 메모리 필름은 층 스택을 포함하며, 상기 층 스택은,
    전하 저장 재료를 포함하는 전하 저장 층; 및
    상기 전하 저장 층 및 상기 수직 반도체 채널들 중 각자의 하나와 접촉하는 터널링 유전체를 포함하는, 접합된 조립체.
  13. 제1항에 있어서,
    상기 교번하는 스택은, 상기 교번하는 스택 내의 최상부 전기 전도성 층 이외의 각각의 전기 전도성 층이 상기 교번하는 스택 내의 임의의 위에 놓인 전기 전도성 층보다 더 멀리 측방향으로 연장되는 테라스 영역을 포함하고;
    상기 테라스 영역은, 상기 교번하는 스택 내의 최저부 층으로부터 상기 교번하는 스택 내의 최상부 층까지 연속적으로 연장되는 상기 교번하는 스택의 단차형 표면들을 포함하고;
    지지 기둥 구조물들이, 상기 단차형 표면들을 통해, 그리고 상기 단차형 표면들 위에 놓이는 역-단차형(retro-stepped) 유전체 재료 부분을 통해 연장되는, 접합된 조립체.
  14. 접합된 조립체를 형성하는 방법으로서,
    메모리 다이를 제공하는 단계 - 상기 메모리 다이는,
    기판 위에 위치된 절연 층들 및 전기 전도성 층들의 교번하는 스택,
    상기 교번하는 스택을 통해 연장되는 메모리 스택 구조물들 - 상기 메모리 스택 구조물들 각각은 메모리 필름 및 수직 반도체 채널을 포함함 -,
    상기 기판 상에 또는 상기 기판 내에 위치된 소스 영역들,
    상기 교번하는 스택을 통해 수직으로 연장되고 상기 소스 영역들과 접촉하는 소스 콘택 구조물들, 및
    메모리-측 금속 상호연결 구조물들의 서브세트를 통해 상기 소스 콘택 구조물들에 전기적으로 연결된 적어도 하나의 메모리-측 접합 패드를 포함함 -;
    로직 다이를 제공하는 단계 - 상기 로직 다이는,
    상기 소스 영역들에 대한 공급 전압을 생성하도록 구성된 전력 공급 회로, 및
    로직-측 금속 상호연결 구조물들의 네트워크를 통해 상기 전력 공급 회로에 전기적으로 연결된 적어도 하나의 로직-측 접합 패드를 포함함 -; 및
    상기 적어도 하나의 로직-측 접합 패드를 상기 적어도 하나의 메모리-측 접합 패드에 접합시키는 단계를 포함하는, 방법.
  15. 제14항에 있어서, 상기 적어도 하나의 로직-측 접합 패드를 상기 적어도 하나의 메모리-측 접합 패드에 접합시키는 단계는 상기 적어도 하나의 로직-측 접합 패드와 상기 적어도 하나의 메모리-측 접합 패드 사이에서 금속간 접합을 유도함으로써 수행되는, 방법.
  16. 제14항에 있어서, 상기 적어도 하나의 메모리-측 접합 패드는 메시를 포함하는, 방법.
  17. 제16항에 있어서,
    상기 메시는 관통하는 개구들의 어레이를 갖는 연속적인 금속성 플레이트를 포함하고;
    상기 연속적인 금속성 플레이트 내의 상기 개구들의 어레이는 직사각형 개구들의 2차원 주기적 직사각형 어레이를 포함하는, 방법.
  18. 제14항에 있어서,
    상기 적어도 하나의 메모리-측 접합 패드는 메모리-측 접합 패드들의 어레이를 포함하고;
    상기 적어도 하나의 로직-측 접합 패드는 로직-측 접합 패드들의 어레이를 포함하는, 방법.
  19. 제18항에 있어서,
    상기 메모리-측 접합 패드들의 어레이는 상기 메모리 스택 구조물들의 구역에 걸쳐 연장되는 메모리-측 접합 패드들의 2차원 주기적 어레이로서 배열되고;
    상기 로직-측 접합 패드들의 어레이는 상기 메모리-측 접합 패드들의 2차원 주기적 어레이와 동일한 2차원 주기성을 갖는 로직-측 접합 패드들의 2차원 주기적 어레이로서 배열되는, 방법.
  20. 제19항에 있어서, 상기 로직-측 접합 패드들의 어레이를 상기 메모리-측 접합 패드들의 어레이에 접합할 시 상기 로직-측 접합 패드들 각각은 상기 메모리-측 접합 패드들의 어레이 중에서 4개의 메모리-측 접합 패드들의 각자의 세트와 접촉하는, 방법.
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