CN110447103B - 具有平台区域的三维存储器设备的相邻存储器阵列之间的连接区域及其制备方法 - Google Patents

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CN110447103B CN201880019277.5A CN201880019277A CN110447103B CN 110447103 B CN110447103 B CN 110447103B CN 201880019277 A CN201880019277 A CN 201880019277A CN 110447103 B CN110447103 B CN 110447103B
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Abstract

本发明提供了一种三维存储器阵列设备，该三维存储器阵列设备包括在一对存储器阵列区域(100)之间的中平面平台区域(TR1、TR2)。三维存储器阵列设备的导电层在一对存储器阵列区域之间连续延伸穿过连接区域(600)，该连接区域邻近中平面平台区域设置。接触导电层的接触通孔结构(86)设置在中平面平台区域中，并且延伸穿过交替堆叠并连接到下面的下部金属互连结构和半导体设备的直通存储器级通孔结构(20)可以穿过中平面平台区域和/或穿过连接区域设置。上部金属互连结构可以连接接触通孔结构和直通存储器级通孔结构。

Description

具有平台区域的三维存储器设备的相邻存储器阵列之间的连 接区域及其制备方法
相关申请
本申请要求提交于2017年6月1日的美国非临时申请序列号15/611,220的优先权权益，该申请的全部内容以引用方式并入本文。
技术领域
本公开整体涉及半导体设备领域，并且具体地涉及采用中平面字线切换连接的三维存储器设备及其制备方法。
背景技术
最近，已经提出使用有时称为比特成本可缩放(BiCS)架构的三维(3D)堆叠存储器堆叠结构的超高密度存储器设备。例如，3D NAND堆叠存储器设备可以由交替的绝缘材料和间隔物材料层堆叠的阵列形成，所述绝缘材料和间隔物材料层形成为导电层或者用导电层代替。存储器开口穿过交替堆叠形成，并且填充有存储器堆叠结构，每个存储器堆叠结构包括竖直存储器元件堆叠和竖直半导体沟道。包括交替堆叠和存储器堆叠结构的存储器级组件形成在衬底上方。导电层可以用作3D NAND堆叠存储器设备的字线，并且覆盖存储器堆叠结构阵列的位线可以连接到竖直半导体沟道的漏极侧端。
随着三维存储器设备缩小到更小的设备尺寸，字线中的RC延迟可能导致显著的信号延迟并因此导致性能下降。因此，期望一种使三维存储器设备中的RC延迟最小化的方法。
发明内容
根据本公开的一个方面，提供了一种半导体结构，该半导体结构包括位于衬底上方的绝缘层和导电层的交替堆叠。交替堆叠内的绝缘层和导电层连续延伸到以下中的每一者中：第一存储器阵列区域，该第一存储器阵列区域包括延伸穿过交替堆叠的第一存储器堆叠结构；第二存储器阵列区域，该第二存储器阵列区域包括延伸穿过交替堆叠的第二存储器堆叠结构，其中第二存储器阵列区域沿着第一水平方向与第一存储器阵列区域横向间隔开；第一平台区域，该第一平台区域邻接到第一存储器阵列区域并且包括交替堆叠的第一阶梯式表面；第二平台区域，该第二平台区域邻接到第二存储器阵列区域并且包括交替堆叠的第二阶梯式表面且沿着第一水平方向与第一平台区域间隔开，其中第一平台区域和第二平台区域位于第一存储器阵列区域和第二阵列区域之间；以及连接区域，在该连接区域内交替堆叠内的绝缘层和导电层中的每一者在第一存储阵列区域和第二存储器阵列区域之间连续延伸。
根据本公开的另一方面，提供了一种形成半导体结构的方法。在衬底上方形成绝缘层和间隔物材料层的交替堆叠，其中将间隔物材料层形成为导电层或随后用导电层替换。将连接区域用图案化硬掩膜层覆盖。在交替堆叠上方施加并图案化可修整材料层，其中图案化可修整材料层覆盖位于连接区域一侧上的第一存储器阵列区域和位于连接区域另一侧上的第二存储器阵列区域，并且不覆盖第一存储器阵列区域和第二存储器阵列区域之间的中间区域的中心部分，该中间区域与连接区域相邻。在中间区域的一侧处形成邻接到第一存储器阵列区域的第一平台区域，并且在中间区域的另一侧处形成邻接到第二存储器阵列区域的第二平台区域。移除可修整材料层和图案化硬掩模层，其中交替堆叠内的绝缘层和间隔物材料层中的每一者在第一存储器阵列区域和第二存储器阵列区域之间连续延伸穿过连接区域。在第一存储器阵列区域中形成第一存储器堆叠结构，并且在第二存储器阵列区域中形成第二存储器堆叠结构。
根据本公开的另一方面，一种单片三维NAND存储器设备包括存储器平面，该存储器平面包括包含第一多个竖直NAND串的第一存储器阵列区域、包含第二多个竖直NAND串的第二存储器阵列区域以及连接第一存储器阵列区域和第二存储器阵列区域的连接区域。多个字线在第一存储器阵列区域和第二存储器阵列区域之间在字线方向上连续延伸穿过连接区域，并且多个位线位于第一多个竖直NAND串和第二多个竖直NAND串上方并在与字线方向不同的位线方向上延伸。第一平台区域位于与第一存储器阵列区域相邻的存储器平面中，包含字线的暴露部分并面向第二存储器阵列区域，并且第二平台区域位于与第二存储器阵列区域相邻的存储器平面中，包含字线的暴露部分并面向第一存储器阵列区域和第一平台区域。字线接触通孔结构接触第一平台区域和第二平台区域中的相应字线。直通存储器级通孔结构位于第一存储器阵列区域和第二存储器阵列区域之间的存储器平面中，并且将字线接触通孔结构电连接到字线切换晶体管。
附图说明
图1A是根据本公开的实施方案的在半导体衬底上形成半导体设备、至少一个下部级介电层和下部级金属互连结构之后的示例性结构的竖直剖面图。
图1B是图1A的示例性结构的平面图。竖直平面A-A’对应于图1A的竖直剖面图的平面。
图2A是根据本公开的实施方案的在形成平面半导体材料层以及绝缘层和间隔物材料层的交替堆叠之后的示例性结构的竖直剖面图。
图2B是图2A的示例性结构的平面图。竖直平面A-A’对应于图2A的竖直剖面图的平面。
图3A是根据本公开的实施方案的在形成图案化硬掩模层以及施加并图案化可修整材料层之后的示例性结构的第一竖直剖面图。
图3B是图3A的示例性结构的第二竖直剖面图。
图3C是图3A和图3B的示例性结构的平面图。竖直平面A-A’对应于图3A的竖直剖面图的平面。竖直平面B-B’对应于图3B的竖直剖面图的平面。
图4A是根据本公开的实施方案的在通过重复蚀刻工艺以及修整可修整材料层的修整工艺形成平台区域之后的示例性结构的第一竖直剖面图。
图4B是图4A的示例性结构的第二竖直剖面图。
图4C是图4A和图4B的示例性结构的平面图。竖直平面A-A’对应于图4A的竖直剖面图的平面。竖直平面B-B’对应于图4B的竖直剖面图的平面。
图5A根据本公开的实施方案的在形成后向阶梯式介电材料部分之后的示例性结构的第一竖直剖面图。
图5B是图5A的示例性结构的第二竖直剖面图。
图5C是图5A和图5B的示例性结构的平面图。竖直平面A-A’对应于图5A的竖直剖面图的平面。竖直平面B-B’对应于图5B的竖直剖面图的平面。
图5D是沿着图5A和图5B中的水平面D-D’且位于图5C的区域D中的图5A和图5B的示例性结构的水平剖面图。
图6A是根据本公开的实施方案的在形成存储器开口和支撑开口之后的示例性结构的第一竖直剖面图。
图6B是图6A的示例性结构的第二竖直剖面图。
图6C是图6A和图6B的示例性结构的平面图。竖直平面A-A’对应于图6A的竖直剖面图的平面。竖直平面B-B’对应于图6B的竖直剖面图的平面。
图7A至图7H是根据本公开的实施方案的在其中形成存储器堆叠结构、介电核心和漏极区域期间存储器开口周围的区域的顺序竖直剖面图。
图7I是根据本公开的实施方案的字线接触通孔区域中的支撑柱结构的竖直剖面图。
图7J是根据本公开的实施方案的连接区域中的支撑柱结构的竖直剖面图。
图8A是根据本公开的实施方案的在形成存储器堆叠结构和支撑柱结构之后的示例性结构的第一竖直剖面图。
图8B是图8A的示例性结构的第二竖直剖面图。
图8C是图8A和图8B的示例性结构的平面图。竖直平面A-A’对应于图8A的竖直剖面图的平面。竖直平面B-B’对应于图8B的竖直剖面图的平面。
图9A是根据本公开的实施方案的在形成背侧沟槽之后的示例性结构的第一竖直剖面图。
图9B是图9A的示例性结构的第二竖直剖面图。
图9C是图9A和图9B的示例性结构的平面图。竖直平面A-A’对应于图9A的竖直剖面图的平面。竖直平面B-B’对应于图9B的竖直剖面图的平面。
图10A是根据本公开的实施方案的在形成背侧凹陷部之后的示例性结构的第一竖直剖面图。
图10B是图10A的示例性结构的第二竖直剖面图。
图10C是图10A和图10B的示例性结构的平面图。竖直平面A-A’对应于图10A的竖直剖面图的平面。竖直平面B-B’对应于图10B的竖直剖面图的平面。
图11A是根据本公开的实施方案的在形成导电层、绝缘间隔物、源极区和背侧接触结构之后的示例性结构的第一竖直剖面图。
图11B是图11A的示例性结构的第二竖直剖面图。
图11C是图11A和图11B的示例性结构的平面图。竖直平面A-A’对应于图11A的竖直剖面图的平面。竖直平面B-B’对应于图11B的竖直剖面图的平面。竖直平面D-D’对应于图11D的竖直剖面图的平面。竖直平面E-E’对应于图11E的竖直剖面图的平面。
图11D是图11A至图11C的示例性结构的第三竖直剖面图。
图11E是图11A至图11C的示例性结构的第四竖直剖面图。
图12A是根据本公开的实施方案的在形成字线接触通孔结构之后的示例性结构的第一竖直剖面图。
图12B是图12A的示例性结构的第二竖直剖面图。
图12C是图12A和图12B的示例性结构的平面图。竖直平面A-A’对应于图12A的竖直剖面图的平面。竖直平面B-B’对应于图12B的竖直剖面图的平面。
图13A是根据本公开的实施方案的在形成直通存储器级通孔结构之后的示例性结构的第一竖直剖面图。
图13B是图13A的示例性结构的第二竖直剖面图。
图13C是图13A和图13B的示例性结构的平面图。竖直平面A-A’对应于图13A的竖直剖面图的平面。竖直平面B-B’对应于图13B的竖直剖面图的平面。
图14是根据本公开的实施方案的在形成上部级线结构之后的示例性结构的竖直剖面图。
具体实施方式
如上所述，本公开涉及三维非易失性存储器设备诸如竖直NAND串和其他三维设备及其制备方法，各个方面在下面描述。本公开的实施方案可用于形成各种半导体设备，诸如包括多个NAND存储器串的三维单片存储器阵列设备。附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。
序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，“过程中”结构或“瞬态”结构是指随后被修改的结构。
如本文所用，“层”是指包括具有厚度的区的材料部分。层可在下层或上覆结构的整体之上延伸，或者可具有小于下层的或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区。例如，层可位于连续结构的顶部表面和底部表面之间的任何一对水平平面之间或者位于连续结构的顶部表面和底部表面处。层可水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、在其上方和/或在其下方具有一个或多个层。
如本文所用，“存储器级”或“存储器阵列级”是指对应于第一水平面(即，平行于衬底的顶部表面的平面)和第二水平面之间的通用区域的层级，其中该第一水平面包括存储器元件阵列的最顶部表面，该第二水平面包括存储器元件阵列的最底部表面。如本文所用，“直通存储器级”元件是指竖直延伸穿过存储器级的元件。
如本文所用，“半导体材料”是指具有电导率在1.0×10-6S/cm至1.0×105S/cm范围内的材料，并且在用电掺杂剂适当掺杂时，能够产生电导率在1.0S/cm至1.0×105S/cm范围内的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文所用，“绝缘材料”或“介电材料”是指电导率小于1.0×10-6S/cm的材料。所有电导率测量都在标准条件下进行。
单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一层级的层直接沉积在阵列的每个下层层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，通过在单独衬底上形成存储器层级并竖直地堆叠存储器层级来构造非单体堆叠存储器，如标题为“Three Dimensional Structure Memory”(三维结构存储器)的美国专利5,915,167中所述。可以在结合之前将衬底减薄或从存储器层级移除，但是由于存储器层级最初在单独衬底上方形成，因此这种存储器不是真正的单体三维存储器阵列。衬底可包括在其上制造的集成电路，诸如用于存储器设备的驱动器电路。
本公开的各种三维存储器设备包括单片三维NAND串存储器设备，并且可以采用本文所述的各种实施方案来制造。单片三维NAND串位于衬底上方的NAND串的单片三维阵列中。NAND串的三维阵列的第一设备级中的至少一个存储器单元位于NAND串的三维阵列的第二设备级中的另一存储器单元上方。
参考图1A和图1B，示出了根据本公开的实施方案的示例性结构。该示例性结构包括半导体衬底8以及在其上形成的半导体设备710。半导体衬底8包括至少位于其上部部分的衬底半导体层9。可以在衬底半导体层9的上部部分中形成浅沟槽隔离结构720，以在半导体设备之间提供电隔离。半导体设备710可以包括例如场效应晶体管，该场效应晶体管包括相应的晶体管有源区域742(即，源极区和漏极区)、沟道区域746和栅极结构750。场效应晶体管可以CMOS配置布置。每个栅极结构750可以包括例如栅极电介质752、栅极电极754、电介质栅极间隔物756和栅极帽电介质758。半导体设备可以包括用以支持随后将要形成的存储器结构的操作的任何半导体电路，该半导体电路通常被称为驱动器电路，该驱动器电路也被称为外围电路。如本文所用，外围电路是指字线解码器电路、字线切换电路、位线解码器电路、位线感测和/或切换电路、电源供应/分配电路、数据缓冲器和/或锁存器中的任一者、每一者或全部，或者可以是可在存储器设备的存储器阵列结构外部实现的任何其他半导体电路。例如，半导体设备可以包括用于电偏置随后将要形成的三维存储器结构的字线的字线切换设备。
在半导体设备上方形成至少一个介电层，该至少一个介电层在本文中被称为至少一个下部级介电层760。该至少一个下部级介电层760可以包括例如介电衬垫762，诸如阻止移动离子扩散并且/或者对下部结构施加适当应力的氮化硅衬垫，采用以提供与电介质衬垫762的最顶部表面或栅极结构750的最顶部表面共面的平面表面的平面化介电层764，可选的平面衬垫766，以及共同用作下部级金属互连结构780的矩阵的至少一个下部级互连介电层768，所述下部级金属互连结构提供半导体设备和着落垫的各个节点之间的电连线，用于随后形成的直通存储器级通孔结构。下部级金属互连结构780可以包括各种设备接触通孔结构782(例如，与设备的相应源极和漏极节点或栅极电极触点接触的源极和漏极电极)、下部级金属线784、下部级通孔结构786和下部级最顶层金属结构788，其被配置成用作随后将形成的直通存储器级通孔结构的着落垫。半导体设备以及至少一个下部层级介电层760和下部层级金属互连结构780的组合的区域在本文中称为下部外围设备区域700，其位于随后将形成的存储器级组件的下面，并且包括用于存储器级组件的外围设备。下部层级金属互连结构780嵌入在至少一个下部层级介电层760中。在一个实施方案中，下部层级最顶部金属结构788的最顶部表面可以位于包括所述至少一个下部层级介电层760的最顶部表面的水平面处或下方。在半导体设备710上方形成下部金属互连结构780和嵌入金属互连结构780的至少一个下部级介电层760(其可包括多个下部介电层)的组合。下部金属互连结构780电连接到半导体设备710。
下部级金属互连结构780可以电短接到半导体设备710(例如，CMOS设备)的有源节点(例如，晶体管有源区域742或栅极电极750)，并且位于至少一个下部级介电层760的层级处。为了清楚起见，图1中仅示出了有源节点的子集。随后可以在下部级金属互连结构780上直接形成直通存储器级通孔结构(图1中未示出)，以提供到随后将形成的存储器设备的电连接。在一个实施方案中，可以选择下部级金属互连结构780的图案，使得下部级最顶部金属结构788(是位于下部级金属互连结构780的最顶部部分的下部级金属互连结构780的子集)可以为随后将形成的直通存储器级通孔结构提供着落垫结构。
半导体设备710可以被布置成提供用于随后将形成的三维存储器阵列的操作所需的各种驱动器电路。例如，半导体设备710可以被布置成提供包括位线传感器(例如，随后连接到三维存储器阵列的位线的感测放大器、数据锁存器等)的传感器阵列区域810、包括字线切换设备的行解码器区域830，以及包括用于位线传感器的外围设备的传感器阵列驱动器区域860。每个位线传感器可以被配置为检测流过相应位线的电流的水平。位线在三维存储器阵列上方形成，并且连接到漏极区的相应列。字线切换设备随后连接到字线中的相应一者，所述字线是随后将形成的绝缘层和导电层的交替堆叠内的导电层。字线切换设备在三维存储器阵列的操作期间向字线提供电偏置。
一般来讲，半导体管芯或半导体封装可以是单个存储芯片。每个半导体封装包含一个或多个管芯(例如，一个、两个或四个)。管芯是可以独立地执行命令或报告状态的最小单元。每个管芯包含一个或多个平面(通常为一个或两个)。尽管有一些限制，但在每个平面上可以进行相同的并发操作。每个平面包含多个块，这些块是可以在单个擦除操作中被擦除的最小单元。每个块包含多个页面，这些页面是可以被编程的最小单元和/或可以在其上执行读取操作的最小单元。
图1B示出了单个管芯内的第一平面P0、第二平面P1、第三平面P2和第四平面P3，该管芯可包括或可不包括另外的平面。根据本公开的一个方面，每个平面(P0、P1、P2，P3)包括多个传感器阵列区域810、多个行解码器区域830和多个传感器阵列驱动器区域860。在一个实施方案中，每个平面(P0、P1、P2、P3)内的多个行解码器区域830可以沿着穿过平面(P0、P1、P2、P3)的几何中心的方向布置。每个平面(P0、P1、P2、P3)内的多个传感器阵列区域810和多个传感器阵列驱动器区域860可以布置在多个行解码器区域830周围。在一个实施方案中，多个传感器阵列区域810和多个传感器阵列驱动器区域860的布置可围绕平面(P0、P1、P2、P3)的几何中心成180度旋转对称，或者围绕穿过平面(P0、P1、P2、P3)的几何中心并沿着多个行解码器区域830延伸的轴线成镜像对称。
参考图2A和图2B，可以在下部外围设备区域700上方形成可选的平面导电材料层6和平面半导体材料层10。可选的平面导电材料层6包括导电材料，诸如金属、金属硅化物、金属氮化物或重掺杂半导体材料。可选的平面导电材料层6例如可包括厚度在3nm至100nm范围内的钨或硅化钨层，但是也可以采用更小和更大的厚度。可以在平面导电材料层6的顶部上提供金属氮化物层(未示出)作为扩散阻挡层。平面导电材料层6可用作完成的设备中的特殊源极线。或者，层6可以包括蚀刻停止层，并且可以包括任何合适的导电、半导体或绝缘层。
可以在至少一个下部级介电层760上方形成平面半导体材料层10。平面半导体材料层10包括半导体材料，其可包括至少一种元素半导体材料，至少一种III-V化合物半导体材料，至少一种II-VI化合物半导体材料，至少一种有机半导体材料，以及/或者本领域已知的其他半导体材料。在一个实施方案中，平面半导体材料层10可包括多晶半导体材料(诸如多晶硅)，或者在随后的处理步骤(诸如退火步骤)中被转换成多晶半导体材料的非晶半导体材料(诸如非晶硅)。可以在半导体衬底8(例如，硅晶片)上的半导体设备的子集上直接形成平面半导体材料层10。如本文所用，如果第一元件位于包括第二元件的最顶部表面的水平面上方，并且第一元件的区域和第二元件的区域在平面图中具有区域重叠(即沿着垂直于衬底8的顶部表面的垂直平面或方向)，则第一元件“直接位于”第二元件的上方。在一个实施方案中，平面半导体材料层10或其部分可以掺杂有电掺杂剂，其可以是p型掺杂剂或n型掺杂剂。平面半导体材料层10中掺杂剂的导电类型在本文中称为第一导电类型。
随后形成第一材料层和第二材料层的交替堆叠。每个第一材料层可包括第一材料，并且每个第二材料层可包括不同于第一材料的第二材料。在随后在第一材料层和第二材料层的交替堆叠上方形成材料层的至少另一交替堆叠的情况下，交替堆叠在本文中被称为交替堆叠。
交替堆叠可包括作为第一材料层的绝缘层32和作为第二材料层的间隔物材料层。在一个实施方案中，间隔物材料层可以是随后被导电层替换的牺牲材料层。在另一个实施方案中，间隔物材料层可以是随后不被其他层替换的导电层。虽然采用其中牺牲材料层被导电层替换的实施方案描述了本公开，但是本文明确地考虑其中间隔物材料层形成为导电层(从而避免执行替换过程的需要)的实施方案。
在一个实施方案中，第一材料层和第二材料层可以分别是绝缘层32和牺牲材料层42。在一个实施方案中，每个绝缘层32可以包括绝缘材料，并且每个牺牲材料层42可以包括牺牲材料。在平面半导体材料层10上方形成交替的多个绝缘层32和牺牲材料层42。如本文所用，“牺牲材料”是指在后续处理步骤期间被移除的材料。
如本文所用，第一元件和第二元件的交替堆叠是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以在其间具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其间具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。
交替堆叠(32,42)可以包括由第一材料构成的绝缘层32，以及由第二材料构成的牺牲材料层42，该第二材料与第一材料不同。绝缘层32的第一材料可以是至少一种绝缘材料。可以用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺杂或不掺杂的硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物(例如，氧化铝、氧化铪等)的介电金属氧化物及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，绝缘层32的第一材料可以是氧化硅。
牺牲材料层42的第二材料为可对于绝缘层32的第一材料选择性地移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。
牺牲材料层42可包括绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42的第二材料，该导电电极可用作例如竖直NAND器件的控制栅极电极。在一个实施方案中，牺牲材料层42可以是包括氮化硅的材料层。
在一个实施方案中，绝缘层32可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可例如通过化学气相沉积(CVD)来沉积绝缘层32的第一材料。例如，如果将氧化硅用于绝缘层32，则可以使用原硅酸四乙酯(TEOS)作为CVD工艺的前体材料。可形成牺牲材料层42的第二材料，例如，CVD或原子层沉积(ALD)。
绝缘层32和牺牲材料层42的厚度可在20nm至50nm的范围内，但是对于每个绝缘层32和每个牺牲材料层42可采用更小和更大的厚度。绝缘层32和牺牲材料层42对的重复次数可以在2至1024、通常为8至256的范围内，但是也可以采用更多的重复次数。在一个实施方案中，交替堆叠(32，42)中的每个牺牲材料层42可以具有在每个相应牺牲材料层42内基本上不变的均一厚度。
随后在堆叠(32,42)上方形成绝缘帽盖层70。绝缘帽盖层70包括介电材料，该介电材料可以是可以用于绝缘层32的任何介电材料。在一个实施方案中，绝缘帽盖层70包括与绝缘层32相同的介电材料。绝缘帽盖层70的厚度可以在20nm至300nm的范围内，但是也可以采用更小和更大的厚度。
根据本公开的一个方面，每个平面(P0、P1、P2、P3)可以包括两个存储器阵列区域100，这两个区域在字线方向上通过多个字线接触通孔区域200横向间隔开，如图2B所示。每个字线接触通孔区域200覆盖行解码器区域830中的一者的至少一部分，并且邻接到两个存储器阵列区域100中的每一个的边缘。如本文所用，如果第一元件和第二元件共享公共边缘，则第一元件邻接第二元件。字线接触通孔区域200可以沿着行解码器区域830延伸的水平方向横向间隔开。每个存储器阵列区域100是随后在其中形成三维存储器阵列的区域。每个字线接触通孔区域200是随后在其中形成字线接触通孔结构的区域，这些字线接触通孔结构接触三维存储器阵列的字线。例如，每个平面(P0、P1、P2或P3)可以包括总共N个字线接触通孔区域200，其中N在8至1024的范围内，但是N也可以采用更小和更大的数字。传感器阵列区域810、传感器阵列驱动器区域860以及行解码器区域830的可选部分可以位于存储器阵列区域100之下。
参考图3A至图3C，位于相邻的一对字线接触通孔区域200之间的区域包括连接区域600。将连接区域600用图案化硬掩模层72覆盖，该硬掩模层包括与绝缘层32和牺牲材料层42的材料不同的材料。例如，图案化硬掩膜层72可以包括半导体材料，诸如硅或硅锗合金。例如，图案化硬掩膜层72可以包括多晶硅。可以如下形成图案化硬掩模层72：通过在绝缘帽盖层70上方沉积硬掩模材料的掩盖膜(即，未图案化膜)，并且通过在其上施加光致抗蚀剂层，并且通过采用使用图案化光致抗蚀剂层作为蚀刻掩模的蚀刻工艺来图案化掩盖膜。随后可以例如通过灰化移除光致抗蚀剂层。
可以将可修整材料层37施加在绝缘帽盖层70和图案化硬掩模层72上方，并且可以将其光刻图案化以覆盖存储器开口区域100以及字线接触通孔区域200中随后将在其中形成阶梯式平台的区域。可修整材料层37包括可以递增地修整的材料。例如，可修整材料层37可以包括可以通过灰化或湿法蚀刻来定时的光致抗蚀剂层。
图案化可修整材料层37覆盖位于字线接触通孔区域200和连接区域600一侧上的第一存储器阵列区域100A以及位于连接区域600和字线接触通孔区域200另一侧上的第二存储器阵列区域100B，并且不覆盖中间区域(即，字线接触通孔区域200和连接区域600的区域)的中心部分，该中间区域在位线方向上延伸并且位于第一存储器阵列区域100A和第二存储器阵列区域100B之间，如图3C所示。字线接触通孔区域200邻近连接区域600定位。另选地，在垂直于字线方向(例如，第一水平方向hd1)的位线方向(例如，第二水平方向hd2)上交替的多个交替的字线接触通孔区域200和连接区域600可位于每个中间区域中。最初形成的可修整材料层37的图案包括延伸穿过每个字线接触通孔区域200的中心部分的间隙。在一个实施方案中，最初形成的可修整材料层中的每个间隙可具有均匀的宽度，并且可以在位线方向hd2上横向延伸穿过位于两个存储器阵列区域100之间的一组字线接触通孔区域200和连接区域600。在一个实施方案中，可修整材料层37的边缘可以位于随后将形成的阶梯式表面中最底部阶梯的位置处。
参考图4A至图4C，在可修整材料层37中的间隙周围的字线接触通孔区域200中的每一者中形成阶梯式表面。阶梯式表面的每个区域在本文中被称为平台区域TR。重复包括蚀刻工艺和修整工艺的单元工艺循环以形成平台区域TR。在例示性示例中，每个蚀刻工艺通过附加的下面一对牺牲材料层42和绝缘层32转印阶梯式表面的预先存在图案，并且将可修整材料层37的当前图案穿过绝缘帽盖层70转印。每个修整工艺各向同性地修整可修整材料层37的材料，从而使可修整材料层37的边缘从可修整材料层42中的每个初始间隙向外横向移位。修整距离决定在接下来的蚀刻工艺中将形成的最新水平阶梯的宽度。
通过重复单元工艺循环来同时形成平台区域TR。因此，通过反复蚀刻交替堆叠(32,42)的间隔物材料层(即，牺牲材料层42)和绝缘层并修整可修整材料层37来同时形成字线接触通孔区域200内的每一对第一平台区域和第二平台区域。第一平台区域可以在中间区域(即，字线接触通孔区域200)的一侧处邻接到第一存储器阵列区域100A，并且第二平台区域可以在中间区域的另一侧处邻接到第二存储器阵列区域100B。在每个中间区域(即，字线接触通孔区域200)内形成包括一对阶梯式表面的阶梯式腔体200C。
第一阶梯式表面和第二阶梯式表面之间沿着第一水平方向hd1(例如，字线方向)的横向分隔距离随着交替堆叠(32,42)中的牺牲材料层42和绝缘层32距衬底8的竖直距离而增加。在一个实施方案中，连接区域600沿着第二水平方向hd2(例如，位线方向)与第一平台区域和第二平台区域(TR)横向间隔开，该第二水平方向可以垂直于第一水平方向hd1。在一个实施方案中，交替堆叠(32,42)内的每个层可以在连接区域600内沿着第二水平方向hd2具有相同的宽度w。
随后，移除可修整材料层37和图案化硬掩膜层72。交替堆叠内的绝缘层32和间隔物材料层42中的每一者在第一存储器阵列区域100A和第二存储器阵列区域100B之间在字线方向hd1上连续延伸穿过连接区域600。可选地，在存储器阵列区域100(例如，100A、100B)的与第一平台区域和第二平台区域TR相对的两侧上形成虚设楼梯(即，虚设平台区域)。在一个实施方案中，在虚拟平台区域中暴露的字线没有电连接(例如，没有接触通孔)。然而，用于NAND选择晶体管(例如，源极和漏极选择晶体管)的驱动器电路元件(例如，驱动器晶体管)除了位于第一平台区域和第二平台区域TR之下之外或代替位于第一平台区域和第二平台区域TR之下，还可位于虚拟平台区域之中或之下。
参考图5A至图5D，介电材料可以沉积在阶梯式腔体200C中和绝缘帽盖层70上方。介电材料可以包括基于氧化硅的介电材料，诸如未掺杂的硅酸盐玻璃(诸如通过分解原硅酸四乙酯(TEOS)沉积的氧化硅，即TEOS氧化物)或掺杂的硅酸盐玻璃(诸如硼硅酸盐玻璃、磷硅酸盐玻璃或硼磷硅酸盐玻璃)。可以通过平面化工艺诸如化学机械平面化来移除在包括绝缘帽盖层70的顶部表面的水平平面上方形成的介电材料的部分。填充阶梯式腔体的沉积的介电材料的每个剩余部分在本文中被称为后向阶梯式介电材料部分65。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶部表面的竖直距离而单调地增加的水平横截面积的元件。
每个后向阶梯式介电材料部分65可以包括平面顶部表面和一对阶梯式底部表面。每个后向阶梯式介电材料部分65位于一对存储器阵列区域100(例如，100A和100B)之间且沿着第一水平方向hd1间隔开的相应字线接触通孔区域200(即，中间区域)内，该第一水平方向是平台区域TR中的阶梯式表面的高度沿其改变的方向。后向阶梯式介电材料部分65中的至少一个可以位于沿着第二水平方向hd2间隔开的一对字线接触通孔区域200之间，该第二水平方向可以是平台区域TR的每个阶梯式表面沿其横向延伸的方向。
每个字线接触通孔区域200可以包括邻接到第一存储器阵列区域100A的第一阶梯式表面和邻接到第二存储器阵列区域100B的第二阶梯式表面。在一个实施方案中，可以在第一平台区域中的第一阶梯式表面和第二平台区域中的第二阶梯式表面上直接形成后向阶梯式介电材料部分65。后向阶梯式介电材料部分65的第一阶梯式底部表面可以接触第一平台区域中的第一阶梯式表面，并且后向阶梯式介电材料部分65的第二阶梯式底部表面可以接触第二平台区域中的第二阶梯式表面。由于在连接区域600中没有阶梯式腔体200C，因此在连接区域600中也没有阶梯式介电材料部分65。
参考图6A至图6C，可以形成存储器开口49和第一层支撑开口19。存储器开口49和支撑开口19穿过交替堆叠(32,42)至少延伸到平面半导体材料层10的顶部表面。可以在存储器阵列区域100(例如，100A、100B)中的位置处形成存储器开口49，在这些位置处随后将形成包括存储器元件的竖直堆叠的存储器堆叠结构。可以在字线接触通孔区域200和连接区域600中形成支撑开口19。在一个实施方案中，可以将存储器开口49形成为每个存储器阵列区域100中的二维周期性阵列。在一个实施方案中，可以支撑开口19形成为多行支撑开口19，使得支撑开口19在每行内沿着第一水平方向hd1布置，并且这些行沿着第二水平方向hd2间隔开。在一个实施方案中，每个支撑开口19可以在平台区域TR的阶梯式表面内延伸穿过相邻的一对竖直阶梯之间的水平表面中的一个。
例如，可以在绝缘帽盖层70上方形成包括至少光致抗蚀剂层的光刻材料堆叠(未示出)，并且光刻材料堆叠可以光刻图案化以在光刻材料堆叠内形成开口。可以通过采用图案化光刻材料堆叠作为蚀刻掩模的至少一个各向异性蚀刻，穿过绝缘帽盖层70并穿过整个交替堆叠(32,42)转印光刻材料堆叠中的图案。图案化光刻材料堆叠中开口下方绝缘帽盖层70和交替堆叠(32,42)的部分被蚀刻以形成存储器开口49和支撑开口19。换句话讲，图案化光刻材料堆叠中的图案穿过绝缘帽盖层70和交替堆叠(32,42)的转印形成存储器开口49和支撑开口19。
在一个实施方案中，用于穿过交替堆叠(32,42)的材料进行蚀刻的各向异性蚀刻工艺的化学过程可以交替以优化交替堆叠(32,42)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻或单次蚀刻(例如，CF4/O2/Ar蚀刻)。存储器开口49和支撑开口19的侧壁可以是基本上竖直的，或者可以是渐缩的。随后，可以例如通过灰化随后移除图案化光刻材料堆叠。
图7A至图7H示出了存储器开口49中的结构变化，该存储器开口是图4A和图4B的示例性结构中的存储器开口49中的一个。相同的结构变化同时发生在每个其他存储器开口49和每个支撑开口19中。
参考图7A，示出了图4A和图4B的示例性设备结构中的存储器开口49。存储器开口49延伸穿过绝缘帽盖层70、交替堆叠(32,42)，并且延伸到平面半导体材料层10的上部部分中。在该处理步骤中，每个支撑开口19可以延伸穿过后向阶梯式介电材料部分65、交替堆叠(32,42)中的层的子集，并且延伸到至少一个下部层互连介电层768的上部部分。每个存储器开口的底部表面相对于平面半导体材料层10的顶部表面的凹陷深度可以在0nm至30nm的范围内，但是也可以采用更大的凹陷深度。任选地，牺牲材料层42可以例如通过各向同性蚀刻部分地横向凹陷以形成横向凹陷部(未示出)。
参考图7B，可以例如通过选择性外延在每个存储器开口49和每个支撑开口19的底部部分处形成任选的基座沟道部分(例如，外延基座)11。每个基座沟道部分11包括与平面半导体材料层10的单晶半导体材料外延对准的单晶半导体材料。在一个实施方案中，基座沟道部分11可以掺杂有导电类型与平面半导体材料层10相同的电掺杂剂。在一个实施方案中，可以在包括牺牲材料层42的顶部表面的水平平面上方形成每个基座沟道部分11的顶部表面。在这种情况下，可以通过用相应导电材料层替换位于包括基座沟道部分11的顶部表面的水平平面下方的每个牺牲材料层42来随后形成至少一个源极选择栅极电极。基座沟道部分11可以是晶体管沟道的一部分，其在随后将在衬底8中形成的源极区和随后将在存储器开口49的上部部分中形成的漏极区之间延伸。存储器腔体49'存在于基座沟道部分11上方的存储器开口49的未填充部分中。在一个实施方案中，基座沟道部分11可以包括单晶硅。在一个实施方案中，基座沟道部分11可以具有第一导电类型的掺杂，该第一导电类型与基座沟道部分所接触的平面半导体材料层10的导电类型是相同的。如果不存在平面半导体材料层10，则可以在衬底半导体层9上直接形成基座沟道部分11，其可以具有第一导电类型的掺杂。
在一个实施方案中，支撑开口19的底部表面是至少一个下部层互连介电层768的表面。因此，在支撑开口19的底部处不发生半导体材料的选择性生长。因此，在支撑开口19中不形成基座沟道部分。
参考图7C，包括阻挡介电层52、电荷存储层54、隧穿介电层56和任选的第一半导体沟道层601的层堆叠可以顺序地沉积在存储器开口49中。阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指介电材料，该介电材料包括至少一种金属元素和至少氧。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。
介电金属氧化物的非限制性示例包括氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其氮掺杂化合物、其合金及其堆叠。可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积或其组合来沉积介电金属氧化物层。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡介电层52包括氧化铝。在一个实施方案中，阻挡介电层52可以包括具有不同的材料组成的多个介电金属氧化物层。
另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或其组合。在一个实施方案中，阻挡介电层52可以包括氧化硅。在这种情况下，阻挡介电层52的介电半导体化合物可以通过保形沉积方法(诸如低压化学气相沉积、原子层沉积或其组合)形成。介电半导体化合物的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。另选地，可以省略阻挡介电层52，并且可以在随后形成的存储器膜的表面上形成背侧凹陷部之后形成背侧阻挡介电层。
随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如可以是氮化硅)的电荷捕获材料的连续层或图案化分立部分。另选地，电荷存储层54可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层42而被图案化成多个电隔离部分(例如，浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层42和绝缘层32可具有竖直重合的侧壁，并且电荷存储层54可形成为单个连续层。
在另一个实施方案中，牺牲材料层42可相对于绝缘层32的侧壁横向凹陷，并且可采用沉积工艺和各向异性蚀刻工艺的组合来将电荷存储层54形成为竖直地间隔开的多个存储器材料部分。虽然采用其中电荷存储层54是单个连续层的实施方案描述了本公开，但是本文中明确地构想其中电荷存储层54被竖直地间隔开的多个存储器材料部分(其可以是电荷捕获材料部分或电隔离的导电材料部分)替换的实施方案。
电荷存储层54可以形成为均匀组成的单个电荷存储层，或者可以包括多个电荷存储层的堆叠。多个电荷存储层(如果采用的话)可以包括多个间隔开的浮栅材料层，该间隔开的浮栅材料层含有导电材料(例如，诸如钨、钼、钽、钛、铂、钌及其合金的金属，或诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合的金属硅化物)和/或半导体材料(例如，包括至少一种元素半导体元件或至少一种化合物半导体材料的多晶或非晶半导体材料)。另选地或除此之外，电荷存储层54可包括绝缘电荷捕获材料，诸如一个或多个氮化硅链段。另选地，电荷存储层54可包括导电纳米粒子，诸如金属纳米粒子，其可以是例如钌纳米粒子。电荷存储层54可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何适当沉积技术形成。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。
隧穿介电层56包括介电材料，可以在适当电偏压条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，其通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。
任选的第一半导体沟道层601包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第一半导体沟道层601包括非晶硅或多晶硅。第一半导体沟道层601可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。第一半导体沟道层601的厚度可以在2nm至10nm的范围内，但是也可以采用更小和更大的厚度。在每个存储器开口49的未填充有沉积的材料层(52、54、56、601)的体积中形成存储器腔体49’。
参考图7D，采用至少一种各向异性蚀刻工艺顺序地各向异性地蚀刻任选的第一半导体沟道层601、隧穿介电层56、电荷存储层54、阻挡介电层52。可以通过至少一个各向异性蚀刻工艺移除定位在绝缘帽盖层70的顶部表面上方的第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的部分。此外，可以移除第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的在每个存储器腔体49'的底部处的水平部分，以在其剩余部分中形成开口。可以通过采用相应蚀刻化学物质的相应各向异性蚀刻工艺来蚀刻第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52中的每一者，该蚀刻化学物质对于各种材料层可以相同或不同。
第一半导体沟道层601的每个剩余部分可以具有管状构型。电荷存储层54可包括电荷捕获材料或浮栅材料。在一个实施方案中，每个电荷存储层54可包括在编程时存储电荷的电荷存储区的竖直堆叠。在一个实施方案中，电荷存储层54可为电荷存储层，其中与牺牲材料层42相邻的每个部分构成电荷存储区。
基座沟道部分11的表面(或在不采用基座沟道部分11的情况下的平面半导体材料层10的表面)可以穿过第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52在开口下面物理地暴露。任选地，在每个存储器腔体49'的底部处的物理地暴露的半导体表面可以竖直地凹陷，使得在存储器腔体49'下面的凹陷的半导体表面竖直地从基座沟道部分11(或在没有采用基座沟道部分11的情况下的半导体材料层10)的最顶部表面偏移凹陷距离。隧穿介电层56定位在电荷存储层54上方。存储器开口49中的一组阻挡介电层52、电荷存储层54和隧穿介电层56构成存储器膜50，存储器膜包括多个电荷存储区(如实施为电荷存储层54)，多个电荷存储区通过阻挡介电层52和隧穿介电层56与围绕材料绝缘。在一个实施方案中，第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52可以具有竖直重合的侧壁。
参考图7E，第二半导体沟道层602可直接沉积在基座沟道部分11的半导体表面上或者半导体材料层10上(如果基座沟道部分11被省略的话)，并且直接沉积在第一半导体沟道层601上。第二半导体沟道层602包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第二半导体沟道层602包括非晶硅或多晶硅。第二半导体沟道层602可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。第二半导体沟道层602的厚度可以在2nm至10nm的范围内，但是也可以采用更小和更大的厚度。第二半导体沟道层602可部分地填充每个存储器开口中的存储器腔体49'，或者可完全填充每个存储器开口中的腔体。
第一半导体沟道层601和第二半导体沟道层602的材料共同称为半导体沟道材料。换句话说，半导体沟道材料是第一半导体沟道层601和第二半导体沟道层602中的所有半导体材料的集合。
参考图7F，在每个存储器开口中的存储器腔体49’未被第二半导体沟道层602完全填充的情况下，可将介电核心层62L沉积在存储器腔体49’中以填充每个存储器开口内的存储器腔体49’的任何剩余部分。介电核心层62L包括介电材料诸如氧化硅或有机硅酸盐玻璃。可通过保形沉积方法诸如低压化学气相沉积(LPCVD)或者通过自平坦化沉积工艺诸如旋涂来沉积介电核心层62L。
参考图7G，可例如通过从绝缘帽盖层70的顶部表面上方的凹陷蚀刻来去除介电核心层62L的水平部分。介电核心层62L的每个剩余部分构成介电核心62。此外，第二半导体沟道层602的位于绝缘帽盖层70的顶部表面上方的水平部分可以通过可采用凹陷蚀刻或化学机械平面化(CMP)的平面化工艺移除。第二半导体沟道层602的每个剩余部分可以整体定位在存储器开口49内或者全部定位在支撑开口19内。
第一半导体沟道层601和第二半导体沟道层602的每个邻接对可共同形成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可流过该竖直半导体沟道。隧穿介电层56被电荷存储层54包围，并且横向围绕竖直半导体沟道60的部分。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同构成存储器膜50，该存储器膜可以以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。
参考图7H，每个介电核心62的顶部表面可进一步凹陷入每个存储器开口内，例如通过凹陷蚀刻到位于绝缘帽盖层70的顶部表面和绝缘帽盖层70的底部表面之间的深度。可通过将掺杂半导体材料沉积在介电核心62上方的每个凹陷区内来形成漏极区63。漏极区63可以具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。漏极区63的掺杂剂浓度可以在5.0×1019/cm3至2.0×1021/cm3的范围内，但是也可以采用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。可例如通过化学机械平坦化(CMP)或凹陷蚀刻从绝缘帽盖层70的顶部表面上方移除沉积半导体材料的多余部分，以形成漏极区63。
存储器开口49内的存储器膜50和竖直半导体沟道60(其为竖直半导体沟道)的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体沟道、隧穿介电层、体现为电荷存储层54的部分的多个存储器元件以及可选的阻挡介电层52的组合。基座沟道部分11(如果存在)、存储器堆叠结构55、介电核心62和存储器开口49内的漏极区63的每个组合在本文中被称为存储器开口填充结构58。
如上所述，在支撑开口19的底部处不形成基座沟道部分，因为支撑开口19的底部表面是至少一个下部层互连介电层768的表面。每个支撑开口19填充有存储器膜50、竖直半导体沟道60、介电核心62和漏极区63，它们共同构成柱结构20。图7I示出了在字线接触通孔区域200中形成的支撑柱结构20。字线接触通孔区域200中的支撑柱结构20的主要子集(即，包括整个集的所有元件的50％以上的子集)延伸穿过交替堆叠(32,42)内的少于所有层并穿过后向阶梯式介电材料部分65。图7J示出了在连接区域600中形成的支撑柱结构20。在连接区域600中形成的所有支撑柱结构20可以延伸穿过交替堆叠(32,42)内的每个层，并且不接触任何后向阶梯式介电材料部分65。
参考图8A至图8C，示出了在存储器开口49和支撑开口19内分别形成存储器开口填充结构58和支撑柱结构20之后的示例性结构。可以在图6A至图6C的结构的每个存储器开口49内形成存储器开口填充结构58的实例。可以在图6A至图6C的结构的每个支撑开口19内形成支撑柱结构20的实例。
每个存储器堆叠结构55包括竖直半导体沟道60，该竖直半导体沟道可包括多个半导体沟道层(601,602)和存储器膜50。存储器膜50可包括横向围绕竖直半导体沟道60的隧穿介电层56以及横向围绕隧穿介电层56(如实施为存储器材料层54)和可选的阻挡介电层52的电荷存储区域的竖直堆叠。虽然使用所示出的用于存储器堆叠结构的构型来描述本公开，但是本公开的方法可以应用于包括用于存储器膜50和/或用于竖直半导体沟道60的不同层堆叠或结构的另选存储器堆叠结构。
在一个实施方案中，在每个平面(P0、P1、P2、P3)内，在第一存储器阵列区域中形成第一存储器堆叠结构，并且在第二存储器阵列区域中形成第二存储器堆叠结构。第一存储阵列区域和第二存储器阵列区域可以沿着第一水平方向hd1彼此横向间隔开。连接区域600可以沿着垂直于第一水平方向hd1的第二水平方向hd2与第一平台区域和第二平台区域横向间隔开。在一个实施方案中，交替堆叠(32,42)内的每个层可以在连接区域600内沿着第二水平方向hd2具有相同的宽度。
参考图9A至图9C，可以将光致抗蚀剂层(未示出)施加在绝缘帽盖层70上方，并将其光刻图案化以在存储器堆叠结构55的集群之间的区域中形成开口。可以采用各向异性蚀刻将光致抗蚀剂层中的图案穿过绝缘帽盖层70、交替堆叠(32,42)和/或后向阶梯式介电材料部分65进行转印，以形成背侧沟槽79，该背侧沟槽从绝缘帽盖层70的顶部表面竖直至少延伸到平面半导体材料层10的顶部表面或至少一个下部级互连介电层768的顶部表面，并且横向延伸穿过存储器阵列区域100和字线接触通孔区域200。在一个实施方案中，背侧沟槽79可以包括源极接触开口，其中随后可以形成源极接触通孔结构。可以例如通过灰化移除光致抗蚀剂层。
在一个实施方案中，背侧沟槽79可以沿着第一水平方向hd1横向延伸。背侧沟槽79的子集可以横向延伸穿过字线接触通孔区域200中的相应一个。背侧沟槽79的另一子集可以横向延伸穿过连接区域600中的相应一个。在这种情况下，可以将连接区域600分成由背侧沟槽79横向间隔开的区域。每个连接区域600内的绝缘层32和牺牲材料层42的部分可以沿平行于背侧沟槽79的方向具有均匀的宽度w’，并且在后向阶梯式介电材料部分65和交替堆叠(32,42)之间具有沿着第一水平方向hd1延伸的竖直界面。
每个背侧沟槽79可以沿着第一水平方向hd1横向延伸，并且从交替堆叠(32,42)的最底部层竖直延伸到交替堆叠(32,42)的最顶部层。在一个实施方案中，可以穿过交替堆叠(32,42)形成第一背侧沟槽79A和第二背侧沟槽79B。第一背侧沟槽79A可以跨越第一存储器阵列区域100A和第二存储器阵列区域100B之间的中间区域(即，字线接触通孔区域200)、第一存储器阵列区域100A和第二存储器阵列区域100B，并且第二背侧沟槽79B可以跨越连接区域600、第一存储器阵列区域100A和第二存储器阵列区域100B。在一个实施方案中，该对背侧沟槽79中的第一个(即，第一背侧沟槽79A)可以具有侧壁，该侧壁接触第一存储器阵列区域100A、第二存储器阵列区域100B、第一平台区域TR1和第二平台区域TR2中的交替堆叠(32,42)的侧壁的第一子集。该对背侧沟槽79中的第二个(即，第二背侧沟槽79B)可以具有侧壁，该侧壁接触第一存储器阵列区域100A、第二存储器阵列区域100B、连接区域600中的交替堆叠(32,42)的侧壁的第二子集。
参考图10A至图10C，可以例如采用蚀刻工艺将蚀刻剂引入背侧沟槽79中，该蚀刻剂相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料。背侧凹陷部43形成在从中移除牺牲材料层42的体积中。牺牲材料层42的第二材料的移除可以对绝缘层32的第一材料、后向阶梯式介电材料部分65的材料、平面半导体材料层10的半导体材料的材料、至少一个下部级互连介电层768的最顶部层的材料以及存储器膜50的最外部层的材料具有选择性。在一个实施方案中，牺牲材料层42可包括氮化硅，并且绝缘层32和后向阶梯式介电材料部分65的材料可选自氧化硅和介电金属氧化物。
对于第一材料和存储器膜50的最外层选择性地移除第二材料的蚀刻工艺可以是采用湿蚀刻溶液的湿蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相(干)蚀刻工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿蚀刻槽内的湿蚀刻工艺，磷酸蚀刻对于氧化硅、硅和本领域中采用的各种其他材料有选择性的氮化硅。当背侧凹陷部43存在于先前由牺牲材料层42占据的体积内时，支撑柱结构20、后向阶梯式介电材料部分65和存储器堆叠结构55提供结构支撑。
每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的竖直范围。换句话讲，每个背侧凹陷部43的横向尺寸可大于背侧凹陷部43的高度。多个背侧凹陷部43可在从中移除牺牲材料层42的第二材料的体积中形成。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔体，与背侧凹陷部43形成对比。在一个实施方案中，每个存储器阵列区100包括单片三维NAND串阵列，其具有设置在衬底8上方的多个设备级。在这种情况下，每个背侧凹陷部43可限定用于接收单体三维NAND串阵列的相应字线的空间。
多个背侧凹陷部43中的每一个可以基本上平行于衬底8的顶部表面延伸。背侧凹陷部43可由下层绝缘层32的顶部表面和覆盖绝缘层32的底部表面竖直地限定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。
可以通过将半导体材料热转换和/或等离子体转换成介电材料来将任选的基座沟道部分11和平面半导体材料层10的物理暴露表面部分转换成介电材料部分。例如，可以采用热转换和/或等离子体转换将每个基座沟道部分11的表面部分转换成管状介电间隔物(未明确示出)，并将平面半导体材料层10的每个物理暴露表面部分转换成平面介电部分(未明确示出)。
参考图11A至图11E，可以任选地形成背侧阻挡介电层(未示出)。背侧阻挡介电层(如果存在)包括用作控制栅极电介质的介电材料，该控制栅极电介质用于随后在背侧凹陷部43中形成的控制栅。可以在背侧凹陷部43中、背侧沟槽79的外围区域处以及绝缘帽盖层70上方沉积至少一种金属材料。例如，至少一种金属材料可以包括金属阻挡层和金属填充材料。金属阻挡层包括导电金属材料，其可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。例如，金属阻挡层可以包括导电金属氮化物材料诸如TiN、TaN、WN或其堆叠，或者可以包括导电金属碳化物材料诸如TiC、TaC、WC或其堆叠。将金属填充材料沉积在背侧凹陷部43的剩余体积中、背侧沟槽79中的金属阻挡层的内侧壁上以及覆盖绝缘帽盖层70的金属阻挡层的部分上方。在一个实施方案中，金属填充材料可以基本上由至少一种元素金属诸如钨、钴、钌、钛和钽组成，或者可以包括至少两种元素金属的金属间合金。
可以在多个背侧凹陷部43中形成多个导电层46，并且可以在每个背侧沟槽79的侧壁上以及绝缘帽盖层70上方形成连续金属材料层。每个导电层46包括金属阻挡层的一部分和金属填充材料层的一部分，并且可以位于竖直相邻的一对介电材料层之间，该对介电材料层可以是一对绝缘层32或者最顶部绝缘层32和绝缘帽盖层70。每个牺牲材料层42可被导电层46替换。背侧腔体存在于每个背侧沟槽79的未填充有背侧阻挡介电层和连续金属材料层的部分中。
随后，例如通过各向同性湿法蚀刻、各向异性干法蚀刻或其组合将连续导电材料层的沉积的金属材料从每个背侧沟槽79的侧壁和从绝缘帽盖层70上方回蚀。背侧凹陷部43中的沉积的金属材料的每个剩余部分构成导电层46。每个导电层46可以是导电线结构。因此，牺牲材料层42被导电层46替换。
每个导电层46可用作位于同一级的多个控制栅极电极和与位于同一级的多个控制栅极电极电互连(即，电短路)的字线的组合。在每个导电层46内的多个控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。换句话讲，每个导电层46可以是充当用于多个竖直存储器器件的公共控制栅极电极的字线。
可以通过保形沉积工艺在每个背侧沟槽79中和绝缘帽盖层70上方形成绝缘材料层。示例性保形沉积工艺包括但不限于化学气相沉积和原子层沉积。绝缘材料层包括绝缘材料，诸如氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或其组合。在一个实施方案中，绝缘材料层可包括氧化硅。绝缘材料层可以例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)形成。绝缘材料层的厚度可以在1.5nm至60nm的范围内，但是也可以采用更小和更大的厚度。
执行各向异性蚀刻以从绝缘覆盖层70上方和每个背侧沟槽79的底部去除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔物74。背侧腔体存在于由每个绝缘间隔物74围绕的体积内。各向异性蚀刻工艺可以继续移除背侧沟槽79和平面半导体材料层10之间的任何附加的介电材料部分(如果有的话)。因此，平面半导体材料层10的顶部表面可以在每个背侧沟槽79的底部处物理暴露。
可以通过将电掺杂剂注入平面半导体材料层10的物理暴露表面部分来在每个背侧腔体下方的半导体材料层10的表面部分处形成源极区61。在平面半导体材料层10的表面部分中形成每个源极区61，该表面部分位于相应的绝缘间隔物74下面。由于在注入工艺期间的注入的掺杂剂原子的散布和在随后活化退火工艺期间的注入的掺杂剂原子的横向扩散，每个源极区61可以具有大于穿过绝缘间隔物74的开口的横向范围的横向范围。
半导体材料层10的在源极区61和多个基座沟道部分11之间延伸的上部部分构成用于多个场效应晶体管的水平半导体沟道59。水平半导体沟道59通过相应的基座沟道部分11连接到多个竖直半导体沟道60。水平半导体沟道59接触源极区61和多个基座沟道部分11。在交替堆叠(32,46)内形成导电层46时提供的最底部导电层46可以包括场效应晶体管的选择栅极电极。在半导体材料层10的上部部分中形成每个源极区61。半导体沟道(59，11，60)在每个源极区61和相应一组漏极区63之间延伸。半导体沟道(59,11,60)包括存储器堆叠结构55的竖直半导体沟道60。
可以在每个背侧腔体内形成背侧接触通孔结构76。可以通过在每个背侧沟槽79的剩余未填充体积(即，背侧腔体)中沉积至少一种导电材料来形成背侧接触通孔结构76。例如，至少一种导电材料可以包括导电衬垫和导电填充材料部分。导电衬垫可包括导电金属衬垫，诸如TiN、TaN、WN、TiC、TaC、WC、其合金或其堆叠。导电填充材料部分可以包括金属或金属合金。例如，导电填充材料部分可以包括W、Cu、Al、Co、Ru、Ni、其合金或其堆叠。
可以使用覆盖在交替堆叠(32,46)上面的绝缘覆盖层70作为停止层来平面化至少一种导电材料。如果采用化学机械平面化(CMP)工艺，那么绝缘覆盖层70可以用作CMP停止层。背侧沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。背侧接触通孔结构76延伸穿过交替叠层(32,46)，并且接触源极区61的顶部表面。
在形成导电层46之后并且分别在第一存储器阵列区域和第二存储器阵列区域(100A，100B)中形成第一存储器堆叠结构和第二存储器堆叠结构55之后，交替堆叠(32,46)内的绝缘层32和导电层46中的每一者在连接区域600中的第一存储器阵列区域和第二存储器阵列区域(100A，100B)之间在字线方向hd1上连续延伸。如图11C所示，存储器块300位于包含背侧接触通孔结构76的相邻背侧沟槽79之间。另选地，可通过包含相应背侧接触通孔结构76的至少一个(例如，一个或三个)附加的背侧沟槽300将存储器块79分成若干(例如，两个或四个)区域。交替堆叠(32,46)内的绝缘层32和导电层46中的每一者在每个存储器块300中的连接区域600中的第一存储器阵列区域和第二存储器阵列区域(100A,100B)之间在字线方向hd1上连续延伸。在一个实施方案中，通过在图3B和图3C中所示的步骤处形成位于两个相邻存储器块300的区域上方的图案化硬掩模层72，连接区域600可延伸到相邻存储器块300。
参考图12A至图12C，可以在绝缘帽盖层70上方形成接触级介电层80。可以穿过接触级介电层80、绝缘帽盖层70和后向阶梯式介电材料部分65直接在字线接触通孔区域200中的导电层46的顶部表面上形成接触通孔结构。接触导电层46的接触通孔结构在本文中被称为字线接触通孔结构86。在每个字线接触通孔区域200内，可以在第一平台区域TR1和第二平台区域TR2中的导电层46中的相应一个上形成字线接触通孔结构86。
在一个实施方案中，每个导电层46可以通过仅在第一平台区域和第二平台区域(TR1、TR2)中的一者中设置的单个字线接触通孔结构86或一组字线接触通孔结构86接触。在这种情况下，每个奇数编号的导电层46(从底部开始计数)可在第一平台区域和第二平台区域(TR1、TR2)中的一者中接触，并且每个偶数编号的导电层46可在第一平台区域和第二平台区域(TR1、TR2)中的另一者中接触。另选地，可以将导电层46分成两组，并且第一组导电层46可以通过设置在第一平台区域TR1中的字线接触通孔结构86的第一子集接触，并且字线接触通孔结构86的第二子集可以通过设置在第二平台区域TR2中的字线接触通孔结构86的第二子集接触。另选地，导电层46中的一个或多个或者全部可在第一平台区域TR1和第二平台区域TR2中接触。
可以穿过存储器开口填充结构58的每个漏极区63上的接触级介电层80形成漏极接触通孔结构88。在一个实施方案中，不穿过支撑柱结构80上的区域中的接触级介电层20形成导电结构。因此，支撑柱结构20的所有顶部表面可以通过接触级介电层80的底部表面接触。因此，支撑柱结构20可以保持电浮动。
参考图13A至图13C，可以在字线接触通孔区域200和连接区域600中形成直通存储器级通孔。任选地，可以在存储器阵列区域100中形成附加的直通存储器级通孔。直通存储器级通孔腔体延伸穿过接触级介电层80、绝缘帽盖层70和后向阶梯式介电材料部分65和/或交替堆叠(32,46)，并且至少部分地穿过至少一个下部级介电层760延伸到下部级金属互连结构780中的相应一个的顶部表面。可以如下形成直通存储器级通孔腔体：在接触级介电层80上方施加并图案化光致抗蚀剂层(未示出)以在其中形成开口，并且通过将光致抗蚀剂层中的开口的图案穿过接触级介电层80、绝缘帽盖层70以及后向阶梯式介电材料部分65和/或交替堆叠(32,46)，并至少部分地穿过至少一个下部级介电层760进行转印。可以选择光致抗蚀剂层中的开口的位置，使得开口覆盖下部级金属互连结构780的部件(例如，金属线)，并且下部级金属互连结构780的顶部表面在直通存储器级通孔腔体的底部处腔体物理暴露。如本文所用，“直通存储器级”元件是指延伸穿过绝缘帽盖层70、交替堆叠(32,42)和平面半导体材料层10的整个层级的元件。
保形介电材料层沉积在直通存储器级通孔腔体内并被各向异性地蚀刻(例如，反应离子蚀刻)，以形成直通存储器级绝缘衬垫82。直通存储器级绝缘衬垫82可包括介电材料诸如氧化硅。在内侧壁和外侧壁之间测量的直通存储器级绝缘衬垫的厚度可以在5nm至100nm的范围内，尽管也可以采用更小和更大的厚度。至少一种导电材料可沉积在直通存储器级通孔腔体的剩余体积中(即，在每个直通存储器级绝缘衬垫82的内部)，以形成直通存储器级通孔结构84。
在每个字线接触通孔区域200中，直通存储器级通孔结构84可通过后向阶梯式介电材料部分65并直接在下部金属互连结构780中的相应一个上形成。可通过连接区域600中的交替堆叠(32,46)形成附加的直通存储器级通孔结构84。在每个字线接触通孔区域200内，直通存储器级通孔结构84延伸穿过后向阶梯式介电材料部分65并且延伸穿过交替堆叠(32,46)内的少于所有层。延伸穿过连接区域600中的交替堆叠(32,46)的附加的直通存储器级通孔结构84中的每一者可延伸穿过交替堆叠(32,46)内的每个层。延伸穿过后向阶梯式介电材料部分65的直通存储器级通孔结构84中的每一者以及附加的直通存储器级通孔结构84中的每一者可通过相应的绝缘衬垫82与导电层46横向隔离，并且可接触下部金属互连结构780中的相应一个。
在另选的实施方案中，直通存储器级通孔结构84可位于连接区域600中，但不位于字线接触通孔区域200中。在该实施方案中，字线接触通孔结构86可位于字线接触通孔区域200中，但不位于连接区域600中。
参考图14，可以在接触级介电层80上方形成至少一个上部层级介电层90和上部金属互连结构(96,98)。所述至少一个上部层级介电层90可包括至少一个线级介电层并且可任选地包括至少一个通孔级介电层。上部金属互连结构(96,98)可包括上部层级线结构(即，金属线)并且可包括上部层级通孔结构。在一个实施方案中，上部金属互连结构(96,98)的子集(诸如字线互连金属线96)可形成在字线接触通孔结构86上方，并且可在相应的一对直通存储器级通孔结构84和的字线接触通孔结构86之间提供导电路径。上部金属互连结构(96,98)可包括在位线方向hd2上延伸的位线98，该位线可通过直通存储器级通孔结构84的子集连接到传感器阵列区域810中的位线传感器(例如，感测放大器)。在其中字线接触通孔结构86仅位于字线接触通孔区域200中并且直通存储器级通孔结构84仅位于连接区域600中的另选的实施方案中，字线互连金属线96可在位线方向hd2上延伸。
本公开的示例性结构可以包括半导体结构。该半导体结构可包括位于衬底8上方的绝缘层32和导电层46的交替堆叠，其中交替堆叠内的绝缘层32和导电层46连续延伸到以下每一者中：第一存储器阵列区域100A，其包括延伸穿过交替堆叠(32,46)的第一存储器堆叠结构55；第二存储器阵列区100B，该第二存储器阵列区域包括延伸穿过交替堆叠(32,46)的第二存储器堆叠结构55，其中第二存储器阵列区域100B沿着第一水平方向hd1与第一存储器阵列区域100A横向间隔开；第一平台区域TR1，该第一平台区域邻接到第一存储器阵列区域100A并且包括交替堆叠(32,46)的第一阶梯式表面；第二平台区域TR2，该第二平台区域邻接到第二存储器阵列区域100B并且包括交替堆叠(32,46)的第二阶梯式表面且沿着第一水平方向hd1与第一平台区域TR1间隔开，其中第一平台区域TR1和第二平台区域TR2位于第一存储器阵列区域100A和第二阵列区域100B之间；以及连接区域600，在该连接区域内交替堆叠(32,46)内的绝缘层32和导电层46中的每一者在第一存储阵列区域100A和第二存储器阵列区域100B之间连续延伸。
在一个实施方案中，其中在第一阶梯式表面和第二阶梯表面之间沿着第一水平方向hd1的横向分隔距离随着交替堆叠(32,46)中的导电层46距衬底8的竖直距离而增加。在一个实施方案中，连接区域600可以沿着垂直于第一水平方向hd1的第二水平方向hd2与第一平台区域TR1和第二平台区域TR2横向间隔开。在一个实施方案中，交替堆叠(32,46)内的每个层在连接区域600内沿着第二水平方向hd2具有相同的宽度(诸如图9C所示的均匀的宽度W’)。
在一个实施方案中，连接区域600位于第一存储器阵列区域100A和第二存储器阵列区域100B之间。第一存储器阵列区域100A、第二存储器阵列区域100B、连接区域600以及第一平台区域TR1和第二平台区域TR2位于同一存储器平面(P0、P1、P2或P3)中。导电层46包括在第一水平方向hd1(即，字线方向)上延伸的NAND存储器装置的字线，而位线98在第二水平方向hd2(例如，位线方向)上延伸。第一存储器堆叠结构和第二存储器堆叠结构55中的每一者包括竖直半导体沟道60和存储器膜50。
在一个实施方案中，半导体结构可包括接触通孔结构(即，字线接触通孔结构86)，其接触第一平台区域TR1和第二平台区域TR2内的导电层46中的相应一个的顶部表面。可提供后向阶梯式介电材料部分65，其具有平面顶部表面和一对阶梯式底部表面。后向阶梯式介电材料部分65的第一阶梯式底部表面可以接触第一平台区域TR1中的第一阶梯式表面，并且后向阶梯式介电材料部分65的第二阶梯式底部表面可以接触第二平台区域TR2中的第二阶梯式表面。接触通孔结构(即，字线接触通孔结构86)可垂直延伸穿过后向阶梯式介电材料部分65。
半导体结构可包括位于衬底8的衬底半导体层9上的半导体设备710，嵌入在下部介电层760中并电连接到半导体设备710并且位于该半导体设备上方的下部金属互连结构780，以及延伸穿过后向阶梯式介电材料部分65并且电短接到下部金属互连结构780中的相应一个的直通存储器级通孔结构84。可提供附加的直通存储器级通孔结构84，其延伸穿过连接区域600中的交替堆叠(32,46)并且电短接到下部金属互连结构780中的相应一个。
在一个实施方案中，延伸穿过后向阶梯式介电材料部分65的直通存储器级通孔结构84延伸穿过交替堆叠(32,46)内的少于所有层，延伸穿过连接区域600中的交替堆叠(32,46)的附加的直通存储器级通孔结构84中的每一者延伸穿过交替堆叠(32,46)内的每一层，并且延伸穿过后向阶梯式介电材料部分65的直通存储器级通孔结构84中的每一者以及附加的直通存储器级通孔结构84中的每一者通过相应的绝缘衬垫(即，直通存储器级绝缘衬垫82)与导电层46横向隔离。在一个实施方案中，直通存储器级通孔结构84的子集可通过字线接触通孔结构86和上部金属互连结构(96,98)的子集中的相应一个(诸如字线互连金属线96)电短接到导电层46中的相应一个。
在一个实施方案中，一对背侧沟槽79可以沿着第一水平方向hd1横向延伸，并且从交替堆叠(32,46)的最底部层竖直延伸到交替堆叠(32,46)的最顶部层。该对背侧沟槽79中的第一背侧沟槽79A具有侧壁，该侧壁接触第一存储器阵列区域100A中、第二存储器阵列区域100B中、第一平台区域TR1中和第二平台区域TR2中的交替堆叠(32,46)的侧壁的第一子集，并且该对背侧沟槽79中的第二背侧沟槽79B具有侧壁，该侧壁接触第一存储器阵列区域100A中、第二存储器阵列区域100B中和连接区域600中的交替堆叠(32,46)的侧壁的第二子集。
在一个实施方案中，半导体结构可包括单片三维NAND存储器设备，该单片三维NAND存储器设备包括位于第一存储器阵列区域100A中的第一三维存储器阵列和位于第二存储器阵列区域100B中的第二三维存储器阵列。导电层46包括或者电连接到单片三维NAND存储器器件的相应字线。衬底8可以包括硅衬底。第一存储器堆叠结构55包括单片三维NAND串阵列的第一阵列，并且第二存储器堆叠结构55包括单片三维NAND串阵列的第二阵列。硅衬底包含集成电路(包括半导体设备710的子集)，该集成电路包括用于位于其上的单片三维NAND存储器设备的驱动器电路。导电层46包括多个控制栅电极，该多个控制栅电极具有在第一存储器阵列区域和第二存储器阵列区域中基本平行于衬底的顶部表面延伸的条形。单片三维NAND串阵列的第一阵列和第二阵列中的每一者包括：多个半导体沟道(59,11,60)，其中所述多个半导体沟道(59,11,60)中的每一者的至少一个端部部分60基本上垂直于衬底8的顶部表面延伸；和多个电荷存储元件(如实施为导电层46的层级处的电荷存储层54的部分)，并且每个电荷存储元件可邻近所述多个半导体沟道(59,11,60)中的相应一个定位。
交替堆叠(32,46)的导电层46与行解码器区域830的字线切换设备710之间的电连接由延伸穿过后向阶梯式介电材料部分65和/或连接区域600和字线互连金属线96的一组直通字线通孔结构84提供。在这种情况下，字线切换设备和该组直通字线通孔结构84可设置成靠近每个平面(P0、P1、P2、P3)的几何中心。每个导电层46内的信号传播的最大侧向距离为沿第一水平方向hd1的每个平面(P0、P1、P2、P3)的宽度的大约一半。因此，本公开的每个导电层46内的信号传播的最大侧向距离为常规构型中信号传播的最大侧向距离的大约一半，其中在每个平面的周边处提供平台区域。通过在每个平面(P0、P1、P2、P3)的中心处提供字线切换设备和与字线切换设备的电连接，字线(即，导电层46)的RC延迟可减小大约50％。另外，由于信号传播距离在本公开的构型中被有效地减半，因此每个导电层46和相邻导电元件之间的电容耦合可减小大约50％。因此，本公开的构型中字线的RC延迟可仅为常规构型中RC延迟的约25％，其中在每个平面的周边处提供字线切换设备和与字线切换设备的电连接。本公开的构型中RC延迟的减少可为字线信号提供更快的切换速度，并且可为存储器阵列操作提供增强的性能。此外，在一个实施方案中，多晶硅可用于形成选择晶体管，诸如源极和/或漏极侧选择晶体管，其降低设备成本并改善设备产量。
尽管前面提及特定实施方案，但是应该理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由…组成”或“由…组成”代替词“包含”或“包括”的所有实施方案。在本公开中示出采用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (23)

1.一种半导体结构，所述半导体结构包括位于衬底上方的绝缘层和导电层的交替堆叠，其中所述交替堆叠内的所述绝缘层和所述导电层连续延伸到以下中的每一者中：
第一存储器阵列区域，所述第一存储器阵列区域包括延伸穿过所述交替堆叠的第一存储器堆叠结构；
第二存储器阵列区域，所述第二存储器阵列区域包括延伸穿过所述交替堆叠的第二存储器堆叠结构，其中所述第二存储器阵列区域沿着第一水平方向与所述第一存储器阵列区域横向间隔开；
第一平台区域，所述第一平台区域邻接到所述第一存储器阵列区域并且包括所述交替堆叠的第一阶梯式表面；
第二平台区域，所述第二平台区域邻接到所述第二存储器阵列区域并且包括所述交替堆叠的第二阶梯式表面且沿着所述第一水平方向与所述第一平台区域间隔开，其中所述第一平台区域和所述第二平台区域位于所述第一存储器阵列区域和所述第二存储器阵列区域之间；和
连接区域，在所述连接区域内所述交替堆叠内的所述绝缘层和所述导电层中的每一者在所述第一存储器阵列区域和所述第二存储器阵列区域之间连续延伸；
其中：
所述连接区域位于所述第一存储器阵列区域和所述第二存储器阵列区域之间；
所述连接区域沿着垂直于所述第一水平方向的第二水平方向与所述第一平台区域和所述第二平台区域横向间隔开；并且
所述交替堆叠内的每个层在所述连接区域内沿着所述第二水平方向具有相同的宽度。
2.根据权利要求1所述的半导体结构，其中在所述第一阶梯式表面和所述第二阶梯式表面之间沿着所述第一水平方向的横向分隔距离随着所述交替堆叠中的所述导电层距所述衬底的竖直距离而增加。
3.根据权利要求1所述的半导体结构，还包括位线，所述位线在所述第二水平方向上延伸，其中：
所述第一存储器阵列区域、所述第二存储器阵列区域、所述连接区域以及所述第一平台区域和所述第二平台区域位于同一存储器平面中；
所述导电层包括在所述第一水平方向上延伸的NAND存储器设备的字线；并且
所述第一存储器堆叠结构和所述第二存储器堆叠结构中的每一者包括竖直半导体沟道和存储器膜。
4.根据权利要求3所述的半导体结构，其中：
所述第一存储器阵列区域的第一部分、所述第二存储器阵列区域的第一部分、所述连接区域以及所述第一平台区域和所述第二平台区域位于同一第一存储器块中；并且
所述交替堆叠内的所述绝缘层和所述导电层中的每一者在所述第一存储器块中的所述连接区域中在所述第一存储器阵列区域的所述第一部分和所述第二存储器阵列区域的所述第一部分之间在所述第一水平方向上连续延伸。
5.根据权利要求1所述的半导体结构，还包括：
接触通孔结构，所述接触通孔结构接触所述第一平台区域和所述第二平台区域内的所述导电层中的相应一个导电层的顶部表面；和
后向阶梯式介电材料部分，所述后向阶梯式介电材料部分具有平面顶部表面和一对阶梯式底部表面，
其中：
所述后向阶梯式介电材料部分的第一阶梯式底部表面接触所述第一平台区域中的所述第一阶梯式表面；
所述后向阶梯式介电材料部分的第二阶梯式底部表面接触所述第二平台区域中的所述第二阶梯式表面；并且
所述接触通孔结构竖直延伸穿过所述后向阶梯式介电材料部分。
6.根据权利要求5所述的半导体结构，还包括：
半导体设备，所述半导体设备位于所述衬底的衬底半导体层上；
下部金属互连结构，所述下部金属互连结构嵌入下部介电层中并且电连接到所述半导体设备并位于所述半导体设备上方；和
直通存储器级通孔结构，所述直通存储器级通孔结构延伸穿过所述后向阶梯式介电材料部分并电短接到所述下部金属互连结构中的相应一个下部金属互连结构。
7.根据权利要求6所述的半导体结构，还包括附加的直通存储器级通孔结构，所述附加的直通存储器级通孔结构延伸穿过所述连接区域中的所述交替堆叠并且电短接到所述下部金属互连结构中的相应一个下部金属互连结构。
8.根据权利要求7所述的半导体结构，其中：
延伸穿过所述后向阶梯式介电材料部分的所述直通存储器级通孔结构延伸穿过所述交替堆叠内的少于所有层；
延伸穿过所述连接区域中的所述交替堆叠的所述附加的直通存储器级通孔结构中的每一者延伸穿过所述交替堆叠内的每个层；并且
延伸穿过所述后向阶梯式介电材料部分的所述直通存储器级通孔结构中的每一者以及所述附加的直通存储器级通孔结构中的每一者通过相应的绝缘衬垫与所述导电层横向隔离。
9.根据权利要求6所述的半导体结构，其中所述直通存储器级通孔结构的子集通过所述接触通孔结构中的相应一个接触通孔结构电短接到所述导电层中的相应一个导电层。
10.根据权利要求1所述的半导体结构，还包括一对背侧沟槽，所述一对背侧沟槽沿着所述第一水平方向横向延伸并且从所述交替堆叠的最底部层竖直延伸到所述交替堆叠的最顶部层，
其中：
所述一对背侧沟槽中的第一个具有侧壁，所述侧壁接触所述第一存储器阵列区域、所述第二存储器阵列区域、所述第一平台区域和所述第二平台区域中的所述交替堆叠的侧壁的第一子集；并且
所述一对背侧沟槽中的第二个具有侧壁，所述侧壁接触所述第一存储器阵列区域、所述第二存储器阵列区域、所述连接区域中的所述交替堆叠的侧壁的第二子集。
11.根据权利要求1所述的半导体结构，其中：
所述半导体结构包括单片三维NAND存储器设备，所述单片三维NAND存储器设备包括位于所述第一存储器阵列区域中的第一三维存储器阵列和位于所述第二存储器阵列区域中的第二三维存储器阵列；
所述导电层包括或者电连接到所述单片三维NAND存储器设备的相应字线；
所述衬底包括硅衬底；
所述第一存储器堆叠结构包括单片三维NAND串的第一阵列；
所述第二存储器堆叠结构包括单片三维NAND串的第二阵列；
所述硅衬底包含集成电路，所述集成电路包括驱动器电路，所述驱动器电路用于位于其上的所述单片三维NAND存储器设备；
所述导电层包括多个控制栅电极，所述多个控制栅电极具有在所述第一存储器阵列区域和所述第二存储器阵列区域中平行于所述衬底的顶部表面延伸的条形；并且
单片三维NAND串的所述第一阵列和所述第二阵列中的每一者包括：
多个半导体沟道，其中所述多个半导体沟道中的每个半导体沟道的至少一个端部部分垂直于所述衬底的顶部表面延伸，和
多个电荷存储元件，每个电荷存储元件邻近所述多个半导体沟道中的相应一个多个半导体沟道定位。
12.一种形成半导体结构的方法，包括：
在衬底上方形成绝缘层和间隔物材料层的交替堆叠，其中将所述间隔物材料层形成为导电层或随后用所述导电层替换；
将连接区域用图案化硬掩模层覆盖；
在所述交替堆叠上方施加并图案化可修整材料层，其中图案化的可修整材料层覆盖位于所述连接区域一侧上的第一存储器阵列区域和位于所述连接区域另一侧上的第二存储器阵列区域，并且不覆盖所述第一存储器阵列区域和所述第二存储器阵列区域之间的中间区域的中心部分，所述中间区域与所述连接区域相邻；
在所述中间区域的一侧处形成邻接到所述第一存储器阵列区域的第一平台区域，并且在所述中间区域的另一侧处形成邻接到所述第二存储器阵列区域的第二平台区域；
移除所述可修整材料层和所述图案化硬掩模层，其中所述交替堆叠内的所述绝缘层和所述间隔物材料层中的每一者在所述第一存储器阵列区域和所述第二存储器阵列区域之间连续延伸穿过所述连接区域；并且
在所述第一存储器阵列区域中形成第一存储器堆叠结构，并且在所述第二存储器阵列区域中形成第二存储器堆叠结构。
13.根据权利要求12所述的方法，其中通过反复蚀刻所述交替堆叠的所述间隔物材料层和所述绝缘层并修整所述可修整材料层来同时形成所述第一平台区域和所述第二平台区域。
14.根据权利要求12所述的方法，其中在形成所述导电层之后并且在形成所述第一存储器堆叠结构和所述第二存储器堆叠结构之后，所述交替堆叠内的所述绝缘层和所述导电层中的每一者在所述连接区域中的所述第一存储器阵列区域和所述第二存储器阵列区域之间连续延伸。
15.根据权利要求12所述的方法，其中：
所述第一存储器阵列区域和所述第二存储器阵列区域沿着第一水平方向彼此横向间隔开；
所述连接区域沿着垂直于所述第一水平方向的第二水平方向与所述第一平台区域和所述第二平台区域横向间隔开；并且
所述交替堆叠内的每个层在所述连接区域内沿着所述第二水平方向具有相同的宽度。
16.根据权利要求12所述的方法，还包括在所述第一平台区域和所述第二平台区域中的所述导电层中的相应一个导电层上形成接触通孔结构。
17.根据权利要求16所述的方法，还包括在所述第一平台区域中的第一阶梯式表面和所述第二平台区域中的第二阶梯式表面上直接形成后向阶梯式介电材料部分，其中所述接触通孔结构穿过所述后向阶梯式介电材料部分形成。
18.根据权利要求17所述的方法，还包括：
在所述衬底上方形成半导体设备；
在所述半导体设备上方形成下部金属互连结构和嵌入所述金属互连结构的下部介电层的组合，其中所述下部金属互连结构电连接到所述半导体设备；并且
穿过所述后向阶梯式介电材料部分并且在所述下部金属互连结构中的相应一个下部金属互连结构上形成直通存储器级通孔结构。
19.根据权利要求18所述的方法，还包括穿过所述连接区域中的所述交替堆叠形成附加的直通存储器级通孔结构，其中所述附加的直通存储器级通孔结构电短接到所述下部金属互连结构中的相应一个下部金属互连结构。
20.根据权利要求19所述的方法，其中：
延伸穿过所述后向阶梯式介电材料部分的所述直通存储器级通孔结构延伸穿过所述交替堆叠内的少于所有层；
延伸穿过所述连接区域中的所述交替堆叠的所述附加的直通存储器级通孔结构中的每一者延伸穿过所述交替堆叠内的每个层；并且
延伸穿过所述后向阶梯式介电材料部分的所述直通存储器级通孔结构中的每一者以及所述附加的直通存储器级通孔结构中的每一者通过相应的绝缘衬垫与所述导电层横向隔离。
21.根据权利要求19所述的方法，还包括在所述接触通孔结构上方形成上部金属互连结构，其中所述上部金属互连结构的子集在相应的一对直通存储器级通孔结构和接触通孔结构之间提供导电路径。
22.根据权利要求12所述的方法，其中将所述间隔物材料层形成为牺牲材料层，并且所述方法还包括：
穿过所述交替堆叠形成第一背侧沟槽和第二背侧沟槽，其中所述第一背侧沟槽跨越所述中间区域、所述第一存储器阵列区域和所述第二存储器阵列区域，并且所述第二背侧沟槽跨越所述连接区域、所述第一存储器阵列区域和所述第二存储器阵列区域；以及
通过穿过所述第一背侧沟槽和所述第二背侧沟槽引入蚀刻剂来移除所述牺牲材料层；
其中：
所述第一背侧沟槽具有侧壁，所述侧壁接触所述第一存储器阵列区域、所述第二存储器阵列区域、所述第一平台区域和所述第二平台区域中的所述交替堆叠的侧壁的第一子集；并且
所述第二背侧沟槽具有侧壁，所述侧壁接触所述第一存储器阵列区域、所述第二存储器阵列区域、所述连接区域中的所述交替堆叠的侧壁的第二子集。
23.一种单片三维NAND存储器设备，包括：
存储器平面，所述存储器平面包括包含第一多个竖直NAND串的第一存储器阵列区域、包含第二多个竖直NAND串的第二存储器阵列区域以及连接所述第一存储器阵列区域和所述第二存储器阵列区域的连接区域，其中所述第二存储器阵列区域沿着第一水平方向与所述第一存储器阵列区域横向间隔开；
多个字线，所述多个字线在所述第一存储器阵列区域和所述第二存储器阵列区域之间在字线方向上连续延伸穿过所述连接区域；
多个位线，所述多个位线位于所述第一多个竖直NAND串和所述第二多个竖直NAND串上方并且在不同于所述字线方向的位线方向上延伸；
第一平台区域，所述第一平台区域位于与所述第一存储器阵列区域相邻的所述存储器平面中，包含所述字线的暴露部分并且面向所述第二存储器阵列区域；
第二平台区域，所述第二平台区域位于与所述第二存储器阵列区域相邻的所述存储器平面中，包含所述字线的暴露部分并且面向所述第一存储器阵列区域和所述第一平台区域；
字线接触通孔结构，所述字线接触通孔结构接触所述第一平台区域和所述第二平台区域中的相应字线；以及
直通存储器级通孔结构，所述直通存储器级通孔结构位于所述第一存储器阵列区域和所述第二存储器阵列区域之间的所述存储器平面中，其中所述直通存储器级通孔结构将所述字线接触通孔结构电连接到字线切换晶体管；
其中：
所述连接区域位于所述第一存储器阵列区域和所述第二存储器阵列区域之间；并且
所述连接区域沿着垂直于所述第一水平方向的第二水平方向与所述第一平台区域和所述第二平台区域横向间隔开。
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