CN116918064A - 包含自对准位线接触件的三维存储器设备及其形成方法 - Google Patents

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石川宪辅
虫贺光昭
河崎基树
矢田信介
宫本真人
深田翔
柏村孝
藤野茂弘
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Abstract

竖直层堆叠可形成在阵列区上方，该竖直层堆叠包括位线级介电层和蚀刻停止介电层。位线沟槽穿过该竖直层堆叠而形成。位线沟槽填充结构形成在该位线沟槽中。该位线沟槽填充结构中的每个位线沟槽填充结构包括位线和封盖介电条带的堆叠。至少一个通孔级介电层可形成在该竖直层堆叠上方。位线接触通孔腔可穿过该至少一个通孔级介电层和该封盖介电条带中的一个封盖介电条带而形成。形成在该位线接触通孔腔中的位线接触通孔结构包括阶梯式底表面，该阶梯式底表面包括该位线中的一个位线的顶表面、该蚀刻停止介电层的侧壁区段和该蚀刻停止介电层的顶表面的区段。

Description

包含自对准位线接触件的三维存储器设备及其形成方法
相关申请
本申请要求2021年6月11日提交的美国非临时申请17/345,315号的优先权的权益，该美国非临时申请的全部内容以引用方式并入本文。
技术领域
本公开整体涉及半导体器件领域，并且具体涉及包括自对准位线接触件的存储器设备及其形成方法。
背景技术
每个单元具有一个位的三维竖直NAND串在T.Endoh等人的标题为“Novel UltraHigh Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell”，IEDM Proc.(2001)33-36的文章中公开。
发明内容
根据本公开的一个方面，一种存储器设备包括：绝缘层和字线的交替堆叠；存储器开口填充结构，该存储器开口填充结构延伸穿过交替堆叠，其中存储器开口填充结构中的每个存储器开口填充结构包括存储器元件、竖直半导体沟道以及连接到半导体沟道的上部端部的漏极区；位线，该位线电连接到漏极区的相应子集，其中位线嵌入在包括位线级介电层和蚀刻停止介电层的竖直层堆叠内，其中位线中的每个位线与相应封盖介电条带的底表面接触；至少一个通孔级介电层，该至少一个通孔级介电层覆盖竖直层堆叠；以及位线接触通孔结构，该位线接触通孔结构竖直地延伸穿过该至少一个通孔级介电层并且穿过封盖介电条带中的一个封盖介电条带，并且接触位线中的相应一个位线的顶表面、接触蚀刻停止介电层的侧壁区段并且接触蚀刻停止介电层的顶表面的区段。
根据本发明的另一方面，提供了一种形成存储器设备的方法，该方法包括：形成半导体沟道的二维阵列以及连接到半导体沟道中的相应一个半导体沟道的端部的漏极区的二维阵列；在漏极区的二维阵列上方形成包括位线级介电层和蚀刻停止介电层的竖直层堆叠；穿过竖直层堆叠形成位线沟槽；在位线沟槽中形成位线沟槽填充结构，其中位线沟槽填充结构中的每个位线沟槽填充结构包括在位线沟槽中的每个位线沟槽内的位线和封盖介电条带的堆叠，其中位线中的每个位线电连接到漏极区的二维阵列内的漏极区的相应子集；在竖直层堆叠上方形成至少一个通孔级介电层；穿过该至少一个通孔级介电层和封盖介电条带中的一个封盖介电条带形成位线接触通孔腔，其中位线接触通孔腔包括阶梯式底表面，该阶梯式底表面包括位线中的一个位线的顶表面、蚀刻停止介电层的侧壁区段和蚀刻停止介电层的顶表面的区段；以及在位线接触通孔腔中形成位线接触通孔结构。
附图说明
图1是根据本公开的实施方案的在形成至少一个外围器件、半导体材料层以及栅极介电层之后的示例性结构的示意性竖直剖面图。
图2是根据本公开的实施方案的在形成绝缘层和牺牲材料层的交替堆叠体之后的示例性结构的示意性竖直剖面图。
图3是根据本公开的实施方案的在形成阶梯式平台和后向阶梯式介电材料部分之后的示例性结构的示意性竖直剖面图。
图4A是根据本公开的实施方案的在形成存储器开口和支撑开口之后的示例性结构的示意性竖直剖面图。
图4B是图4A的示例性结构的自顶向下视图。竖直平面A-A'为图4A的剖面的平面。
图5A至图5H是根据本公开的实施方案的在存储器堆叠结构、任选的介电核心和漏极区形成于其中期间位于示例性结构内的存储器开口的顺序示意性竖直剖面图。
图6是根据本公开的实施方案的在形成存储器堆叠结构和支撑柱结构之后的示例性结构的示意性竖直剖面图。
图7A是根据本公开的实施方案的在形成背侧沟槽之后的示例性结构的示意性竖直剖面图。
图7B是图7A的示例性结构的局部透视自顶向下视图。竖直平面A-A'是图7A的示意性竖直剖面图的平面。
图7C是图7A和图7B的示例性结构的区的竖直剖面图。
图8是根据本公开的实施方案的在形成背侧凹陷部之后的示例性结构的示意性竖直截面视图。
图9A至图9D是根据本公开的实施方案的在形成导电层期间的示例性结构的区的顺序竖直剖面图。
图10A是根据本公开的实施方案的在从背侧沟槽内移除沉积的导电材料之后的示例性结构的示意性竖直剖面图。
图10B是图10A的示例性结构的局部透视自顶向下视图。竖直平面A-A'是图10A的示意性竖直剖面图的平面。
图10C是图10A和图10B的示例性结构的区的竖直剖面图。
图11是根据本公开的实施方案的在形成绝缘间隔物和背侧接触结构之后的示例性结构的示意性竖直剖面图。
图12A是根据本公开的实施方案的在形成附加接触通孔结构之后的示例性结构的示意性竖直剖面图。
图12B是图12A的示例性结构的自顶向下视图。竖直平面A-A'是图12A的示意性竖直剖面图的平面。
图12C是图12A和图12B的示例性结构的区的竖直剖面图。
图13A是根据本公开的实施方案的在形成连接级介电层和连接级通孔结构之后的示例性结构的示意性竖直剖面图。
图13B是沿图13A的示例性结构的平面B-B'截取的水平剖面图。竖直平面A-A'是图13A的示意性竖直剖面图的平面。
图13C是图13A的示例性结构的自顶向下视图。竖直平面A-A'是图13A的示意性竖直剖面图的平面。
图14A至图14I是根据本公开的实施方案的在形成位线级介电层、蚀刻停止介电层和位线期间的示例性结构的区的顺序竖直剖面图。
图15A是根据本公开的实施方案的在形成位线之后的示例性结构的示意性竖直剖面图。
图15B是沿图15A的示例性结构的平面B-B'截取的水平剖面图。竖直平面A-A'是图15A的示意性竖直剖面图的平面。
图15C是沿图15A的示例性结构的平面C-C'截取的水平剖面图。竖直平面A-A'是图15A的示意性竖直剖面图的平面。
图15D是图15A的示例性结构的区的自顶向下视图。
图16A至图16C是根据本公开的实施方案的在形成封盖介电条带期间的示例性结构的区的顺序竖直剖面图。
图17A至图17D是根据本公开的实施方案的在形成至少一个通孔级介电层和位线接触通孔结构期间的示例性结构的区的顺序竖直剖面图。
图17E是在形成位线接触通孔结构之后的示例性结构的区的自顶向下视图。竖直平面D-D'是图17D的示意性竖直剖面图的平面。
图18是根据本公开的实施方案的接合组件的示意性侧向剖面图。
具体实施方式
如上文所讨论，本公开涉及包括自对准位线接触通孔结构的存储器设备及其形成方法，在下面描述了它们的各个方面。本公开的实施方案可用于形成各种结构，包括多级存储器结构，其非限制性示例包括半导体器件，诸如包括多个NAND存储器串的三维存储器阵列器件。
附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。术语“至少一个”元件是指包括单个元件的可能性和多个元件的可能性的所有可能性。
相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如果两个或更多个元件彼此或彼此之间不直接接触，则这两个元件彼此“分离”或彼此之间“分离”。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料构成的导电路径，则第一元件“电连接到”第二元件。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶表面和底表面之间或在连续结构的顶表面和底表面处的任何一对水平平面之间。层可水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
一般来讲，半导体管芯或半导体封装可以包括存储器芯片。每个半导体封装包含一个或多个管芯(例如，一个、两个或四个管芯)。管芯是可独立地执行命令或报告状态的最小单元。每个管芯包含一个或多个平面(通常为一个或两个面)。尽管存在一些限制，但在每个平面上均可发生相同的并发操作。每个平面包含多个块，这些块是可通过单个擦除操作擦除的最小单元。每个块包含多个页，这些页是可被编程的最小单元，即，可在其上执行读取操作的最小单元。
参考图1，示出了根据本公开的实施方案的示例性结构，其可以用于例如制造含有竖直NAND存储器设备的器件结构。示例性结构包括可为半导体衬底的衬底(9,10)。衬底可包括衬底半导体层9和任选的半导体材料层10。衬底半导体层9可以是半导体晶圆或半导体材料层，并且可以包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。衬底可以具有主表面7，该主表面可以是例如衬底半导体层9的最顶表面。主表面7可以是半导体表面。在一个实施方案中，主表面7可以是单晶半导体表面，诸如单晶半导体表面。
如本文所用，“半导体材料”是指具有在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0S/cm至1.0×105S/cm的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0×10-6S/cm的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如，从初始非晶态开始)的情况下变成导电材料(即，具有大于1.0×105S/cm的电导率)的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，或可以是包括呈提供在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
外围电路的至少一个半导体器件700可形成在衬底半导体层9的一部分上。至少一个半导体器件可以包括例如场效应晶体管。例如，可以通过蚀刻衬底半导体层9的部分并在其中沉积介电材料来形成至少一个浅沟槽隔离结构720。可以在衬底半导体层9上方形成栅极介电层、至少一个栅极导体层和栅极帽盖介电层，并且可以随后将其图案化以形成至少一个栅极结构(750,752,754,758)，这些栅极结构中的每个栅极结构均可包括栅极电介质750、栅极电极(752,754)和栅极帽盖电介质758。栅极电极(752,754)可以包括第一栅极电极部分752和第二栅极电极部分754的堆叠。可以通过沉积和各向异性蚀刻介电衬垫在该至少一个栅极结构(750,752,754,758)周围形成至少一个栅极间隔物756。可以例如通过将该至少一个栅极结构(750,752,754,758)用作掩模结构引入电掺杂剂来在衬底半导体层9的上部部分中形成有源区730。根据需要可以采用附加掩模。有源区730可包括场效应晶体管的源极区和漏极区。可以任选地形成第一介电衬垫761和第二介电衬垫762。第一介电衬垫和第二介电衬垫(761,762)中的每一者均可以包括氧化硅层、氮化硅层和/或介电金属氧化物层。如本文所用，氧化硅包括二氧化硅以及对于每个硅原子具有多于或小于两个氧原子的非化学计量氧化硅。二氧化硅是优选的。在例示性示例中，第一介电衬垫761可以是氧化硅层，并且第二介电衬垫762可以是氮化硅层。外围电路的至少一个半导体器件可以包含随后形成的存储器设备的驱动器电路，其可以包括至少一个NAND器件。
介电材料诸如氧化硅可以沉积在该至少一个半导体器件上方，并且可以随后被平面化以形成平面化介电层770。在一个实施方案中，平面化介电层770的平面化顶表面可与介电衬垫(761,762)的顶表面共面。随后，可以从某个区域移除平面化介电层770和介电衬垫(761,762)以物理地暴露衬底半导体层9的顶表面。如本文所用，如果表面与真空或气相材料(诸如空气)物理接触，则表面“物理地暴露”。
任选的半导体材料层10(如果存在)可在形成该至少一个半导体器件700之前或之后通过沉积单晶半导体材料(例如，通过选择性外延)形成在衬底半导体层9的顶表面上。沉积的半导体材料可以与衬底半导体层9的半导体材料相同或不同。沉积的半导体材料可以是可用于衬底半导体层9的任何材料，如上所述。半导体材料层10的单晶半导体材料可以与衬底半导体层9的单晶结构外延对准。可以例如通过化学机械平面化(CMP)移除沉积的半导体材料的定位在平面化介电层170的顶表面上方的部分。在这种情况下，半导体材料层10可以具有与平面化介电层770的顶表面共面的顶表面。
至少一个半导体器件700的区(即区域)在本文中被称为外围器件区200。随后形成存储器阵列的区在本文中称为存储器阵列区100。用于随后形成导电层的阶梯式平台的接触区300可在存储器阵列区100和外围器件区200之间提供。
在一个另选实施方案中，含有用于外围电路的至少一个半导体器件700的外围器件区200可以在阵列构型下的CMOS中位于存储器阵列区100下。在图18所示并且在下文更详细地描述的另一个另选的实施方案中，外围器件区200可定位在独立的衬底209上，该独立的衬底随后粘结到存储器阵列区100。
参考图2，在衬底(9,10)的顶表面上方形成交替的多个第一材料层(其可以是绝缘层32)和第二材料层(其可以是牺牲材料层42)的堆叠。如本文所用，“材料层”是指包括材料遍及其整体的层。如本文所用，交替的多个第一元件和第二元件是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以在其间具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其间具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。
每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。在一个实施方案中，每个第一材料层可为绝缘层32，并且每个第二材料层可为牺牲材料层。在这种情况下，堆叠可以包括交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠。
交替的多个的堆叠在本文中被称为交替堆叠(32,42)。在一个实施方案中，交替堆叠(32,42)可包括由第一材料构成的绝缘层32以及由第二材料构成的牺牲材料层42，其中第二材料不同于绝缘层32的材料。绝缘层32的第一材料可以是至少一种绝缘材料。因此，每个绝缘层32可以是绝缘材料层。可用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，绝缘层32的第一材料可以是氧化硅。
牺牲材料层42的第二材料为可选择性地对于绝缘层32的第一材料移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。
牺牲材料层42可包括绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42的第二材料，该导电电极可用作例如竖直NAND器件的控制栅极电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施方案中，牺牲材料层42可为包含氮化硅或半导体材料的间隔物材料层，该半导体材料包括硅和锗中的至少一者。
在一个实施方案中，绝缘层32可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可例如通过化学气相沉积(CVD)来沉积绝缘层32的第一材料。例如，如果将氧化硅用于绝缘层32，则可采用原硅酸四乙酯(TEOS)作为CVD过程的前体材料。可形成牺牲材料层42的第二材料，例如CVD或原子层沉积(ALD)。
牺牲材料层42可以被适当地图案化，使得随后通过替换牺牲材料层42形成的导电材料部分可以用作导电电极，诸如随后形成的单体三维NAND串存储器设备的控制栅极电极。牺牲材料层42可包括具有基本上平行于衬底的主表面7延伸的条带形状的部分。
绝缘层32和牺牲材料层42的厚度可在20nm至50nm的范围内，但是可将更小和更大的厚度用于每个绝缘层32和每个牺牲材料层42。成对绝缘层32和牺牲材料层(例如控制栅极电极或牺牲材料层)42的重复次数可在2至1,024的范围内，并且通常在8至256的范围内，但是也可采用更多的重复次数。堆叠中的顶部栅极电极和底部栅极电极可用作选择栅极电极。在一个实施方案中，交替堆叠(32，42)中的每个牺牲材料层42可以具有在每个相应牺牲材料层42内基本上不变的均一厚度。
虽然本公开采用间隔物材料层是随后被导电层替换的牺牲材料层42的实施方案来描述，但是在此明确设想了其中牺牲材料层形成为导电层的实施方案。在这种情况下，可以省略用导电层替换间隔物材料层的步骤。
任选地，绝缘帽盖层70可形成在交替堆叠(32,42)上方。绝缘帽盖层70包括与牺牲材料层42的材料不同的介电材料。在一个实施方案中，绝缘帽盖层70可以包括如上所述可以用于绝缘层32的介电材料。绝缘帽盖层70可以具有比每个绝缘层32更大的厚度。绝缘帽盖层70可以通过例如化学气相沉积来沉积。在一个实施方案中，绝缘帽盖层70可以是氧化硅层。
参考图3，在交替堆叠(32,42)的外围区处形成阶梯式表面，该外围区在本文被称为平台区。如本文所用，“阶梯式表面”是指包括至少两个水平表面和至少两个竖直表面的一组表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一竖直表面，并且邻接从水平表面的第二边缘向下延伸的第二竖直表面。在该体积内形成阶梯式腔体，通过形成该阶梯式表面从该体积移除交替堆叠(32,42)的部分。“阶梯式腔体”是指具有阶梯式表面的腔体。
平台区在位于存储器阵列区100和外围器件区200之间的接触区300中形成，该外围器件区包含用于外围电路的至少一个半导体器件。阶梯式腔体可具有各种阶梯式表面，使得阶梯式腔体的水平横截面形状根据距衬底(9,10)顶表面的竖直距离而逐步变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯式腔体。该组处理步骤可包括例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺使腔体深度竖直地增加了一级或多级，该第二类型的蚀刻工艺横向扩展在第一类型的随后的蚀刻工艺中要竖直地蚀刻的区域。如本文所用，包括交替多个的结构的“层级”被定义为在结构内一对第一材料层和第二材料层的相对位置。
在交替堆叠(32,42)内除最顶牺牲材料层42之外的每个牺牲材料层42比在平台区中的交替堆叠(32,42)内的任何上覆牺牲材料层42横向延伸得远。平台区包括交替堆叠(32,42)的阶梯式表面，这些阶梯式表面从交替堆叠(32,42)内的最底层持续地延伸到交替堆叠(32,42)内的最顶层。
阶梯式表面的每个竖直阶梯可以具有一对或多对绝缘层32和牺牲材料层的高度。在一个实施方案中，每个竖直阶梯可具有单对绝缘层32和牺牲材料层42的高度。在另一个实施方案中，可沿第一水平方向hd1形成阶梯的多个“列”，使得每个竖直阶梯具有多对绝缘层32和牺牲材料层42的高度，并且列的数量可至少为该多对的数量。阶梯的每个列可在彼此之间竖直偏移，使得牺牲材料层42中的每个牺牲材料层在阶梯的相应列中具有物理暴露的顶表面。在示例性示例中，针对要随后形成的存储器堆叠结构的每个块形成两列阶梯，使得一列阶梯为奇数编号的牺牲材料层42(如从底部计数)提供物理暴露的顶表面并且另一列阶梯为偶数编号的牺牲材料层(如从底部计数)提供物理暴露的顶表面。也可采用在牺牲材料层42的物理暴露的表面之间具有相应的一组竖直偏移的三列、四列或更多列楼梯的构型。每个牺牲材料层42至少沿一个方向具有比任何覆盖牺牲材料层42更大的横向范围，使得任何牺牲材料层42的每个物理暴露的表面不具有悬垂部。在一个实施方案中，每列阶梯内的竖直阶梯可沿着第一水平方向hd1布置，并且阶梯的列可沿着垂直于第一水平方向hd1的第二水平方向hd2布置。在一个实施方案中，第一水平方向hd1可以垂直于存储器阵列区100与接触区300之间的边界。
通过在其中沉积介电材料，可在阶梯式腔体中形成后向阶梯式介电材料部分65(即绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯式腔体中。可例如通过化学机械平面化(CMP)从绝缘帽盖层70的顶表面上方移除沉积的介电材料的多余部分。填充阶梯式腔体的沉积的介电材料的剩余部分构成后向阶梯式介电材料部分65。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。如果将氧化硅用于后向阶梯式介电材料部分65，则后向阶梯式介电材料部分65的氧化硅可掺杂有掺杂剂或者可不掺杂有掺杂剂，诸如B、P和/或F。
任选地，漏极选择层级隔离结构72可以通过绝缘帽盖层70和定位在漏极选择层级处的牺牲材料层42的子集形成。漏极选择层级隔离结构72可以例如通过形成漏极选择层级隔离沟槽并且用介电材料诸如氧化硅填充漏极选择层级隔离沟槽形成。可从绝缘帽盖层70的顶表面上方移除介电材料的多余部分。
参考图4A和图4B，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可以形成在绝缘帽盖层70和后向阶梯式介电材料部分65上方，并且可以被光刻图案化以在其中形成开口。开口包括形成在存储器阵列区100上方的第一组开口和形成在接触区300上方的第二组开口。光刻材料堆叠中的图案可以通过采用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻穿过绝缘帽盖层70或后向阶梯式介电材料部分65，并且穿过交替堆叠(32,42)进行转移。图案化的光刻材料堆叠中开口下方的交替堆叠(32，42)的部分被蚀刻以形成存储器开口49和支撑开口19。如本文所用，“存储器开口”是指其中随后在其中形成存储器元件诸如存储器堆叠结构的结构。如本文所用，“支撑开口”是指其中随后形成机械支撑其他元件的支撑结构(诸如支撑柱结构)的结构。存储器开口49穿过绝缘帽盖层70和存储器阵列区100中的交替堆叠(32,42)的整体形成。支撑开口19穿过后向阶梯式介电材料部分65以及交替堆叠(32,42)的位于接触区300中阶梯式表面下方的部分来形成。
存储器开口49延伸穿过交替堆叠(32,42)的整体。支撑开口19延伸穿过在交替堆叠(32,42)内的层的子集。用于蚀刻穿过交替堆叠(32，42)的材料的各向异性蚀刻工艺的化学属性可交替以优化交替堆叠(32，42)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49和支撑开口19的侧壁可以是基本上竖直的，或者可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料堆叠。
存储器开口49和支撑开口19可以从交替堆叠(32,42)的顶表面至少延伸到包括半导体材料层10的最顶表面的水平平面。在一个实施方案中，在半导体材料层10的顶表面物理地暴露在每个存储器开口49和每个支撑开口19的底部处之后，可以任选地执行对半导体材料层10的过蚀刻。过蚀刻可在移除光刻材料堆叠之前或之后执行。换句话讲，半导体材料层10的凹陷表面可从半导体材料层10的未凹陷顶表面竖直地偏移凹陷深度。凹陷深度可以在例如1nm至50nm的范围内，尽管也可以采用更小和更大的凹陷深度。过蚀刻是任选的并且可以省略。如果不执行过蚀刻，存储器开口49和支撑开口19的底表面可以与半导体材料层10的最顶表面共面。
存储器开口49和支撑开口19中的每一者可包括基本上垂直于衬底的最顶表面延伸的侧壁(或多个侧壁)。可以在存储器阵列区100中形成存储器开口49的二维阵列。可以在接触区300中形成支撑开口19的二维阵列。衬底半导体层9和半导体材料层10共同构成衬底(9，10)，衬底可以是半导体衬底。另选地，可以省略半导体材料层10，并且存储器开口49和支撑开口19可以延伸到衬底半导体层9的顶表面。
图5A至图5H示出了存储器开口49中的结构变化，该存储器开口是图4A和图4B的示例性结构中的存储器开口49中的一个。相同的结构变化同时发生在每个其他存储器开口49和每个支撑开口19中。
参考图5A，示出了图4A和图4B的示例性器件结构中的存储器开口49。存储器开口49延伸穿过绝缘帽盖层70、交替堆叠(32,42)，并且任选地延伸到半导体材料层10的上部部分中。在该处理步骤中，每个支撑开口19可延伸穿过后向阶梯式介电材料部分65、交替堆叠(32,42)中的层的子集，并且任选地穿过半导体材料层10的上部部分。每个存储器开口的底表面相对于半导体材料层10的顶表面的凹陷深度可在0nm至30nm的范围内，但是也可采用更大的凹陷深度。任选地，牺牲材料层42可以例如通过各向同性蚀刻部分地横向凹陷以形成横向凹陷部(未示出)。
参考图5B，任选的基座沟道部分(例如，外延基座)11可例如通过选择性外延形成在每个存储器开口49和每个支撑开口19的底部部分处。每个基座沟道部分11包括与半导体材料层10的单晶半导体材料外延对准的单晶半导体材料。在一个实施方案中，基座沟道部分11可以掺杂有与半导体材料层10相同的导电类型的电掺杂剂。在一个实施方案中，每个基座沟道部分11的顶表面可形成在包括牺牲材料层42的顶表面的水平平面的上方。在这种情况下，通过用相应导电材料层替换位于包括基座沟道部分11的顶表面的水平平面的下方的每个牺牲材料层42，可随后形成至少一个源极选择栅极电极。基座沟道部分11可以是晶体管沟道的随后将在衬底(9,10)中形成的源极区和随后将在存储器开口49的上部部分中形成的漏极区之间延伸的部分。存储器腔体49'存在于基座沟道部分11上方的存储器开口49的未填充部分中。在一个实施方案中，基座沟道部分11可包括单晶硅。在一个实施方案中，基座沟道部分11可具有第一导电类型的掺杂，该第一导电类型与基座沟道部分接触的半导体材料层10的导电类型相同。如果不存在半导体材料层10，则基座沟道部分11可直接形成在衬底半导体层9上，其可具有第一导电类型的掺杂。
参考图5C，包括任选的阻挡介电层52、存储器材料层54、介电材料衬里56和任选的牺牲覆盖材料层601的层堆叠可通过相应保形沉积工艺顺序地沉积在存储器开口49中。
任选的阻挡介电层52可包括单个介电材料层或多个介电材料层的堆叠。阻挡介电层52可采用保形沉积工艺来形成。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。
介电金属氧化物的非限制性示例包括氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其氮掺杂化合物、其合金及其堆叠。可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积或其组合来沉积介电金属氧化物层。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡介电层52包括氧化铝。在一个实施方案中，阻挡介电层52可以包括具有不同的材料组成的多个介电金属氧化物层。
另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或它们的组合。在一个实施方案中，阻挡介电层52可以包括氧化硅。在这种情况下，阻挡介电层52的介电半导体化合物可以通过保形沉积方法(诸如低压化学气相沉积、原子层沉积或其组合)来形成。介电半导体化合物的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。另选地，可以省略阻挡介电层52，并且可以在随后要形成的存储器膜的表面上形成背侧凹陷部之后形成背侧阻挡介电层。
随后，可通过保形沉积工艺(诸如化学气相沉积工艺或原子层沉积工艺)将存储器材料层54沉积为连续材料层。存储器材料层54包括存储器材料，即，可通过选择材料的状态来存储数据的材料。例如，存储器材料层54可包括电荷存储材料(诸如氮化硅、多晶硅或金属材料)、可以铁电极化方向的形式存储信息的铁电材料，或可通过改变其电阻率来存储数据的任何其它存储器材料。
存储器材料层54可形成为均匀组分的单个存储器材料层，或可包括多个存储器材料层的堆叠(例如，浮栅或绝缘电荷存储区)。在一个实施方案中，存储器材料层54可包括绝缘电荷捕获材料，诸如一个或多个氮化硅链段。存储器材料层54可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适沉积技术来形成。存储器材料层54的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。
介电材料衬里56包括介电材料。介电材料衬里56可采用保形沉积工艺形成在存储器材料层54上。在一个实施方案中，介电材料衬里56包括隧穿介电层，可在合适的电偏置条件下穿过该隧穿介电层来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器设备的操作模式。介电材料衬垫56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，介电材料衬垫56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，介电材料衬垫56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。介电材料衬垫56的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。
任选的牺牲覆盖材料层601包括可随后对于介电材料衬垫56的材料选择性地被移除的牺牲材料。在一个实施方案中，牺牲覆盖材料层601可以包括半导体材料诸如非晶硅，或者可以包括碳基材料诸如无定形碳或类金刚石碳(DLC)。牺牲覆盖材料层601可以通过保形沉积方法诸如低压化学气相沉积(LPCVD)来形成。牺牲覆盖材料层601的厚度可在2nm至10nm的范围内，但是也可采用更小和更大的厚度。存储器腔体49'形成在每个存储器开口49的未填充有沉积的材料层(52,54,56,601)的体积中。
参考图5D，采用至少一种各向异性蚀刻工艺来顺序地各向异性地蚀刻任选的牺牲覆盖材料层601、介电材料衬里56、存储器材料层54和覆盖绝缘帽盖层70的阻挡介电层52。可以通过至少一个各向异性蚀刻工艺移除位于绝缘帽盖层70的顶表面上方的牺牲覆盖材料层601、介电材料衬垫56、存储器材料层54和阻挡介电层52的部分。此外，可移除牺牲覆盖材料层601、介电材料衬垫56、存储器材料层54和阻挡介电层52的在每个存储器腔体49'的底部处的水平部分，以在其剩余部分中形成开口。可以通过采用相应蚀刻化学物质的相应各向异性蚀刻工艺来蚀刻牺牲覆盖材料层601、介电材料衬垫56、存储器材料层54和阻挡介电层52中的每一者，该蚀刻化学物质对于各种材料层可以相同或不同。
牺牲覆盖材料层601的每个剩余部分可以具有管状构型。存储器材料层54可包括电荷捕获材料、浮栅材料、铁电材料、或可提供至少两个不同水平的电阻率的电阻性存储器材料(诸如相变材料)、或可通过状态改变来存储信息的任何其它存储器材料。在一个实施方案中，每个存储器材料层54可包括在编程时存储电荷的电荷存储区的竖直堆叠。在一个实施方案中，存储器材料层54可为其中与牺牲材料层42相邻的每个部分构成电荷存储区的存储器材料层。
基座沟道部分11的表面(或在不采用基座沟道部分11的情况下的半导体材料层10的表面)可穿过牺牲覆盖材料层601、介电材料衬垫56、存储器材料层54和阻挡介电层52物理地暴露在开口下面。任选地，在每个存储器腔体49'的底部处的物理地暴露的半导体表面可竖直地凹陷，使得在存储器腔体49'下面的凹陷半导体表面竖直地从基座沟道部分11(或在不采用基座沟道部分11的情况下的半导体材料层10)的最顶表面偏移凹陷距离。介电材料衬垫56位于存储器材料层54上方。存储器开口49中的一组阻挡介电层52、存储器材料层54和介电材料衬里56构成存储器膜50，该存储器膜包括多个电荷存储区(包括存储器材料层54的部分)，该多个电荷存储区通过阻挡介电层52和介电材料衬里56与围绕材料绝缘。在一个实施方案中，牺牲覆盖材料层601、介电材料衬垫56、存储器材料层54和阻挡介电层52可以具有竖直重合的侧壁。可随后对于介电材料衬垫56的材料选择性地移除牺牲覆盖材料层601。在牺牲覆盖材料层601包括半导体材料的情况下，可执行采用热三甲基-2-羟乙基氢氧化铵(“热TMY”)或四甲基氢氧化铵(TMAH)的湿法蚀刻工艺以移除牺牲覆盖材料层601。另选地，如果牺牲覆盖材料层601包括半导体材料，则其可以被保持在最终器件中。
参考图5E，半导体沟道层60L可直接沉积在基座沟道部分11的半导体表面上或者半导体材料层10上(如果基座沟道部分11被省略的话)，并且直接沉积在介电材料衬垫56上。半导体沟道层60L包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，半导体沟道层60L包括非晶硅或多晶硅。半导体沟道层60L可具有第一导电类型的掺杂，该第一导电类型与半导体材料层10和基座沟道位置11的导电类型相同。可以通过保形沉积方法诸如低压化学气相沉积(LPCVD)来形成半导体沟道层60L。半导体沟道层60L的厚度可以在2nm至10nm的范围内，但是也可采用更小和更大的厚度。半导体沟道层60L可以部分地填充每个存储器开口中的存储器腔体49'，或者可以完全地填充每个存储器开口中的腔体。
参考图5F，在每个存储器开口中的存储器腔体49'未被半导体沟道层60L完全地填充的情况下，可以将介电核心层62C沉积在存储器腔体49'中以填充每个存储器开口内的存储器腔体49'的任何剩余部分。介电核心层62C包括介电材料诸如氧化硅或有机硅酸盐玻璃。可通过保形沉积方法诸如低压化学气相沉积(LPCVD)或者通过自平面化沉积工艺诸如旋涂来沉积介电核心层62C。
参考图5G，可以例如通过凹陷蚀刻工艺来移除介电芯层62C的水平部分，使得介电芯层62C的每个剩余部分位于相应的存储器开口49内并且具有在包括绝缘帽盖层70的顶表面的水平平面下方的相应顶表面。介电芯层62C的每个剩余部分构成介电芯62。
参考图5H，可在介电核心62上方的每个凹陷区内沉积具有第二导电类型的掺杂的掺杂半导体材料。沉积的半导体材料可具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。沉积的半导体材料中的掺杂剂浓度可以在5.0×1018/cm3至2.0×1021/cm3的范围内，但是也可以采用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。
可以从包括绝缘帽盖层70的顶表面的水平平面上方移除(例如，通过化学机械平面化(CMP)或凹陷蚀刻工艺)具有第二导电类型的掺杂和半导体沟道层60L的水平部分的沉积的半导体材料的多余部分。具有第二导电类型的掺杂的掺杂半导体材料的每个剩余部分构成漏极区63。具有第一导电类型的掺杂的半导体沟道层60L的每个剩余部分构成竖直半导体沟道60。
介电材料衬垫56由存储器材料层54围绕，并且横向围绕竖直半导体沟道60的一部分。每组邻接的阻挡介电层52、存储器材料层54和介电材料衬里56共同构成存储器膜50，该存储器膜可以宏观保留时间存储电荷或电极化。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且随后可在形成背侧凹陷部之后形成背侧阻挡介电层。另外，如果使用铁电存储器材料层54，则可省略隧穿介电层56。如本文所用，宏观保留时间是指适于作为永久性存储器设备的存储器设备的操作的保留时间，诸如超过24小时的保留时间。
存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体沟道、介电金属衬里、包括存储器材料层54的部分的多个存储器元件以及任选的阻挡介电层52的组合。填充存储器开口49的整组材料部分在本文中被称为存储器开口填充结构58。填充支撑开口19的整组材料部分构成支撑柱结构。
一般来讲，存储器开口填充结构58可形成在每个存储器开口49中。存储器开口填充结构58包括任选的阻挡介电层52、存储器材料层54、任选的介电材料衬里56和竖直半导体沟道60。介电材料衬里56可横向围绕竖直半导体沟道60。存储器材料层54可横向围绕介电材料衬里56。
在阻挡介电层52存在于每个存储器开口填充结构58中的情况下，阻挡介电层52可形成在存储器开口49的侧壁上，并且存储器元件的竖直堆叠(其可包括存储器材料层54的部分)可形成在阻挡介电层52上。在一个实施方案中，存储器元件的竖直堆叠包括定位在牺牲材料层42的级处的电荷存储层的部分(包括存储器材料层54的部分)。在介电材料衬里56存在于每个存储器开口填充结构58中的情况下，介电材料衬里56可形成在存储器元件的竖直堆叠上。在一个实施方案中，介电材料衬里56可包括隧穿介电层。在这种情况下，竖直半导体沟道60可形成在隧穿介电层上。阻挡介电层52横向围绕电荷存储层，并且隧穿介电层可定位在电荷存储层与竖直半导体沟道60之间。在随后用导电层来替换牺牲材料层42时，竖直NAND串可穿过每个存储器开口而形成。
参考图6，示出了在存储器开口49和支撑开口19内分别形成存储器开口填充结构58和支撑柱结构20之后的示例性结构。可以在图4A和图4B的结构的每个存储器开口49内形成存储器开口填充结构58的实例。可以在图4A和图4B的结构的每个支撑开口19内形成支撑柱结构20的实例。
参考图7A至图7C，接触级介电层73可形成在绝缘层32和牺牲材料层42的交替堆叠(32,42)上方并且在存储器堆叠结构55和支撑柱结构20上方。接触层级介电层73包括与牺牲材料层42的介电材料不同的介电材料。例如，接触层级介电层73可以包括氧化硅。接触级介电层73可以具有在50nm至500nm的范围内的厚度，但是也可以采用更小和更大的厚度。
光致抗蚀剂层(未示出)可以施加在接触层级介电层73上，并且光刻图案化以在存储器堆叠结构55的集群之间的区域中形成开口。光致抗蚀剂层中的图案可以穿过接触级介电层73、交替堆叠(32,42)和/或采用各向异性蚀刻的后向阶梯式介电材料部分65来转移，以形成背侧沟槽79，该背侧沟槽至少从接触级介电层73的顶表面竖直延伸至衬底(9,10)的顶表面，并且横向延伸穿过存储器阵列区100和接触区300。
在一个实施方案中，背侧沟槽79可沿第一水平方向(例如，字线方向)hd1横向延伸，并且可沿垂直于第一水平方向hd1的第二水平方向(例如，字线方向)hd2彼此横向间隔开。存储器堆叠结构55可排列成沿第一水平方向hd1延伸的行。漏极选择级隔离结构72可沿第一水平方向hd1横向延伸。每个背侧沟槽79可具有沿着纵向方向(即，沿着第一水平方向hd1)不变的均匀宽度。每个漏极选择层级隔离结构72都可以具有沿垂直于第一水平方向hd1的竖直平面的均匀竖直横截面轮廓，该均匀竖直横截面轮廓不随沿第一水平方向hd1的平移而变化。多行存储器堆叠结构55可以位于相邻的一对背侧沟槽79和漏极选择层级隔离结构72之间，或者位于相邻的一对漏极选择层级隔离结构72之间。在一个实施方案中，背侧沟槽79可以包括源极接触开口，其中随后可以形成源极接触通孔结构。可以例如通过灰化来移除光致抗蚀剂层。
通过将电掺杂剂注入半导体材料层10的物理暴露的表面部分中，源极区61可形成在每个背侧沟槽79下方的半导体材料层10的表面部分处。半导体材料层10的在源极区61和该多个基座沟道部分11之间延伸的上部部分构成用于多个场效应晶体管的水平半导体沟道59。水平半导体沟道59通过相应基座沟道部分11连接到多个竖直半导体沟道60。水平半导体沟道59接触源极区61和该多个基座沟道部分11。
参考图8和图9A，可例如采用蚀刻工艺将蚀刻剂引入到背侧沟槽79中，该蚀刻剂相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料。图9A示出了图8的示例性结构的区。在从中移除牺牲材料层42的体积中形成背侧凹陷部43。牺牲材料层42的第二材料的移除可以是对于绝缘层32的第一材料、后向阶梯式介电材料部分65的材料、半导体材料层10的半导体材料和存储器膜50的最外层材料具有选择性的。在一个实施方案中，牺牲材料层42可包括氮化硅，并且绝缘层32和后向阶梯式介电材料部分65的材料可选自氧化硅和介电金属氧化物。
选择性地对于第一材料和存储器膜50的最外层移除第二材料的蚀刻工艺可以是使用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺选择性地对于氧化硅、硅和本领域中采用的各种其他材料蚀刻氮化硅。当背侧凹陷部43存在于先前由牺牲材料层42占据的体积内时，支撑柱结构20、后向阶梯式介电材料部分65和存储器堆叠结构55提供结构支撑。
每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的竖直范围。换句话讲，每个背侧凹陷部43的横向尺寸可大于背侧凹陷部43的高度。多个背侧凹陷部43可在从中移除牺牲材料层42的第二材料的体积中形成。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔体，与背侧凹陷部43形成对比。
在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，该单体三维NAND串阵列具有设置在衬底(9,10)上方的多个器件级。在这种情况下，每个背侧凹陷部43可限定用于接收单体三维NAND串阵列的相应字线的空间。多个背侧凹陷部43中的每一个可基本上平行于衬底(9,10)的顶表面延伸。背侧凹陷部43可由下层绝缘层32的顶表面和覆盖绝缘层32的底表面竖直地界定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。
参考图9B，可通过将半导体材料热转换和/或等离子体转换成介电材料来将任选的基座沟道部分11和半导体材料层10的物理暴露的表面部分转换成介电材料部分。例如，可以采用热转换和/或等离子体转换将每个基座沟道部分11的表面部分转换成管状介电间隔物116，并将半导体材料层10的每个物理地暴露的表面部分转换成平面介电部分616。在一个实施方案中，每个管状介电间隔物116可以拓扑同胚于环面即大致环形的。如本文所用，如果元件的形状可以持续拉伸而不破坏孔或形成新的孔到环面的形状中，则该元件拓扑同胚于环面。管状介电间隔物116包括介电材料，该介电材料包括与基座沟道部分11相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得管状介电间隔物116的材料是介电材料。在一个实施方案中，管状介电间隔物116可包括基座沟道部分11的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。同样，每个平面的介电部分616包括介电材料，该介电材料包括与半导体材料层相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得平面的介电部分616的材料是介电材料。在一个实施方案中，平面的介电部分616可以包括半导体材料层10的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。
参考图9C，可以任选地形成背侧阻挡介电层44。背侧阻挡介电层44(如果存在)包括用作控制栅极电介质的介电材料，该控制栅极电介质用于随后在背侧凹陷部43中形成的控制栅。在每个存储器开口内存在阻挡介电层52的情况下，背侧阻挡介电层44是任选的。在省略阻挡介电层52的情况下，存在背侧阻挡介电层44。
背侧阻挡介电层44可以形成在背侧凹陷部43中和背侧沟槽79的侧壁上。背侧阻挡介电层44可以直接形成在背侧凹陷部43内的绝缘层32的水平表面和存储器堆叠结构55的侧壁上。如果形成背侧阻挡介电层44，那么在形成背侧阻挡介电层44之前形成管状介电间隔物116和平面的介电部分616是任选的。在一个实施方案中，背侧阻挡介电层44可以通过诸如原子层沉积(ALD)的保形沉积工艺形成。背侧阻挡介电层44可以基本上由氧化铝组成。背侧阻挡介电层44的厚度可以在1nm至15nm的范围内，诸如2nm至6nm，但是也可以采用更小和更大的厚度。
背侧阻挡介电层44的介电材料可以是介电金属氧化物(诸如氧化铝)，至少一种过渡金属元素的介电氧化物，至少一种镧系元素的介电氧化物，铝、至少一种过渡金属元素和/或至少一种镧系元素的组合的介电氧化物。另选地或另外地，背侧阻挡介电层44可以包括氧化硅层。可以通过诸如化学气相沉积或原子层沉积的保形沉积方法来沉积背侧阻挡介电层44。背侧阻挡介电层44形成在背侧沟槽79的侧壁、绝缘层32的水平表面和侧壁、存储器堆叠结构55的侧壁表面的物理地暴露于背侧凹陷部43的部分以及平面介电部分616的顶表面上。背侧腔体79'存在于每个背侧沟槽79的未填充有背侧阻挡介电层44的部分内。
参考图9D，金属阻挡层46A可以沉积在背侧凹陷部43中。金属阻挡层46A包括导电金属材料，其可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层46A可以包括导电金属氮化物材料诸如TiN、TaN、WN或其堆叠，或者可以包括导电金属碳化物材料诸如TiC、TaC、WC或其堆叠。在一个实施方案中，金属阻挡层46A可以通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。金属阻挡层46A的厚度可以在2nm至8nm的范围内，诸如3nm至6nm，但是也可以采用更小和更大的厚度。在一个实施方案中，金属阻挡层46A可以基本上由导电金属氮化物诸如TiN组成。
金属填充材料沉积在该多个背侧凹陷部43中、在该至少一个背侧沟槽79的侧壁上以及在接触级介电层73的顶表面上方，以形成金属填充材料层46B。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或其组合。在一个实施方案中，金属填充材料层46B可以基本上由至少一种元素金属构成。金属填充材料层46B的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料层46B可以基本上由单个元素金属构成。在一个实施方案中，金属填充材料层46B可以采用含氟前体气体诸如WF6进行沉积。在一个实施方案中，金属填充材料层46B可以是包括残余级氟原子作为杂质的钨层。金属填充材料层46B通过金属阻挡层46A与绝缘层32和存储器堆叠结构55间隔开，金属阻挡层46A是阻止氟原子扩散穿过其中的金属阻挡层。
多个导电层46可形成在多个背侧凹陷部43中，并且连续金属材料层46L可形成在每个背侧沟槽79的侧壁上以及接触层级介电层73上方。每个导电层46包括位于竖直相邻的一对介电材料层诸如一对绝缘层32之间的金属阻挡层46A的一部分和金属填充材料层46B的一部分。连续金属材料层46L包括位于背侧沟槽79中或接触级介电层73上方的金属阻挡层46A的连续部分和金属填充材料层46B的连续部分。
每个牺牲材料层42可被导电层46替换。背侧腔体79'存在于每个背侧沟槽79的未填充有背侧阻挡介电层44和连续的金属材料层46L的部分中。管状介电间隔物116横向围绕基座沟道部分11。在形成导电层46时，最底部导电层46横向围绕每个管状介电间隔物116。
参考图10A至图10C，连续的导电材料层46L的沉积的金属材料例如通过各向同性湿法蚀刻、各向异性干法蚀刻或其组合从每个背侧沟槽79的侧壁和从接触层级介电层73上方回蚀刻。背侧凹陷部43中的沉积的金属材料的每个剩余部分构成导电层46。每个导电层46可以是导电线结构。因此，牺牲材料层42被导电层46替换。
每个导电层46可用作位于同一级的多个控制栅极电极和与位于同一级的多个控制栅极电极电互连(即电短路)的字线的组合。在每个导电层46内的多个控制栅极电极是用于包括存储器堆叠结构55的竖直存储器设备的控制栅极电极。换句话讲，每个导电层46可以是用作用于多个竖直存储器设备的公共控制栅极电极的字线。
在一个实施方案中，连续导电材料层46L的移除对于背侧阻挡介电层44的材料可以是选择性的。在这种情况下，背侧阻挡介电层44的水平部分可以存在于每个背侧沟槽79的底部。在另一个实施方案中，连续导电材料层46L的移除对于背侧阻挡介电层44的材料可能是不具有选择性的，或者可以不采用背侧阻挡介电层44。可以在移除连续的导电材料层46L期间移除平面介电部分616。背侧腔体79'存在于每个背侧沟槽79内。
在交替堆叠(32,46)内形成导电层46时提供的至少一个最底导电层46可包括NAND串的源极侧选择栅极电极。在交替堆叠(32,46)内形成导电层46时提供的至少一个最顶导电层46可包括NAND串的漏极侧选择栅极电极。每个源极区61形成在半导体衬底(9,10)的上部部分中。半导体沟道(59，11，60)在每个源极区61和相应一组漏极区63之间延伸。半导体沟道(59,11,60)包括存储器堆叠结构55的竖直半导体沟道60。
参考图11，可以通过保形沉积工艺将绝缘材料层形成在背侧沟槽79中和接触级介电层73上方。示例性保形沉积工艺包括但不限于化学气相沉积和原子层沉积。绝缘材料层包括绝缘材料，诸如氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或其组合。在一个实施方案中，绝缘材料层可包括氧化硅。绝缘材料层可以例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)形成。绝缘材料层的厚度可以在1.5nm至60nm的范围内，但是也可以采用更小和更大的厚度。
如果存在背侧阻挡介电层44，则绝缘材料层可以直接形成在背侧阻挡介电层44的表面上，并且直接形成在导电层46的侧壁上。如果不采用背侧阻挡介电层44，则绝缘材料层可以直接形成在绝缘层32的侧壁上，并且直接形成在导电层46的侧壁上。
执行各向异性蚀刻以从接触层级介电层73上方和每个背侧沟槽79的底部去除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔物74。背侧腔体79'存在于由每个绝缘间隔物74围绕的体积内。半导体材料层10的顶表面可物理地暴露在每个背侧沟槽79的底部处。
背侧接触通孔结构76可形成在每个背侧腔体79'内。每个接触通孔结构76可以填充相应腔体79'。可以通过在背侧沟槽79的剩余未填充体积(即，背侧腔体79')中沉积至少一种导电材料来形成接触通孔结构76。例如，至少一种导电材料可包括导电衬垫76A和导电填充材料部分76B。导电衬垫76A可包括导电金属衬垫，诸如TiN、TaN、WN、TiC、TaC、WC、其合金或其堆叠。导电衬垫76A的厚度可以在3nm至30nm的范围内，但是也可以采用更小和更大的厚度。导电填充材料部分76B可以包括金属或金属合金。例如，导电填充材料部分76B可以包括W、Cu、Al、Co、Ru、Ni、其合金或其堆叠。
可以将覆盖交替堆叠(32,46)的接触级介电层73用作停止层来平面化该至少一种导电材料。如果采用化学机械平面化(CMP)工艺，则接触级介电层73可以用作CMP停止层。背侧沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。
背侧接触通孔结构76延伸穿过交替堆叠(32,46)，并且接触源极区61的顶表面。如果采用背侧阻挡介电层44，则背侧接触通孔结构76可以接触背侧阻挡介电层44的侧壁。
另选地，上述绝缘材料层可以形成于背侧沟槽79中以完全填充背侧沟槽79的整个体积并且可以基本上由至少一种介电材料组成。在该另选的实施方案中，可省略源极区61和背侧沟槽通孔结构76，并且水平源极线(例如，直接条带接触件)可接触半导体沟道60的下部部分的一侧。
参考图12A至图12C，附加接触通孔结构(88,86,8P)可穿过接触级介电层73并且任选地穿过后向阶梯式介电材料部分65形成。例如，漏极接触通孔结构88可穿过每个漏极区63上的接触层级介电层73形成。字线接触通孔结构86可穿过接触级介电层73以及穿过后向阶梯式介电材料部分65形成在导电层46上。外围器件接触通孔结构8P可以通过后向阶梯式介电材料部分65直接形成在外围器件的相应节点上。
示例性结构可包括三维存储器设备400。在一个实施方案中，三维存储器设备400包括三维NAND存储器设备。导电层46可包括或者可电连接到单体三维NAND存储器设备的相应字线。衬底(9，10)可以包括硅衬底。垂直NAND存储器设备可包括硅衬底上方的单体三维NAND串阵列。单体三维NAND串阵列的第一器件级中的至少一个存储器单元(包括导电层46的级处的电荷存储层54的部分)可位于单体三维NAND串阵列的第二器件级中的另一存储器单元(包括另一导电层46的级处的电荷存储层54的另一部分)上方。导电层46可包括多个控制栅极电极，这些控制栅极电极具有基本上平行于衬底(9,10)顶表面延伸，例如在一对背侧沟槽79之间的条带形状。多个控制栅极电极至少包括定位在第一器件级中的第一控制栅极电极和定位在第二器件级中的第二控制栅极电极。单体三维NAND串的阵列可包括：多个半导体沟道(59,11,60)，其中多个半导体沟道(59,11,60)中的每个半导体沟道的至少一个端部部分60基本上垂直于衬底(9,10)的顶表面延伸并且包括竖直半导体沟道60中的相应一个竖直半导体沟道；和多个电荷存储元件(包括存储器膜50的部分，即电荷存储层54的部分)。每个电荷存储元件可以邻近多个半导体沟道(59,11,60)中的相应一个半导体沟道定位。一般来讲，半导体沟道60的二维阵列和连接到半导体沟道60中的相应一个半导体沟道的端部的漏极区63的二维阵列可形成在衬底(9,10)上方。
参考图13A至图13C，连接级介电层90可形成在接触级介电层73上方，或形成在嵌入接触通孔结构(诸如接触漏极区63的漏极接触通孔结构88)的任何下层上方。连接级介电层90可包括互连级介电材料，诸如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃或有机硅酸盐玻璃。连接级介电层90的厚度可在100nm至1000nm的范围内，诸如200nm至500nm，但是也可采用更小和更大的厚度。
通过在连接层级介电层90上沉积和光刻图案化光致抗蚀剂层，并且采用各向异性蚀刻工艺通过连接层级介电层90转印光致抗蚀剂层中的开口的图案，可以通过连接层级介电层90形成连接通孔腔体。随后可以例如通过灰化去除光致抗蚀剂层。
可在连接通孔腔体中沉积至少一种导电材料，并且可通过平面化工艺从包括连接级介电层的顶表面的水平平面上方移除至少一种导电材料的多余部分，该平面化工艺可包括化学机械平面化工艺和/或凹陷蚀刻工艺。位于连接通孔腔体中的相应一者内的至少一种导电材料的每个剩余部分均包括连接层级通孔结构(98,96,9P)。连接级通孔结构(98,96,9P)可包括接触漏极接触通孔结构88中的相应一个漏极接触通孔结构的顶表面的漏极侧连接级通孔结构98、接触字线接触通孔结构86中的相应一个字线接触通孔结构的顶表面的字线侧连接级通孔结构96、接触背侧接触通孔结构76的源极侧连接通孔结构(未示出)以及接触外围器件接触通孔结构8P中的相应一个外围器件接触通孔结构的顶表面的外围区连接通孔结构9P。
通常，连接层级材料层(诸如连接层级介电层90)和嵌入在连接层级材料层中的连接通孔结构(诸如漏极侧连接层级通孔结构98)的二维阵列的组合可以形成在半导体器件阵列上方。连接通孔结构的二维阵列内的每个连接通孔结构(诸如漏极侧连接层级通孔结构98)覆盖并电连接到掺杂半导体材料区(诸如漏极区63)中的相应一者。在一个实施方案中，漏极侧连接层级通孔结构98可以沿垂直于背侧沟槽79的纵向方向的水平方向横向伸长。例如，漏极侧连接层级通孔结构98可以沿着第二水平方向hd2横向伸长，该第二水平方向是随后要形成的位线的纵向方向。
图14A至图14I是根据本公开的实施方案的在形成位线级介电层、蚀刻停止介电层和位线期间的示例性结构的区的顺序竖直剖面图。
参考图14A，包括位线级介电层110、蚀刻停止介电层120和光刻材料层(132L,133L,134L,135L,136L,137)的竖直层堆叠可形成在漏极侧连接级通孔结构98上方。竖直层堆叠(110,120,132L,133L,134L,135L,136L,137)可直接形成在漏极侧连接级通孔结构98的二维阵列上并且直接形成在连接级介电层90上。
位线级介电层110包括介电材料，诸如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃、有机硅酸盐玻璃和/或氮化硅。位线级介电层110可例如通过化学气相沉积来沉积，并且可具有在50nm至500nm的范围内的厚度，诸如在80nm至300nm，但是也可采用更小和更大的厚度。
蚀刻停止介电层120包括介电材料，该介电材料可在后续的各向异性蚀刻工艺期间用作蚀刻停止层。一般来讲，蚀刻停止介电层120包括可提供比在后续的处理步骤中随后在其上形成的至少一个通孔级介电层的介电材料更高的蚀刻电阻率的材料。蚀刻停止介电层120可具有在10nm至100nm的范围内的厚度，诸如20nm至50nm，但是也可采用更小和更大的厚度。在一个实施方案中，蚀刻停止介电层120具有低于3.9(即，氧化硅的介电常数)的介电常数，诸如1.5至3.5。例如，蚀刻停止介电层120可包括选自氮掺杂的有机硅酸盐玻璃(即，碳掺杂的氮氧化硅)、氮化碳化硅(即，氮碳化硅)和碳掺杂的氧化硅(例如，碳氧化硅或多孔碳掺杂玻璃)或可在氧化硅或氮化硅的蚀刻期间充当蚀刻停止层的其它低k材料的材料，或可基本上由其组成。
光刻材料层(132L,133L,134L,135L,136L,137)至少包括光致抗蚀剂层137，并且任选地包括附加临时材料层，可采用该附加临时材料层来形成用于形成位线的高密度线和间隔图案，即，具有小节距的线和间隔图案。在例示性示例中，光刻材料层(132L,133L,134L,135L,136L,137)从底部到顶部可包括碳硬掩模层132L、第一介电硬掩模层133L、无定形二氧化硅层134L、第二介电硬掩模层135L、底部抗反射涂层(BARC)层136L和光致抗蚀剂层137。碳硬掩模层132L可包括无定形碳或类金刚石碳，并且可具有在30nm至200nm的范围内的厚度，但是也可采用更小和更大的厚度。第一介电硬掩模层133L可包括氧化硅、氮化硅或氮氧化硅，并且可具有在10nm至100nm的范围内的厚度，但是也可采用更小和更大的厚度。无定形二氧化硅层134L可包括无定形二氧化硅，并且可具有在30nm至200nm的范围内的厚度，但是也可使用更小和更大的厚度。第二介电硬掩模层135L可包括氧化硅、氮化硅或氮氧化硅，并且可具有在10nm至100nm的范围内的厚度，但是也可采用更小和更大的厚度。BARC层136L可包括无定形二氧化硅，并且可具有在10nm至100nm的范围内的厚度，但是也可使用更小和更大的厚度。光致抗蚀剂层137可包括光致抗蚀剂材料，诸如极紫外(EUV)光致抗蚀剂材料或深紫外(DUV)光致抗蚀剂材料。
光致抗蚀剂层137可被光刻图案化，具有沿第二水平方向hd2延伸的线和空间图案，并且该线和空间图案沿第一水平方向hd1具有周期性(即，节距)，该周期性是随后要形成的位线的周期性的两倍(即，其节距的两倍)。例如，如果随后要形成的位线沿第一水平方向hd1具有10nm的节距，则图案化的光致抗蚀剂层137中的线和间隔图案的节距可以是20nm。在一个实施方案中，图案化的光致抗蚀剂层137中成对相邻的线图案之间的间隔可以是图案化的光致抗蚀剂层137中的每个线图案的宽度的大约三倍。
参考图14B，可执行各向异性蚀刻工艺以将光致抗蚀剂层137中的图案转印穿过BARC层136L、第二介电硬掩模层135L和无定形二氧化硅层134L。BARC层136L、第二介电硬掩模层135L和无定形二氧化硅层134L的图案化的部分包括导轨结构(136,135,134)的一维阵列，该导轨结构的一维阵列从顶部到底部包括BARC条带136、第二介电硬掩模条带135和无定形二氧化硅条带134。随后可例如通过灰化来移除光致抗蚀剂层137。
参考图14C，可通过保形沉积工艺(诸如化学气相沉积工艺)在导轨结构(136,135,134)的一维阵列上方沉积介电掩模材料层138L。介电掩模材料层138L包括介电材料，诸如氮化硅或氧化硅。介电掩模材料层138L的厚度可与随后要形成的每个位线的宽度相同或大约相同。
参考图14D，可执行各向异性侧壁间隔物蚀刻工艺以移除介电掩模材料层138L的水平延伸的部分。介电掩模材料层138L的每个剩余部分包括介电间隔物138。介电间隔物138可沿第一水平方向hd1具有均匀的节距，该节距与随后要形成的位线的节距相同。在一个实施方案中，导轨结构(136,135,134)的顶表面或第一介电硬掩模层133L的顶表面可在每对相邻的介电间隔物138之间物理地暴露。介电间隔物138可沿第二水平方向hd2横向延伸。
参考图14E，可执行至少一种蚀刻工艺以相对于介电间隔物138选择性地移除导轨结构(136,135,134)。该至少一种蚀刻工艺可包括至少一种各向同性蚀刻工艺(诸如湿法蚀刻工艺)和/或至少一种各向异性蚀刻工艺(诸如反应离子蚀刻工艺)。在一些实施方案中，可部分地或完全地并行移除第一介电硬掩模层133L的物理暴露部分。
参考图14F，可执行各向异性蚀刻工艺以蚀刻第一介电硬掩模层133L、碳硬掩模层132L、蚀刻停止介电层120和位线级介电层110的材料。可采用介电间隔物138作为各向异性蚀刻工艺期间的蚀刻掩模层。在一些实施方案中，介电间隔物138可在各向异性蚀刻工艺期间消耗，并且可采用碳硬掩模层132L的图案化的部分作为各向异性蚀刻工艺的最终步骤期间的蚀刻掩模层。另选地，介电间隔物138的至少一部分可在各向异性蚀刻工艺之后剩余。在这种情况下，可采用碳硬掩模层132L来增加蚀刻停止介电层120和位线级介电层110中的图案保真性。
位线沟槽107可穿过碳硬掩模层132L、蚀刻停止介电层120和位线级介电层110形成。在一个实施方案中，位线沟槽107可形成为具有沿第一水平方向hd1的位线节距并且沿第二水平方向hd2笔直地横向延伸的沟槽的一维周期性图案。在一个实施方案中，位线沟槽107中的每个位线沟槽可具有倒梯形(即，具有比顶部宽度小的底部宽度的梯形)的相应竖直横截面轮廓。可选择位线节距，使得存储器开口填充结构58沿第一水平方向hd1的周期性与位线节距相称。在一个实施方案中，存储器开口填充结构58沿第一水平方向hd1的周期性可为位线节距的整数倍。
参考图14G，在介电间隔物138的任何部分在图14F的处理步骤之后剩余的情况下，例如通过执行各向同性蚀刻工艺(诸如，湿法蚀刻工艺)，可相对于碳硬掩模层132L、蚀刻停止介电层120和位线级介电层110的材料选择性地移除介电间隔物138的此类剩余部分。
参考图14H，包括金属、金属氮化物材料或金属碳化物材料的连续金属衬里108L可沉积在位线级介电层110、蚀刻停止介电层120、碳硬掩模层132L和第一介电硬掩模层133L(如果存在)的物理暴露的侧壁上。例如，连续金属衬里108L可包括钌、钴、镍、钛、钽、氮化钛、氮化钽、氮化钨、碳化钛、碳化钽和/或碳化钨，和/或可基本上由其组成。连续金属衬里108L可通过化学气相沉积或物理气相沉积来沉积。连续金属衬里108L在位线级介电层110、蚀刻停止介电层120和碳硬掩模层132L的侧壁上方的部分的横向厚度可在2nm至20nm的范围内，诸如4nm至10nm，但是也可采用更小和更大的厚度。
金属填充材料层108F可沉积在连续金属衬里108L上方。金属填充材料层108F包括选自钨、钛、钽、钼、钌、钴、镍、铝、铜或其合金的材料和/或基本上由其组成。金属填充材料层108F可通过电镀、化学镀、物理气相沉积和/或化学气相沉积来沉积。金属填充材料层108F可填充位线沟槽107的剩余未填充体积。
参考图14I，可执行化学平坦化工艺以从包括蚀刻停止介电层120的顶表面的水平平面上方移除金属填充材料层108F和连续金属衬里108L的部分、第一介电硬掩模层133L以及碳硬掩模层132L。连续金属衬里108L的每个剩余部分包括金属衬里108A。金属填充材料层108F的每个剩余部分包括金属填充材料部分108B。定位在相同位线沟槽107内的金属衬里108A和金属填充材料部分108B的每个邻接组合构成位线108。位线108的一维阵列可形成在包括位线级介电层110和蚀刻停止介电层120的层堆叠内。位线108可具有顶表面，该顶表面在包括蚀刻停止介电层120的顶表面的水平平面内。
在一个实施方案中，位线108的一维阵列内的每个位线108包括：金属衬里108A，该金属衬里包括金属、金属氮化物材料或金属碳化物材料并且接触位线级介电层110的侧壁和蚀刻停止介电层120的侧壁；以及金属填充材料部分108B，该金属填充材料部分嵌入在金属衬里108A内并且与位线级介电层110和蚀刻停止介电层120横向间隔开。在一个实施方案中，位线108的一维阵列内的位线108的底表面可定位在包括位线级介电层110的底表面的水平平面内。
参考图15A至图15D，示出了在图14I的处理步骤之后的示例性结构400。位线108的一维阵列可形成在存储器阵列区100中，并且附加位线级金属互连结构(106,104)可形成在接触区300中和外围器件区200(如果存在)中。附加位线级金属互连结构(106,104)可包括例如接触字线侧连接级通孔结构96的字线侧连接线结构106、接触源极侧连接通孔结构(未示出)的源极侧连接线结构(未示出)以及接触外围区连接通孔结构9P的任选的外围连接线结构104。
在一个实施方案中，位线108可在连接级介电层90上方形成为位线108的一维周期性阵列。在一个实施方案中，位线108的侧壁可具有从竖直方向测量的非零锥角。非零锥角可在0.01度至5度诸如0.1度至2度的范围内。在一个实施方案中，位线108中的每个位线可在平行于第一水平方向hd1且垂直于第二水平方向hd2的竖直平面内具有倒梯形竖直横截面形状。倒梯形竖直横截面形状可沿第二水平方向hd2不变。
形成位线108的一维阵列，使得位线108中的每个位线接触连接通孔结构98的相应子集的顶表面。连接层级介电层90横向围绕连接通孔结构98中的每一者的下部部分。连接级介电层90包括最顶表面，该最顶表面接触位线级介电层110的底表面和位线108的底表面。
图16A至图16C是根据本公开的实施方案的在形成封盖介电条带130期间的示例性结构的区的顺序竖直剖面图。
参考图16A，可执行凹陷蚀刻工艺以使金属填充材料部分108B和金属衬里108A的金属材料相对于蚀刻停止介电层120的介电材料选择性地竖直凹陷。凹陷蚀刻工艺可包括各向同性蚀刻工艺(诸如湿法蚀刻工艺)和/或各向异性蚀刻工艺(诸如反应离子蚀刻工艺)。位线108的顶表面可凹陷到包括蚀刻停止介电层120的顶表面的水平平面下方。在一个实施方案中，凹陷蚀刻工艺的竖直凹陷距离可在蚀刻停止介电层120的厚度的20％至90％的范围内，诸如40％至80％。在一个实施方案中，竖直凹陷距离可在3nm至90nm的范围内，诸如5nm至80nm，但是也可采用更小和更大的厚度。
一般来讲，位线108的凹陷顶表面可形成在包括蚀刻停止介电层120的顶表面的水平平面下方。相应金属衬里108A和相应金属填充材料部分108B具有顶表面，该顶表面在包括蚀刻停止介电层120的顶表面的水平平面下方。在一个实施方案中，位线108的凹陷顶表面可形成在包括蚀刻停止介电层120的底表面的水平平面上方。因此，每个位线108的金属衬里108A和金属填充材料部分108B包括相应顶表面，该相应顶表面定位在包括蚀刻停止介电层120的底表面的水平平面上方。附加位线级金属互连结构(106,104)的顶表面可与位线108的竖直凹陷同时地以相同方式竖直凹陷。
参考图16B，可执行任选的选择性沉积工艺以使任选的金属封盖材料从位线108和附加位线级金属互连结构(106,104)的物理暴露的表面生长，同时抑制金属封盖材料从蚀刻停止介电层120的物理暴露的介电表面生长。金属封盖材料条带108C可形成在金属衬里108A和金属填充材料部分108B的顶表面上，并且可结合到位线108中的相应一个位线中。因此，每个位线108可包括金属衬里108、金属填充材料部分108B和金属封盖材料条带108C。同样地，每个附加位线级金属互连结构(106,104)可包括相应金属衬里108、相应金属填充材料部分108B和相应金属封盖材料部分。
在一个实施方案中，选择性沉积工艺可包括区域选择性沉积工艺，诸如选择性化学气相沉积工艺。另选地，选择性沉积工艺可包括选择性化学镀或电镀工艺。金属封盖材料条带108C包括可选择性地沉积的金属(诸如Co、W、Mo、Ru、Ni、NiAl、CoW或CoWP)。可选择金属封盖材料条带108C的厚度，使得金属封盖材料条带108C的顶表面形成在包括蚀刻停止介电层120的顶表面的水平平面下方。金属封盖材料条带108C的厚度可在1nm至70nm的范围内，诸如2nm至40nm，但是也可采用更小和更大的厚度。
位线108的一维阵列内的每个位线108包括金属封盖材料条带108C，该金属封盖材料条带接触金属衬里108A和金属填充材料部分108B的顶表面并且接触蚀刻停止介电层120的侧壁。另选地，可省略金属封盖材料条带108C。位线108的一维阵列内的每个位线108具有相应顶表面，该相应顶表面定位在包括蚀刻停止介电层120的底表面的水平平面上方并且定位在包括蚀刻停止介电层120的顶表面的水平平面下方。
参考图16C，介电材料沉积在位线沟槽107的在形成位线108之后剩余的体积中。介电材料可包括氧化硅、氮化硅、氮氧化硅或有机硅酸盐玻璃。在一个实施方案中，介电材料可包括与随后形成在蚀刻停止介电层120上方的通孔级介电层相同的材料。随后可通过从包括蚀刻停止介电层120的顶表面的水平平面上方移除沉积的介电材料的部分来平坦化沉积的介电材料。在一个实施方案中，可执行化学机械抛光工艺以从包括蚀刻停止介电层120的顶表面的水平平面上方移除沉积的介电材料的部分。沉积的介电材料的每个剩余部分构成封盖介电条带130。在一个实施方案中，封盖介电条带130中的每个封盖介电条带可具有顶表面，该顶表面定位在包括蚀刻停止介电层120的顶表面的水平平面内。
一般来讲，封盖介电条带130包括在后续的各向异性蚀刻工艺期间提供比蚀刻停止介电层120更高的蚀刻速率的介电材料。在一个实施方案中，封盖介电条带130可包括选自氧化硅、氮化硅或氮氧化硅的介电材料，并且蚀刻停止介电层120可包括选自氮掺杂的有机硅酸盐玻璃、氮化碳化硅和碳掺杂的氧化硅的材料。封盖介电条带130的厚度可在1nm至60nm的范围内，诸如3nm至30nm，但是也可采用更小和更大的厚度。
在一个实施方案中，封盖介电条带130中的每个封盖介电条带可具有底表面，该底表面定位在包括蚀刻停止介电层120的底表面的水平平面上方；并且可具有顶表面，该顶表面定位在包括蚀刻停止介电层120的顶表面的水平平面内。填充位线沟槽107的所有结构的组合构成位线沟槽填充结构(108,130)。位线沟槽填充结构(108,130)中的每个位线沟槽填充结构包括位线108和封盖介电条带130的堆叠。位线中的每个位线电连接到漏极区63的二维阵列内的漏极区63的相应子集。一般来讲，位线108的一维阵列可电连接到漏极区63的二维阵列内的漏极区63的相应子集。位线108的一维阵列嵌入在包括位线级介电层110和蚀刻停止介电层120的竖直层堆叠内。位线108中的每个位线与相应封盖介电条带130的底表面接触。
图17A至图17D是根据本公开的实施方案的在形成至少一个通孔级介电层150和位线接触通孔结构168期间的示例性结构的区的顺序竖直剖面图。虽然示出了包括单个位线接触通孔结构168的区，但是应当理解，位线接触通孔结构168可形成在每个位线108上。此外，应当理解，附加接触通孔结构(未示出)可穿过附加位线级金属互连结构(106,104)上的至少一个通孔级介电层150形成。
参考图17A，至少一个通孔级介电层150可形成在位线级介电层110和蚀刻停止介电层120的竖直层堆叠上方。在一个实施方案中，至少一个通孔级介电层150可包括第一通孔级介电层152和第二通孔级介电层154。另选地，至少一个通孔级介电层150可包括仅一个通孔级介电层。在一个实施方案中，第一通孔级介电层152可包括氮化硅，并且第二通孔级介电层154可包括氧化硅。在另一个实施方案中，第一通孔级介电层152可包括氧化硅，并且第二通孔级介电层154可包括氮化硅。第一通孔级介电层152的厚度可在30nm至600nm的范围内，诸如600nm至300nm，但是也可采用更小和更大的厚度。第二通孔级介电层154的厚度可在30nm至600nm的范围内，诸如600nm至300nm，但是也可采用更小和更大的厚度。
在一个实施方案中，封盖介电条带130包括与至少一个通孔级介电层150中的一个通孔级介电层相同的材料，并且蚀刻停止介电层120包括与至少一个通孔级介电层150内的任何材料不同的材料。一般来讲，至少一个通孔级介电层150中的每个通孔级介电层可包括选自氧化硅、氮化硅或氮氧化硅的至少一种介电材料和/或可基本上由其组成，并且蚀刻停止介电层120包括选自氮掺杂的有机硅酸盐玻璃、氮化碳化硅和碳掺杂的氧化硅的材料。
光刻材料层(162,164,166,167)可形成在至少一个通孔级介电层150上方。在一个实施方案中，光刻材料层(162,164,166,167)至少包括光致抗蚀剂层167，并且任选地包括附加临时材料层，可采用该附加临时材料层来实现高密度通孔图案的印刷。在例示性示例中，光刻材料层(162,164,166,167)从底部到顶部可包括碳硬掩模层162、介电硬掩模层164、底部抗反射涂层(BARC)层166和光致抗蚀剂层167。碳硬掩模层162可包括无定形碳或类金刚石碳，并且可具有在30nm至200nm的范围内的厚度，但是也可采用更小和更大的厚度。介电硬掩模层164可包括氧化硅、氮化硅或氮氧化硅，并且可具有在10nm至100nm的范围内的厚度，但是也可采用更小和更大的厚度。BARC层166可包括无定形硅，并且可具有在10nm至100nm的范围内的厚度，但是也可采用更小和更大的厚度。光致抗蚀剂层167可包括光致抗蚀剂材料，诸如极紫外(EUV)光致抗蚀剂材料或深紫外(DUV)光致抗蚀剂材料。
光致抗蚀剂层167可被光刻图案化以形成离散开口，使得每个开口覆盖位线108中的相应一个位线。一般来讲，图案化的光致抗蚀剂层167可形成在至少一个通孔级介电层150上方。可选择光致抗蚀剂层167中的开口的图案，使得光致抗蚀剂层167中的每个开口覆盖位线108中的相应一个位线并且不覆盖任何相邻位线108。在光致抗蚀剂层167中的开口的图案与位线108对准期间可能引入非零重叠误差。
参考图17B，可执行各向异性蚀刻工艺以各向异性地蚀刻至少一个通孔级介电层150的区和封盖介电条带130中的一个封盖介电条带的区，这些区定位在图案化的光致抗蚀剂层167中的每个开口下面。在一个实施方案中，各向异性蚀刻工艺具有蚀刻化学，该蚀刻化学相对于蚀刻停止介电层120的材料选择性地蚀刻至少一个通孔级介电层150内的每种材料和封盖介电条带130内的材料。在一个实施方案中，各向异性蚀刻工艺可具有基于氢氟烃和/或氢氯烃的蚀刻化学。
离散的通孔腔是穿过至少一个通孔级介电层150和封盖介电条带130中的一个封盖介电条带的位于光致抗蚀剂层167中的开口下方的区形成的。离散的通孔腔在本文中被称为位线接触通孔腔169。根据本发明的实施方案，可通过防止穿过蚀刻停止介电层120的材料形成位线接触通孔腔169，位线接触通孔腔169中的每个位线接触通孔腔的最底部分可完全形成在封盖介电条带130的底表面的区域内并且在蚀刻停止介电层120的顶表面的区域之外。换句话讲，蚀刻停止介电层120提供抗各向异性蚀刻工艺的蚀刻化学的足够的耐蚀刻性，使得位线级通孔腔169的最底部分形成在蚀刻停止介电层120的顶表面的区域之外。
在一个实施方案中，光致抗蚀剂层167中的离散开口的图案与位线108之间的重叠可具有有限重叠误差，使得并非每个位线接触通孔腔169都以下面的位线108的几何中心为中心。在这种情况下，位线接触通孔腔169中的一个或多个位线接触通孔腔可包括阶梯式底表面，该阶梯式底表面包括位线108中的一个位线的顶表面、蚀刻停止介电层120的侧壁区段和蚀刻停止介电层120的顶表面的区段。位于此类位线接触通孔腔169下方的位线108的顶表面的物理暴露的区段的宽度可小于位线108的全宽度，并且封盖介电条带130可覆盖位线108的顶表面的另一区段。在垂直于第二水平方向hd2的竖直剖面图中，封盖介电条带130的侧壁可物理地暴露于此类位线接触通孔腔169。在一个实施方案中，每个位线接触通孔腔169的侧壁可从至少一个通孔级介电层150的底表面笔直地延伸到BARC层166的顶表面。随后可例如通过灰化来移除光致抗蚀剂层167。
参考图17C，包括金属、金属氮化物材料或金属碳化物材料的连续通孔金属衬里168L可沉积在至少一个通孔级介电层150、碳硬掩模层162、介电硬掩模层164和BARC层166的物理暴露的侧壁上并且在BARC层166上方。例如，连续通孔金属衬里168L可包括钌、钴、镍、钛、钽、氮化钛、氮化钽、氮化钨、碳化钛、碳化钽和/或碳化钨，和/或可基本上由其组成。连续通孔金属衬里168L可通过化学气相沉积或物理气相沉积来沉积。连续通孔金属衬里168L在至少一个通孔级介电层150的侧壁上方的部分的横向厚度可在2nm至20nm的范围内，诸如4nm至10nm，但是也可采用更小和更大的厚度。
通孔填充材料层168F可沉积在连续通孔金属衬里168L上方。通孔填充材料层168F包括选自钨、钛、钽、钼、钌、钴、镍、铝、铜或其合金的材料和/或基本上由其组成。通孔填充材料层168F可通过电镀、化学镀、物理气相沉积和/或化学气相沉积来沉积。通孔填充材料层168F可填充位线接触通孔腔169的剩余未填充体积。
参考图17D和图17E，可执行化学机械抛光工艺以从包括至少一个通孔级介电层150的顶表面的水平平面上方移除通孔填充材料层168F和连续通孔金属衬里168L的部分、BARC层166、介电硬掩模层164和碳硬掩模层162。连续通孔金属衬里168L的每个剩余部分包括通孔金属衬里168A。通孔填充材料层168F的每个剩余部分包括通孔填充材料部分168B。定位在相同位线接触通孔腔169内的通孔金属衬里168A和通孔填充材料部分168B的每个邻接组合构成位线接触通孔结构168。位线接触通孔结构168的二维阵列可形成在至少一个通孔级介电层150内。位线接触通孔结构168可具有顶表面，该顶表面在包括至少一个通孔级介电层150的顶表面的水平平面内。
在一个实施方案中，位线接触通孔结构168的二维阵列内的每个位线接触通孔结构168包括：通孔金属衬里168A，该通孔金属衬里包括金属、金属氮化物材料或金属碳化物材料并且接触至少一个通孔级介电层150的侧壁、蚀刻停止介电层120的侧壁和封盖介电条带130的侧壁；以及通孔填充材料部分168B，该通孔填充材料部分嵌入在通孔金属衬里168A内，从而接触通孔金属衬里168A的内侧壁和底部部分的阶梯式表面，并且与至少一个通孔级介电层150、蚀刻停止介电层120和封盖介电条带130横向间隔开。在一个实施方案中，通孔金属衬里168A包括导电金属阻隔材料并且接触位线108的一维阵列内的下面的位线108的顶表面、接触蚀刻停止介电层120的侧壁区段并且接触蚀刻停止介电层120的顶表面的区段。
一般来讲，位线接触通孔结构168可竖直地延伸穿过至少一个通孔级介电层150并且穿过封盖介电条带130中的一个封盖介电条带，并且可接触位线108的一维阵列内的位线108的顶表面，可接触蚀刻停止介电层120的侧壁区段，并且可接触蚀刻停止介电层120的顶表面的区段。在一个实施方案中，位线接触通孔结构168可包括第一直侧壁168S1和第二直侧壁168S2，该第一直侧壁从至少一个通孔级介电层150的顶表面竖直地延伸到位线108的顶表面，该第二直侧壁从至少一个通孔级介电层150的顶表面竖直地延伸到蚀刻停止介电层120的顶表面的区段的周边，并且不延伸到蚀刻停止介电层120的顶表面下方。
在一个实施方案中，位线108的一维阵列内的位线108可包括具有封闭周边(诸如矩形周边)的顶表面。位线108的封闭周边的第一区段可与封盖介电条带130中的一个封盖介电条带的底表面的周边重合。位线108的封闭周边的第二区段与位线接触通孔结构168的底部周边的区段重合，该区段沿水平方向(诸如第二水平方向hd2)笔直地横向延伸。
图18是根据本公开的实施方案的接合组件的示意性竖直剖面图。在该实施方案中，外围器件区可包括外围管芯200，其中用于外围电路的半导体器件700形成在与包含存储器阵列区100的三维存储器设备400的衬底9分离的独立的衬底209上。三维存储器设备(即，存储器管芯)400沿接合界面402粘结到外围管芯200。
外围管芯200包括用于定位在衬底209上的外围电路的半导体器件700、嵌入在外围介电层260中的外围互连件278、通过外围互连件电连接到半导体器件700的外围管芯接合垫288。存储器管芯400包括嵌入在存储器介电层160中的存储器互连件178。存储器管芯接合垫188粘结到外围管芯接合垫288。存储器管芯接合垫188通过上述存储器互连件178和结构168、108、98和88电连接到漏极区63。
参考所有图并且根据本发明的各种实施方案，提供了一种存储器设备，该存储器设备包括：绝缘层32和字线46的交替堆叠；存储器开口填充结构58，该存储器开口填充结构延伸穿过交替堆叠，其中存储器开口填充结构58中的每个存储器开口填充结构包括存储器元件54、竖直半导体沟道60以及连接到半导体沟道的上部端部的漏极区63；电连接到漏极区63的相应子集的位线108，其中位线嵌入在包括位线级介电层110和蚀刻停止介电层120的竖直层堆叠内，其中位线中的每个位线与相应封盖介电条带130的底表面接触；至少一个通孔级介电层150，该至少一个通孔级介电层覆盖竖直层堆叠；以及位线接触通孔结构168，该位线接触通孔结构竖直地延伸穿过至少一个通孔级介电层150并且穿过封盖介电条带130中的一个封盖介电条带，并且接触位线108中的相应一个位线的顶表面、接触蚀刻停止介电层120的侧壁区段并且接触蚀刻停止介电层120的顶表面的区段。
在一个实施方案中，封盖介电条带130中的每个封盖介电条带具有顶表面，该顶表面定位在包括蚀刻停止介电层120的顶表面的水平平面内。
在一个实施方案中，封盖介电条带130中的每个封盖介电条带具有底表面，该底表面定位在包括蚀刻停止介电层120的底表面的水平平面上方。
在一个实施方案中，位线108中的每个位线具有相应顶表面，该相应顶表面定位在包括蚀刻停止介电层120的底表面的水平平面上方。在一个实施方案中，位线108中的每个位线包括：金属衬里108A，该金属衬里包括金属、金属氮化物材料或金属碳化物材料并且接触位线级介电层110的侧壁和蚀刻停止介电层120的侧壁；以及金属填充材料部分108B，该金属填充材料部分嵌入在金属衬里108A内并且与位线级介电层110和蚀刻停止介电层120横向间隔开。
在一个实施方案中，金属衬里108A和金属填充材料部分108B包括相应顶表面，该相应顶表面定位在包括蚀刻停止介电层120的底表面的水平平面上方。
在一个实施方案中，位线108中的每个位线进一步包括金属封盖材料条带108C，该金属封盖材料条带接触金属衬里108A和金属填充材料部分108B的顶表面并且接触蚀刻停止介电层120。金属填充材料部分包括铜108；并且金属封盖材料条带108C包括钌、钴、镍、铝、镍-铝合金、钴-钨-硼合金或钴-钨-磷合金。
在一个实施方案中，封盖介电条带130包括与至少一个通孔级介电层150中的一个通孔级介电层相同的材料；并且蚀刻停止介电层120包括具有低于3.9的介电常数并且与至少一个通孔级介电层150内的任何材料不同的材料。
在一个实施方案中，至少一个通孔级介电层150包括选自氧化硅、氮化硅或氮氧化硅的至少一种介电材料；并且蚀刻停止介电层120包括选自氮掺杂的有机硅酸盐玻璃、氮化碳化硅或碳掺杂的氧化硅的材料。
在一个实施方案中，位线接触通孔结构168包括：通孔金属衬里168A，该通孔金属衬里包括导电金属阻隔材料并且接触位线108中的相应一个位线的顶表面、接触蚀刻停止介电层120的侧壁区段并且接触蚀刻停止介电层120的顶表面的区段；以及通孔填充材料部分168B，该通孔填充材料部分接触通孔金属衬里168A的内侧壁并且通过通孔金属衬里168A与至少一个通孔级介电层15横向间隔开。
在图18所示的一个实施方案中，存储器设备进一步包括：存储器管芯接合垫178，该存储器管芯接合垫电连接到漏极区63；以及外围管芯200，该外围管芯包含用于存储器设备的外围半导体器件700以及粘结到存储器管芯接合垫178并且电连接到外围半导体器件700的外围管芯接合垫278。
可采用本发明的各种实施方案以提供自对准到下面的位线108的位线接触通孔结构168。每个位线接触通孔结构168的可与相邻位线108具有面积重叠的部分通过蚀刻停止介电层120与相邻位线108竖直间隔开，并且仅位线接触通孔结构168的与下面的位线108具有面积重叠的区域包括位线接触通孔结构168的向下突出部分以提供与下面的位线108的电接触和物理接触。因此，通过插入蚀刻停止介电层120和封盖介电条带130来增大位线108与位线接触通孔结构168之间的竖直距离，可减少或防止位线接触通孔结构168与相邻位线108之间的电短路。该配置还可减少位线RC延迟和泄漏电流。此外，可通过增大开口169的宽度来改善位线接触通孔结构168的电迁移电阻和接触电阻。
虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由...组成”或词语“由...组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出采用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (20)

1.一种存储器设备，所述存储器设备包括：
绝缘层和字线的交替堆叠；
存储器开口填充结构，所述存储器开口填充结构延伸穿过所述交替堆叠，其中所述存储器开口填充结构中的每个存储器开口填充结构包括存储器元件、竖直半导体沟道以及连接到所述半导体沟道的上部端部的漏极区；
位线，所述位线电连接到漏极区的相应子集，其中位线嵌入在包括位线级介电层和蚀刻停止介电层的竖直层堆叠内，其中位线中的每个位线与相应封盖介电条带的底表面接触；
至少一个通孔级介电层，所述至少一个通孔级介电层覆盖所述竖直层堆叠；和
位线接触通孔结构，所述位线接触通孔结构竖直地延伸穿过所述至少一个通孔级介电层并且穿过所述封盖介电条带中的一个封盖介电条带，并且接触所述位线中的相应一个位线的顶表面、接触所述蚀刻停止介电层的侧壁区段并且接触所述蚀刻停止介电层的顶表面的区段。
2.根据权利要求1所述的存储器设备，其中所述封盖介电条带中的每个封盖介电条带具有顶表面，所述顶表面定位在包括所述蚀刻停止介电层的顶表面的水平平面内。
3.根据权利要求1所述的存储器设备，其中所述封盖介电条带中的每个封盖介电条带具有底表面，所述底表面定位在包括所述蚀刻停止介电层的底表面的水平平面上方。
4.根据权利要求1所述的存储器设备，其中所述位线中的每个位线具有相应顶表面，所述相应顶表面定位在包括所述蚀刻停止介电层的底表面的水平平面上方。
5.根据权利要求4所述的存储器设备，其中所述位线中的每个位线包括：
金属衬里，所述金属衬里包括钌、钴、镍、钛、钽、金属氮化物材料或金属碳化物材料，并且接触所述位线级介电层的侧壁和所述蚀刻停止介电层的侧壁；和
金属填充材料部分，所述金属填充材料部分嵌入在所述金属衬里内并且与所述位线级介电层和所述蚀刻停止介电层横向间隔开。
6.根据权利要求5所述的存储器设备，其中所述金属衬里和所述金属填充材料部分包括相应顶表面，所述相应顶表面定位在包括所述蚀刻停止介电层的所述底表面的所述水平平面上方。
7.根据权利要求5所述的存储器设备，其中：
所述位线中的每个位线进一步包括金属封盖材料条带，所述金属封盖材料条带接触所述金属衬里和所述金属填充材料部分的顶表面并且接触所述蚀刻停止介电层；
所述金属填充材料部分包括铜；并且
所述金属封盖材料条带包括钌、钴、镍、铝、镍-铝合金、钴-钨-硼合金或钴-钨-磷合金。
8.根据权利要求1所述的存储器设备，其中：
所述封盖介电条带包括与所述至少一个通孔级介电层中的一个通孔级介电层相同的材料；并且
所述蚀刻停止介电层包括具有低于3.9的介电常数并且与所述至少一个通孔级介电层内的任何材料不同的材料。
9.根据权利要求8所述的存储器设备，其中：
所述至少一个通孔级介电层包括选自氧化硅、氮化硅或氮氧化硅的至少一种介电材料；并且
所述蚀刻停止介电层包括选自氮掺杂的有机硅酸盐玻璃、氮化碳化硅或碳掺杂的氧化硅的材料。
10.根据权利要求1所述的存储器设备，其中所述位线接触通孔结构包括：
通孔金属衬里，所述通孔金属衬里包括导电金属阻隔材料并且接触所述位线中的相应一个位线的所述顶表面、接触所述蚀刻停止介电层的所述侧壁区段并且接触所述蚀刻停止介电层的所述顶表面的所述区段；和
通孔填充材料部分，所述通孔填充材料部分接触所述通孔金属衬里的内侧壁并且通过所述通孔金属衬里与所述至少一个通孔级介电层横向间隔开。
11.根据权利要求1所述的存储器设备，其中所述位线接触通孔结构包括：
第一直侧壁，所述第一直侧壁从所述至少一个通孔级介电层的顶表面竖直地延伸到所述位线的所述顶表面；和
第二直侧壁，所述第二直侧壁从所述至少一个通孔级介电层的所述顶表面竖直地延伸到所述蚀刻停止介电层的所述顶表面的所述区段的周边，并且不延伸到所述蚀刻停止介电层的所述顶表面下方。
12.根据权利要求1所述的存储器设备，其中所述位线的底表面定位在包括所述位线级介电层的底表面的水平平面内。
13.根据权利要求1所述的存储器设备，其中：
所述位线中的一个位线包括具有封闭周边的顶表面；
所述位线的所述封闭周边的第一区段与所述封盖介电条带中的所述一个封盖介电条带的周边重合；并且
所述位线的所述封闭周边的第二区段与所述位线接触通孔结构的底部周边的沿水平方向笔直地横向延伸的区段重合。
14.根据权利要求1所述的存储器设备，所述存储器设备进一步包括：
存储器管芯接合垫，所述存储器管芯接合垫电连接到所述漏极区；和
外围管芯，所述外围管芯包含用于所述存储器设备的外围半导体器件以及粘结到所述存储器管芯接合垫并且电连接到所述外围半导体器件的外围管芯接合垫。
15.一种形成存储器设备的方法，所述方法包括：
形成半导体沟道的二维阵列以及连接到所述半导体沟道中的相应一个半导体沟道的端部的漏极区的二维阵列；
在漏极区的所述二维阵列上方形成包括位线级介电层和蚀刻停止介电层的竖直层堆叠；
穿过所述竖直层堆叠形成位线沟槽；
在位线沟槽中形成位线沟槽填充结构，其中位线沟槽填充结构中的每个位线沟槽填充结构包括在位线沟槽中的每个位线沟槽内的位线和封盖介电条带的堆叠，其中位线中的每个位线电连接到漏极区的二维阵列内的漏极区的相应子集；
在所述竖直层堆叠上方形成至少一个通孔级介电层；
穿过所述至少一个通孔级介电层和所述封盖介电条带中的一个封盖介电条带形成位线接触通孔腔，其中所述位线接触通孔腔包括阶梯式底表面，所述阶梯式底表面包括所述位线中的一个位线的顶表面、所述蚀刻停止介电层的侧壁区段和所述蚀刻停止介电层的顶表面的区段；以及
在所述位线接触通孔腔中形成位线接触通孔结构。
16.根据权利要求15所述的方法，其中：
蚀刻停止介电层具有小于3.9的介电常数；
通过在所述位线沟槽中沉积至少一种金属材料，使得所述位线的顶表面形成在包括所述蚀刻停止介电层的顶表面的水平平面下方，来形成所述位线；以及
通过在所述位线沟槽的在形成所述位线之后剩余的体积中沉积介电材料，来形成所述封盖介电条带。
17.根据权利要求16所述的方法，所述方法进一步包括：通过执行化学机械抛光工艺来从包括所述蚀刻停止介电层的顶表面的水平平面上方移除沉积的介电材料的部分，从而平坦化所述沉积的介电材料。
18.根据权利要求15所述的方法，其中形成所述位线包括：
在所述位线级介电层和所述蚀刻停止介电层的物理暴露的侧壁上沉积连续金属衬里，所述连续金属衬里包括钌、钴、镍、钛、钽、金属氮化物材料或金属碳化物材料；
在所述连续金属衬里上方沉积金属填充材料层；以及
移除所述金属填充材料层和所述连续金属衬里的上部部分，使得所述金属填充材料层和所述连续金属衬里的剩余部分包括相应金属衬里和相应金属填充材料部分的组合，所述相应金属衬里和所述相应金属填充材料部分具有顶表面，所述顶表面在包括所述蚀刻停止介电层的顶表面的水平平面下方。
19.根据权利要求18所述的方法，所述方法进一步包括：通过使金属封盖材料从金属表面选择性地生长，同时抑制所述金属封盖材料从所述蚀刻停止介电层的表面生长，从而在所述相应金属衬里和所述相应金属填充材料部分的所述组合的物理暴露的顶表面上形成金属封盖材料条带。
20.根据权利要求15所述的方法，所述方法进一步包括：
围绕所述竖直半导体沟道中的每个竖直半导体沟道形成存储器膜；
在所述至少一个通孔级介电层上方形成图案化的光致抗蚀剂层，其中所述图案化的光致抗蚀剂层在其中包括开口；以及
通过执行各向异性蚀刻工艺来各向异性地蚀刻所述至少一个通孔级介电层的区和所述封盖介电条带中的所述一个封盖介电条带的区，所述区定位在所述图案化的光致抗蚀剂层中的所述开口下面，其中所述各向异性蚀刻工艺具有蚀刻化学，所述蚀刻化学相对于所述蚀刻停止介电层的材料选择性地蚀刻所述至少一个通孔级介电层内的每种材料和所述封盖介电条带内的材料。
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