KR20210095293A - 3차원 반도체 메모리 소자 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자에 관한 것으로서, 더욱 상세하게는, 제1 기판 상의 제2 기판, 상기 제2 기판은 하부 반도체 막 및 상기 하부 반도체 막 상의 상부 반도체 막을 포함하고; 상기 상부 반도체 막 상의 전극 구조체, 상기 전극 구조체는 적층된 전극들을 포함하고; 상기 전극 구조체를 관통하여 상기 제2 기판에 연결되는 수직 채널 구조체; 상기 전극 구조체를 덮는 층간 절연막; 및 상기 층간 절연막 및 상기 상부 반도체 막을 관통하는 커팅 구조체를 포함한다. 상기 상부 반도체 막은, 상기 커팅 구조체에 의해 정의되는 제1 측벽을 갖고, 상기 하부 반도체 막은, 상기 제1 측벽에 인접하는 제2 측벽을 가지며, 상기 제1 측벽과 상기 제2 측벽은 수평적으로 서로 오프셋된다.

Description

3차원 반도체 메모리 소자 및 그의 제조 방법{Three dimensional semiconductor memory device and method for manufacturing the same}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로서, 더욱 상세하게는 신뢰성이 향상된 3차원 반도체 메모리 소자 및 그의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 소자의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 소자의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 3차원 반도체 메모리 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성이 향상된 3차원 반도체 메모리 소자의 제조 방법을 제공하는 것이다.
본 발명의 개념에 따른, 반도체 메모리 소자는, 제1 기판 상의 제2 기판, 상기 제2 기판은 하부 반도체 막 및 상기 하부 반도체 막 상의 상부 반도체 막을 포함하고; 상기 상부 반도체 막 상의 전극 구조체, 상기 전극 구조체는 적층된 전극들을 포함하고; 상기 전극 구조체를 관통하여 상기 제2 기판에 연결되는 수직 채널 구조체; 상기 전극 구조체를 덮는 층간 절연막; 및 상기 층간 절연막 및 상기 상부 반도체 막을 관통하는 커팅 구조체를 포함할 수 있다. 상기 상부 반도체 막은, 상기 커팅 구조체에 의해 정의되는 제1 측벽을 갖고, 상기 하부 반도체 막은, 상기 제1 측벽에 인접하는 제2 측벽을 가지며, 상기 제1 측벽과 상기 제2 측벽은 수평적으로 서로 오프셋될 수 있다.
본 발명의 다른 개념에 따른, 반도체 메모리 소자는, 제1 기판 상의 제2 기판; 상기 제2 기판을 제1 반도체 막 및 제2 반도체 막으로 분리하는 커팅 구조체; 상기 제1 및 제2 반도체 막들 상에 각각 제공된 제1 전극 구조체 및 제2 전극 구조체, 상기 제1 및 제2 전극 구조체들 각각은 적층된 전극들을 포함하고; 상기 제1 및 제2 전극 구조체들 사이에 개재된 몰드 구조체, 상기 몰드 구조체는 적층된 희생막들을 포함하며; 및 상기 제1 및 제2 전극 구조체들을 각각 관통하는 제1 수직 채널 구조체 및 제2 수직 채널 구조체를 포함할 수 있다. 상기 적층된 희생막들은 상기 적층된 전극들과 각각 동일한 레벨에 위치하고, 상기 커팅 구조체는, 상기 몰드 구조체 및 상기 몰드 구조체 아래의 상기 제2 기판을 관통할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 메모리 소자는, 기판 상의 주변 회로 구조체, 상기 회로 구조체는 상기 기판 상의 주변 트랜지스터, 상기 주변 트랜지스터 상의 주변 배선, 및 상기 주변 트랜지스터와 상기 주변 배선을 전기적으로 연결하는 주변 콘택을 포함하고; 상기 주변 회로 구조체 상의 하부 반도체 막; 상기 하부 반도체 막 상의 상부 반도체 막; 상기 상부 반도체 막을 관통하는 커팅 구조체, 상기 커팅 구조체의 바닥면은 상기 상부 반도체 막의 바닥면과 상기 하부 반도체 막의 바닥면 사이의 레벨에 위치하고; 상기 하부 반도체 막 및 상기 상부 반도체 막 사이에 개재된 소스 반도체 막; 상기 상부 반도체 막 상의 전극 구조체, 상기 전극 구조체는 적층된 전극들을 포함하고; 상기 전극 구조체를 관통하는 수직 채널 구조체, 상기 수직 채널 구조체는 상기 소스 반도체 막에 전기적으로 연결되며; 상기 전극 구조체를 덮는 층간 절연막; 및 상기 층간 절연막을 관통하여, 상기 주변 배선에 전기적으로 연결되는 관통 콘택을 포함할 수 있다. 상기 상부 반도체 막은, 상기 커팅 구조체에 의해 정의되는 제1 측벽을 갖고, 상기 관통 콘택은 상기 제1 측벽으로부터 이격될 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 메모리 소자의 제조 방법은, 제1 기판 상에, 서로 이격된 제1 하부 반도체 막 및 제2 하부 반도체 막을 형성하는 것; 상기 제1 및 제2 하부 반도체 막들 상에 상부 반도체 막을 형성하는 것; 상기 상부 반도체 막 상에 절연막들과 희생막들을 번갈아 적층하여 몰드 구조체를 형성하는 것; 상기 몰드 구조체를 덮는 층간 절연막을 형성하는 것; 상기 몰드 구조체를 관통하는 수직 채널 구조체를 형성하는 것; 상기 몰드 구조체를 관통하면서 일 방향으로 연장되는 제1 트렌치를 형성하는 것; 상기 제1 트렌치를 통해 노출된 상기 희생막들을 전극들로 교체하는 것; 및 상기 층간 절연막 및 상기 상부 반도체 막을 관통하여, 상기 상부 반도체 막을 제1 상부 반도체 막 및 제2 상부 반도체 막으로 분리하는 커팅 구조체를 형성하는 것을 포함할 수 있다. 상기 제1 상부 반도체 막은, 상기 커팅 구조체에 의해 정의되는 제1 측벽을 갖고, 상기 제1 하부 반도체 막은, 상기 제1 측벽에 인접하는 제2 측벽을 가지며, 상기 제1 측벽과 상기 제2 측벽은 수평적으로 서로 오프셋될 수 있다.
본 발명의 실시예들에 따르면, 고주파 전력을 사용하는 공정들을 수행하는 동안, 제1 기판의 전면 상에 형성된 상부 반도체 막이 제1 기판을 통해 접지될 수 있다. 고주파 전력을 사용하는 공정들에 의해 상부 반도체 막에 양전하들이 축적되어 아킹(arcing) 현상이 발생되는 것을 방지할 수 있다. 결과적으로, 아킹 현상에 의한 공정 결함 없이 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자가 형성될 수 있다.
접지된 하나의 상부 반도체 막은, 고주파 전력을 사용하는 공정들을 수행한 이후에, 커팅 구조체에 의해 복수개의 영역들(예를 들어, 타일들)로 분리될 수 있다. 이로써, 상기 영역들 상에 각각 형성되는 메모리 적층 구조체들이 서로 전기적 및 물리적으로 분리될 수 있다. 결과적으로, 낸드 플래시 메모리를 포함하는 3차원 반도체 메모리 소자의 동작은 각각의 메모리 적층 구조체들 별로 독립적으로 수행될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자들이 집적된 제1 기판을 나타내는 도면이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 개략적인 사시도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 개략적인 평면도이다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이 구조체를 개략적으로 나타내는 평면도들이다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 4의 M 영역을 확대한 평면도이다.
도 6a, 도 6b 및 도 6c는 각각 도 5의 I-I'선, II-II'선 및 III-III'선을 따라 자른 단면들이다.
도 7은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 간략히 나타낸 사시도이다.
도 8a, 도 9a, 도 10a, 도 11a 및 도 12a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 것으로, 도 5의 I-I'선을 따라 자른 단면도들이다.
도 8b, 도 9b, 도 10b, 도 11b 및 도 12b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 것으로, 도 5의 II- II'선을 따라 자른 단면도들이다.
도 13a 및 도 13b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 각각 도 5의 I-I'선 및 III-III'선을 따라 자른 단면도들이다.
도 14a 및 도 15a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 것으로, 도 5의 I-I'선을 따라 자른 단면도들이다.
도 14b 및 도 15b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 것으로, 도 5의 II- II'선을 따라 자른 단면도들이다.
도 16은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 5의 I-I'선을 따라 자른 단면도이다.
도 17은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 4의 M 영역을 확대한 평면도이다.
도 18a 및 도 18b는 각각 도 17의 I-I'선 및 II-II'선을 따라 자른 단면들이다.
도 19는 도 9a 및 도 9b의 채널 홀을 형성하는 공정을 설명하기 위한 단면도이다.
도 20는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이 구조체를 개략적으로 나타내는 평면도들이다.
도 21a 및 도 21b는 각각 도 20의 I-I'선 및 II-II'선을 따라 자른 단면들이다.
도 22a 및 도 22b는 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 각각 도 20의 I-I'선 및 II-II'선을 따라 자른 단면들이다.
도 23은 본 발명의 또 다른 실시예에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 20의 I-I'선을 따라 자른 단면이다.
도 24는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이 구조체를 개략적으로 나타내는 평면도들이다.
도 25는 도 24의 I-I'선을 따라 자른 단면이다.
도 26은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이 구조체를 개략적으로 나타내는 평면도들이다.
도 27은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 4의 M 영역을 확대한 평면도이다.
도 28은 도 27의 I-I'선을 따라 자른 단면이다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자들이 집적된 제1 기판을 나타내는 도면이다.
도 1을 참조하면, 제1 기판(SUB; 예를 들어, 웨이퍼)은 반도체 칩들이 각각 형성되는 칩 영역들(10) 및 칩 영역들(10) 사이의 스크라이브 라인(scribe line) 영역(20)을 포함한다. 칩 영역들(10)은 서로 교차하는 제 1 방향(D1) 및 제 2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 각각의 칩 영역들(10)은 스크라이브 라인 영역(20)에 의해 둘러싸일 수 있다. 즉, 제 1 방향(D1)으로 인접하는 칩 영역들(10) 사이와 제 2 방향(D2)으로 인접하는 칩 영역들(10) 사이에 스크라이브 라인 영역(20)이 배치될 수 있다.
본 발명의 실시예들에 따르면, 제1 기판(SUB)의 칩 영역들(10) 각각에 3차원적으로 배열된 메모리 셀들을 포함하는 3차원 반도체 메모리 소자가 형성될 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 개략적인 사시도이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자는 주변 회로 구조체(PS) 및 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS), 및 셀 어레이 구조체(CS)와 주변 회로 구조체(PS)를 수직적으로 연결하는 관통 콘택(미도시)을 포함할 수 있다. 셀 어레이 구조체(CS) 및 상기 관통 콘택은, 평면적 관점에서, 주변 회로 구조체(PS)와 오버랩될 수 있다.
본 발명의 실시예들에서, 주변 회로 구조체(PS)는 로우 및 칼럼 디코더들, 페이지 버퍼, 제어 회로들, 및 주변 로직 회로들을 포함할 수 있다. 주변 회로 구조체(PS)를 구성하는 주변 로직 회로들은 반도체 제1 기판 상에 집적될 수 있다.
셀 어레이 구조체(CS)는 3차원적으로 배열된 복수의 메모리 셀들을 포함하는 셀 어레이를 포함한다. 구체적으로, 셀 어레이 구조체(CS)는 복수 개의 메모리 블록들(BLK0~BLKn)을 포함할 수 있다. 메모리 블록들(BLK0~BLKn) 각각은 3차원적으로 배열된 메모리 셀들을 포함할 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 개략적인 평면도이다.
도 1 및 도 3을 참조하면, 제1 기판(SUB)의 칩 영역들(10) 각각에 도 2를 참조하여 설명된 주변 회로 구조체(도 2의 PS) 및 셀 어레이 구조체(도 2의 CS)가 배치될 수 있다.
각각의 칩 영역들(10)에서, 제1 기판(SUB) 상에 주변 회로 구조체(도 2의 PS 참조)를 구성하는 로우 및 칼럼 디코더들(ROW DEC, COL DEC), 페이지 버퍼(PBR), 및 제어 회로들(CTRL)이 배치될 수 있다.
칩 영역(10) 상에 셀 어레이 구조체(도 2의 CS 참조)를 구성하는 복수 개의 매트들(MT)이 배치될 수 있다. 복수 개의 매트들(MT)은 제1 방향(D1) 및 제2 방향(D2)을 따라 배열될 수 있다. 각각의 매트들(MT)은, 앞서 도 2를 참조하여 설명한 메모리 블록들(BLK0~BLKn)을 포함할 수 있다.
복수 개의 매트들(MT)은 주변 회로 구조체(도 2의 PS 참조)와 중첩되도록 배치될 수 있다. 본 발명의 실시예들에 따르면, 매트들(MT) 아래에서, 주변 회로 구조체(도 2의 PS 참조)를 구성하는 주변 로직 회로들은 자유롭게 배치될 수 있다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이 구조체를 개략적으로 나타내는 평면도들이다.
도 4를 참조하면, 칩 영역(10)의 제1 기판(SUB) 상에 제1 내지 제4 하부 반도체 막들(LSL1-LSL4)이 제공될 수 있다. 제1 내지 제4 하부 반도체 막들(LSL1-LSL4)은 제1 방향(D1) 및 제2 방향(D2)으로 이차원적으로 배열될 수 있다. 제1 내지 제4 하부 반도체 막들(LSL1-LSL4)은 서로 이격될 수 있다.
구체적으로, 제2 하부 반도체 막(LSL2)은 제1 하부 반도체 막(LSL1)과 제1 방향(D1)으로 인접할 수 있다. 제3 하부 반도체 막(LSL3)은 제1 하부 반도체 막(LSL1)과 제2 방향(D2)으로 인접할 수 있다. 제4 하부 반도체 막(LSL4)은 제2 하부 반도체 막(LSL2)과 제2 방향(D2)으로 인접할 수 있다. 제4 하부 반도체 막(LSL4)은 제3 하부 반도체 막(LSL3)과 제1 방향(D1)으로 인접할 수 있다.
제1 내지 제4 하부 반도체 막들(LSL1-LSL4) 상에 상부 반도체 막(USL)이 제공될 수 있다. 상부 반도체 막(USL)은, 제1 내지 제4 하부 반도체 막들(LSL1-LSL4) 상에 각각 제공된 제1 내지 제4 상부 반도체 막들(USL1-USL4)을 포함할 수 있다. 상부 반도체 막(USL)은, 커팅 구조체(TCP)에 의해 제1 내지 제4 상부 반도체 막들(USL1-USL4)로 나뉘어질 수 있다. 제1 내지 제4 상부 반도체 막들(USL1-USL4)은, 서로 절연될 수 있다.
구체적으로, 커팅 구조체(TCP)는 제1 내지 제4 상부 반도체 막들(USL1-USL4)의 외곽을 정의하는 제4 커팅 구조체(TCP4)를 포함할 수 있다. 커팅 구조체(TCP)는, 제4 커팅 구조체(TCP4) 내부를 제1 방향(D1)으로 가로지르는 제1 커팅 구조체(TCP1) 및 제2 커팅 구조체(TCP2)를 더 포함할 수 있다. 제1 및 제2 커팅 구조체들(TCP1, TCP2)은, 제1 및 제3 상부 반도체 막들(USL1, USL3) 사이에서 서로 평행하게 연장될 수 있다. 제1 및 제2 커팅 구조체들(TCP1, TCP2)은, 제2 및 제4 상부 반도체 막들(USL2, USL4) 사이에서 서로 평행하게 연장될 수 있다. 커팅 구조체(TCP)는, 제4 커팅 구조체(TCP4) 내부를 제2 방향(D2)으로 가로지르는 제3 커팅 구조체(TCP3)를 더 포함할 수 있다. 제3 커팅 구조체(TCP3)는, 제1 및 제2 상부 반도체 막들(USL1, USL2) 사이에서 제2 방향(D2)으로 연장될 수 있다. 제3 커팅 구조체(TCP3)는, 제3 및 제4 상부 반도체 막들(USL3, USL4) 사이에서 제2 방향(D2)으로 연장될 수 있다.
상부 반도체 막(USL)은, 커팅 구조체(TCP)에 의해 정의된 제1 더미 반도체 막(DSL1) 및 제2 더미 반도체 막(DSL2)을 더 포함할 수 있다. 제1 더미 반도체 막(DSL1)은 제1 및 제3 상부 반도체 막들(USL1, USL3) 사이에 개재될 수 있다. 제2 더미 반도체 막(DSL2)은 제2 및 제4 상부 반도체 막들(USL2, USL4) 사이에 개재될 수 있다.
상부 반도체 막(USL) 상에 제1 내지 제4 전극 구조체들(ST1-ST4)이 제공될 수 있다. 제1 내지 제4 전극 구조체들(ST1-ST4)은 제1 내지 제4 상부 반도체 막들(USL1-USL4) 상에 각각 제공될 수 있다. 제1 내지 제4 전극 구조체들(ST1-ST4) 각각은, 3차원적으로 배열된 메모리 셀들을 포함하는 메모리 구조체일 수 있다. 제1 내지 제4 전극 구조체들(ST1-ST4) 각각은, 앞서 도 3을 참조하여 설명한 하나의 매트(MT)를 구성할 수 있다.
제1 방향(D1)으로 서로 인접하는 제1 및 제2 전극 구조체들(ST1, ST2) 사이에 제1 몰드 구조체(MO1)가 개재될 수 있다. 제1 방향(D1)으로 서로 인접하는 제3 및 제4 전극 구조체들(ST3, ST4) 사이에 제2 몰드 구조체(MO2)가 개재될 수 있다.
제1 및 제3 전극 구조체들(ST1, ST3) 사이, 및 제2 및 제4 전극 구조체들(ST2, ST4) 사이에 관통 콘택 영역들(TVR)이 제공될 수 있다. 관통 콘택 영역들(TVR)은 제1 방향(D1)을 따라 배열될 수 있다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 4의 M 영역을 확대한 평면도이다. 도 6a, 도 6b 및 도 6c는 각각 도 5의 I-I'선, II-II'선 및 III-III'선을 따라 자른 단면들이다. 도 7은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 간략히 나타낸 사시도이다.
도 5, 도 6a, 도 6b 및 도 6c를 참조하면, 제1 기판(SUB) 상에 주변 주변 트랜지스터들(PTR)을 포함하는 주변 회로 구조체(PS)가 배치될 수 있다. 주변 회로 구조체(PS) 상에 제1 내지 제4 전극 구조체들(ST1-ST4)을 포함하는 셀 어레이 구조체(CS)가 배치될 수 있다. 제1 기판(SUB)은 실리콘 제1 기판, 실리콘-게르마늄 제1 기판, 게르마늄 제1 기판, 또는 단결정 실리콘 제1 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 제1 기판(SUB)은 소자 분리막(DIL)에 의해 정의된 활성 영역들을 포함할 수 있다.
주변 회로 구조체(PS)는, 제1 기판(SUB)의 활성 영역들 상에 배치되는 복수개의 주변 트랜지스터들(PTR)을 포함할 수 있다. 주변 회로 구조체(PS)는, 주변 트랜지스터들(PTR)을 덮는 제1 층간 절연막(ILD1)을 더 포함할 수 있다.
주변 트랜지스터들(PTR)은, 앞서 설명한 바와 같이, 로우 및 칼럼 디코더들, 페이지 버퍼, 제어 회로, 및 주변 로직 회로 등을 구성할 수 있다. 주변 배선들(PIL)이 주변 콘택들(PCNT)을 통해 주변 트랜지스터들(PTR)과 전기적으로 연결될 수 있다.
제1 층간 절연막(ILD1)은 주변 트랜지스터들(PTR), 주변 콘택들(PCNT) 및 주변 배선들(PIL)을 덮을 수 있다. 제1 층간 절연막(ILD1)은 다층으로 적층된 절연막들을 포함할 수 있다. 예를 들어, 제1 층간 절연막(ILD1)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
주변 회로 구조체(PS)의 제1 층간 절연막(ILD1) 상에 식각 정지막(ESL)이 제공될 수 있다. 식각 정지막(ESL) 상에 제2 층간 절연막(ILD2) 및 셀 어레이 구조체(CS)가 제공될 수 있다. 이하, 셀 어레이 구조체(CS)에 대해 보다 상세히 설명한다.
식각 정지막(ESL) 상에 제1 내지 제4 하부 반도체 막들(LSL1-LSL4)이 제공될 수 있다. 제1 내지 제4 하부 반도체 막들(LSL1-LSL4)은 제2 층간 절연막(ILD2) 내에 제공될 수 있다. 제2 층간 절연막(ILD2)에 의해, 제1 내지 제4 하부 반도체 막들(LSL1-LSL4)은 서로 절연될 수 있다.
제1 내지 제4 하부 반도체 막들(LSL1-LSL4)은 반도체 물질(예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나)을 포함할 수 있다. 제1 내지 제4 하부 반도체 막들(LSL1-LSL4)은, 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 일 예로, 제1 내지 제4 하부 반도체 막들(LSL1-LSL4)은 n형 불순물들이 도핑된 폴리실리콘막을 포함할 수 있다. 다른 예로, 제1 내지 제4 하부 반도체 막들(LSL1-LSL4)은 금속과 같은 도전 물질을 더 포함할 수 있다.
제1 내지 제4 하부 반도체 막들(LSL1-LSL4) 및 제2 층간 절연막(ILD2) 상에 상부 반도체 막(USL)이 제공될 수 있다. 상부 반도체 막(USL)은, 제1 내지 제4 하부 반도체 막들(LSL1-LSL4) 상에 각각 제공된 제1 내지 제4 상부 반도체 막들(USL1-USL4)을 포함할 수 있다. 상부 반도체 막(USL)은, 제1 및 제2 더미 반도체 막들(DSL1, DSL2)을 더 포함할 수 있다.
상부 반도체 막(USL)은 반도체 물질을 포함할 수 있고, 상기 반도체 물질에 관한 설명은 제1 내지 제4 하부 반도체 막들(LSL1-LSL4)에서 설명한 것과 실질적으로 동일할 수 있다. 일 예로, 상부 반도체 막(USL)은 n형 불순물들이 도핑된 폴리실리콘막을 포함할 수 있다. 상부 반도체 막(USL)의 불순물의 농도는 제1 내지 제4 하부 반도체 막들(LSL1-LSL4)의 불순물의 농도와 다를 수 있다.
제1 내지 제4 전극 구조체들(ST1-ST4)이 제1 내지 제4 상부 반도체 막들(USL1-USL4) 상에 각각 제공될 수 있다. 이하, 제1 내지 제4 전극 구조체들(ST1-ST4) 중 제1 전극 구조체(ST1)를 대표적으로 상세히 설명한다. 제1 전극 구조체(ST1)에 관한 설명은 제2 내지 제4 전극 구조체들(ST2, ST3, ST4)에도 동일하게 적용될 수 있다.
제1 전극 구조체(ST1)는, 제1 상부 반도체 막(USL1) 상에 수직한 방향(즉, 제3 방향(D3))으로 적층된 전극들(EL)을 포함할 수 있다. 제1 전극 구조체(ST1)는, 적층된 전극들(EL)을 서로 이격시키는 제1 절연막들(IL1)을 더 포함할 수 있다. 제1 전극 구조체(ST1)의 제1 절연막들(IL1) 및 전극들(EL)은, 제3 방향(D3)으로 서로 번갈아 적층될 수 있다.
제1 전극 구조체(ST1)는, 제1 하부 반도체 막(LSL1)의 셀 어레이 영역(CAR) 상에서 제1 하부 반도체 막(LSL1)의 연결 영역(CNR) 상으로 연장될 수 있다. 제1 전극 구조체(ST1)는, 연결 영역(CNR) 상에서 계단식 구조(STS)를 가질 수 있다 일 예로, 제1 전극 구조체(ST1)의 계단식 구조(STS)와 제3 전극 구조체(ST3)의 계단식 구조(STS)는 제2 방향(D2)으로 서로 인접할 수 있다. 제1 전극 구조체(ST1)의 계단식 구조(STS)와 제3 전극 구조체(ST3)의 계단식 구조(STS)는 서로를 바라볼 수 있다.
제1 전극 구조체(ST1)의 최하부의 전극(EL)은 하부 선택 라인일 수 있다. 제1 전극 구조체(ST1)의 최상부의 전극(EL)은 상부 선택 라인일 수 있다. 하부 선택 라인과 상부 선택 라인을 제외한 나머지 전극들(EL)은 워드 라인들일 수 있다.
전극들(EL)은, 도핑된 반도체(예를 들어, 도핑된 실리콘), 금속(예를 들어, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물 (예를 들어, 질화티타늄 또는 질화탄탈늄) 및 전이금속(예를 들어, 티타늄 또는 탄탈늄)으로 이루어진 군에서 선택된 도전 물질을 포함할 수 있다. 제1 절연막들(IL1)은 실리콘 산화막을 포함할 수 있다.
셀 어레이 영역(CAR) 상의 제1 전극 구조체(ST1)는 제2 절연막(IL2)을 더 포함할 수 있다. 제2 절연막(IL2)은 셀 어레이 영역(CAR) 상에만 선택적으로 제공되고, 연결 영역(CNR) 상에는 제공되지 않을 수 있다. 제2 절연막(IL2)의 두께는, 제1 절연막(IL1)의 두께보다 더 클 수 있다. 제2 절연막(IL2)은 제1 절연막(IL1)과 동일한 절연 물질을 포함할 수 있다. 일 예로, 제2 절연막(IL2)은 실리콘 산화막을 포함할 수 있다.
셀 어레이 영역(CAR) 상에, 제1 전극 구조체(ST1)를 관통하는 복수개의 수직 채널 구조체들(VS)이 제공될 수 있다. 수직 채널 구조체들(VS)은, 평면적 관점에서, 일 방향을 따라 배열되거나, 지그재그 형태로 배열될 수 있다. 각각의 수직 채널 구조체들(VS)은, 수직 절연 패턴(VP), 수직 반도체 패턴(SP), 및 매립 절연 패턴(VI)을 포함할 수 있다.
수직 절연 패턴(VP)은, 제1 전극 구조체(ST1)와 수직 반도체 패턴(SP) 사이에 개재되어, 제1 하부 반도체 막(LSL1)을 향하여 연장될 수 있다. 수직 절연 패턴(VP)은 상단이 오픈된(opened) 파이프 형태(pipe-shaped)를 가질 수 있다. 수직 반도체 패턴(SP)은, 수직 절연 패턴(VP)의 내벽을 덮으며 수직 절연 패턴(VP)과 함께 제1 하부 반도체 막(LSL1)을 향하여 연장될 수 있다. 수직 반도체 패턴(SP) 역시 상단이 오픈된 파이프 형태를 가질 수 있다. 수직 반도체 패턴(SP)의 내부를 매립 절연 패턴(VI)이 채울 수 있다.
수직 절연 패턴(VP)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 발명의 실시예들에서, 수직 절연 패턴(VP)은 데이터 저장막을 포함할 수 있다. 예를 들어, 수직 절연 패턴(VP)은 NAND 플래시 메모리 소자의 데이터 저장막으로서, 터널 절연막, 전하 저장막, 및 블록킹 절연막을 포함할 수 있다.
예를 들어, 전하 저장막은, 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 전하 저장막은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연막은 전하 저장막보다 큰 밴드 갭을 갖는 물질을 포함할 수 있다. 터널 절연막은 알루미늄 산화막 및 하프늄 산화막과 같은 고유전막 또는 실리콘 산화막을 포함할 수 있다. 블록킹 절연막은 실리콘 산화막을 포함할 수 있다.
수직 반도체 패턴(SP)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 또한, 수직 채널 구조체들(VS)은 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 반도체 물질을 포함하는 수직 반도체 패턴(SP)은, 낸드 셀 스트링을 구성하는 트랜지스터들의 채널로 사용될 수 있다.
각각의 수직 채널 구조체들(VS)의 상부에 도전 패드(PAD)가 제공될 수 있다. 도전 패드(PAD)는, 수직 반도체 패턴(SP)의 상면 및 매립 절연 패턴(VI)의 상면을 덮을 수 있다. 도전 패드(PAD)는 불순물이 도핑된 반도체 물질 및/또는 도전 물질을 포함할 수 있다. 도전 패드(PAD)를 통하여, 비트라인 콘택 플러그(BPLG)가 수직 반도체 패턴(SP)에 전기적으로 연결될 수 있다.
제1 하부 반도체 막(LSL1)과 제1 상부 반도체 막(USL1) 사이에 소스 반도체 막(SSP)이 개재될 수 있다. 소스 반도체 막(SSP)에 의해, 제1 하부 반도체 막(LSL1)과 제1 상부 반도체 막(USL1)은 서로 전기적으로 연결될 수 있다. 소스 반도체 막(SSP)은, 수직 반도체 패턴들(SP) 각각의 하부 측벽과 직접 접촉할 수 있다. 소스 반도체 막(SSP)은 복수개의 수직 반도체 패턴들(SP)을 서로 전기적으로 연결할 수 있다. 결론적으로, 수직 반도체 패턴들(SP), 소스 반도체 막(SSP), 제1 하부 반도체 막(LSL1) 및 제1 상부 반도체 막(USL1)이 함께 전기적으로 연결될 수 있다. 제1 하부 반도체 막(LSL1), 소스 반도체 막(SSP) 및 제1 상부 반도체 막(USL1)은, 메모리 셀들의 소스로 기능할 수 있다. 소스 반도체 막(SSP)은 n형 도펀트들이 도핑된 반도체막을 포함할 수 있다.
하부 반도체 막(LSL1-LSL4), 소스 반도체 막(SSP) 및 상부 반도체 막(USL)은 제2 기판을 구성할 수 있다. 제1 기판(SUB)은 주변 회로 구조체(PS)를 지지할 수 있고, 상기 제2 기판은 셀 어레이 구조체(CS)를 지지할 수 있다. 상기 제2 기판은 반도체 막 및/또는 도전성 막을 포함할 수 있다. 예를 들어, 후술할 도 16을 참조하면, 상기 제2 기판은 제1 내지 제4 하부 반도체 막들(LSL1-LSL4) 각각의 아래의 금속 패턴(MP)을 더 포함할 수 있다.
도 5, 도 6b, 및 도 6c를 참고하면, 복수개의 분리 구조체들(SPS)이 제1 전극 구조체(ST1)를 관통할 수 있다. 분리 구조체들(SPS)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 예를 들어, 분리 구조체들(SPS)에 의해, 제1 전극 구조체(ST1)의 하나의 전극(EL)이 복수개의 전극들(EL)로 수평적으로 분리될 수 있다. 분리 구조체들(SPS)에 의해 분리된 복수개의 전극들(EL)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 분리 구조체들(SPS)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 소자는, 3차원 낸드 플래시 메모리 소자일 수 있다. 제1 하부 반도체 막(LSL1) 상의 제1 전극 구조체(ST1)에 낸드 셀 스트링들이 집적될 수 있다. 즉, 제1 전극 구조체(ST1) 및 이를 관통하는 수직 채널 구조체들(VS)은, 제1 하부 반도체 막(LSL1) 상에 3차원적으로 배열되는 메모리 셀들을 구성할 수 있다. 제1 전극 구조체(ST1)의 전극들(EL)은 트랜지스터들의 게이트 전극들로 이용될 수 있다.
도 5를 참조하면, 제1 및 제2 전극 구조체들(ST1, ST2) 사이에 제1 몰드 구조체(MO1)가 제공될 수 있고, 제3 및 제4 전극 구조체들(ST3, ST4) 사이에 제2 몰드 구조체(MO2)가 제공될 수 있다. 평면적 관점에서, 제1 몰드 구조체(MO1)는 제1 및 제2 하부 반도체 막들(LSL1, LSL2) 사이에 제공될 수 있고, 제2 몰드 구조체(MO2)는 제3 및 제4 하부 반도체 막들(LSL3, LSL4) 사이에 제공될 수 있다. 이하, 도 6c를 참조하여 제1 및 제2 몰드 구조체들(MO1, MO2) 중 제1 몰드 구조체(MO1)를 대표적으로 상세히 설명한다.
도 6c를 참조하면, 제1 몰드 구조체(MO1)는, 제2 층간 절연막(ILD2) 상에 제3 방향(D3)으로 적층된 희생막들(HL)을 포함할 수 있다. 제1 몰드 구조체(MO1)는, 적층된 희생막들(HL)을 서로 이격시키는 제1 절연막들(IL1)을 더 포함할 수 있다. 제1 몰드 구조체(MO1)의 제1 절연막들(IL1) 및 희생막들(HL)은, 제3 방향(D3)으로 서로 번갈아 적층될 수 있다.
희생막들(HL)은, 제1 전극 구조체(ST1)의 전극들(EL)과 각각 동일한 레벨에 제공될 수 있다. 희생막들(HL)은, 제2 전극 구조체(ST2)의 전극들(EL)과 각각 동일한 레벨에 제공될 수 있다. 다시 말하면, 제1 몰드 구조체(MO1)의 희생막(HL)은, 제1 전극 구조체(ST1)의 전극(EL)과 제2 전극 구조체(ST2)의 전극(EL)을 서로 물리적으로 연결할 수 있다. 희생막들(HL)은 실리콘 질화막 또는 실리콘 산화질화막과 같은 절연 물질을 포함할 수 있다. 제1 몰드 구조체(MO1)의 희생막들(HL)은 절연 물질을 포함하기 때문에, 제1 몰드 구조체(MO1)는 제1 전극 구조체(ST1)와 제2 전극 구조체(ST2)를 서로 절연시킬 수 있다.
도 6a를 다시 참조하면, 상부 반도체 막(USL) 상에 제3 층간 절연막(ILD3)이 제공될 수 있다. 제3 층간 절연막(ILD3)은, 제1 내지 제4 전극 구조체들(ST1-ST4) 각각의 계단식 구조(STS)를 덮을 수 있다. 제3 층간 절연막(ILD3) 상에 제4 층간 절연막(ILD4)이 제공될 수 있다.
비트라인 콘택 플러그들(BPLG)이 제4 층간 절연막(ILD4)을 관통하여, 수직 채널 구조체들(VS) 상부의 도전 패드들(PAD)에 각각 접속될 수 있다. 복수개의 비트 라인들(BL)이 제4 층간 절연막(ILD4) 상에 배치될 수 있다. 비트 라인들(BL)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다. 각각의 비트 라인들(BL)은, 비트라인 콘택 플러그(BPLG)를 통해 수직 반도체 패턴(SP)과 전기적으로 연결될 수 있다.
셀 콘택 플러그들(PLG)이 제3 및 제4 층간 절연막들(ILD3, ILD4)을 관통하여, 계단식 구조(STS)를 이루는 전극들(EL)에 각각 접속될 수 있다. 복수개의 연결 배선들(CL)이 제4 층간 절연막(ILD4) 상에 배치될 수 있다. 각각의 연결 배선들(CL)은, 셀 콘택 플러그(PLG)를 통해 전극(EL)과 전기적으로 연결될 수 있다.
도 4, 도 5, 및 도 6a를 참조하면, 제3 및 제4 층간 절연막들(ILD3, ILD4) 및 상부 반도체 막(USL)을 관통하여, 제2 층간 절연막(ILD2)까지 수직하게 연장되는 커팅 구조체(TCP)가 제공될 수 있다. 커팅 구조체(TCP)에 의해, 상부 반도체 막(USL)이 제1 내지 제4 상부 반도체 막들(USL1-USL4) 및 제1 및 제2 더미 반도체 막들(DSL1, DSL2)로 서로 분리될 수 있다. 커팅 구조체(TCP)의 바닥면은 상부 반도체 막(USL)의 바닥면보다 더 낮을 수 있다. 커팅 구조체(TCP)은 실리콘 산화막과 같은 절연 물질을 포함할 수 있다.
구체적으로, 커팅 구조체(TCP)은, 제1 방향(D1)으로 연장되는 제1 커팅 구조체(TCP1), 제1 방향(D1)으로 연장되는 제2 커팅 구조체(TCP2), 및 제2 방향(D2)으로 연장되는 제3 커팅 구조체(TCP3)을 포함할 수 있다. 평면적 관점에서, 제1 내지 제3 커팅 구조체들(TCP1, TCP2, TCP3) 각각은 라인 형태를 가질 수 있다. 도 4에 나타난 바와 같이, 커팅 구조체(TCP)는 제1 내지 제4 상부 반도체 막들(USL1-USL4)의 외곽을 정의하는 제4 커팅 구조체(TCP4)를 더 포함할 수 있다.
도 5 및 도 6a를 참조하면, 제1 전극 구조체(ST1)와 제3 전극 구조체(ST3) 사이에, 제1 커팅 구조체(TCP1) 및 제2 커팅 구조체(TCP2)이 제공될 수 있다. 제1 커팅 구조체(TCP1) 및 제2 커팅 구조체(TCP2)에 의해, 상부 반도체 막(USL)이 제1 상부 반도체 막(USL1) 및 제2 상부 반도체 막(USL2)으로 나뉘어질 수 있다. 제1 상부 반도체 막(USL1) 및 제2 상부 반도체 막(USL2)은 제1 및 제2 커팅 구조체들(TCP1, TCP2)에 의해 서로 절연될 수 있다. 제1 및 제2 커팅 구조체들(TCP1, TCP2) 사이에 잔류하는 상부 반도체 막(USL)의 일부는, 제1 더미 반도체 막(DSL1)으로 정의될 수 있다.
도 5 및 도 6c를 참조하면, 제3 커팅 구조체(TCP3)가 제1 및 제2 몰드 구조체들(MO1, MO2)을 관통할 수 있다. 예를 들어, 제3 커팅 구조체(TCP3)는 제1 몰드 구조체(MO1)의 희생막들(HL) 및 제1 몰드 구조체(MO1) 아래의 상부 반도체 막(USL)을 관통할 수 있다 (도 6c 참조). 제3 커팅 구조체(TCP3)는 제1 몰드 구조체(MO1) 아래의 상부 반도체 막(USL)을 제1 상부 반도체 막(USL1) 및 제2 상부 반도체 막(USL2)으로 나눌 수 있다.
도 6a를 참조하면, 제1 상부 반도체 막(USL1)은 제1 커팅 구조체(TCP1)에 의해 정의되는 제1 측벽(SW1)을 가질 수 있다. 제1 상부 반도체 막(USL1) 아래의 제1 하부 반도체 막(LSL1)은, 제1 측벽(SW1)에 인접하는 제2 측벽(SW2)을 가질 수 있다. 제1 하부 반도체 막(LSL1)의 제2 측벽(SW2)은 제2 방향(D2)으로 제3 하부 반도체 막(LSL3)을 마주볼 수 있다. 제1 측벽(SW1)은 제2 측벽(SW2)과 정렬되지 않을 수 있다. 제1 측벽(SW1)은 제2 측벽(SW2)에 대해 제2 방향(D2)으로 오프셋될 수 있다. 제1 측벽(SW1)은 제2 측벽(SW2)에 비해 제2 방향(D2)으로 더 돌출될 수 있다.
상부 반도체 막(USL)의 관통 콘택 영역(TVR)에 절연 패턴(IP)이 제공될 수 있다. 절연 패턴(IP)은 상부 반도체 막(USL)의 제1 더미 반도체 막(DSL1) 내에 제공될 수 있다. 절연 패턴(IP)은 제1 더미 반도체 막(DSL1)을 관통할 수 있다. 절연 패턴(IP)의 바닥면은 제2 층간 절연막(ILD2)의 상면과 접할 수 있다. 절연 패턴(IP)의 상면은 제3 층간 절연막(ILD3)의 바닥면과 접할 수 있다.
제4 층간 절연막(ILD4), 제3 층간 절연막(ILD3), 절연 패턴(IP), 제2 층간 절연막(ILD2) 및 식각 정지막(ESL)을 관통하여, 주변 회로 구조체(PS)의 주변 배선(PIL)에 전기적으로 연결되는 적어도 하나의 관통 콘택(TVS)이 제공될 수 있다. 평면적 관점에서, 관통 콘택(TVS)은 관통 콘택 영역(TVR) 내에 제공될 수 있다. 예를 들어, 관통 콘택(TVS)은 제1 및 제3 전극 구조체(ST1, ST3) 사이에 제공될 수 있다. 관통 콘택(TVS)은 절연 물질을 포함하는 스페이서(SS)에 의해 둘러싸일 수 있다.
적어도 하나의 연결 배선(CL)이 관통 콘택(TVS) 상으로 연장될 수 있다. 관통 콘택(TVS)을 통해, 연결 배선(CL)이 주변 배선(PIL)과 전기적으로 연결될 수 있다. 다시 말하면, 연결 배선(CL) 및 관통 콘택(TVS)을 통해, 전극(EL)이 주변 회로 구조체(PS)의 주변 배선(PIL)에 전기적으로 연결될 수 있다.
도 7을 참조하면, 본 발명의 실시예들에 따르면 셀 어레이 구조체(CS)는 커팅 구조체(TCP)에 의해 복수개의 구조체들로 분리될 수 있다. 특히, 제1 기판(SUB)의 전면 상에 하나의 평판 형태로 형성된 상부 반도체 막(USL)이, 커팅 구조체(TCP)에 의해 복수개의 영역들로 나뉘어질 수 있다. 평면적 관점에서, 커팅 구조체(TCP)에 의해 나뉘어진 상부 반도체 막(USL)은, 타일 형태를 가질 수 있다. 앞서 도 3을 참조하여 설명한 하나의 매트(MT)는 복수개의 상기 타일들을 포함할 수 있다.
도 8a, 도 9a, 도 10a, 도 11a 및 도 12a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 것으로, 도 5의 I-I'선을 따라 자른 단면도들이다. 도 8b, 도 9b, 도 10b, 도 11b 및 도 12b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 것으로, 도 5의 II- II'선을 따라 자른 단면도들이다.
도 5, 도 8a 및 도 8b를 참조하면, 제1 기판(SUB) 상에 주변 회로 구조체(PS)가 형성될 수 있다. 주변 회로 구조체(PS)를 형성하는 것은, 제1 기판(SUB) 상에 주변 트랜지스터들(PTR)을 형성하는 것, 주변 트랜지스터들(PTR) 상에 주변 배선들(PIL)을 형성하는 것, 주변 트랜지스터들(PTR)과 주변 배선들(PIL)을 연결하는 주변 콘택들(PCNT)을 형성하는 것, 및 제1 층간 절연막(ILD1)을 형성하는 것을 포함할 수 있다.
예를 들어, 주변 트랜지스터들(PTR)을 형성하는 것은, 제1 기판(SUB) 상에 활성 영역들을 정의하는 소자 분리막(DIL)을 형성하는 것, 활성 영역들 상에 게이트 절연막 및 게이트 전극을 형성하는 것, 및 활성 영역들 상에 불순물을 주입하여 소스/드레인 영역을 형성하는 것을 포함할 수 있다.
제1 층간 절연막(ILD1) 상에 식각 정지막(ESL)이 형성될 수 있다. 식각 정지막(ESL) 상에 제2 층간 절연막(ILD2)이 형성될 수 있다. 제2 층간 절연막(ILD2) 상에 제1 내지 제4 하부 반도체 막들(LSL1-LSL4)이 형성될 수 있다.
제1 내지 제4 하부 반도체 막들(LSL1-LSL4)을 형성하는 것은, 제1 기판(SUB)의 전면 상에 제1 반도체 막을 형성하는 것, 및 상기 제1 반도체 막을 패터닝하는 것을 포함할 수 있다. 상기 패터닝 공정에 의해 제1 반도체 막이 네 개의 영역들로 나뉘어질 수 있고, 상기 네 개의 영역들이 각각 제1 내지 제4 하부 반도체 막들(LSL1-LSL4)로 정의될 수 있다.
각각의 제1 내지 제4 하부 반도체 막들(LSL1-LSL4) 상에 제3 절연막(IL3), 하부 희생막(LHL), 및 제4 절연막(IL4)이 형성될 수 있다. 하부 희생막(LHL)은, 평면적 관점에서, 제1 내지 제4 하부 반도체 막들(LSL1-LSL4) 중 그에 대응하는 것과 중첩될 수 있다. 예를 들어, 제3 및 제4 절연막들(IL3, IL4)은 실리콘 산화막을 포함할 수 있고, 하부 희생막(LHL)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
제1 기판(SUB)의 전면 상에 상부 반도체 막(USL)이 형성될 수 있다. 상부 반도체 막(USL)은 제1 기판(SUB)의 전면 상에 평판 형태로 형성될 수 있다. 예를 들어, 평면적 관점에서, 상부 반도체 막(USL)은 복수개의 칩 영역들(도 1의 10 참조)을 덮을 수 있다. 상부 반도체 막(USL)은 적어도 하나의 관통 콘택 영역(TVR)을 포함할 수 있다.
일 예로, 상부 반도체 막(USL)은 제1 기판(SUB)의 전면을 덮도록 폴리실리콘막을 증착하여 형성될 수 있다. 일 실시예로, 상부 반도체 막(USL)을 증착하는 동안, 불순물이 인-시츄로 도핑될 수 있다. 다른 실시예로, 상부 반도체 막(USL)을 증착한 후 상부 반도체 막(USL)에 불순물이 도핑될 수 있다.
상부 반도체 막(USL)의 관통 콘택 영역(TVR)을 선택적으로 식각하여, 개구부(OP)가 형성될 수 있다. 개구부(OP)를 채우는 절연 패턴(IP)이 형성될 수 있다. 절연 패턴(IP)은 실리콘 산화막과 같은 절연 물질을 포함할 수 있다.
상부 반도체 막(USL) 상에 제1 및 제2 몰드 구조체들(MO1, MO2)이 형성될 수 있다. 구체적으로, 상부 반도체 막(USL) 상에 제1 절연막들(IL1) 및 희생막들(HL)을 수직적으로 번갈아 적층하여, 몰드 구조체가 형성될 수 있다. 몰드 구조체의 최상부에 제2 절연막(IL2)이 형성될 수 있다.
제1 절연막들(IL1), 희생막들(HL), 및 제2 절연막(IL2)은 열적 화학기상증착(Thermal CVD), 플라즈마 보강 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 증착될 수 있다. 제1 절연막들(IL1)은 실리콘 산화막을 포함할 수 있고, 희생막들(HL)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
몰드 구조체를 패터닝하여, 제2 방향(D2)으로 서로 이격된 제1 몰드 구조체(MO1) 및 제2 몰드 구조체(MO2)가 형성될 수 있다. 제1 몰드 구조체(MO1)는 제1 및 제2 하부 반도체 막들(LSL1, LSL2) 상에 형성될 수 있다. 제2 몰드 구조체(MO2)는 제3 및 제4 하부 반도체 막들(LSL3, LSL4) 상에 형성될 수 있다.
제1 및 제2 몰드 구조체들(MO1, MO2) 각각에 계단식 구조(STS)가 형성될 수 있다. 구체적으로, 제1 몰드 구조체(MO1)를 예시하여 설명한다. 제1 하부 반도체 막(LSL1)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 포함할 수 있다. 제1 몰드 구조체(MO1)에 사이클 공정을 수행하여 연결 영역(CNR) 상에 계단식 구조(STS)가 형성될 수 있다. 구체적으로, 계단식 구조(STS)를 형성하는 것은, 제1 몰드 구조체(MO1) 상에 마스크 패턴(미도시)을 형성하는 것, 및 상기 마스크 패턴을 이용한 사이클을 복수 회 반복 수행하는 것을 포함할 수 있다. 하나의 사이클은, 상기 마스크 패턴을 식각 마스크로 제1 몰드 구조체(MO1)의 일부를 식각하는 공정, 및 상기 마스크 패턴을 축소시키는 트리밍 공정을 포함할 수 있다.
제1 및 제2 몰드 구조체들(MO1, MO2) 상에 제3 층간 절연막(ILD3)이 형성될 수 있다. 제3 층간 절연막(ILD3)을 형성하는 것은, 제1 및 제2 몰드 구조체들(MO1, MO2)을 덮는 두꺼운 절연막을 형성하는 것, 및 제2 절연막(IL2)이 노출될 때까지 상기 절연막 상에 평탄화 공정을 수행하는 것을 포함할 수 있다.
도 5, 도 9a 및 도 9b를 참조하면, 각각의 제1 및 제2 몰드 구조체들(MO1, MO2)을 관통하는 채널 홀들(CH)이 형성될 수 있다. 예를 들어, 제1 하부 반도체 막(LSL1)의 셀 어레이 영역(CAR) 상에 제1 몰드 구조체(MO1)를 관통하는 복수개의 채널 홀들(CH)이 형성될 수 있다. 채널 홀들(CH) 각각의 바닥면은, 제1 하부 반도체 막(LSL1)의 바닥면과 상면 사이에 위치할 수 있다.
도 19를 참조하여 제1 기판(SUB)의 전면, 즉 웨이퍼의 전면 상에 채널 홀들(CH)을 형성하는 것을 보다 구체적으로 설명한다. 채널 홀들(CH)을 형성하는 것은, 몰드 구조체(MO) 상에 채널 홀들(CH)이 형성될 영역들을 정의하는 개구부들을 갖는 하드 마스크막(MAP)을 형성하는 것, 및 하드 마스크막(MAP)을 식각 마스크로 몰드 구조체(MO)를 이방성 식각하는 것을 포함할 수 있다.
하드 마스크막(MAP)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 폴리 실리콘과 같은 실리콘 함유 물질, 비정질 카본막(ACL; Amorphous Carbon Layer) 또는 에스오에이치막(Spin-On Hardmask)과 같은 탄소 함유 물질, 텅스텐과 같은 금속 물질 또는 유기 물질을 포함할 수 있다. 하드 마스크막(MAP)은 제1 기판(SUB)의 전면을 덮도록 형성될 수 있다. 제1 기판(SUB)의 가장자리에서, 하드 마스크막(MAP)은 상부 반도체 막(USL) 및 제1 기판(SUB)의 가장자리 상면과 직접 접촉할 수 있다.
평면적 관점에서, 채널 홀들(CH)은 일 방향을 따라 배열되거나, 지그재그 형태로 배열될 수 있다. 채널 홀들(CH)을 형성하기 위한 상기 이방성 식각 공정은, 플라즈마 식각(plasma etching), 반응성 이온 식각(RIE, Reactive Ion Etching), 고주파 유도 플라즈마 반응성 이온 식각(inductively coupled plasma reactive ion etching, ICP-RIE), 또는 이온빔 식각(IBE, Ion Beam Etching) 공정일 수 있다.
고에너지(high-power) 플라즈마를 이용한 이방성 식각 공정시, 플라즈마에 포함된 이온들 및/또는 라디칼들로부터 유도된 양전하들(positive charges)이 채널 홀들(CH)에 노출된 상부 반도체 막(USL)의 표면에 축적(charging)될 수 있다.
본 실시예들에 따른 3차원 반도체 메모리 소자를 제조하는 동안, 제1 기판(SUB)은 반도체 제조 장비의 서포터(미도시) 상에 위치할 수 있다. 채널 홀들(CH)을 형성하는 상기 이방성 식각 동안, 상기 서포터로부터 제1 기판(SUB)에 접지 전압이 인가될 수 있다.
상부 반도체 막(USL)은 제1 기판(SUB)의 전면을 덮는 평판 형태로 형성되기 때문에, 제1 기판(SUB)의 가장자리에서 상부 반도체 막(USL)이 제1 기판(SUB)과 직접 접촉할 수 있다. 이로써 상기 이방성 식각 동안, 상기 서포터 및 제1 기판(SUB)을 통해 상부 반도체 막(USL)에 접지 전압이 인가될 수 있다. 결과적으로, 플라즈마를 이용한 이방성 식각 공정 동안(즉, 채널 홀들(CH)을 형성하는 동안), 상부 반도체 막(USL)에 축적된 양전하들이 외부로 배출(discharge)될 수 있다.
추가적으로, 만약 하드 마스크막(MP)이 비정질 카본막(ACL)을 포함하는 경우, 플라즈마를 이용한 이방성 식각 공정 동안 비정질 카본막에 음전하들이 축적될 수 있다. 도 19에 나타난 바와 같이, 하드 마스크막(MP) 역시 제1 기판(SUB)의 가장자리에서 제1 기판(SUB)과 직접 접촉하므로, 하드 마스크막(MP)의 음전하들이 제1 기판(SUB)을 통해 배출될 수 있다.
본 발명의 실시예들에 따르면, 채널 홀들(CH)을 형성하는 공정은 상부 반도체 막(USL)이 복수개의 타일들(예를 들어, 도 4의 제1 내지 제4 상부 반도체 막들(USL1-USL4)로 나뉘어 지기 전에 수행된다. 따라서 채널 홀들(CH)을 형성하는 동안, 제1 기판(SUB) 상의 상부 반도체 막(USL)의 전면이 접지될 수 있다. 결과적으로, 채널 홀들(CH)을 형성하는 공정 동안 아킹(arcing)이 발생하는 것을 방지할 수 있다.
도 5, 도 9a 및 도 9b를 다시 참조하면, 채널 홀들(CH)을 내에 수직 채널 구조체들(VS)이 각각 형성될 수 있다. 수직 채널 구조체(VS)를 형성하는 것은, 채널 홀(CH)의 내벽 상에 수직 절연막, 수직 반도체막, 및 매립 절연막을 순차적으로 형성하는 것, 및 제2 절연막(IL2)의 상면이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다. 상기 수직 절연막 및 상기 수직 반도체막은 콘포멀하게 형성될 수 있다.
구체적으로, 채널 홀(CH)의 내벽을 덮는 수직 절연 패턴(VP)이 형성될 수 있다. 수직 절연 패턴(VP)은 상단이 오픈된 파이프 형태를 가질 수 있다. 수직 절연 패턴(VP)은 데이터 저장막을 포함할 수 있다. 수직 절연 패턴(VP)의 내벽을 덮는 수직 반도체 패턴(SP)이 형성될 수 있다. 수직 반도체 패턴(SP)은 상단이 오픈된 파이프 형태를 가질 수 있다. 수직 반도체 패턴(SP)의 내부를 채우는 매립 절연 패턴(VI)이 형성될 수 있다. 수직 절연 패턴(VP), 수직 반도체 패턴(SP) 및 매립 절연 패턴(VI)은 수직 채널 구조체(VS)를 구성할 수 있다. 각각의 수직 채널 구조체들(VS)의 상부에 도전 패드(PAD)가 형성될 수 있다.
도 5, 도 10a 및 도 10b를 참조하면, 제1 및 제2 몰드 구조체들(MO1, MO2) 및 제3 층간 절연막(ILD3) 상에 제4 층간 절연막(ILD4)이 형성될 수 있다. 제1 및 제2 몰드 구조체들(MO1, MO2)을 패터닝하여, 각각의 제1 및 제2 몰드 구조체들(MO1, MO2)을 관통하는 제1 트렌치들(TR1)이 형성될 수 있다. 제1 트렌치들(TR1)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다.
제1 트렌치들(TR1)은 제1 내지 제4 하부 반도체 막들(LSL1-LSL4)을 노출할 수 있다. 각각의 제1 트렌치들(TR1)은, 희생막들(HL)의 측벽들을 노출할 수 있다. 각각의 제1 트렌치들(TR1)은, 제3 절연막(IL3)의 측벽, 하부 희생막(LHL)의 측벽, 및 제4 절연막(IL4)의 측벽을 노출할 수 있다.
제1 트렌치들(TR1)을 형성하는 공정 역시 채널 홀들(CH)을 형성하는 공정과 동일하게 고에너지 플라즈마를 이용한 이방성 식각 공정이 사용될 수 있다. 따라서, 양전하들이 상부 반도체 막(USL)의 표면에 축적되어 아킹을 발생시킬 수 있다. 그러나 앞서 도 19를 참조하여 설명한 바와 같이, 평판 형태의 상부 반도체 막(USL)에 접지 전압이 인가되므로, 제1 트렌치들(TR1)을 형성하는 공정에서 아킹이 발생되는 문제를 해결할 수 있다.
도 5, 도 11a 및 도 11b를 참조하면, 제1 트렌치들(TR1)에 의해 노출된 하부 희생막(LHL)이 소스 반도체 막(SSP)으로 교체될 수 있다. 구체적으로, 제1 트렌치들(TR1)에 의해 노출된 하부 희생막(LHL)이 선택적으로 제거될 수 있다. 하부 희생막(LHL)이 제거되면서, 수직 채널 구조체들(VS) 각각의 수직 절연 패턴(VP)의 하부가 노출될 수 있다.
노출된 수직 절연 패턴(VP)의 하부를 선택적으로 제거할 수 있다. 이로써, 수직 반도체 패턴(SP)의 하부가 노출될 수 있다. 수직 절연 패턴(VP)의 하부를 제거하는 동안, 제3 절연막(IL3) 및 제4 절연막(IL4)이 함께 제거될 수 있다.
제3 절연막(IL3), 하부 희생막(LHL) 및 제4 절연막(IL4)이 제거된 공간에 소스 반도체 막(SSP)이 형성될 수 있다. 소스 반도체 막(SSP)은, 노출된 수직 반도체 패턴(SP)의 하부와 직접 접촉할 수 있다. 소스 반도체 막(SSP)은, 그 아래의 제1 내지 제4 하부 반도체 막들(LSL1-LSL4) 중 하나와 직접 접촉할 수 있다. 소스 반도체 막(SSP)은, 그 위의 상부 반도체 막(USL)과 직접 접촉할 수 있다.
도 5, 도 12a 및 도 12b를 참조하면, 제1 트렌치들(TR1)에 의해 노출된 희생막들(HL)이 전극들(EL)로 각각 교체될 수 있다. 구체적으로, 제1 트렌치들(TR1)을 통해 노출된 희생막들(HL)이 선택적으로 제거될 수 있다. 각각의 희생막들(HL)이 제거된 공간에 전극(EL)이 형성될 수 있다.
제4 층간 절연막(ILD4), 제3 층간 절연막(ILD3) 및 상부 반도체 막(USL)을 관통하는 제2 트렌치(TR2)가 형성될 수 있다. 평면적 관점에서, 제2 트렌치(TR2)는 제1 방향(D1)으로 연장되는 부분 및 제2 방향(D2)으로 연장되는 부분을 포함할 수 있다.
제2 트렌치(TR2)에 의해, 상부 반도체 막(USL)이 복수개의 영역들로 나뉘어질 수 있다. 구체적으로 상부 반도체 막(USL)은, 제1 내지 제4 상부 반도체 막들(USL1-USL4) 및 제1 및 제2 더미 반도체 막들(DSL1, DSL2)로 나뉘어질 수 있다. 제2 트렌치(TR2)에 의해, 제1 내지 제4 상부 반도체 막들(USL1-USL4)은 서로 이격되어 절연될 수 있다. 제1 내지 제4 상부 반도체 막들(USL1-USL4)은 제1 내지 제4 하부 반도체 막들(LSL1-LSL4) 상에 각각 배치될 수 있다.
제2 트렌치(TR2)를 채우는 커팅 구조체(TCP)가 형성될 수 있다. 커팅 구조체(TCP)을 형성하는 것은, 제2 트렌치(TR2)를 채우는 절연막을 형성하는 것, 및 제4 층간 절연막(ILD4)의 상면이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다. 예를 들어, 커팅 구조체(TCP)은 제1 전극 구조체(ST1)와 제3 전극 구조체(ST3) 사이의 제1 커팅 구조체(TCP1) 및 제2 커팅 구조체(TCP2)을 포함할 수 있다.
커팅 구조체(TCP)를 통해 하나의 상부 반도체 막(USL)이 복수개의 제1 내지 제4 상부 반도체 막들(USL1-USL4)로 분리될 수 있다. 제1 내지 제4 상부 반도체 막들(USL1-USL4)은 서로 절연될 수 있다. 따라서 제1 내지 제4 상부 반도체 막들(USL1-USL4) 각각 상의 제1 내지 제4 전극 구조체들(ST1-ST4)은, 서로 독립적으로 작동할 수 있다.
도 5, 도 6a, 도 6b 및 도 6c를 다시 참조하면, 제4 층간 절연막(ILD4), 제3 층간 절연막(ILD3), 절연 패턴(IP), 제2 층간 절연막(ILD2) 및 식각 정지막(ESL)을 관통하여, 주변 회로 구조체(PS)의 주변 배선(PIL)에 전기적으로 연결되는 적어도 하나의 관통 콘택(TVS)이 형성될 수 있다. 관통 콘택(TVS)은 관통 콘택 영역(TVR) 상에 형성될 수 있다.
관통 콘택(TVS)을 형성하는 것은, 제4 층간 절연막(ILD4)으로부터 주변 회로 구조체(PS)의 주변 배선(PIL)까지 연장되는 관통 홀을 형성하는 것, 및 상기 관통 홀에 도전 물질을 채우는 것을 포함할 수 있다. 상기 도전 물질을 채우기 전에, 상기 관통 홀의 내벽에 스페이서(SS)가 형성될 수 있다.
제4 층간 절연막(ILD4)을 관통하여 수직 채널 구조체들(VS)과 각각 접속하는 비트라인 콘택 플러그들(BPLG)이 형성될 수 있다. 제3 및 제4 층간 절연막들(ILD3, ILD4)을 관통하여 전극들(EL)과 각각 접속하는 셀 콘택 플러그들(PLG)이 형성될 수 있다. 제4 층간 절연막(ILD4) 상에, 비트라인 콘택 플러그들(BPLG)과 전기적으로 연결되는 비트 라인들(BL) 및 셀 콘택 플러그들(PLG)과 전기적으로 연결되는 연결 배선들(CL)이 형성될 수 있다.
도 13a 및 도 13b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 각각 도 5의 I-I'선 및 III-III'선을 따라 자른 단면도들이다. 본 실시예에서는, 앞서 도 5, 도 6a, 도 6b 및 도 6c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 5, 도 13a 및 도 13b를 참조하면, 커팅 구조체(TCP)는 그의 하부에 확장된 부분을 포함할 수 있다. 구체적으로, 제1 커팅 구조체(TCP1)는 그의 하부에 확장된 부분(P1) 및 확장된 부분(P1) 상의 연장 부분(P2)을 포함할 수 있다. 연장 부분(P2)은 상부 반도체 막(USL)을 관통할 수 있다. 확장된 부분(P1)은 제2 층간 절연막(ILD2) 내에 제공될 수 있다.
제1 커팅 구조체(TCP1)의 확장된 부분(P1)은, 제2 방향(D2)으로 제1 폭(W1)을 가질 수 있다. 제1 폭(W1)은, 확장된 부분(P1)의 상부에서 하부로 갈수록 점차 증가하다가 최대값에 도달하고, 이후 다시 감소할 수 있다. 다시 말하면, 확장된 부분(P1)의 단면의 형태는 타원일 수 있다.
제1 커팅 구조체(TCP1)의 연장 부분(P2)은, 제2 방향(D2)으로 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 연장 부분(P2)의 상부에서 하부로 갈수록 점진적으로 감소할 수 있다.
확장된 부분(P1)의 제1 폭(W1)의 최대값은, 연장 부분(P2)의 제2 폭(W2)의 최대값보다 더 클 수 있다. 제1 커팅 구조체(TCP1)의 폭은, 확장된 부분(P1)과 연장 부분(P2) 사이의 경계에서 급격하게 변할 수 있다. 확장된 부분(P1)과 연장 부분(P2) 사이의 경계는, 제1 하부 반도체 막(LSL1)의 바닥면과 제1 상부 반도체 막(USL1)의 바닥면 사이의 레벨에 위치할 수 있다.
도 14a 및 도 15a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 것으로, 도 5의 I-I'선을 따라 자른 단면도들이다. 도 14b 및 도 15b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 것으로, 도 5의 II- II'선을 따라 자른 단면도들이다. 본 실시예에서는, 앞서 도 8a 내지 도 12b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 5, 도 14a 및 도 14b를 참조하면, 도 10a 및 도 10b의 결과물 상에 제3 층간 절연막(ILD3) 및 상부 반도체 막(USL)을 관통하는 제2 트렌치(TR2)가 형성될 수 있다. 본 발명의 일 실시예로, 제2 트렌치(TR2)는 제1 트렌치들(TR1)과 동시에 형성될 수 있다. 다른 실시예로, 제1 트렌치들(TR1)을 형성하고, 이어서 제2 트렌치(TR2)가 형성될 수 있다. 제2 트렌치(TR2)에 의해 제2 층간 절연막(ILD2)의 일부가 노출될 수 있다.
도 5, 도 15a 및 도 15b를 참조하면, 제1 트렌치들(TR1)에 의해 노출된 하부 희생막(LHL)이 소스 반도체 막(SSP)으로 교체될 수 있다. 소스 반도체 막(SSP)의 교체 공정 동안, 제2 트렌치(TR2)에 의해 노출된 제2 층간 절연막(ILD2)의 일부가 식각될 수 있다. 예를 들어, 소스 반도체 막(SSP)의 교체 공정은 수직 절연 패턴(VP)의 하부를 식각하는 공정을 포함하는데, 상기 식각 공정에 의해 노출된 제2 층간 절연막(ILD2)의 일부가 식각될 수 있다. 이로써, 제2 트렌치(TR2)의 하부에 확장된 공간이 형성될 수 있다. 후속으로, 제2 트렌치(TR2)에 절연 물질을 채워 커팅 구조체(TCP)가 형성될 수 있다.
도 16은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 5의 I-I'선을 따라 자른 단면도이다. 본 실시예에서는, 앞서 도 5, 도 6a, 도 6b 및 도 6c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 5 및 도 16을 참조하면, 제1 내지 제4 하부 반도체 막들(LSL1-LSL4) 각각의 아래에 금속 패턴(MP)이 제공될 수 있다. 금속 패턴(MP)은, 제1 내지 제4 하부 반도체 막들(LSL1-LSL4) 각각의 바닥면과 직접 접촉할 수 있다. 평면적 관점에서, 금속 패턴(MP)은, 제1 내지 제4 하부 반도체 막들(LSL1-LSL4) 중 금속 패턴(MP) 위에 있는 하나와 중첩될 수 있다.
금속 패턴(MP)은 금속(예를 들어, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물 (예를 들어, 질화티타늄 또는 질화탄탈늄) 및 전이금속(예를 들어, 티타늄 또는 탄탈늄)으로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다. 본 발명의 실시예들에 따르면, 3차원 반도체 메모리 소자의 동작시, 전압 발생기로부터 생성된 소정의 전압이 금속 패턴(MP)에 인가될 수도 있다.
도 17은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 4의 M 영역을 확대한 평면도이다. 도 18a 및 도 18b는 각각 도 17의 I-I'선 및 II-II'선을 따라 자른 단면들이다. 본 실시예에서는, 앞서 도 5, 도 6a, 도 6b 및 도 6c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 17, 도 18a 및 도 18b를 참조하면, 커팅 구조체(TCP)는 복수개의 더미 콘택들(DVS)을 포함할 수 있다. 예를 들어, 제1 및 제2 커팅 구조체들(TCP1, TCP2) 각각은 제1 방향(D1)으로 배열된 복수개의 더미 콘택들(DVS)을 포함할 수 있다. 제3 커팅 구조체(TCP3)는 제2 방향(D2)으로 배열된 복수개의 더미 콘택들(DVS)을 포함할 수 있다. 일 예로, 일 방향으로 배열된 더미 콘택들(DVS)은 서로 연결될 수 있다. 이로써, 평면적 관점에서, 일 방향으로 배열된 더미 콘택들(DVS)은 상기 일 방향으로 연장되는 도전 라인의 형태를 가질 수 있다.
각각의 더미 콘택들(DVS)은, 그의 하부에 수평 부분(P3) 및 수평 부분(P3) 상의 수직 부분(P4)을 포함할 수 있다. 수평 부분(P3)은 상부 반도체 막(USL) 내에 제공될 수 있다. 다시 말하면, 수평 부분(P3)은 상부 반도체 막(USL)을 관통할 수 있다. 수평 부분(P3)의 직경은 수직 부분(P4)의 직경보다 더 클 수 있다.
본 발명의 일 실시예로, 더미 콘택들(DVS)의 수평 부분들(P3)은 일 방향으로 배열되면서 서로 연결될 수 있다. 본 발명의 다른 실시예로, 더미 콘택들(DVS)의 수평 부분들(P3)은 일 방향으로 서로 이격되어 배열될 수 있다.
커팅 구조체(TCP)는, 각각의 더미 콘택들(DVS)을 둘러싸는 스페이서(SS)를 더 포함할 수 있다. 예를 들어, 상부 반도체 막(USL)과 더미 콘택(DVS)의 수평 부분(P3) 사이에 스페이서(SS)가 개재될 수 있다. 스페이서(SS)는, 일 방향으로 배열된 수평 부분들(P3)을 감쌀 수 있다. 이로써, 상부 반도체 막(USL)은 서로 절연된 복수개의 영역들로 나뉘어질 수 있다.
예를 들어, 제1 상부 반도체 막(USL1)과 제1 더미 반도체 막(DSL1) 사이에 개재된 제1 커팅 구조체(TCP1)의 스페이서(SS)에 의해, 이들은 서로 절연될 수 있다. 제1 상부 반도체 막(USL1)과 제2 상부 반도체 막(USL2) 사이에 개재된 제3 커팅 구조체(TCP3)의 스페이서(SS)에 의해, 이들은 서로 절연될 수 있다.
도 20는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이 구조체를 개략적으로 나타내는 평면도들이다. 도 21a 및 도 21b는 각각 도 20의 I-I'선 및 II-II'선을 따라 자른 단면들이다. 본 실시예에서는, 앞서 도 5, 도 6a, 도 6b 및 도 6c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 20, 도 21a 및 도 21b를 참조하면, 제1 내지 제4 하부 반도체 막들(LSL1-LSL4)이 제공될 수 있다. 평면적 관점에서, 제1 내지 제4 하부 반도체 막들(LSL1-LSL4) 각각은 사각형의 타일 형태를 가질 수 있다. 제1 내지 제4 하부 반도체 막들(LSL1-LSL4)은 이차원적으로 배열될 수 있다.
제1 내지 제4 하부 반도체 막들(LSL1-LSL4) 상에 상부 반도체 막(USL)이 제공될 수 있다. 상부 반도체 막(USL)은, 제1 내지 제4 하부 반도체 막들(LSL1-LSL4) 상에 각각 제공된 제1 내지 제4 상부 반도체 막들(USL1-USL4)을 포함할 수 있다.
상부 반도체 막(USL)은, 서로 인접하는 제1 내지 제4 상부 반도체 막들(USL1-USL4) 사이의 연결 패턴들(CNL)을 더 포함할 수 있다. 예를 들어, 서로 인접하는 제1 상부 반도체 막(USL1) 및 제2 상부 반도체 막(USL2) 사이에 두 개의 연결 패턴들(CNL)이 개재될 수 있다.
앞서 도 5, 도 6a, 도 6b 및 도 6c를 참조하여 설명한 상부 반도체 막(USL)은 제1 기판(SUB)의 전면 상에서 평판 형태를 갖는다. 반면 본 실시예에 다른 상부 반도체 막(USL)은, 상부 반도체 막(USL)이 타일 형태의 제1 내지 제4 상부 반도체 막들(USL1-USL4)로 이루어질 수 있다. 제1 내지 제4 상부 반도체 막들(USL1-USL4) 사이에 연결 패턴들(CNL)이 제공될 수 있다.
상부 반도체 막(USL)의 각각의 연결 패턴들(CNL) 상에 적어도 하나의 커팅 구조체(TCP)가 제공될 수 있다. 예를 들어, 제1 및 제2 상부 반도체 막들(USL1, USL2) 사이의 연결 패턴(CNL) 상에 한 쌍의 커팅 구조체들(TCP)이 제공될 수 있다. 본 실시예에 따른 커팅 구조체(TCP)는 일 방향으로의 장축을 갖는 바(bar) 형태를 가질 수 있다.
커팅 구조체들(TCP)은 연결 패턴들(CNL)을 관통할 수 있다. 따라서, 제1 내지 제4 상부 반도체 막들(USL1-USL4)은 연결 패턴들(CNL)에 의해 서로 연결되지 못할 수 있다. 제1 내지 제4 상부 반도체 막들(USL1-USL4)은 커팅 구조체들(TCP)에 의해 서로 분리될 수 있다.
예를 들어, 제1 상부 반도체 막(USL1)은 커팅 구조체(TCP)에 의해 정의된 제1 측벽(SW1)을 가질 수 있다. 제1 하부 반도체 막(LSL1)은 제1 방향(D1)으로 연장되는 제2 측벽(SW2)을 가질 수 있다. 제1 상부 반도체 막(USL1)은 제1 방향(D1)으로 연장되는 제3 측벽(SW3)을 가질 수 있다. 제3 측벽(SW3)은 한 쌍의 연결 패턴들(CNL) 사이에 위치할 수 있다.
제2 측벽(SW2)은, 제1 측벽(SW1) 및 제3 측벽(SW3)에 대해 제2 방향(D2)으로 오프셋될 수 있다. 제2 측벽(SW2)은, 제1 측벽(SW1) 및 제3 측벽(SW3)에 비해 제2 방향(D2)으로 더 돌출될 수 있다.
제2 측벽(SW2)이 더 도출됨으로써, 연결 패턴(CNL)을 관통하는 커팅 구조체(TCP)는 제1 하부 반도체 막(LSL1) 상에 위치할 수 있다. 커팅 구조체(TCP)는 제1 하부 반도체 막(LSL1)을 관통하지 않을 수 있다. 커팅 구조체(TCP)의 바닥면은, 제1 하부 반도체 막(LSL1)의 바닥면보다 높을 수 있다.
제1 하부 반도체 막(LSL1)은, 커팅 구조체(TCP)의 형성 시 식각 정지막의 기능을 수행할 수 있다. 만약 커팅 구조체(TCP) 아래에 제1 하부 반도체 막(LSL1)이 제공되지 않을 경우, 커팅 구조체(TCP)가 주변 회로 구조체(PS)까지 연장되어 최상부의 주변 배선(PIL)이 손상될 수 있다. 본 실시예들에 따르면, 하부 반도체 막(LSL)이 커팅 구조체(TCP)의 형성 시의 과식각을 방지함으로써, 공정 결함을 방지하고 소자의 신뢰성을 향상시킬 수 있다.
도 22a 및 도 22b는 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 각각 도 20의 I-I'선 및 II-II'선을 따라 자른 단면들이다.
도 20, 도 22a 및 도 22b를 참조하면, 제1 하부 반도체 막(LSL1) 상에 복수개의 커팅 구조체들(TCP)이 제공될 수 있다. 예를 들어, 제1 하부 반도체 막(LSL1) 상에 세 개의 커팅 구조체들(TCP)이 제공될 수 있다. 제1 하부 반도체 막(LSL1) 상의 세 개의 커팅 구조체들(TCP)이 연결 패턴(CNL)을 관통할 수 있다. 제1 상부 반도체 막(USL1)의 제3 측벽(SW3)은, 세 개의 커팅 구조체들(TCP) 중 인접하는 두 개의 커팅 구조체들(TCP) 사이에 배치될 수 있다.
도 23은 본 발명의 또 다른 실시예에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 20의 I-I'선을 따라 자른 단면이다.
도 20 및 도 23을 참조하면, 제1 하부 반도체 막(LSL1) 상에 복수개의 커팅 구조체들(TCP)이 제공될 수 있다. 커팅 구조체들(TCP)은 제1 커팅 패턴(TCPa), 제2 커팅 패턴(TCPb) 및 제3 커팅 패턴(TCPc)를 포함할 수 있다.
제1 커팅 패턴(TCPa)의 바닥면은 상부 반도체 막(USL)과 제1 하부 반도체 막(LSL1) 사이에 위치할 수 있다. 제1 커팅 패턴(TCPa)의 하부는, 앞서 도 13a를 참조하여 설명한 확장된 부분(P1)과 유사하게, 수평적으로 확장될 수 있다.
제2 커팅 패턴(TCPb)의 바닥면은 제1 하부 반도체 막(LSL1)의 상면과 접촉할 수 있다. 제2 커팅 패턴(TCPb)의 하부는, 앞서 도 13a를 참조하여 설명한 확장된 부분(P1)과 유사하게, 수평적으로 확장될 수 있다.
제3 커팅 패턴(TCPc)의 바닥면은, 제1 하부 반도체 막(LSL1)의 상면과 제1 하부 반도체 막(LSL1)의 바닥면 사이에 위치할 수 있다. 제3 커팅 패턴(TCPc)은, 앞서 제1 커팅 패턴(TCPa) 및 제2 커팅 패턴(TCPb)과 달리, 확장된 부분을 포함하지 않을 수 있다.
도 24는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이 구조체를 개략적으로 나타내는 평면도들이다. 도 25는 도 24의 I-I'선을 따라 자른 단면이다. 본 실시예에서는, 앞서 도 5, 도 6a, 도 6b 및 도 6c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 24 및 도 25를 참조하면, 제1 하부 반도체 막(LSL1)의 제2 측벽(SW2)은, 제1 커팅 구조체(TCP1)에 의해 정의되는 제1 상부 반도체 막(USL1)의 제1 측벽(SW1)보다 제2 방향(D2)으로 더 돌출될 수 있다. 이로써, 제1 커팅 구조체(TCP1)가 제1 하부 반도체 막(LSL1) 상에 위치할 수 있다. 제1 커팅 구조체(TCP1)는 제1 하부 반도체 막(LSL1)을 관통하지 않을 수 있다.
앞서 설명한 바와 같이, 하부 반도체 막(LSL)이 커팅 구조체(TCP)의 형성 시의 과식각을 방지함으로써, 공정 결함을 방지하고 소자의 신뢰성을 향상시킬 수 있다.
도 26은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이 구조체를 개략적으로 나타내는 평면도들이다. 도 26의 I-I'선을 따라 자른 단면은 도 21a와 실질적으로 동일할 수 있고, 도 26의 II-II'선을 따라 자른 단면은 도 25와 실질적으로 동일할 수 있다.
도 26을 참조하면, 제1 및 제3 하부 반도체 막들(LSL1, LSL3) 상에 제1 및 제3 상부 반도체 막들(USL1, USL3)이 각각 제공될 수 있다. 제1 및 제3 상부 반도체 막들(USL1, USL3) 각각은 사각형의 타일 형태를 가질 수 있다. 제1 및 제3 상부 반도체 막들(USL1, USL3) 사이에 연결 패턴들(CNL)이 개재될 수 있다.
제2 및 제4 하부 반도체 막들(LSL2, LSL4) 상에 제2 및 제4 상부 반도체 막들(USL2, USL4)이 각각 제공될 수 있다. 제2 및 제4 상부 반도체 막들(USL2, USL4)은, 하나의 평판 형태를 갖도록 형성될 수 있다. 제1 및 제2 커팅 구조체들(TCP1, TCP2)에 의해 평판 형태의 상부 반도체 막(USL)이 분리되어, 제2 및 제4 상부 반도체 막들(USL2, USL4) 사이에, 제2 더미 반도체 막(DSL2)이 정의될 수 있다.
제1 상부 반도체 막(USL1)과 제2 상부 반도체 막(USL2) 사이, 및 제3 상부 반도체 막(USL3)과 제4 상부 반도체 막(USL4) 사이에 연결 패턴들(CNL)이 개재될 수 있다.
커팅 구조체들(TCP)에 의해 제1 내지 제4 상부 반도체 막들(USL1-USL4)이 서로 분리될 수 있다. 평면적 관점에서, 연결 패턴(CNL)을 관통하는 커팅 구조체(TCP)는 바 형태를 가질 수 있다. 평면적 관점에서, 제1, 제2 및 제4 커팅 구조체들(TCP1, TCP2, TCP4)은 라인 형태를 가질 수 있다.
도 27은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 4의 M 영역을 확대한 평면도이다. 도 28은 도 27의 I-I'선을 따라 자른 단면이다. 본 실시예에서는, 앞서 도 5, 도 6a, 도 6b 및 도 6c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 27 및 도 28을 참조하면, 앞서 도 5 및 도 6a에서 설명한 것과는 달리 관통 콘택 영역(TVR)의 절연 패턴(IP)이 생략될 수 있다. 다시 말하면, 관통 콘택(TVS)이 상부 반도체 막(USL), 즉 제1 더미 반도체 막(DSL1)을 직접 관통할 수 있다.
제1 더미 반도체 막(DSL1)과 관통 콘택(TVS) 사이에 스페이서(SS)가 개재될 수 있고, 스페이서(SS)에 의해 관통 콘택(TVS)과 제1 더미 반도체 막(DSL1)이 서로 이격될 수 있다. 제1 더미 반도체 막(DSL1)은 회로적으로 별도의 기능을 수행하지 않는 더미이기 때문에, 관통 콘택(TVS)과 제1 더미 반도체 막(DSL1)이 직접 접촉하더라도 공정 불량의 문제는 발생되지 않을 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제1 기판 상의 제2 기판, 상기 제2 기판은 하부 반도체 막 및 상기 하부 반도체 막 상의 상부 반도체 막을 포함하고;
    상기 상부 반도체 막 상의 전극 구조체, 상기 전극 구조체는 적층된 전극들을 포함하고;
    상기 전극 구조체를 관통하여 상기 제2 기판에 연결되는 수직 채널 구조체;
    상기 전극 구조체를 덮는 층간 절연막; 및
    상기 층간 절연막 및 상기 상부 반도체 막을 관통하는 커팅 구조체를 포함하되,
    상기 상부 반도체 막은, 상기 커팅 구조체에 의해 정의되는 제1 측벽을 갖고,
    상기 하부 반도체 막은, 상기 제1 측벽에 인접하는 제2 측벽을 가지며,
    상기 제1 측벽과 상기 제2 측벽은 수평적으로 서로 오프셋된 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 제1 측벽은 상기 제2 측벽으로부터 일 방향으로 더 돌출된 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 제2 측벽은 상기 제1 측벽으로부터 일 방향으로 더 돌출되고,
    상기 커팅 구조체는 상기 상부 반도체 막을 관통하여 상기 하부 반도체 막 상에 제공되며,
    상기 커팅 구조체의 바닥면은 상기 하부 반도체 막의 바닥면보다 더 높은 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 제2 기판은, 상기 하부 반도체 막 및 상기 상부 반도체 막 사이에 개재된 소스 반도체 막을 더 포함하되,
    상기 수직 채널 구조체는 상기 소스 반도체 막에 연결되는 반도체 메모리 소자.
  5. 제1항에 있어서,
    평면적 관점에서, 상기 상부 반도체 막은 상기 커팅 구조체에 의해 정의된 타일 형태를 가지며,
    평면적 관점에서, 하나의 상기 타일 형태는 하나의 상기 전극 구조체와 대응되는 반도체 메모리 소자.
  6. 제1항에 있어서,
    상기 상부 반도체 막은, 제1 상부 반도체 막, 상기 제1 상부 반도체 막에 인접하는 제2 상부 반도체 막, 및 상기 제1 및 제2 상부 반도체 막들 사이의 연결 패턴을 포함하고,
    상기 연결 패턴은 상기 커팅 구조체에 의해 상기 제1 및 제2 상부 반도체 막들과 이격되며,
    상기 커팅 구조체의 바닥면은 상기 상부 반도체 막의 바닥면보다 더 낮은 반도체 메모리 소자.
  7. 제1항에 있어서,
    상기 제1 기판과 상기 제2 기판 사이의 주변 회로 구조체; 및
    상기 층간 절연막을 관통하여, 상기 주변 회로 구조체에 전기적으로 연결되는 관통 콘택을 더 포함하되,
    상기 관통 콘택은 상기 제1 측벽으로부터 이격되는 반도체 메모리 소자.
  8. 제1항에 있어서,
    상기 커팅 구조체는, 그의 하부에 확장된 부분 및 상기 확장된 부분 상의 연장 부분을 포함하고,
    상기 확장된 부분의 최대 폭은, 상기 연장 부분의 최대 폭보다 큰 반도체 메모리 소자.
  9. 제1항에 있어서,
    상기 커팅 구조체는, 더미 콘택들 및 상기 더미 콘택들을 감싸는 스페이서를 더 포함하되,
    상기 더미 콘택들은 일 방향을 따라 배열되고,
    상기 더미 콘택들 각각은, 상기 상부 반도체 막을 관통하는 수평 부분 및 상기 수평 부분 상의 수직 부분을 포함하는 반도체 메모리 소자.
  10. 제1항에 있어서,
    상기 제2 기판은 상기 하부 반도체 막 아래에 제공된 금속 패턴을 더 포함하는 반도체 메모리 소자.
  11. 제1 기판 상의 제2 기판;
    상기 제2 기판을 제1 반도체 막 및 제2 반도체 막으로 분리하는 커팅 구조체;
    상기 제1 및 제2 반도체 막들 상에 각각 제공된 제1 전극 구조체 및 제2 전극 구조체, 상기 제1 및 제2 전극 구조체들 각각은 적층된 전극들을 포함하고;
    상기 제1 및 제2 전극 구조체들 사이에 개재된 몰드 구조체, 상기 몰드 구조체는 적층된 희생막들을 포함하며; 및
    상기 제1 및 제2 전극 구조체들을 각각 관통하는 제1 수직 채널 구조체 및 제2 수직 채널 구조체를 포함하되,
    상기 적층된 희생막들은 상기 적층된 전극들과 각각 동일한 레벨에 위치하고,
    상기 커팅 구조체는, 상기 몰드 구조체 및 상기 몰드 구조체 아래의 상기 제2 기판을 관통하는 반도체 메모리 소자.
  12. 제11항에 있어서,
    상기 제1 전극 구조체의 상기 전극들 및 이들을 관통하는 상기 제1 수직 채널 구조체는 3차원적으로 배열되는 제1 메모리 셀들을 구성하고,
    상기 제2 전극 구조체의 상기 전극들 및 이들을 관통하는 상기 제2 수직 채널 구조체는 3차원적으로 배열되는 제2 메모리 셀들을 구성하는 반도체 메모리 소자.
  13. 제11항에 있어서,
    상기 몰드 구조체는 절연막들을 더 포함하되,
    상기 절연막들 및 상기 희생막들은 수직적으로 번갈아 적층되며,
    상기 절연막들은, 상기 제1 전극 구조체로부터 상기 제2 전극 구조체로 연장되는 반도체 메모리 소자.
  14. 제11항에 있어서,
    상기 제2 기판은, 상기 제1 및 제2 반도체 막들 사이의 연결 패턴을 더 포함하고,
    상기 연결 패턴은 상기 커팅 구조체에 의해 상기 제1 및 제2 반도체 막들과 이격되며,
    상기 커팅 구조체의 바닥면은 상기 반도체 막의 바닥면보다 더 낮은 반도체 메모리 소자.
  15. 제11항에 있어서,
    상기 커팅 구조체는, 그의 하부에 확장된 부분 및 상기 확장된 부분 상의 연장 부분을 포함하고,
    상기 확장된 부분의 최대 폭은, 상기 연장 부분의 최대 폭보다 큰 반도체 메모리 소자.
  16. 기판 상의 주변 회로 구조체, 상기 회로 구조체는 상기 기판 상의 주변 트랜지스터, 상기 주변 트랜지스터 상의 주변 배선, 및 상기 주변 트랜지스터와 상기 주변 배선을 전기적으로 연결하는 주변 콘택을 포함하고;
    상기 주변 회로 구조체 상의 하부 반도체 막;
    상기 하부 반도체 막 상의 상부 반도체 막;
    상기 상부 반도체 막을 관통하는 커팅 구조체, 상기 커팅 구조체의 바닥면은 상기 상부 반도체 막의 바닥면과 상기 하부 반도체 막의 바닥면 사이의 레벨에 위치하고;
    상기 하부 반도체 막 및 상기 상부 반도체 막 사이에 개재된 소스 반도체 막;
    상기 상부 반도체 막 상의 전극 구조체, 상기 전극 구조체는 적층된 전극들을 포함하고;
    상기 전극 구조체를 관통하는 수직 채널 구조체, 상기 수직 채널 구조체는 상기 소스 반도체 막에 전기적으로 연결되며;
    상기 전극 구조체를 덮는 층간 절연막; 및
    상기 층간 절연막을 관통하여, 상기 주변 배선에 전기적으로 연결되는 관통 콘택을 포함하되,
    상기 상부 반도체 막은, 상기 커팅 구조체에 의해 정의되는 제1 측벽을 갖고,
    상기 관통 콘택은 상기 제1 측벽으로부터 이격되는 반도체 메모리 소자.
  17. 제16항에 있어서,
    상기 하부 반도체 막은, 상기 제1 측벽에 인접하는 제2 측벽을 가지며,
    상기 제1 측벽과 상기 제2 측벽은 일 방향으로 서로 오프셋된 반도체 메모리 소자.
  18. 제16항에 있어서,
    상기 수직 채널 구조체는:
    상단이 오픈된 파이프 형태의 수직 반도체 패턴; 및
    상기 수직 반도체 패턴과 상기 전극 사이에 개재된 데이터 저장막을 갖는 수직 절연 패턴을 포함하는 반도체 메모리 소자.
  19. 제16항에 있어서,
    상기 상부 반도체 막과 나란히 배치된 더미 반도체 막을 더 포함하고,
    상기 상부 반도체 막과 상기 더미 반도체 막 사이에 상기 커팅 구조체가 개재되며,
    상기 관통 콘택은, 상기 더미 반도체 막의 관통 콘택 영역을 관통하고,
    상기 더미 반도체 막은 서로 대향하는 양 측벽들을 가지며,
    상기 양 측벽들 중 하나는 상기 커팅 구조체와 접촉하고, 상기 양 측벽들 중 다른 하나는 상기 관통 콘택과 이격되는 반도체 메모리 소자.
  20. 제16항에 있어서,
    상기 커팅 구조체는, 일 방향으로 나란히 배치된 제1 커팅 구조체 및 제2 커팅 구조체를 포함하는 반도체 메모리 소자.
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