JP2022060704A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2022060704A JP2022060704A JP2020168325A JP2020168325A JP2022060704A JP 2022060704 A JP2022060704 A JP 2022060704A JP 2020168325 A JP2020168325 A JP 2020168325A JP 2020168325 A JP2020168325 A JP 2020168325A JP 2022060704 A JP2022060704 A JP 2022060704A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- forming
- protective film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 126
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 58
- 239000000758 substrate Substances 0.000 claims abstract description 52
- 238000005498 polishing Methods 0.000 claims abstract description 6
- 239000000126 substance Substances 0.000 claims abstract description 6
- 230000001681 protective effect Effects 0.000 claims description 98
- 238000000034 method Methods 0.000 claims description 42
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 15
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 15
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- 238000010030 laminating Methods 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 description 8
- 230000007423 decrease Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
- H01L2224/081—Disposition
- H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/80009—Pre-treatment of the bonding area
- H01L2224/8003—Reshaping the bonding area in the bonding apparatus, e.g. flattening the bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/808—Bonding techniques
- H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
- H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/808—Bonding techniques
- H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
- H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】高い信頼性を有する半導体装置を提供する。【解決手段】半導体装置の製造方法は、半導体基板の表面の上に第1の膜と第2の膜とを交互に積層して多層膜を形成する工程と、多層膜を部分的に除去することにより、複数の積層体と、複数の積層体の一つと他の一つとの間の凹部と、を形成するとともに、表面の端部を露出させる工程と、凹部を埋める第1の絶縁膜を形成する工程と、複数の積層体、第1の絶縁膜、および上記端部の上に第1の保護膜を形成する工程と、第1の保護膜の上に、複数の積層体の他の一つの少なくとも一部および上記端部に重畳する第2の絶縁膜を形成する工程と、化学機械研磨を用いて、第2の絶縁膜を厚さ方向に沿って部分的に除去する工程と、を具備する。【選択図】図1
Description
本発明の実施形態は、半導体装置の製造方法に関する。
3次元メモリ等の半導体装置の製造方法において、メモリセルを有する第1の半導体基板と、周辺回路を有する第2の半導体基板とを貼り合わせることにより半導体装置を製造する方法が知られている。
発明が解決しようとする課題の一つは、高い信頼性を有する半導体装置を提供することである。
実施形態の半導体装置の製造方法は、半導体基板の表面の上に第1の膜と第2の膜とを交互に積層して多層膜を形成する工程と、多層膜を部分的に除去することにより、複数の積層体と、複数の積層体の一つと他の一つとの間の凹部と、を形成するとともに、表面の端部を露出させる工程と、凹部を埋める第1の絶縁膜を形成する工程と、複数の積層体、第1の絶縁膜、および上記端部の上に第1の保護膜を形成する工程と、第1の保護膜の上に、複数の積層体の他の一つの少なくとも一部および上記端部に重畳する第2の絶縁膜を形成する工程と、化学機械研磨を用いて、第2の絶縁膜を厚さ方向に沿って部分的に除去する工程と、を具備する。
以下、実施形態について、図面を参照して説明する。図面に記載された各構成要素の厚さと平面寸法との関係、各構成要素の厚さの比率等は現物と異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し適宜説明を省略する。
(第1の実施形態)
図1ないし図18は、第1の実施形態の半導体装置の製造方法例を説明するための断面模式図であり、半導体基板1のX軸と、X軸に直交するとともにX軸に直交するY軸に直交するZ軸と、を含むX-Z断面の一部を示す。
図1ないし図18は、第1の実施形態の半導体装置の製造方法例を説明するための断面模式図であり、半導体基板1のX軸と、X軸に直交するとともにX軸に直交するY軸に直交するZ軸と、を含むX-Z断面の一部を示す。
まず、図1に示すように、半導体基板1の表面1aの上に多層膜2を形成し、多層膜2の上に保護膜3を形成する。なお、表面1aと多層膜2の間に別の層を有していてもよい。
半導体基板1の例は、シリコンウェハを含む。多層膜2の例は、厚さ25nmのシリコン酸化膜等の第1の膜と、厚さ25nmのシリコン窒化膜等の第2の膜と、を交互に積層することにより形成される。第2の膜は、犠牲層である。犠牲層は、後に導電層が形成される領域である。第1の膜と第2の膜の積層数は特に限定されない。
保護膜3は、例えばエッチング加工に対して多層膜2を保護するために設けられる。保護膜3の例は、厚さ100nmのシリコン窒化膜を含む。
次に、図2に示すように、多層膜2および保護膜3を部分的に除去し、複数の積層体2aと、複数の積層体2aの一つと複数の積層体2aの他の一つとの間に設けられるとともに、積層体2aに隣接する凹部2bと、を形成する。積層体2aは、3次元メモリのメモリセルが形成される領域である。
多層膜2を部分的に除去することにより、後に形成される導電層と他の配線とのコンタクトを形成するための階段領域Aを積層体2aに形成する。階段領域Aは、例えば多層膜2の上にレジストマスクを形成し、異方性エッチングにより第1の膜および第2の膜を部分的に除去する工程と、等方性エッチングによりレジストマスクを縮小させる工程と、を交互に切り替えることにより形成される。この際、一対の階段領域Aの間の領域Bにおいても多層膜2を除去する。なお、領域Bに3次元メモリの周辺回路を形成してもよい。
積層体2aおよび凹部2bの形成は、図2に示すように、多層膜2を部分的に除去することにより半導体基板1の表面1aの端部を露出させる、多層膜エッジカットとともに行われる。多層膜エッジカットにより、最も端部側の積層体2aの上面の多層膜エッジカット端Xを起点に半導体基板1の表面1aの端部に向かって多層膜2を部分的に除去することにより、半導体基板1の表面1aの端部を露出させる。これにより、表面1aの端部においてパーティクルの発生を抑制できる。なお、最も端部側の積層体2aの幅は、他の積層体2aの幅よりも短くてもよい。半導体基板1の端部から多層膜エッジカット端Xまでの長さは、特に限定されないが、例えば1.5mm以上3.0mm以下である。なお、最も端部側の積層体2aは、例えば表面1aの周縁に沿って複数設けられてもよい。
次に、図3に示すように、複数の積層体2a、凹部2b、および表面1aの端部の上に絶縁膜4を形成する。絶縁膜4は、凹部2bを埋める埋め込み絶縁膜である。絶縁膜4の例は、厚さ3.3μmのシリコン酸化膜を含む。
フォトリソグラフィ工程およびエッチング工程により、積層体2aに重畳するメモリセル形成領域Cにおいて、絶縁膜4の保護膜3上の領域を除去する。このとき、表面1aの端部において、パーティクルの発生を防ぐため、図4に示すように、多層膜エッジカット端Xよりも端部側の絶縁膜エッジカット端Yにおいて絶縁膜4のエッジカットを同時に行う。このとき、多層膜エッジカット端Xと絶縁膜エッジカット端Yの間の領域Dにおいて、メモリセル形成領域Cでは多層膜2が除去されているにもかかわらず、絶縁膜4が除去される。
次に、図5に示すように、積層体2a、絶縁膜4、および表面1aの端部の上に絶縁膜5を形成する。絶縁膜5は、例えば保護膜3上の絶縁膜を厚くするために設けられる。絶縁膜5の例は、厚さ500nmのシリコン酸化膜を含む。
次に、図6に示すように、絶縁膜5の積層体2a上の領域が例えば200nmの厚さになるまで、CMPを用い、絶縁膜5を厚さ方向(Z軸方向)に沿って部分的に除去して、絶縁膜5の上面を平坦化する。これに限定されず、保護膜3の上面が露出するまで絶縁膜5を部分的に除去してもよい。
次に、図7に示すように、絶縁膜5の積層体2a上の領域および保護膜3を除去することにより、積層体2aの上面を露出させる。絶縁膜5の積層体2a上の領域および保護膜3は、例えばドライエッチングを用いて除去できる。
次に、図8に示すように、積層体2a、凹部2bに埋め込まれた絶縁膜4、および表面1aの端部の絶縁膜5の上に、保護膜11を形成する。保護膜11は、例えばCMPを用いた加工に対し、積層体2a、絶縁膜4、および絶縁膜5を保護するために設けられる。保護膜11の例は、100nmのシリコン窒化膜を含む。
次に、図9に示すように、保護膜11の上に絶縁膜12を形成する。絶縁膜12は、半導体基板1の表面1aの端部、および積層体2aに重畳する。絶縁膜12の例は、厚さ3.0μmのシリコン酸化膜を含む。
次に、図10に示すように、保護膜11の表面において、表面1aの端部に重畳する領域から多層膜エッジカット端Xより内側に至る領域までマスクを形成した後、エッチング工程により保護膜11の上の絶縁膜12を除去するとともに、積層体2aの一つの少なくとも一部の上、および表面1aの端部の上に絶縁膜12を残存させる。
次に、図11に示すように、保護膜11および絶縁膜12の上に絶縁膜13を形成し、多層膜エッジカット端Xより端部側において表面1aの端部に重畳するとともに積層体2aに重畳しない保護膜14を形成する。絶縁膜13の例は、例えば厚さ100nmのシリコン酸化膜を含む。保護膜14は、例えばCMPを用いた加工に対し、絶縁膜12および絶縁膜13を保護するために設けられる。保護膜14の例は、厚さ100nmのシリコン窒化膜を含む。なお、半導体基板1の表面1aに対し、保護膜14の上面の一部の高さは、保護膜11の上面の一部の高さと同じであることが好ましい。
保護膜14は、例えば絶縁膜13の全面にシリコン窒化膜等の膜を形成した後、表面1aの端部のみにレジスト膜を形成してドライエッチングにより当該膜の中央部を除去することにより形成される。このとき、保護膜11は、絶縁膜13により覆われているため除去されない。また、保護膜14は、表面1aの端部のみに成膜可能な成膜装置により形成することもでき、この場合には絶縁膜13を省略してもよい。
次に、図12に示すように、絶縁膜13および保護膜14の上に絶縁膜15を形成する。絶縁膜15は、例えば保護膜11上の絶縁膜を厚くするために設けられる。絶縁膜15の例は、厚さ200nmのシリコン酸化膜を含む。
次に、図13に示すように、CMPを用い、例えば保護膜11の上面の一部および保護膜14の上面の一部が露出するまで、絶縁膜12、絶縁膜13、および絶縁膜15を厚さ方向(Z軸方向)に沿って部分的に除去する。このとき、絶縁膜12の上面の露出部では、保護膜11および保護膜14の間に小さなディッシング16が生じる場合がある。
次に、図14に示すように、積層体2aの上の保護膜11および保護膜14を除去して積層体2aの上面を露出させる。保護膜11および保護膜14は、例えばドライエッチングを用いて除去される。
図15は、階段領域Aおよびメモリセル形成領域Cの一部を拡大して図示する。次に、図15に示すように、シリコン酸化膜等の第1の膜201とシリコン窒化膜等の第2の膜202との積層体2aを貫通するメモリホール7を形成し、メモリホール7にメモリ層8を形成する。メモリ層8は、ブロック絶縁膜81と、電荷蓄積膜82と、トンネル絶縁膜83と、半導体層84と、コア絶縁層85と、を含む。
ブロック絶縁膜81、トンネル絶縁膜83、およびコア絶縁層85は、例えば酸化シリコンを含む。電荷蓄積膜82は、例えば窒化シリコンを含む。半導体層84は、例えばポリシリコンを含む。
メモリホール7の側面にはブロック絶縁膜81、電荷蓄積膜82、及びトンネル絶縁膜83が順次積層されている。そして、積層体2aを貫通するとともに、側面がトンネル絶縁膜83に接するように半導体層84が形成される。半導体層84は、半導体基板1の表面1aに接し、半導体基板1を介して図示しないソース線に接続される。コア絶縁層85は、半導体層84の内側に設けられる。コア絶縁層85は、半導体層84に沿って延在する。
図16は、階段領域Aおよびメモリセル形成領域Cの一部を拡大して図示する。次に、図16に示すように、第2の膜202を除去して空洞を形成し、空洞に導電層202aを形成する。導電層202aは、メモリセルのワード線を構成する。導電層202aの例は、金属層を含む。
図17は、階段領域Aおよびメモリセル形成領域Cの一部を拡大して図示する。次に、図17に示すように、コンタクト層9を形成する。コンタクト層9は、階段領域Aにおいて導電層202aに接続するコンタクトプラグやメモリセル形成領域Cにおいてメモリ層8に接続するコンタクトプラグを含む。また、メモリセル形成領域Cにおいてコンタクトプラグの上部にビット線が設けられる。
次に、図18に示すように、コンタクト層9の上に配線層10を形成する。なお、ディッシング16による段差は、コンタクト層9および配線層10形成の際のCMP工程において平坦化される。
以上のように、本実施形態の半導体装置の製造方法例では、半導体基板1の表面1aの端部に重畳する保護膜11および保護膜14を形成することにより、半導体基板1の表面1aの端部に十分な厚さの絶縁膜を形成できる。
図19は、保護膜11および保護膜14を形成せずに製造された半導体装置の構造例を示す模式図である。保護膜11および保護膜14を形成しない場合、半導体基板1の表面1aの端部の絶縁膜は大幅に除去されてしまう。この場合、コンタクト層9および配線層10の形成過程において、CMPを行うと、多層膜エッジカット端Xに圧力が集中し、ロールオフ領域Eが形成される。ロールオフ領域Eが形成されると、その後の工程において形成されるコンタクト層9および配線層10の形成の際にフォトリソグラフィ工程における露光時に焦点ずれ(デフォーカス)が発生し、半導体基板1の端部での歩留りが低下する。
これに対し、本実施形態の半導体装置の製造方法では、保護膜11および保護膜14を形成することにより、多層膜エッジカット端Xより外側に絶縁膜12を残すことができる。これにより、その後CMP工程におけるロールオフ領域Eの形成を抑制し、フォトリソグラフィ工程のデフォーカスによる歩留低下を抑制できる。また、保護膜11を形成することにより、CMP工程におけるディッシングを抑制できる。よって、高い信頼性を有する半導体装置を提供できる。
(第2の実施形態)
図20ないし図26は、第2の実施形態の半導体装置の製造方法例を説明するための図である。なお、第1の実施形態と同じ部分については、第1の実施形態の説明を適宜援用できるため、ここでは説明を省略する。
図20ないし図26は、第2の実施形態の半導体装置の製造方法例を説明するための図である。なお、第1の実施形態と同じ部分については、第1の実施形態の説明を適宜援用できるため、ここでは説明を省略する。
まず、第1の実施形態の半導体装置の製造方法例と同様に、図1ないし図7に示す工程と同様の工程を行う。ここでは、一例として、図20に示すように、積層体2aの上の保護膜3を除去せずに残存させる。また、凹部2b、階段領域A、および領域Bは、第1の実施形態よりも狭い幅で形成される。また、隣り合う保護膜3の間隔Fも狭く形成される。
次に、図21に示すように、保護膜3、絶縁膜4、および絶縁膜5の上に絶縁膜12を形成する。絶縁膜12の例は、例えば厚さ2.9μmのシリコン酸化膜を含む。
次に、図22に示すように、多層膜エッジカット端Xより端部側に表面1aの端部に重畳するとともに積層体2aに重畳しない保護膜14を形成する。保護膜14は、例えばCMPを用いた加工に対して絶縁膜12の一部を保護するために設けられる。保護膜14の例は、例えば厚さ100nmのシリコン窒化膜を含む。なお、半導体基板1の表面1aに対し、保護膜14の上面の一部の高さは、保護膜3の上面の一部の高さと同じであることが好ましい。
次に、図23に示すように、保護膜14および絶縁膜12の上に絶縁膜15を形成する。絶縁膜15の例は、例えば厚さ300nmのシリコン酸化膜を含む。
次に、図24に示すように、CMPを用い、例えば保護膜3の上面および保護膜14の上面が露出するまで絶縁膜12を厚さ方向(Z軸方向)に沿って部分的に除去する。このとき、保護膜3および保護膜14の間の絶縁膜12の露出部にディッシング17が生じると同時に、隣り合う保護膜3の間の絶縁膜12の露出部にもディッシング18が生じるが、隣り合う保護膜3の間隔Fを狭くすることにより、ディッシング18を小さくできる。
次に、図25に示すように、積層体2a上の保護膜3および保護膜14を除去して積層体2aの上面を露出させる。その後、図26に示すように、第1の実施形態と同様に、メモリホール7、メモリ層8、コンタクト層9、および配線層10を形成する。ディッシング17およびディッシング18による段差は、第1の実施形態と同様に、コンタクト層9および配線層10形成の際のCMP工程において平坦化される。
以上のように、本実施形態の半導体装置の製造方法例では、半導体基板1の表面1aの端部に重畳する保護膜14を形成することにより、半導体基板1の表面1aの端部に十分な厚さの絶縁膜を形成できる。
保護膜14を形成しない場合、半導体基板1の表面1aの端部の絶縁膜は大幅に除去されてしまう。この場合、コンタクト層9および配線層10の形成過程において、CMPを行うと、多層膜エッジカット端Xに圧力が集中し、ロールオフ領域Eが形成される。ロールオフ領域Eが形成されると、その後の工程において形成されるコンタクト層9および配線層10の形成の際にフォトリソグラフィ工程における露光時に焦点ずれ(デフォーカス)が発生し、半導体基板1の端部での歩留りが低下する。
これに対し、本実施形態の半導体装置の製造方法では、保護膜14を形成することにより、多層膜エッジカット端Xより外側に十分な厚さの絶縁膜を残すことができる。これにより、その後CMP工程におけるロールオフ領域Eの形成を抑制し、フォトリソグラフィ工程のデフォーカスによる歩留低下を抑制できる。よって、高い信頼性を有する半導体装置を提供できる。
また、隣り合う積層体2aおよび保護膜3の間隔Fを十分狭くすることにより、保護膜11を形成せず、保護膜14のみを形成することで、第1の実施形態の製造方法と比較して少ない工程数で第1の実施形態の製造方法と同等の効果を実現できる。なお、ディッシング18による段差を、コンタクト層9および配線層10の形成時に平坦化できるまで小さくするために、隣り合う保護膜3の間隔Fは、500μm以下であることが好ましい。
本実施形態は、他の実施形態と適宜組み合わせることができる。
(第3の実施形態)
図27ないし図30は、第3の実施形態の半導体装置の製造方法例を説明するための図である。なお、第1の実施形態と同じ部分については、第1の実施形態の説明を適宜援用できるため、ここでは説明を省略する。
図27ないし図30は、第3の実施形態の半導体装置の製造方法例を説明するための図である。なお、第1の実施形態と同じ部分については、第1の実施形態の説明を適宜援用できるため、ここでは説明を省略する。
まず、第1の実施形態の図1から図10に至る工程までは第1の実施形態と同様の工程を実施する。次に、図27に示すように、絶縁膜12および保護膜11の上に絶縁膜15を形成する。絶縁膜15の例は、例えば厚さ250nmのシリコン酸化膜を含む。
次に、図28に示すように、CMPを用い、例えば保護膜11の上面の一部が露出するまで絶縁膜12および絶縁膜15を厚さ方向(Z軸方向)に沿って部分的に除去する。このとき、絶縁膜12の一部が半導体基板の表面1aの端部に残存するため、多層膜エッジカット端Xの端部側に存在する急峻な段差が緩和される。
次に、図29に示すように、保護膜11を部分的に除去して積層体2aの上面を露出させる。保護膜11は、例えばドライエッチングにより除去される。その後、図30に示すように、第1の実施形態と同様に、メモリホール7、メモリ層8、コンタクト層9、および配線層10を形成する。
以上のように、本実施形態の半導体装置の製造方法例では、半導体基板1の表面1aの端部に重畳する保護膜11を形成することにより、半導体基板1の表面1aの端部に十分な厚さの絶縁膜を形成できる。
保護膜11を形成しない場合、半導体基板1の表面1aの端部の絶縁膜は大幅に除去されてしまう。この場合、コンタクト層9および配線層10の形成過程において、CMPを行うと、多層膜エッジカット端Xに圧力が集中し、ロールオフ領域Eが形成される。ロールオフ領域Eが形成されると、その後の工程において形成されるコンタクト層9および配線層10の形成の際にフォトリソグラフィ工程における露光時に焦点ずれ(デフォーカス)が発生し、半導体基板1の端部での歩留りが低下する。
これに対し、本実施形態の半導体装置の製造方法では、保護膜11を形成することにより、多層膜エッジカット端Xより外側に絶縁膜を残すことができる。これにより、その後CMP工程におけるロールオフ領域Eの形成を抑制し、フォトリソグラフィ工程のデフォーカスによる歩留低下を抑制できる。また、保護膜11を形成することにより、CMP工程におけるディッシングを抑制できる。よって、高い信頼性を有する半導体装置を提供できる。
また、保護膜14を形成せず、保護膜11のみを形成することで、第1の実施形態に比べて少ない工程数で第1の実施形態の効果の少なくとも一部を実現できる。
本実施形態は、他の実施形態と適宜組み合わせることができる。
(第4の実施形態)
図31および図32は、第4の実施形態の半導体装置の製造方法例を説明するための図である。第4の実施形態の半導体装置の製造方法例では、一例として、第1の実施形態の図1から図18に至る工程を経て、半導体基板1にメモリホール7、メモリ層8、コンタクト層9、および配線層10を形成する。
図31および図32は、第4の実施形態の半導体装置の製造方法例を説明するための図である。第4の実施形態の半導体装置の製造方法例では、一例として、第1の実施形態の図1から図18に至る工程を経て、半導体基板1にメモリホール7、メモリ層8、コンタクト層9、および配線層10を形成する。
次に、図31に示すように、配線層10の上に配線層10と接続する接続パッド19を形成する。これに限定されず、第2の実施形態および第3の実施形態の製造方法を用いて半導体装置を製造してもよい。
次に、図32に示すように、CMOS回路等の周辺回路を構成する素子20と、素子20の上に設けられるとともに素子20に接続された配線層21と、配線層21の上に設けられるとともに配線層21に接続された接続パッド22と、を含む半導体基板23を準備する。その後、接続パッド19と接続パッド22とを対向させて半導体基板1と半導体基板23とを貼り合わせることにより、半導体基板1のメモリ層8と半導体基板23の素子20を電気的に接続する。
本実施形態の半導体装置の製造方法例では、第1の実施形態、第2の実施形態、または第3の実施形態の製造方法を用いて製造された半導体基板1と、半導体基板23を貼り合わせて半導体装置を製造する。
図33は、保護膜11および保護膜14を形成せずに製造された半導体基板1と、半導体基板23と、を貼り合わせた半導体装置の構造例を示す模式図である。保護膜11および保護膜14を形成しない場合、半導体基板1の表面1aの端部の絶縁膜は大幅に除去されてしまう。この場合、コンタクト層9および配線層10の形成過程において、CMPを行うと、多層膜エッジカット端Xに圧力が集中し、ロールオフ領域Eが形成される。こおため、半導体基板1の端部において未貼合領域Gが形成される。これは、半導体装置の信頼性を低下させる原因となる。
これに対し、本実施形態の半導体装置の製造方法例では、ロールオフ領域Eの形成が抑制された半導体基板1と半導体基板23と貼り合わせるため、未貼合領域Gを縮小することができ、半導体製品を形成できる有効領域を広げることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1…半導体基板、1a…表面、2…多層膜、2a…積層体、2b…凹部、3…保護膜、4…絶縁膜、5…絶縁膜、7…メモリホール、8…メモリ層、9…コンタクト層、10…配線層、11…保護膜、12…絶縁膜、13…絶縁膜、14…保護膜、15…絶縁膜、16…ディッシング、17…ディッシング、18…ディッシング、19…接続パッド、20…素子、21…配線層、22…接続パッド、23…半導体基板、81…ブロック絶縁膜、82…電荷蓄積膜、83…トンネル絶縁膜、84…半導体層、85…コア絶縁層、201…第1の膜、202…第2の膜、202a…導電層。
Claims (11)
- 半導体基板の表面の上に第1の膜と第2の膜とを交互に積層して多層膜を形成する工程と、
前記多層膜を部分的に除去することにより、複数の積層体と、前記複数の積層体の一つと他の一つとの間の凹部と、を形成するとともに、前記表面の端部を露出させる工程と、
前記凹部を埋める第1の絶縁膜を形成する工程と、
前記複数の積層体、前記第1の絶縁膜、および前記端部の上に第1の保護膜を形成する工程と、
前記第1の保護膜の上に、前記複数の積層体の他の一つの少なくとも一部および前記端部に重畳する第2の絶縁膜を形成する工程と、
化学機械研磨を用いて、前記第2の絶縁膜を厚さ方向に沿って部分的に除去する工程と、
を具備する、半導体装置の製造方法。 - 半導体基板の表面の上に第1の膜と第2の膜とを交互に積層して多層膜を形成する工程と、
前記多層膜を部分的に除去することにより、複数の積層体と、前記複数の積層体の一つと他の一つとの間の凹部と、を形成するとともに、前記表面の端部を露出させる工程と、
前記凹部を埋める第1の絶縁膜を形成する工程と、
前記端部および前記複数の積層体の上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜の上に、前記端部に重畳するとともに前記複数の積層体に重畳しない第2の保護膜を形成する工程と、
化学機械研磨を用いて、前記第2の絶縁膜を厚さ方向に沿って部分的に除去する工程と、
を具備する、半導体装置の製造方法。 - 半導体基板の表面の上に第1の膜と第2の膜とを交互に積層して多層膜を形成する工程と、
前記多層膜を部分的に除去することにより、複数の積層体と、前記複数の積層体の一つと他の一つとの間の凹部と、を形成するとともに、前記表面の端部を露出させる工程と、
前記凹部を埋める第1の絶縁膜を形成する工程と、
前記第1の絶縁膜および前記端部の上に第1の保護膜を形成する工程と、
前記第1の保護膜の上に、前記複数の積層体の他の一つの少なくとも一部および前記端部に重畳する第2の絶縁膜を形成する工程と、
前記第2の絶縁膜の上に、前記端部に重畳するとともに前記複数の積層体に重畳しない第2の保護膜を形成する工程と、
化学機械研磨を用いて、前記第2の絶縁膜を厚さ方向に沿って部分的に除去する工程と、
を具備する、半導体装置の製造方法。 - 前記第1の保護膜は、シリコン窒化膜を含む、請求項1または請求項3に記載の方法。
- 前記第2の保護膜は、シリコン窒化膜を含む、請求項2または請求項3に記載の方法。
- 前記第1の膜は、シリコン酸化膜であり、
前記第2の膜は、シリコン窒化膜である、請求項1から請求項5のいずれか一項に記載の方法。 - 前記第1および第2の絶縁膜のそれぞれは、シリコン酸化膜を含む、請求項1から請求項6のいずれか一項に記載の方法。
- 前記化学機械研磨を用いて前記第2の絶縁膜を部分的に除去する前に、前記第2の絶縁膜の上に第3の絶縁膜を形成する工程をさらに具備する、請求項7に記載の方法。
- 前記第3の絶縁膜は、シリコン酸化膜を含む、請求項8に記載の方法。
- 前記複数の積層体の一つを貫通するメモリ層を形成する工程と、
前記第2の膜を除去して空洞を形成し、前記空洞に導電層を形成する工程と、
をさらに具備する、請求項1から請求項9のいずれか一項に記載の方法。 - 前記メモリ層の上方に第1の接続パッドを形成する工程と、
前記半導体基板と、第2の接続パッドとを有する第2の半導体基板とを、前記第1および第2の接続パッドが対向するように貼り合わせる工程と、
をさらに具備する、請求項10に記載の方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020168325A JP2022060704A (ja) | 2020-10-05 | 2020-10-05 | 半導体装置の製造方法 |
US17/463,913 US20220108895A1 (en) | 2020-10-05 | 2021-09-01 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020168325A JP2022060704A (ja) | 2020-10-05 | 2020-10-05 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2022060704A true JP2022060704A (ja) | 2022-04-15 |
Family
ID=80931601
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020168325A Pending JP2022060704A (ja) | 2020-10-05 | 2020-10-05 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20220108895A1 (ja) |
JP (1) | JP2022060704A (ja) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102295029B1 (ko) * | 2015-03-31 | 2021-08-27 | 삼성전자주식회사 | 반도체 소자의 제조방법 |
KR102650996B1 (ko) * | 2018-11-06 | 2024-03-26 | 삼성전자주식회사 | 반도체 장치 |
US10872899B2 (en) * | 2019-05-07 | 2020-12-22 | Sandisk Technologies Llc | Three-dimensional memory device including signal and power connection lines extending through dielectric regions and methods of making the same |
KR20210002773A (ko) * | 2019-06-25 | 2021-01-11 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 및 그 제조 방법 |
KR20210095293A (ko) * | 2020-01-22 | 2021-08-02 | 삼성전자주식회사 | 3차원 반도체 메모리 소자 및 그의 제조 방법 |
-
2020
- 2020-10-05 JP JP2020168325A patent/JP2022060704A/ja active Pending
-
2021
- 2021-09-01 US US17/463,913 patent/US20220108895A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
US20220108895A1 (en) | 2022-04-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6335099B2 (ja) | 半導体装置および半導体装置の製造方法 | |
TWI405321B (zh) | 三維多層堆疊半導體結構及其製造方法 | |
TWI467695B (zh) | 半導體裝置及其製造方法 | |
JP2009181981A (ja) | 半導体装置の製造方法および半導体装置 | |
JP2018160519A (ja) | 半導体装置の製造方法および半導体装置 | |
JP2019054150A (ja) | 半導体装置の製造方法および半導体ウェハ | |
US20100139965A1 (en) | Embedded circuit substrate and manufacturing method thereof | |
JP6035520B2 (ja) | 半導体装置およびその製造方法 | |
JP2007053149A (ja) | 半導体ウエハ及びその製造方法 | |
JP2015115446A (ja) | 半導体装置の製造方法 | |
JP2007129233A (ja) | 電子デバイス、マルチチップ・スタック、半導体デバイスおよび方法(アクセス可能チップ・スタックおよびその製造方法) | |
JP2016018879A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2009277719A (ja) | 半導体装置及びその製造方法 | |
JP6017297B2 (ja) | 半導体装置の製造方法 | |
JP2021150601A (ja) | 半導体ウェハおよびその製造方法 | |
JP5226228B2 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
US7897459B2 (en) | Semiconductor device and manufacturing method thereof | |
US10643933B2 (en) | Semiconductor package substrate and manufacturing method therefor | |
US11393781B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2022060704A (ja) | 半導体装置の製造方法 | |
CN113299632A (zh) | 具有镜像电路的堆叠式晶粒的集成电路器件 | |
JP2019004007A (ja) | 半導体装置及びその製造方法 | |
WO2011148444A1 (ja) | 半導体装置及びその製造方法 | |
CN114649219A (zh) | 半导体器件及其制造方法 | |
JP2022034898A (ja) | 半導体装置の製造方法および半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20230911 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20240419 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20240423 |