JP2019004007A - 半導体装置及びその製造方法 - Google Patents

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暁 土手
Akira Tsuchide
暁 土手
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

【課題】基板の厚さを薄くした複数の半導体ダイを積層する場合に、反りを抑え、接合不良等による歩留まりの低下や信頼性の低下を抑制できるようにする。【解決手段】半導体装置を、面方位が同一の半導体基板を用いた複数の半導体ダイ１を備えるものとし、複数の半導体ダイを、少なくとも１層の結晶方位が異なるように積層されているものとする。【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関する。
従来、半導体装置の高性能化は半導体そのものの微細化によってなされてきたが、物理的限界、コスト高騰、消費電力の面で限界が来ている。
それに代わる技術として、薄化した半導体を複数積層することで微細化を行なわずにデバイスを高性能化する３次元実装構造が、例えばメモリやＣＩＳ（ＣＭＯＳイメージセンサ；CMOS Image Sensor）等で実用化されつつある。
特開２００７−２３４７２５号公報 特開２００１−９４０３９号公報
ところで、図１６（Ａ）に示すように、例えばパッケージ基板（ＰＫＧ）やインターポーザ（ＩＰ）１００の上に、半導体ダイ１０１を複数積層した積層デバイス１０２を備える半導体装置１０３がある。
そして、積層デバイス１０２の構造としては、図１６（Ｂ）に示すように、半導体ダイを例えばダイアタッチフィルム等を挟んで積層し、ワイヤボンディングで接合する構造（例えばメモリ等）、図１６（Ｃ）に示すように、ＴＳＶ（Through Silicon Via；シリコン貫通電極）を形成した半導体ダイをはんだバンプで接合する構造［例えばＨＭＣ（Hybrid Memory Cube）等］、図１６（Ｄ）に示すように、ＴＳＶを形成した半導体ダイを例えばＣｕ等のピラーで直接接合（ダイレクトボンディング）する構造（例えばＣＩＳ等）などがある。
更なる高密度化の方法として、図１６（Ｅ）に示すように、半導体ダイやウェハを積層した後に例えばエッチング等を用いて形成したビアで接合する方法が検討されている。
このようにしてデバイスの高密度化、高集積化を図る場合、多数の半導体ダイを積層することになるため、半導体ダイの基板を薄化することが必要となる。
しかしながら、半導体ダイの基板の厚さが薄くなると、変形して反りが生じやすくなる［例えば図１７（Ｄ）参照］。これは、複数の半導体ダイを積層する場合も同様である［例えば図１７（Ｇ）参照］。この結果、例えばパッケージ基板やインターポーザ等への実装時の接合不良等の原因となり、また、実装後に応力によって接合が途切れるなどして信頼性を低下させる原因となる［例えば図１７（Ｉ）参照］。
本発明は、基板の厚さを薄くした複数の半導体ダイを積層する場合に、反りを抑え、接合不良等による歩留まりの低下や信頼性の低下を抑制できるようにすることを目的とする。
１つの態様では、半導体装置は、面方位が同一の半導体基板を用いた複数の半導体ダイを備え、複数の半導体ダイは、少なくとも１層の結晶方位が異なるように積層されている。
１つの態様では、半導体装置の製造方法は、面方位が同一の半導体基板を用いた複数の半導体ダイを、少なくとも１層の結晶方位が異なるように積層する工程を含む。
１つの側面として、基板の厚さを薄くした複数の半導体ダイを積層する場合に、反りを抑え、接合不良等による歩留まりの低下や信頼性の低下を抑制できるという効果を有する。
（Ａ）〜（Ｅ）は、本実施形態にかかる半導体装置の構成を示す模式図である。 （Ａ）〜（Ｄ）は、本実施形態にかかる半導体装置の構成を示す模式図である。 面方位が（１００）のＳｉウェハにおける＜１００＞方位及び＜１１０＞方位を示す図である。 （Ａ）、（Ｂ）は、半導体ダイを３層積層した積層デバイスの変形シミュレーションのモデルを示す図であって、（Ａ）は断面図であり、（Ｂ）は積層した状態を示す斜視図である。 半導体ダイを３層積層した積層デバイスの変形についてシミュレーションした結果を示す図である。 （Ａ）〜（Ｃ）は、本実施形態にかかる半導体装置の製造方法を説明するための模式図であって、（Ａ）は断面図であり、（Ｂ）は（Ａ）中、符号Ｘで示す部分を拡大して示す断面図であり、（Ｃ）は平面図である。 （Ａ）、（Ｂ）は、本実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。 （Ａ）、（Ｂ）は、本実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。 （Ａ）、（Ｂ）は、本実施形態にかかる半導体装置の製造方法を説明するための模式図であって、（Ａ）は平面図であり、（Ｂ）は（Ａ）の一部分を拡大して示す平面図である。 （Ａ）、（Ｂ）は、本実施形態にかかる半導体装置の製造方法を説明するための模式図であって、（Ａ）は平面図であり、（Ｂ）は（Ａ）の一部分を拡大して示す平面図である。 （Ａ）、（Ｂ）は、本実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。 （Ａ）、（Ｂ）は、本実施形態にかかる半導体装置の製造方法を説明するための模式図であって、（Ａ）は斜視図であり、（Ｂ）は断面図である。 （Ａ）、（Ｂ）は、本実施形態にかかる半導体装置の製造方法の変形例を説明するための模式的断面図である。 （Ａ）、（Ｂ）は、本実施形態にかかる半導体装置の製造方法の変形例を説明するための模式的断面図である。 面方位が（１１０）のＳｉウェハにおける＜１００＞方位、＜１１０＞方位及び＜１１１＞方位の一例を示す図である。 （Ａ）〜（Ｅ）は、複数の半導体ダイを積層した積層デバイスにおける基板の薄化を説明するための模式図である。 （Ａ）〜（Ｉ）は、本発明の課題を説明するための模式図であって、（Ａ）は断面図であり、（Ｂ）〜（Ｉ）は斜視図である。
以下、図面により、本発明の実施の形態にかかる半導体装置及びその製造方法について、図１〜図１７を参照しながら説明する。
本実施形態にかかる半導体装置は、図１（Ａ）〜図１（Ｅ）、図２（Ａ）〜図２（Ｄ）に示すように、面方位が同一の半導体基板を用いた複数の半導体ダイ１（１Ａ、１Ｂ又は１Ａ〜１Ｃ）を備える。そして、複数の半導体ダイ１（１Ａ、１Ｂ又は１Ａ〜１Ｃ）は、少なくとも１層の結晶方位が異なるように積層されている。つまり、複数の半導体ダイ１（１Ａ、１Ｂ又は１Ａ〜１Ｃ）の少なくとも１つの半導体ダイの基板の結晶方向が異なるように作製され積層されている。
なお、図１（Ａ）〜図１（Ｅ）では結晶方位が異なる２種類の半導体ダイを交互に５層積層した場合を例に挙げて示しており、図２（Ａ）〜図２（Ｄ）では結晶方位が異なる３種類の半導体ダイを交互に５層積層した場合を例に挙げて説明しているが、結晶方位が異なる半導体ダイの数、積層数は、これらに限られるものではない。
これにより、複数の半導体ダイ１を積層した積層ダイ２の反りを抑えることができる。
つまり、積層した半導体ダイ１の少なくとも１層の結晶方位が異なるように、後述するように面内で回転させることで、特定の方向に変形しやすい性質が抑えられ、積層ダイ２の変形を小さくすることができ、積層ダイ２の反りを抑えることができる。
この結果、接合不良による歩留まりの低下や信頼性の低下を抑えた積層ダイ２を実現することが可能となる。
また、積層した半導体ダイ１の少なくとも１層の結晶方位が異なるように作製することで、基板の劈開方向が一致しないようにすることができ、基板の劈開方向への積層ダイ２の破損を抑えることもできる。
本実施形態の半導体装置は、例えばパッケージ基板（ＰＫＧ）やインターポーザ（ＩＰ）３３の上に、半導体ダイ１を複数積層した積層デバイス（積層ダイ）２を備える半導体装置（半導体デバイス）である（例えば図１２参照）。
ここでは、半導体装置の実装構造は、積層される複数の半導体ダイ１の基板が薄化されており、薄化された複数の半導体ダイ１を積層した積層デバイスを実装した構造になっている。
また、本実施形態では、半導体基板は、（１００）面のＳｉ基板である。ここでは、図３に示すような（１００）面のＳｉウェハ３を用い、後述するようにしてダイシング等によって分離して半導体ダイ１とするため、半導体ダイ１を構成する半導体基板は、（１００）面のＳｉ基板である。なお、（１００）面のＳｉウェハ３では、＜１００＞または＜１１０＞の方向は面内で任意であるが、この実施形態では＜１００＞方位を図３に示すように上下左右の方向にとっており、＜１１０＞方位はそれに対して４５°の対角方向になる。
そして、複数の半導体ダイ１は、少なくとも１層の面内の＜１００＞方位が他の層に対して１５°〜４５°回転した状態で作製され積層されている。
特に、少なくとも１層は、面内の＜１００＞方位が他の層に対して４５°回転した状態で作製され、反りの凸側に積層されていることが好ましい。
なお、各層ごとに回転方向を任意とした構造としても良い。
このようにして、半導体ダイ１の面内で弾性率の低い方向（ここでは（１００）面のＳｉ基板を用いた半導体ダイ１の＜１００＞方位）が、積層ダイ２を構成する複数の半導体ダイ１で一致しないように作製されたダイを積層することで、積層ダイ２の全体で大きく反ってしまうのを抑制することができる。
また、半導体ダイ１の面内で割れやすい劈開方向（ここでは（１００）面のＳｉ基板を用いた半導体ダイ１の＜１１０＞方位）が、積層ダイ２を構成する複数の半導体ダイ１で一致しないように作製されたダイを積層することで、積層ダイ２の破損を抑えることもできる。
また、本実施形態では、半導体ダイ１は、例えばＳｉ基板等の半導体基板上にトランジスタを含む回路及び配線層（多層配線層；再配線層；ＢＥＯＬ）が形成されたものであり、薄化された後、複数枚が積層されている。
ここで、積層した半導体ダイ１は、例えばワイヤボンディング等で外部に接続しても良いし、ＴＳＶとバンプ又はダイレクトボンディング等を用いて接合しても良いし、例えばエッチング等を用いて形成したビアで接合しても良い。
そして、上述のように、複数の半導体ダイ１のうち少なくとも１層は、面内の＜１００＞方位が他の層に対して回転させて作製されているが、複数の半導体ダイ１のそれぞれに含まれるトランジスタは、チャネルが＜１００＞方位に沿う方向となるように設けられている（例えば図６参照）。
つまり、複数の半導体ダイ１は、それぞれ、チャネルが＜１００＞方位に沿う方向となるように設けられたトランジスタを含む（例えば図６参照）。
この場合、他の層に対して回転させた少なくとも１層の半導体ダイ１に含まれるトランジスタは、他の層の半導体ダイ１に含まれるトランジスタとチャネル方向が異なることになるが、これらが接続されるように配線層を設計することで、これらの半導体ダイ１を積層することが可能である。
このように、例えばＣＭＯＳトランジスタ等のように特性の観点から結晶方位を自由に回転させることができない場合であっても、複数の半導体ダイ１のうち少なくとも１層を回転させて作製し、積層することは可能である。
ところで、上述のように構成しているのは、以下の理由による。
デバイスの高密度化、高集積化を図る場合、多数の半導体ダイを積層することになるため、半導体ダイを構成する例えばシリコン等の基板を薄化することが必要となる。
例えば、ＴＳＶを用いて接合する場合には、基板の厚さを約１００μｍ以下、典型的には数十〜５０μｍ程度まで薄化することが必要となる［例えば図１６（Ｃ）、図１６（Ｄ）参照］。また、例えば、ビアで接合する場合には、基板の厚さを例えば数μｍ程度まで薄化することが検討されている［例えば図１６（Ｅ）］。
しかしながら、半導体ダイの基板の厚さが薄くなると、変形したり、反りが生じたりしやすくなる。
ここで、半導体基板としては、例えばＳｉやＧａＮ等の単結晶基板が用いられるが、単結晶の薄板では特定の結晶方位に大きく変形する座屈と呼ばれる現象が知られており、また、一方で特定の方向に割れる劈開という性質を持つことが知られている。
これらの単結晶の半導体基板の持つ性質は、回路等を形成した半導体ダイでも同じであり、さらに、半導体ダイを複数積層した構造でも同じである。
このため、複数の半導体ダイを積層したデバイスにおいても座屈による大きな反りが発生することになるため、例えばインターポーザ、パッケージ基板、ボード等への実装時の接合不良等の原因となり、また、実装後に応力によって接続が途切れる信頼性不良の原因ともなる。
例えば、図１７（Ａ）、図１７（Ｂ）に示すように、半導体ダイ１０１として（１００）面のＳｉ基板１０４上にＣＭＯＳトランジスタ及び多層配線層（ＢＥＯＬ）１０５を形成し、基板を薄化した場合、ＢＥＯＬの構成にもよるが、Ｓｉとの熱膨張係数の差によって、図１７（Ｄ）に示すように、ＢＥＯＬ側に凹んだ形に変形することになる。また、半導体ダイ１０１の大きさが大きくなると反りが生じ易くなる。
また、（１００）面のＳｉ基板１０４の面内の結晶軸の方向は任意であるが、ＣＭＯＳトランジスタのＯｎ電流を大きくする観点からＣＭＯＳトランジスタのチャネルを＜１００＞方向にするのが好ましい。設計上の観点からチャネルの方向を基板の上下および左右の方向とする場合、面内の結晶軸の方向を図１７（Ｃ）に示すようにとる。この場合また、この基板から半導体ダイ１０１を作製する場合、それに沿って＜１００＞方向に切断することが多い。
ここで、半導体ダイ１０１の基板を構成する例えばＳｉ単結晶の弾性率は＜１００＞方向に最小値の約１３０ＧＰａをとるのに対して、半導体ダイの対角方向である＜１１０＞方向には最大値の約１６９ＧＰａをとる。
このため、基板を構成するＳｉの厚さが薄い場合、図１７（Ｄ）に示すように、＜１００＞方向に大きく反ることになる。なお、＜１００＞方向は、９０°回転した方向にもあるため、この方向に大きく反ることもある。そして、図１７（Ｆ）に示すように、これらの薄い半導体ダイを複数積層して積層デバイス１０２とすることになるが、このような構造を有する積層デバイス１０２でも、図１７（Ｇ）に示すように、複数の層が揃って変形することになり、同様に、大きな反りが発生することになる。
また、図１７（Ｅ）に示すように、Ｓｉ単結晶は＜１１０＞方向に割れやすい性質（劈開）を持つ。そして、図１７（Ｈ）に示すように、複数層積層した構造を有する積層デバイス１０２でも割れやすい方向が一致するため、外力が加わった場合に複数層まとめて破損することになる。
さらに、上述のように反りが発生している積層デバイス１０２を、図１７（Ｉ）に示すように、例えばパッケージ基板（ＰＫＧ）やインターポーザ（ＩＰ）１００上に実装した場合に、接合不良等の原因となり、また、実装後に応力によって接合が途切れるなどして信頼性を低下させる原因となる。
このような反りや破損、さらには、これらによる接合不良や応力集中による信頼性不良などは、例えば３Ｄ−ＬＳＩなどでも問題になっている。
そこで、上述のように構成している。
具体的には、図１（Ａ）〜図１（Ｅ）、図２（Ａ）〜図２（Ｄ）に示すように、半導体ダイ１（１Ａ、１Ｂ又は１Ａ〜１Ｃ）は、例えばＳｉ等の半導体基板上にトランジスタを含む回路及び配線層を備え、薄化された後、複数枚が積層されている。そして、複数の半導体ダイ１のうち少なくとも１層は、面内の＜１００＞方位が他の層に対して回転した形となるよう作製させられている。
なお、複数の半導体ダイ１のそれぞれに含まれるトランジスタは、チャネルが＜１００＞方位に沿う方向となるように設けられている（例えば図６参照）。
これにより、特定の方向に変形しやすい性質が抑えられ、積層デバイス２の変形を小さくすることができ、積層デバイス２の反りを抑えることができる。この結果、接合不良による歩留まりの低下や信頼性の低下を抑えた積層デバイス２を実現することが可能となる。
また、基板の劈開方向が一致しないようにすることができ、基板の劈開方向への積層デバイス２の破損を抑制することもできる。
ここで、図５は、図４（Ａ）、図４（Ｂ）に示すようなモデルを用いて、半導体ダイを３層積層した積層デバイスの変形について、有限要素法による応力シミュレーションを用いて解析した結果を示している。
ここでは、図４（Ａ）、図４（Ｂ）に示すように、例えば一辺の長さ約２０ｍｍ、厚さ約１０μｍのＳｉ基板４上に厚さ約９μｍの配線層（ＢＥＯＬ）５を備える半導体ダイ１を、配線層５を上側にして３層積層した積層デバイス２をモデルとして用い、その変形量を計算している。
また、ここでは、３層積層した積層デバイス２の最上層の半導体ダイ１の結晶方位（ここでは＜１００＞方位）を回転させて作製した場合（図５中、三角マーク参照）、中間層の半導体ダイ１の結晶方位（ここでは＜１００＞方位）を回転させて作製した場合（図５中、四角マーク参照）、最下層の半導体ダイ１の結晶方位（ここでは＜１００＞方位）を回転させて作製した場合（図５中、菱形マーク参照）のそれぞれの場合について、半導体ダイ１の結晶方位を回転させて作製した角度に対する変形量をプロットしている。なお、角度０°はいずれの層の半導体ダイ１の結晶方位も回転させずに作製した場合を示している。
この変形シミュレーションの結果、図５に示すように、複数の半導体ダイ１のうち少なくとも１層の結晶方位（ここでは＜１００＞方位）を他の層に対して回転させて作製させることで、変形量を小さくことができることがわかった。
特に、最下層の半導体ダイ１の結晶方位（ここでは＜１００＞方位）を回転させて作製した場合、他の場合よりも変形量が小さくなり、反りの低減に効果的であることがわかった。
つまり、半導体ダイ１は配線層５が設けられている側が凹むように反るため、反りの凸側である最下層の半導体ダイ１の結晶方位（ここでは＜１００＞方位）を回転させて作製した場合が反りの低減に最も効果的であることがわかった。
また、半導体ダイ１の結晶方位（ここでは＜１００＞方位）を回転させる角度を４５°とした場合に変形量が最も小さくなり、反りの低減に最も効果的であることがわかった。
特に、最下層の半導体ダイ１の結晶方位（ここでは＜１００＞方位）を４５°回転させて作製した場合、回転させていない場合（角度０°）と比較して約６０％程度に変形量（反り；応力）を低減できることがわかった。
なお、積層した半導体ダイ１の破損の観点からも４５°回転させて作製する場合が最も割れにくくなり、最も安全であると思われる。
次に、本実施形態にかかる半導体装置の製造方法について説明する。
本実施形態にかかる半導体装置の製造方法は、面方位が同一の半導体基板を用いた複数の半導体ダイ１を、少なくとも１層の結晶方位が異なるように作製し、積層する工程を含む。
具体的には、積層する工程において、半導体基板として（１００）面のＳｉ基板を用いた複数の半導体ダイ１を、少なくとも１層の面内の＜１００＞方位が他の層に対して１５°〜４５°回転した状態になるように作製し、それを積層するのが好ましい。
特に、積層する工程において、少なくとも１層を、面内の＜１００＞方位が他の層に対して４５°回転した状態で反りの凸側となる位置に作製し、それを積層するのが好ましい。
また、本実施形態では、積層する工程の前に、チャネルが＜１００＞方位に沿う方向となるように設けられたトランジスタを含む複数の半導体ダイ１を作製する工程を含む。
以下、図６〜図１２を参照しながら具体的に説明する。
ここでは、ＴＳＶ（シリコン貫通電極）２６を形成したＳｉの薄化半導体ダイ１をバンプ（はんだバンプ）２３を用いて接合する場合を例に挙げて説明する。
まず、図６（Ａ）〜図６（Ｃ）に示すように、ＣＭＯＳトランジスタ１０を含む回路を形成する。
つまり、Ｓｉウェハ（Ｓｉ基板）１１の表面側にＣＭＯＳトランジスタ１０を含む回路を形成する。
ここでは、例えば厚さ約７７５μｍの面方位が（１００）のＳｉウェハ１１を用い、ゲート１２、チャネル１３、サイドウォール１４、さらに、ＳＴＩ（Shallow Trench Isolation）１５等を形成してＣＭＯＳトランジスタ１０を構成する各トランジスタ（ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタ）を形成する。
また、ここでは、チャネル１３が移動度の高い＜１００＞方位に沿う方向となるようにＣＭＯＳトランジスタ１０を構成する各トランジスタを形成する。なお、図６（Ｂ）のトランジスタの断面図では左右方向（横方向）が＜１００＞方位に沿う方向である。また、図６（Ｃ）の平面図では、図６（Ｂ）と同様に横方向が＜１００＞方位に沿う方向であり、上下方向（縦方向）も＜１００＞方位に沿う方向である。
次に、配線層（ＢＥＯＬ）１６を形成する。
つまり、図７（Ａ）に示すように、上述のようにしてＣＭＯＳトランジスタ１０を含む回路を形成したＳｉウェハ１１上に、例えばＣＶＤ（Chemical Vapor Deposition）、エッチング、ＰＶＤ（Physical Vapor Deposition）、電界めっき等を用いて、絶縁層１７、配線１８、パッド１９等を順次形成することによって配線層（多層配線層）１６を形成する。
ここでは、配線１８には、例えばＣｕを用い、パッド１９には、例えばＡｌを用い、チャネル１３（例えば図６参照）、ゲート１２に接続されるコンタクトビア２０及びＡｌパッド１９の直下のコンタクトビア２１には、例えばタングステンを用い、それ以外のビア２２にはＣｕを用いている。また、絶縁層１７には、例えばＳｉＯやＳｉＮを用いれば良く、このほか、例えばＳｉＯＣ、ＳｉＯＦ等のＬｏｗ−ｋ膜を用いても良い。
なお、上述のように、チャネル１３が＜１００＞方位に沿う方向となるようにＣＭＯＳトランジスタ１０を構成する各トランジスタを形成するため（例えば図６参照）、配線１８も基本的に＜１００＞方位に沿う方向となるように形成する。ただし、配線１８は＜１００＞方位に沿う方向となるように形成しなくても良い。
次に、図７（Ｂ）に示すように、パッド１９の上方に設けられた開口部に、例えば電界めっき等を用いて、バンプ２３を形成する。
ここでは、パッド１９上にＣｕピラー２４を形成し、このＣｕピラー２４上にＳｎＡｇはんだ２５を形成し、例えばリフロー等によってＳｎＡｇはんだ２５を半球状にしている。
次に、図８（Ａ）、図８（Ｂ）に示すように、ＴＳＶ２６及び裏面配線層２７を形成する。
つまり、上述のようにしてＣＭＯＳトランジスタ１０を含む回路、配線層１６、バンプ２３を形成したＳｉウェハ１１を、例えば仮接着剤を用いて、例えばＳｉやガラス等のサポートウェハ（図示せず）に貼り付け、図８（Ａ）に示すように、裏面側からＳｉウェハ（Ｓｉ基板）１１を薄化する。
ここでは、ＢＧ（Back Grinding）及びＣＭＰ（Chemical Mechanical Polishing）を用い、Ｓｉウェハ（Ｓｉ基板）１１の厚さが例えば約５０μｍになるまで薄化する。
次に、図８（Ｂ）に示すように、サポートウェハ上で、Ｓｉウェハ１１の裏面側からＴＳＶ２６を形成するとともに、絶縁層２８、配線２９等を形成することによって裏面配線層（裏面再配線層）２７を形成する。
次に、ＣＭＯＳトランジスタ１０を含む回路及び配線層１６が形成されている表面側（デバイス面側）と同様に、裏面側にもバンプ３０を形成する。
ここでは、ＴＳＶ２６、裏面配線層２７を構成する配線２９には、例えばＣｕを用い、絶縁層２８には、例えばＰＩ（ポリイミド）やＰＢＯ（ポリベンゾオキサゾール）等の有機絶縁膜を用いている。また、バンプ３０は、Ｃｕピラー３１上にＳｎＡｇはんだ３２を形成し、ＳｎＡｇはんだ３２を半球状にしている。
次に、図９（Ａ）、図９（Ｂ）に示すように、半導体ダイ１を作製する。
つまり、上述のようにしてＴＳＶ２６、裏面配線層２７及びバンプ３０まで形成されたＳｉウェハ１１から、サポートウェハ及び仮接着剤（図示せず）を除去し、例えばダイシングによって、半導体ダイ１を分離することによって、半導体ダイ１を作製する。
なお、上述したようにウェハ１１は薄化されているため、半導体ダイ１も薄化されたものとなる。このため、半導体ダイ１を薄化半導体ダイ又は薄化ダイともいう。
ここでは、上述のように、チャネル１３が＜１００＞方位に沿う方向となるようにＣＭＯＳトランジスタ１０を構成する各トランジスタを形成し、配線１８も基本的に＜１００＞方位に沿う方向となるように形成するため、図９（Ａ）、図９（Ｂ）に示すように、ダイシングの際も基本的に＜１００＞方位に沿う方向に切断して、半導体ダイ１を分離する。
但し、積層デバイス２を構成する他の層に対して結晶方位が異なるように積層される半導体ダイ１（ここでは積層デバイス２の最下層となる半導体ダイ１）は、図１０（Ａ）に示すように、ウェハ１１を＜１００＞方位に沿う方向に対してある角度をなす方向（ここでは４５°の角度をなす方向；＜１１０＞方位に沿う方向）に切断して分離する。この斜めに切断されたダイは、図１０（Ｂ）に示すように、４５°回転して他のダイと積層される。
つまり、積層デバイス２を構成する他の層に対して結晶方位が異なるように積層される半導体ダイ１（ここでは積層デバイス２の最下層となる半導体ダイ１）は、＜１００＞方位に沿う方向に対してある角度をなす方向（ここでは４５°の角度をなす方向；＜１１０＞方位に沿う方向）に切断して分離し４５°回転させて他の層と積層され、積層デバイス２の他の層となる半導体ダイ１は、＜１００＞方位に沿う方向に切断して分離し回転させずに積層される。
なお、ここでは、面方位が（１００）のＳｉウェハ（Ｓｉ基板）１１から分離されて複数の半導体ダイ１が作製されるため、複数の半導体ダイ１は、面方位が（１００）のＳｉ基板を用いたものとなる。また、ここでは、切断する前に、チャネルが＜１００＞方位に沿う方向となるようにトランジスタが設けられるため、切断方向を回転され、回転されて他の半導体ダイ１と積層されるダイを含め、複数の半導体ダイ１のチャネル方向は＜１００＞方位に沿ったものとなる。
そして、図１１（Ａ）、図１１（Ｂ）に示すように、上述のようにして分離した複数の半導体ダイ１を積層させ、例えばボンダーやリフロー炉等を用いて接合して、積層デバイス２を作製する。
ここでは、面方位が（１００）のＳｉ基板を用いた複数の半導体ダイ１を、最下層の半導体ダイ１の＜１００＞方位が他の層に対して４５°回転した方向に切り出して４５°回転して積層する。つまり、少なくとも１層を、面内の＜１００＞方位が他の層に対して４５°回転した状態で反りの凸側となる位置に積層する。
このように、最下層の半導体ダイ１の＜１００＞方位が他の層に対して４５°回転した状態になるように切り出したダイを４５°回転して積層することによって、積層デバイス２の反りを抑え、接合不良や応力による信頼性不良の抑えられたデバイスを作製することが可能となる。
なお、ここでは、（１００）面のＳｉ基板を用いて作製した複数の半導体ダイ１を積層する際に最下層の半導体ダイ１のみを＜１００＞方位が他の層に対して４５°回転した状態になるようにしているが、これに限られるものではなく、例えば、１層のみでなく、複数の層が回転した状態になるようにしても良いし、回転角も、（１００）面のＳｉ基板の場合、約１５°〜約４５°の差があれば良い。なお、４５°以上の回転は、４５°以下の回転と同じである。正確には、回転角をφ°とするとφ回転した場合と９０−φ°回転した場合とは同じになる。
このように、面方位が同一の半導体基板を用いた複数の半導体ダイ１を、少なくとも１層の結晶方位が異なるように積層すれば良い。また、複数の半導体ダイ１を、少なくとも１層の面内の＜１００＞方位が他の層に対して約１５°〜約４５°回転した状態になるように積層すれば良い。
最後に、図１２（Ａ）、図１２（Ｂ）に示すように、積層デバイス２を、例えばパッケージ基板やインターポーザ３３に接合し、接合部分の隙間に例えばアンダーフィル３４等を充填することで半導体装置を製造することができる。
なお、ここでは、ＴＳＶ２６を形成した薄化半導体ダイ１を積層し、はんだバンプ２３、３０を用いて接合しているが、これに限られるものではなく、例えば、はんだバンプの代わりにＣｕピラー同士のダイレクトボンディングによって接合しても良い。また、薄化半導体ダイ１の表面を絶縁層と平坦化された配線（又はパッド；例えばＣｕからなる）とし、絶縁層と配線を同時に接合するハイブリッドボンディング等の手段によって接合しても良い。また、ＴＳＶを積層後に形成するようにしても良い。
また、上述の方法のほかに、半導体ウェハ１１を貼り合わせた後に薄化及びビア３５の形成を行なう方法もある。
この場合、まず、上述の方法と同様に、ＣＭＯＳトランジスタ１０を含む回路や配線層（ＢＥＯＬ）１６等を形成した第１のＳｉウェハ１１Ａを、サポートウェハ上に仮接着剤で固定し、図１３（Ａ）に示すように、例えばＢＧ、ＣＭＰ等によって、裏面側からＳｉ基板を薄化する。ただし、ここでは、Ｓｉウェハ（Ｓｉ基板）１１Ａの厚さを例えば約１０μｍ程度まで薄化する。
次に、上述の方法と同様に、図１３（Ｂ）に示すように、ＣＭＯＳトランジスタ１０を含む回路や配線層（ＢＥＯＬ）１６等を形成した第２のＳｉウェハ１１Ｂ（ここでは表面にバンプ２３等は形成せずに表面が平坦化されている）を、上述のようにして薄化した第１のＳｉウェハ１１Ａの裏面側の薄化した面に貼り合わせる。
ここで、貼り合わせは、絶縁層とＳｉ等のダイレクトボンディングで行なっても良いし、例えばサイクロテン等の有機樹脂等を接着剤として用いても良い。
次に、貼り合わせた第２のＳｉウェハ１１Ｂの裏面側から、例えばＢＧ、ＣＭＰ等で、Ｓｉ基板を例えば約１０μｍ程度に薄化する。
次に、図１４（Ａ）に示すように、薄化した第２のＳｉウェハ１１Ｂの裏面側から、例えばドライエッチング等を用いて、コンタクトホールを形成し、例えばＣｕやＷを用いてビア３５を形成する。
次に、上述の方法と同様に、図１４（Ｂ）に示すように、ＣＭＯＳトランジスタ１０を含む回路や配線層（ＢＥＯＬ）１６等を形成した第３のＳｉウェハ１１Ｃ（ここでは表面にバンプ２３等は形成せずに表面が平坦化されている）を、第２のＳｉウェハ１１Ｂの裏面側に貼り合わせる。
ここでは、３層のＳｉウェハ１１Ａ〜１１Ｃを積層する場合を例に挙げて説明しているため、積層されたＳｉウェハ１１Ａ〜１１Ｃから分離して作製される、複数の半導体ダイ１を積層した積層デバイス２では、第３のＳｉウェハ１１Ｃから分離された部分が最下層となる。このため、第３のＳｉウェハ１１Ｃを＜１００＞方位が他の層に対して４５°回転した状態になるように積層して貼り合わせる。これにより、上述の方法と同様の効果が得られる。
ここで、貼り合わせは、絶縁層とＳｉ等のダイレクトボンディングで行なっても良いし、例えばサイクロテン等の有機樹脂等を接着剤として用いても良い。
ここでは、第３のＳｉウェハ１１Ｃの表面にＣｕパッド（Ｃｕ電極）３６を露出させ、ハイブリッドボンディングを用いて複数のビア３５と接続している。
なお、ここでは、３つのＳｉウェハ１１Ａ〜１１Ｃを積層する場合を例に挙げて説明しているが、これに限られるものではなく、さらに多くのＳｉウェハを積層して積層半導体ウェハを作製しても良い。この場合、上述の工程と同様の工程を繰り返し行なえば良い。
また、ここでは、各ウェハ１１Ａ〜１１Ｃの裏面はＳｉであるが、例えばＳｉＯや樹脂等の絶縁膜やＣｕ等の配線（再配線）が形成されていても良い。
そして、サポートウェハ及び接着剤を取り除き、例えばダイシングによって分割（分離）することで、複数の半導体ダイ（チップ）１が積層された積層デバイス２を作製する。
最後に、上述の方法と同様に、積層デバイス２を、例えばパッケージ基板やインターポーザ３３に接合し、接合部分の隙間に例えばアンダーフィル３４等を充填することで半導体装置を製造することができる（例えば図１２参照）。
したがって、本実施形態にかかる半導体装置及びその製造方法は、基板の厚さを薄くした複数の半導体ダイ１を積層する場合に、反りを抑え、接合不良等による歩留まりの低下や信頼性の低下を抑制できるという効果を有する。
なお、上述の実施形態では、半導体基板は、（１００）面のＳｉ基板であり、複数の半導体ダイ１は、少なくとも１層の面内の＜１００＞方位が他の層に対して１５°〜４５°回転した状態で積層されている場合を例に挙げて説明しているが、これに限られるものではない。
例えば、半導体基板は、（１１０）面のＳｉ基板であり、複数の半導体ダイは、少なくとも１層の面内の＜１００＞方位が他の層に対して１５°〜９０°回転した状態で積層されているものであっても良く、この場合も、上述の実施形態の場合と同様の効果が得られる。
この場合、図１５に示すような（１１０）面のＳｉウェハ３７を用い、例えばダイシング等によって分離して半導体ダイ１とすれば、半導体ダイ１を構成する半導体基板は、（１１０）面のＳｉ基板であるものとなる。なお、（１１０）面のＳｉウェハ３７では、＜１００＞方位、＜１１０＞方位及び＜１１１＞方位は図１５に示すようになっている。
この場合、半導体装置の製造方法における積層する工程において、半導体基板として（１１０）面のＳｉ基板を用いた複数の半導体ダイを、少なくとも１層の面内の＜１００＞方位が他の層に対して１５°〜９０°回転した状態になるように積層すれば良い。
特に、少なくとも１層は、面内の＜１００＞方位が他の層に対して９０°回転した状態で反りの凸側に積層されていることが好ましい。
この場合、半導体装置の製造方法における積層する工程において、少なくとも１層を、面内の＜１００＞方位が他の層に対して９０°回転した状態で反りの凸側となる位置に積層すれば良い。
なお、本発明は、上述した実施形態に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
以下、上述の実施形態に関し、更に、付記を開示する。
（付記１）
面方位が同一の半導体基板を用いた複数の半導体ダイを備え、
前記複数の半導体ダイは、少なくとも１層の結晶方位が異なるように積層されていることを特徴とする半導体装置。
（付記２）
前記半導体基板は、（１００）面のＳｉ基板であり、
前記複数の半導体ダイは、少なくとも１層の面内の＜１００＞方位が他の層に対して１５°〜４５°回転した状態で積層されていることを特徴とする、付記１に記載の半導体装置。
（付記３）
前記半導体基板は、（１１０）面のＳｉ基板であり、
前記複数の半導体ダイは、少なくとも１層の面内の＜１００＞方位が他の層に対して１５°〜９０°回転した状態で積層されていることを特徴とする、付記１に記載の半導体装置。
（付記４）
前記少なくとも１層は、面内の＜１００＞方位が前記他の層に対して４５°回転した状態で反りの凸側に積層されていることを特徴とする、付記２に記載の半導体装置。
（付記５）
前記少なくとも１層は、面内の＜１００＞方位が前記他の層に対して９０°回転した状態で反りの凸側に積層されていることを特徴とする、付記３に記載の半導体装置。
（付記６）
前記複数の半導体ダイは、それぞれ、チャネルが＜１００＞方位に沿う方向となるように設けられたトランジスタを含むことを特徴とする、付記２に記載の半導体装置。
（付記７）
面方位が同一の半導体基板を用いた複数の半導体ダイを、少なくとも１層の結晶方位が異なるように積層する工程を含むことを特徴とする半導体装置の製造方法。
（付記８）
前記積層する工程において、前記半導体基板として（１００）面のＳｉ基板を用いた前記複数の半導体ダイを、少なくとも１層の面内の＜１００＞方位が他の層に対して１５°〜４５°回転した状態になるように積層することを特徴とする、付記７に記載の半導体装置の製造方法。
（付記９）
前記積層する工程において、前記半導体基板として（１１０）面のＳｉ基板を用いた前記複数の半導体ダイを、少なくとも１層の面内の＜１００＞方位が他の層に対して１５°〜９０°回転した状態になるように積層することを特徴とする、付記７に記載の半導体装置の製造方法。
（付記１０）
前記積層する工程において、前記少なくとも１層を、面内の＜１００＞方位が前記他の層に対して４５°回転した状態で反りの凸側となる位置に積層することを特徴とする、付記８に記載の半導体装置の製造方法。
（付記１１）
前記積層する工程において、前記少なくとも１層を、面内の＜１００＞方位が前記他の層に対して９０°回転した状態で反りの凸側となる位置に積層することを特徴とする、付記９に記載の半導体装置の製造方法。
（付記１２）
前記積層する工程の前に、チャネルが＜１００＞方位に沿う方向となるように設けられたトランジスタを含む前記複数の半導体ダイを作製する工程を含むことを特徴とする、付記８〜１１のいずれか１項に記載の半導体装置の製造方法。
１、１Ａ、１Ｂ、１Ａ〜１Ｃ 半導体ダイ
２ 積層デバイス（積層ダイ）
３ （１００）面のＳｉウェハ
４ Ｓｉ基板
５ 配線層（ＢＥＯＬ）
１０ ＣＭＯＳトランジスタ
１１、１１Ａ〜１１Ｃ Ｓｉウェハ（Ｓｉ基板）
１２ ゲート
１３ チャネル
１４ サイドウォール
１５ ＳＴＩ
１６ 配線層（ＢＥＯＬ）
１７ 絶縁層
１８ 配線
１９ パッド
２０ コンタクトビア
２１ コンタクトビア
２２ ビア
２３ バンプ
２４ Ｃｕピラー
２５ ＳｎＡｇはんだ
２６ ＴＳＶ
２７ 裏面配線層
２８ 絶縁層
２９ 配線
３０ バンプ
３１ Ｃｕピラー
３２ ＳｎＡｇはんだ
３３ パッケージ基板やインターポーザ
３４ アンダーフィル
３５ ビア
３６ Ｃｕパッド（Ｃｕ電極）
３７ （１１０）面のＳｉウェハ

Claims (8)

  1. 面方位が同一の半導体基板を用いた複数の半導体ダイを備え、
    前記複数の半導体ダイは、少なくとも１層の結晶方位が異なるように積層されていることを特徴とする半導体装置。
  2. 前記半導体基板は、（１００）面のＳｉ基板であり、
    前記複数の半導体ダイは、少なくとも１層の面内の＜１００＞方位が他の層に対して１５°〜４５°回転した状態で積層されていることを特徴とする、請求項１に記載の半導体装置。
  3. 前記半導体基板は、（１１０）面のＳｉ基板であり、
    前記複数の半導体ダイは、少なくとも１層の面内の＜１００＞方位が他の層に対して１５°〜９０°回転した状態で積層されていることを特徴とする、請求項１に記載の半導体装置。
  4. 前記少なくとも１層は、面内の＜１００＞方位が前記他の層に対して４５°回転した状態で反りの凸側に積層されていることを特徴とする、請求項２に記載の半導体装置。
  5. 前記少なくとも１層は、面内の＜１００＞方位が前記他の層に対して９０°回転した状態で反りの凸側に積層されていることを特徴とする、請求項３に記載の半導体装置。
  6. 面方位が同一の半導体基板を用いた複数の半導体ダイを、少なくとも１層の結晶方位が異なるように積層する工程を含むことを特徴とする半導体装置の製造方法。
  7. 前記積層する工程において、前記半導体基板として（１００）面のＳｉ基板を用いた前記複数の半導体ダイを、少なくとも１層の面内の＜１００＞方位が他の層に対して１５°〜４５°回転した状態になるように積層することを特徴とする、請求項６に記載の半導体装置の製造方法。
  8. 前記積層する工程において、前記半導体基板として（１１０）面のＳｉ基板を用いた前記複数の半導体ダイを、少なくとも１層の面内の＜１００＞方位が他の層に対して１５°〜９０°回転した状態になるように積層することを特徴とする、請求項６に記載の半導体装置の製造方法。
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