TWI616995B - Semiconductor device and method of manufacturing same - Google Patents

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TWI616995B TW104142993A TW104142993A TWI616995B TW I616995 B TWI616995 B TW I616995B TW 104142993 A TW104142993 A TW 104142993A TW 104142993 A TW104142993 A TW 104142993A TW I616995 B TWI616995 B TW I616995B
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Kazuyuki Higashi
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Abstract

本發明之實施形態提供一種能夠抑制半導體基板之翹曲的半導體裝置及其製造方法。
本實施形態之半導體裝置具備半導體基板、半導體元件、及導電膜。半導體元件配置於半導體基板之第1面上。導電膜自第1面跨及與第1面對向之第2面而貫通半導體基板。於半導體基板，存在自第2面側朝向第1面側設置之連續或斷續之間隙。

Description

半導體裝置及其製造方法
[相關申請案]
本申請案享有以日本專利申請案2015-53874號(申請日：2015年3月17日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
本發明之實施形態係關於一種半導體裝置及其製造方法。
近年來，就半導體之高功能化等觀點而言，使用TSV(Through-Silicon Via，矽穿孔)之3維或2.5維之積層型半導體裝置(多晶片)受到關注。
然而，於使用TSV之積層型半導體裝置之製造製程中，將因凸塊而難以彈性變形之矽基板(晶片)彼此電性連接。由於矽基板難以彈性變形，故而於矽基板之翹曲較大之情形時，在矽基板之面內凸塊之高度不一致。而且，存在因凸塊之高度不一致而導致難以確保利用凸塊使矽基板電性連接之可靠性的問題。
因此，於積層型半導體裝置中，為了確保半導體基板之電性連接之可靠性，而要求抑制半導體基板之翹曲。
本發明之實施形態提供一種能夠抑制半導體基板之翹曲的半導體裝置及其製造方法。
本實施形態之半導體裝置具備半導體基板、半導體元件、及導 電膜。半導體元件配置於半導體基板之第1面上。導電膜自第1面跨及與第1面對向之第2面而貫通半導體基板。於半導體基板，存在自第2面側朝向第1面側設置之連續或斷續之間隙。
1‧‧‧半導體裝置
10‧‧‧半導體基板
10_1~8‧‧‧矽晶片
10A‧‧‧半導體基板
10a‧‧‧正面
10B‧‧‧半導體基板
10b‧‧‧背面
10c‧‧‧雜質擴散層
12‧‧‧半導體元件(器件)
13‧‧‧絕緣膜
13a‧‧‧氧化膜(SiO2)(層間絕緣膜)
13b‧‧‧氮化膜(SiN)
13c‧‧‧感光性樹脂層
16‧‧‧障壁金屬膜
17‧‧‧再配線膜
18‧‧‧凸塊(接合部)
18a‧‧‧Ni層
18b‧‧‧Au層
19‧‧‧狹縫
19_D2‧‧‧帶狀狹縫部
19_D3‧‧‧帶狀狹縫部
110‧‧‧貫通孔
111‧‧‧絕緣膜
111a‧‧‧氧化膜(SiO2)
111b‧‧‧氮化膜(SiN)
112‧‧‧障壁金屬膜
113‧‧‧金屬膜
114‧‧‧導電膜
114_1~7‧‧‧TSV
115‧‧‧凸塊(接合部)
117‧‧‧加強膜
118‧‧‧樹脂
118-2‧‧‧密封樹脂
119‧‧‧BGA基板
120‧‧‧凸塊
121‧‧‧IC晶片
122‧‧‧第1凸塊
123‧‧‧第2凸塊
124‧‧‧配線
1151‧‧‧凸塊
D1‧‧‧厚度方向
D2‧‧‧寬度方向
D3‧‧‧深度方向
S‧‧‧上表面
圖1係表示第1實施形態之半導體裝置1之概略剖視圖。
圖2A、B係表示圖1之半導體裝置1中之狹縫19之配置例的仰視圖。
圖3係表示第1實施形態之第1變化例之半導體裝置1之仰視圖。
圖4A~E係表示第1實施形態之第2變化例之半導體裝置1之仰視圖。
圖5A、B係表示第1實施形態之第3變化例之半導體裝置1之圖。
圖6係表示第2實施形態之半導體裝置1之概略剖視圖。
圖7A~C係表示圖6之半導體裝置1之製造方法之概略剖視圖。
圖8係表示第2實施形態之變化例之半導體裝置1之概略剖視圖。
圖9係表示第3實施形態之半導體裝置1之概略剖視圖。
圖10係表示第3實施形態之第1變化例之半導體裝置1之概略剖視圖。
圖11係表示第3實施形態之第2變化例之半導體裝置1之概略剖視圖。
以下，參照圖式說明本發明之實施形態。本實施形態並非限定本發明者。
(第1實施形態)
圖1係表示第1實施形態之半導體裝置1之概略剖視圖。圖2係表示圖1之半導體裝置1中之狹縫19之配置例的仰視圖(圖1之A-A剖視圖)。具體而言，圖2A係表示狹縫19之第1配置例之仰視圖，圖2B係 表示狹縫19之第2配置例之仰視圖。再者，於本說明書中，將圖1之D1方向定義為半導體裝置1之厚度方向，將圖1之D2方向定義為半導體裝置1之寬度方向，將圖2之D3方向定義為半導體裝置1之深度方向。
如圖1所示，半導體裝置1具備半導體基板10。半導體基板10例如為矽基板。又，半導體裝置1於半導體基板10之正面10a(第1面、厚度方向D1之一端面)上具備半導體元件12(器件)、絕緣膜13、及凸塊18(接合部)。凸塊18包含障壁金屬膜16與再配線膜17。於凸塊18，在上方(厚度方向D1之一側)接合有與半導體基板10對向之另一半導體基板10A。半導體基板10A亦可具有與半導體基板10相同之構造。
又，半導體裝置1於與正面10a對向之半導體基板10之背面10b(第2面、厚度方向D1之另一端面)，具備作為間隙之狹縫19、貫通孔110、絕緣膜111、障壁金屬膜112、金屬膜113、導電膜114、及凸塊115(接合部)。於凸塊115，在下方(厚度方向D1之另一側)接合有與半導體基板10對向之另一半導體基板10B。半導體基板10B亦可具有與半導體基板10相同之構造。
半導體基板10之正面10a上之膜12、13、16~18亦可藉由晶圓製程或晶圓級封裝製程而形成。
半導體元件12例如為記憶體之控制器。半導體元件12並不限定於圖1之態樣。半導體元件12亦可具有沿厚度方向D1積層而成之三維積層構造。
絕緣膜13具備例如與半導體基板10之正面10a相接之氧化膜(SiO2)13a(層間絕緣膜)、與氧化膜13a之正面相接之氮化膜(SiN)13b、及與氮化膜13b之正面相接之感光性樹脂層(例如聚醯亞胺)13c。絕緣層13並不限定於圖1之態樣。
障壁金屬膜16防止再配線膜17之成膜材料擴散至絕緣膜13。障 壁金屬膜16自絕緣膜13之正面形成(凹設)至到達半導體元件12之位置。障壁金屬膜16可為例如Ti膜，但並不限定於此。再配線膜17於障壁金屬膜16之上層與半導體元件12電性連接。再配線膜17可為例如Cu膜，但並不限定於此。
凸塊18具備例如與再配線膜17之正面相接之Ni層18a、及與Ni層18a之正面相接之Au層18b。凸塊18並不限定於圖1之態樣。
另一方面，半導體基板10之背面10b上之構造19、110~115可於使半導體基板薄化之後形成。半導體基板10亦可被薄化為100μm以下之厚度。
如圖2A所示，狹縫19係自背面10b之寬度方向D2之一端(第1端部)跨及另一端(第2端部)、及自背面10b之深度方向D3之一端(第1端部)跨及另一端(第2端部)而連續地形成(存在)。
具體而言，狹縫19中，自寬度方向D2之一端延伸至另一端且沿深度方向D3排列之複數個帶狀狹縫部19_D2、與自深度方向D3之一端延伸至另一端且沿寬度方向D2排列之複數個帶狀狹縫部19_D3相互交叉(正交)。即，狹縫19遍及背面10b之整個面而形成為連續之格子狀。
又，狹縫19係以不干涉導電膜114之方式與導電膜114隔開而形成。
再者，如圖2B所示，狹縫19亦可自背面10b之寬度方向D2之一端附近(第1端部側)跨及另一端附近(第2端部側)、及自深度方向D3之一端附近(第1端部側)跨及另一側附近(第2端部側)而形成為連續之格子狀。
又，如圖1所示，狹縫19自正面10a跨及背面10b而貫通半導體基板10。又，如圖1所示，狹縫19之內側壁可相對於半導體裝置1之厚度方向D1傾斜。即，狹縫19之寬度方向D2之尺寸可隨著自背面10b朝向 正面10a而減少。
狹縫19亦可藉由反應性離子蝕刻(RIE)而形成。狹縫19亦可於形成貫通孔110之前形成。藉由在形成貫通孔110之前形成狹縫19，能夠避免於狹縫19之形成步驟中半導體元件12經由貫通孔110而受到污染。
狹縫19能夠緩和因半導體元件12之構造或材料等而引起之半導體基板10之應力(內部應力)，從而抑制半導體基板10之翹曲(朝厚度方向D1之彎曲)。
貫通孔110於與半導體元件12對應之位置，自正面10a跨及背面10b而貫通半導體基板10。貫通孔110於半導體基板10形成有複數個。貫通孔110例如為TSV之通孔。貫通孔110亦可藉由例如反應性離子蝕刻而形成。
絕緣膜111被覆半導體基板10之背面10b、貫通孔110之內周壁、狹縫19之內側壁及絕緣膜13之背面。絕緣膜111具備例如氧化膜(SiO2)111a及氮化膜(SiN)111b。絕緣膜111並不限定於圖1之態樣。
障壁金屬膜112於貫通孔110之內部及貫通孔110之開口部外緣被覆絕緣膜111。障壁金屬膜112例如可為Ti，但並不限定於此。又，障壁金屬膜112亦可藉由乾式蝕刻而形成。
導電膜114於貫通孔110之內部，自正面10a跨及背面10b而貫通半導體基板10。導電膜114與半導體元件12電性連接。導電膜114例如為TSV。導電膜114經由金屬膜113而內接於障壁金屬膜112。金屬膜113可為例如Cu膜，但並不限定於此。
導電膜114亦可為例如Ni膜。導電膜114亦可藉由例如電鍍或無電鍍敷等鍍敷製程而形成。如圖2A所示，導電膜114亦可於狹縫19之格子間遍及背面10b全域而形成。或者，如圖2B所示，導電膜114亦可於狹縫19之格子間局部地(例如於深度方向D3之中央部)形成。
圖1之凸塊115係將半導體基板10與對向之半導體基板10B電性且機械地連接。凸塊115與導電膜114之背面相接。凸塊115例如亦可為Sn或Cu等。
此處，為了將半導體基板10適當地連接於半導體基板10B，較佳為形成於半導體基板10之背面10b各處之複數個凸塊115之高度於背面10b一致。然而，於採用如三維構造之器件般之微細且複雜之半導體元件12(器件)之情形時，由於半導體元件12之器件構造或材料構成複雜，故而於半導體基板10，容易產生由半導體元件12引起之局部之熱膨脹率之差。
假設半導體基板10之厚度固定之情形時，由半導體元件12引起之熱膨脹率之差會導致於半導體基板10中產生應力(內部應力)，從而半導體基板10變得容易翹曲。因半導體基板10翹曲而導致難以使各凸塊115之高度一致。
又，假設局部地(例如僅於導電膜114之周圍)形成有狹縫19之情形時，雖然局部之應力能夠降低，但於抑制半導體基板10整體之翹曲方面尚不充分。因此，於局部地形成狹縫19之情形時，依然難以使各凸塊115之高度一致。
相對於此，本實施形態中，藉由遍及半導體基板10之背面10b之端部間大範圍地形成狹縫19，能夠將因半導體元件12而產生之半導體基板10之應力充分地釋放。藉由充分地釋放應力，能夠充分地抑制半導體基板10之翹曲。藉由充分地抑制半導體基板10之翹曲，能夠使各凸塊115之高度一致，從而能夠將半導體基板10適當地連接於半導體基板10B。
因此，根據第1實施形態之半導體裝置1，能夠抑制半導體基板10之翹曲。其結果為，能夠適當地進行半導體基板之三維安裝，且能夠提高良率。
又，根據第1實施形態之半導體裝置1，由於將狹縫19形成為格子狀，故而於相互交叉之方向D2、D3上能夠使半導體基板10之厚度間歇性地變薄。藉此，雖為簡易之構成，但仍能夠有效率地釋放半導體基板10之應力。
例如，圖2之沿深度方向D3延伸之帶狀狹縫部19_D3能夠有效地抑制半導體基板10相對於寬度方向D2之翹曲(朝厚度方向D1之彎曲)。又，圖2之沿寬度方向D2延伸之帶狀狹縫部19_D2能夠有效地抑制半導體基板10相對於深度方向D3之翹曲。因此，格子狀之狹縫19對於半導體基板10相對於相互正交之方向D2、D3中之任一方向之翹曲均能夠有效地抑制。又，可將相對於寬度方向D2與深度方向D3之合成方向(傾斜方向)之翹曲認為係將相對於寬度方向D2之翹曲、與相對於深度方向D3之翹曲合成後之翹曲。格子狀之狹縫19對於相對於寬度方向D2之翹曲與相對於深度方向D3之翹曲中之任一翹曲均能夠有效地抑制，故而亦能夠有效地抑制合成方向之翹曲。又，合成方向可能為與厚度方向D1正交之全方位。因此，格子狀之狹縫19能夠有效地抑制相對於全方位之翹曲。
半導體基板10之翹曲不僅由半導體元件12引起，亦可由半導體裝置1之除半導體元件12以外之構成部之材質等引起。狹縫19亦可抑制由半導體裝置1之除半導體元件12以外之構成部引起之半導體基板10之翹曲。
(第1變化例)
其次，作為第1實施形態之第1變化例，對具備十字狀之狹縫之半導體裝置之例進行說明。再者，於說明第1變化例時，對與圖1之半導體裝置1對應之構成部使用相同符號並省略重複之說明。
圖3係表示第1實施形態之第1變化例之半導體裝置1之仰視圖。如圖3所示，於第1變化例之半導體基板10之背面10b，狹縫19自寬度 方向D2之一端附近跨及另一側附近、及自深度方向D3之一端附近跨及另一端附近而斷續(散佈、不連續)地形成有複數個。各狹縫19具有使沿寬度方向D2延伸之狹縫部19_D2與沿深度方向D3延伸之狹縫部19_D3交叉(正交)而成之十字狀。
於第1變化例之半導體裝置1中，亦與圖2之構成同樣地，能夠利用狹縫19將半導體基板10之應力充分地釋放，因此能夠抑制半導體基板10之翹曲。又，由於將狹縫19形成為十字狀，故而雖為簡易之構成，但仍能夠有效率地釋放半導體基板10之應力。又，根據導電膜114之佈局，存在難以形成如圖2之連續之格子狀之狹縫19之情形。根據斷續之十字狀狹縫19，易於根據導電膜114之佈局以不干涉導電膜114之方式調整狹縫19之佈局。因此，根據第1變化例，能夠抑制半導體基板10之翹曲，且提高導電膜114(半導體元件12)之設計(佈局)之自由度。
(第2變化例)
其次，作為第1實施形態之第2變化例，對具備帶狀之狹縫之半導體裝置之例進行說明。再者，於說明第2變化例時，對與圖1之半導體裝置1對應之構成部使用相同符號並省略重複之說明。
圖4係表示第1實施形態之第2變化例之半導體裝置1之仰視圖。具體而言，圖4A係表示帶狀狹縫之第1配置例之仰視圖，圖4B係表示第2配置例之仰視圖，圖4C係表示第3配置例之仰視圖，圖4D係表示第4配置例之仰視圖，圖4E係表示第5配置例之仰視圖。
圖4A之狹縫19係自背面10b之寬度方向D2之一端附近跨及另一端附近呈帶狀延伸。又，狹縫19於深度方向D3上隔開間隔而並排設置有複數個。圖4B之狹縫19係自寬度方向D2之一端跨及另一端呈帶狀延伸，且於深度方向D3上隔開間隔而並排設置有複數個。於圖4A、圖4B之構成中，複數個導電膜114偏靠於深度方向D3之中央側。圖4C 之狹縫19與圖4B同樣地係自寬度方向D2之一端跨及另一端之構成，但根據導電膜114之佈局而使狹縫19之條數減少。圖4D之構成相對於圖4A之構成之不同點在於，於深度方向D3之中央部追加有一條狹縫19。圖4E之狹縫19係自背面10b之深度方向D3之一端附近跨及另一端附近呈帶狀延伸，且於寬度方向D2上隔開間隔而並排設置有複數個。於圖4E中，導電膜114配置於各狹縫19彼此之間。
於第2變化例之半導體裝置1中，亦與圖2之構成同樣地，能夠利用狹縫19將半導體基板10之應力充分地釋放，因此能夠抑制半導體基板10之翹曲。圖4A~圖4D之狹縫19能夠利用簡易之構成有效地抑制半導體基板10相對於深度方向D3之翹曲。圖4E之狹縫19能夠利用簡易之構成有效地抑制半導體基板10相對於寬度方向D2之翹曲。
(第3變化例)
其次，作為第1實施形態之第3變化例，對將狹縫設為有底槽之半導體裝置之例進行說明。再者，於說明第3變化例時，對與圖1之半導體裝置1對應之構成部使用相同符號並省略重複之說明。
圖5係表示第1實施形態之第3變化例之半導體裝置1之圖。具體而言，圖5A係半導體裝置1之概略剖視圖，圖5B係圖5A之仰視圖。再者，於圖5中，省略了上層側之半導體基板10A(參照圖1)之圖示。
如圖5A所示，第3變化例之狹縫19相對於圖1之狹縫19之不同點在於其為有底槽。即，狹縫19自背面10b形成至正面10a之近前(背面10b側)之位置。具體而言，於半導體基板10之正面10a，形成有例如用以確保半導體元件12之通道區域之雜質擴散層10c(井)。狹縫19係以不干涉雜質擴散層10c之方式形成至雜質擴散層10c之近前之位置。再者，雜質之具體態樣並無特別限定，亦可為P、B、C、As等。
根據第3變化例之半導體裝置1，除了能夠抑制半導體基板10之翹曲之外，還能夠降低狹縫19對器件之特性造成之影響。
(第2實施形態)
其次，作為第2實施形態，對於狹縫中埋設有加強膜之半導體裝置之實施形態進行說明。再者，於說明第2實施形態時，對與第1實施形態對應之構成部使用相同符號並省略重複之說明。圖6係表示第2實施形態之半導體裝置1之概略剖視圖。再者，於圖6中，省略了上層側之半導體基板10A(參照圖1)之圖示。
如圖6所示，第2實施形態之半導體裝置1於狹縫19之內部具備填埋狹縫19(與狹縫19之內側壁相接)之加強膜117。加強膜117加強半導體基板10。加強膜117可具有較半導體基板10為高之硬度。加強膜117可為金屬之單層膜或積層膜。於該情形時，加強膜117例如可為Ti、TiN、W、Al、Ni、Cu或其等之積層膜。又，加強膜117亦可為絕緣體之單層膜或積層膜。於該情形時，加強膜117例如亦可為SiO2、SiN、SiON或其等之積層膜。
其次，對具有上述構成之第2實施形態之半導體裝置1之製造方法進行說明。圖7A~C係表示圖6之半導體裝置1之製造方法之概略剖視圖。圖7A係表示形成有狹縫19之半導體基板10之概略剖視圖。圖7B係表示半導體基板10之加熱步驟之概略剖視圖。圖7C係表示加強膜117之成膜步驟之概略剖視圖。再者，於圖7A~C中，將除狹縫19及加強膜117以外之構成部之圖示簡化。
於因半導體元件12而產生之半導體基板10之應力較大之情形時，如圖7A所示，即便於形成有狹縫19之情形時，亦可能存在無法消除半導體基板10之翹曲之情形。
對於此種半導體基板10，本實施形態之製造方法係藉由將半導體基板10加熱而消除半導體基板10之翹曲(圖7B)。半導體基板10之加熱溫度較理想為不會使形成於半導體基板10之各種膜劣化之程度之高溫。例如，半導體基板10之加熱溫度可為150~400℃。半導體基板10 之加熱可利用將加強膜117成膜之裝置(例如CVD裝置)進行。
繼而，一面將半導體基板10加熱，一面於狹縫19之內部將加強膜117成膜(圖7C)。加強膜117亦可利用CVD而成膜。
根據第2實施形態之半導體裝置1，即便於利用狹縫19無法完全消除翹曲之情形時，亦能藉由將半導體基板10加熱而消除翹曲。進而，藉由在狹縫19中埋入加強膜117，即便半導體基板10隨著冷卻而欲再次翹曲，加強膜117亦能使與翹曲之應力對抗之反作用力作用於半導體基板10。藉此，能夠抑制半導體基板10再次產生翹曲。因此，根據第2實施形態，能夠更確實地抑制半導體基板10之翹曲。
(變化例)
其次，作為第2實施形態之變化例，對以密封樹脂填埋狹縫之半導體裝置之實施形態進行說明。再者，於說明第2實施形態之變化例時，對與第1實施形態對應之構成部使用相同符號並省略重複之說明。圖8係表示第2實施形態之變化例之半導體裝置1之概略剖視圖。於圖8中，省略了上層側之半導體基板10A(參照圖1)之圖示。
如圖8所示，於本變化例之半導體裝置1中，於半導體基板10與下層之半導體基板10B之間設置有樹脂118。又，於半導體基板10與下層之半導體基板10B之其他間隔、即樹脂118間之空間中，設置有密封樹脂118-2。而且，於狹縫19之內部配置有密封樹脂118-2。狹縫19內之密封樹脂118-2作為加強膜發揮功能。
根據本變化例，即便半導體基板10欲翹曲，狹縫19內之樹脂118亦能使與翹曲之應力對抗之反作用力作用於半導體基板10，故而能夠抑制翹曲之產生。因此，根據本變化例之半導體裝置1，與圖6之半導體基板10同樣地，能夠確實地抑制半導體基板10之翹曲。又，亦能於同一步驟中進行半導體基板10、10A間之樹脂密封與樹脂118向狹縫19之埋入，故而能夠提高製造效率。
(第3實施形態)
其次，作為第3實施形態，對使用TSV之積層型半導體裝置之實施形態進行說明。再者，於說明第3實施形態時，對與第1實施形態對應之構成部使用相同符號並省略重複之說明。圖9係表示第3實施形態之半導體裝置1之概略剖視圖。
如圖9所示，第3實施形態之半導體裝置1具備BGA(Ball Grid Array，球狀柵格陣列)基板119、及經由凸塊122、123而搭載(接合、連接)於BGA基板119上之複數層(3層以上)之矽晶片10_1~8(半導體基板)。
各矽晶片10_1~8沿半導體裝置1之厚度方向D1以隔開間隔之方式積層配置。於各矽晶片10_1~8，可形成未圖示之配線或半導體元件(器件)。
於BGA基板119之上表面，形成有IC晶片121。另一方面，於BGA基板119之下表面，形成有凸塊120。
複數層矽晶片中之第1層(最下層)之矽晶片10_1於下表面具備用以與BGA基板119連接之配線124。配線124經由第1凸塊122而連接於BGA基板119之上表面。又，配線124經由第2凸塊123而連接於IC晶片121。又，矽晶片10_1由作為導電膜之一例之TSV114_1貫通。
第2層~第7層之矽晶片10_2~7位於上層之矽晶片與下層之矽晶片之間(中間)。第2層~第7層之矽晶片10_2~7亦係由TSV114_2~7貫通。
第8層(最上層)之矽晶片10_8為基底晶片，不具備TSV。
於厚度方向D1上相鄰之矽晶片10_1~8彼此使TSV114_1~7彼此對向。而且，相鄰之TSV彼此由作為接合部之凸塊1151接合。再者，凸塊1151亦可為將圖1之2個凸塊115、18結合而成者。
又，相鄰之矽晶片彼此之間由樹脂118密封。
又，於第1層~第7層之矽晶片10_1~7之上表面S形成有狹縫19。矽晶片10_1~7之上表面S亦可相當於圖1之半導體基板10之背面10b。於該情形時，第3實施形態之半導體裝置1可相當於使圖1之半導體基板10之積層構造上下反轉而成之構成。
又，於第1層~第7層之矽晶片10_1~7之狹縫19之內部，配置有與圖6相同之加強膜117。
此種半導體裝置1能夠隔著凸塊120而搭載於未圖示之電路基板上。
矽晶片係難以彈性變形之材質，故而於產生了翹曲之情形時，難以利用TSV進行三維安裝。相對於此，於第3實施形態中，能夠利用狹縫19緩和矽晶片10_1~7之翹曲之應力，因此能夠抑制矽晶片10_1~7之翹曲。又，由於能夠利用加強膜117加強矽晶片10_1~7，故而能夠更有效地抑制矽晶片10_1~7之翹曲。
因此，根據第3實施形態，能夠確保使用TSV之三維安裝中之電性連接之可靠性。
(第1變化例)
其次，作為第3實施形態之第1變化例，對以密封樹脂填埋狹縫之半導體裝置之例進行說明。再者，於說明第1變化例時，對與圖9之半導體裝置1對應之構成部使用相同符號並省略重複之說明。圖10係表示第3實施形態之第1變化例之半導體裝置1之概略剖視圖。
如圖10所示，第1變化例之半導體裝置1相對於圖9之半導體裝置1之不同點在於，於狹縫19之內部，代替加強膜117而具備密封樹脂118-2。
根據第1變化例，藉由在狹縫19中埋入密封樹脂118-2，即便矽晶片10_1~7欲翹曲，密封樹脂118-2亦能使與翹曲之應力對抗之反作用力作用於矽晶片10_1~7。因此，根據第1變化例之半導體裝置1，與 圖9之半導體裝置1同樣地，能夠確實地抑制矽晶片10_1~7之翹曲。又，於利用密封樹脂118-2將矽晶片10_1~8間密封時，亦能於狹縫19中埋入密封樹脂118-2，故而能夠提高製造效率。
(第2變化例)
其次，作為第3實施形態之第2變化例，對減少了TSV之半導體裝置之例進行說明。再者，於說明第2變化例時，對與圖9之半導體裝置1對應之構成部使用相同符號並省略重複之說明。圖11係表示第3實施形態之第2變化例之半導體裝置1之概略剖視圖。
第2變化例之半導體裝置1相對於圖9之半導體裝置1，積層狀態之TSV之群數減少。於第2變化例中，亦能利用狹縫19緩和矽晶片10_1~7之翹曲之應力，故而能夠抑制矽晶片10_1~7之翹曲。又，能夠利用加強膜117加強矽晶片10_1~7，故而能夠更有效地抑制矽晶片10_1~7之翹曲。
再者，狹縫19之形狀並不限定於已敍述之格子形狀或十字形狀，例如亦可為放射狀等。又，於斷續地形成複數個狹縫19之情形時，各狹縫19之形狀或大小亦可互不相同。
對本發明之若干個實施形態進行了說明，但該等實施形態係作為示例而提出者，並非意圖限定發明之範圍。該等實施形態能以其他各種形態實施，且可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，同樣地包含於申請專利範圍所記載之發明及其均等之範圍內。

Claims (12)

  1. 一種半導體裝置，其具備：半導體基板；半導體元件，其配置於上述半導體基板之第1面上；導電膜，其自上述第1面跨及與上述第1面對向之第2面而貫通上述半導體基板；間隙，其自上述第2面之第1端部側跨及第2端部側連續或斷續地設置；及絕緣膜，其連續地設置於上述第2面上、上述導電膜與上述半導體基板之間、及上述間隙之內壁。
  2. 如請求項1之半導體裝置，其中上述間隙呈連續之格子狀。
  3. 如請求項1之半導體裝置，其中上述間隙斷續地存在複數個，且上述複數個間隙中之至少1個呈十字狀。
  4. 如請求項1之半導體裝置，其中上述間隙遍及上述第2面之整面而存在。
  5. 如請求項1之半導體裝置，其中上述間隙之至少一部分自上述第1面跨及上述第2面而貫通上述半導體基板。
  6. 如請求項1之半導體裝置，其中上述間隙包含有底槽。
  7. 如請求項1之半導體裝置，其具備配置於上述間隙之內部之加強膜。
  8. 如請求項7之半導體裝置，其中上述加強膜係絕緣膜或金屬膜。
  9. 如請求項1之半導體裝置，其中上述半導體基板係以相互對向之方式具備複數個，上述導電膜係以相互對向之方式配置於上述複數個半導體基板， 上述半導體裝置於相互對向之上述導電膜彼此之間具備接合部。
  10. 如請求項9之半導體裝置，其中上述半導體基板係矽基板。
  11. 一種半導體裝置之製造方法，其包括如下步驟：於半導體基板之第1面上形成半導體元件；於上述半導體元件形成後，於與上述第1面對向之第2面，自上述第2面之第1端部側跨及第2端部側形成連續或斷續之間隙；形成自上述第1面跨及上述第2面而貫通上述半導體基板之貫通孔；於上述貫通孔之內部形成導電膜；及一面將上述半導體基板加熱一面於上述間隙之內部形成加強膜。
  12. 一種半導體裝置，其具備：半導體基板；半導體元件，其配置於上述半導體基板之第1面上；導電膜，其自上述第1面跨及與上述第1面對向之第2面而貫通上述半導體基板；間隙，其自上述第2面之第1端部側跨及第2端部側連續或斷續地設置；及密封樹脂，其連續地設置於上述間隙之內部及上述第2面上。
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