JP2007049115A - 半導体装置 - Google Patents

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Abstract

【課題】低コスト化を図り、強度、信頼性に優れるとともに、高いＱ値を得ることが可能な半導体装置を提供する。
【解決手段】一方の面１０ａの厚み方向の少なくとも一部の領域が除去された除去領域１１を有する半導体基板１０と、除去領域１１に充填された絶縁材料からなる絶縁部１２と、該絶縁部１２上に複数回周回されて形成された配線２１とを備えることを特徴とする。
【選択図】図２

Description

本発明は、複数回周回されて形成された配線を有する半導体装置に関する。
近年、携帯情報端末をはじめ、各種の携帯型電子機器の普及が著しい。このような電子機器においては、携帯性の向上や高機能化が強く求められる技術傾向にあることから、電子機器に実装される半導体装置においても、一層の小型、軽量、薄型化が要望されている。このような傾向、要望に対応するための半導体装置のパッケージ構造（封止構造）として、パッケージの外形寸法を集積回路が形成された半導体基板（半導体チップ）の寸法とほぼ等しくすることができるチップサイズパッケージ（Chip Size Package）が知られている。
このように、電子機器の小型化が進む中で、半導体装置に高性能なコンデンサ及びインダクタを集積化することが求められている。半導体基板上に形成されるインダクタの多くはスパイラル形状をなしている。また、このインダクタの特性を現すパラメータとしては、Ｑ値（インダクタンスと抵抗値との比）がある。
半導体装置に複数回周回された、例えば、スパイラル状のインダクタを用いるとＱ値が低下してしまうため、従来から種々の構造上の工夫がなされている（例えば、特許文献１及び特許文献２参照。）。この特許文献１に記載の半導体装置では、半導体基板上に絶縁膜，スパイラル状のインダクタ，絶縁層を順に形成し、この絶縁層上に軟磁性薄膜を多層に形成している。この構成より、大きな比透磁率を維持し、高いインダクタンス値を得るものである。
また、特許文献２に記載の半導体装置は、半導体基板上に形成されたポリイミド樹脂からなる複数の柱上に、スパイラル状のインダクタの金属配線を形成する。このように、半導体基板とスパイラルインダクタとの間に中空部分を有するので、誘電率が低くなるため、インダクタの特性が向上する。
特開２０００−３２３６５６号公報 特許第３５０９３６２号公報
しかしながら、特許文献１に記載の半導体装置では、インダクタの特性を向上させるために、磁性体薄膜を用いているが、この技術ではコストの向上が懸念される。また、上記特許文献２に記載の半導体装置では、インダクタの特性を向上させるために、樹脂からなる柱上に、スパイラルインダクタを形成しているが、この構成では、不安定であるとともに強度を保つことが困難であり、この半導体装置を外部機器等に実装するのは難しい。また、長期の信頼性を確保する事も困難であるため、仕様の用途に制限が生じてしまう。
本発明は、上記の課題を解決するためになされたものであって、低コスト化を図り、強度，信頼性に優れるとともに、高いＱ値を得ることが可能な半導体装置を提供することを目的とする。
上記目的を達成するために、本発明は、以下の手段を提供する。
本発明の半導体装置は、一方の面の厚み方向の少なくとも一部の領域が除去された除去領域を有する半導体基板と、前記除去領域に充填された絶縁材料からなる絶縁部と、該絶縁部上に複数回周回されて形成された配線とを備えることを特徴とする。
本発明に係る半導体装置では、複数回周回された配線に電流が供給されると、半導体基板の厚み方向に磁界が生じる。そして、従来の半導体装置では、この磁界に対して垂直な平面において誘導電流（渦電流）が誘起される。この誘導電流は、複数回周回された配線を流れる信号電流による磁束を打ち消す方向に発生するので、インダクタンス成分の減少を引き起こしてＱ値が低下してしまう。しかしながら、本発明では、半導体基板には、一方の面の厚み方向の少なくとも一部の領域が除去された除去領域が形成され、この除去領域に絶縁材料が充填されているため、絶縁部上に設けられた配線と半導体基板との距離を遠ざけることができる。したがって、絶縁材料を用いているため、低コスト化を図りながら、渦電流を抑えることができる。さらに、配線と半導体基板に形成されている回路等との電磁気的カップリングを抑えることができ、複数回周回された配線のＱ値を向上させることができる。
また、従来のように、半導体基板上に絶縁膜を形成した半導体装置では、半導体装置を外部機器等に実装した際、絶縁膜に応力が加わり、その結果、絶縁膜が剥がれてしまう。
しかしながら、本発明では、半導体基板と半導体基板に形成された除去領域に充填された絶縁材料とが密着するので、半導体基板と絶縁部との間でアンカー効果が得られるため、接合強度を向上させることができ、信頼性に優れた半導体装置を得ることができる。
また、本発明の半導体装置は、前記配線がスパイラルインダクタであることが好ましい。
本発明に係る半導体装置では、スパイラル状の配線に電流が供給されると、半導体基板の厚み方向に磁界が生じる。しかしながら、半導体基板には、一方の面の厚み方向の少なくとも一部の領域が除去された除去領域が形成され、この除去領域に絶縁材料が充填されているため、絶縁部上に設けられた配線と半導体基板との距離を遠ざけることができる。
したがって、配線と半導体基板に形成されている回路等との電磁気的カップリングを抑えることが可能となる。
また、本発明の半導体装置は、前記配線がトロイダルインダクタであることが好ましい。
本発明に係る半導体装置では、トロイダル状の配線に電流が供給されると、トロイダル状の配線に囲まれた半導体基板の厚み方向に磁界が生じる。しかしながら、半導体基板には、一方の面の厚み方向の少なくとも一部の領域が除去された除去領域が形成され、この除去領域に絶縁材料が充填されているため、絶縁部上に設けられた配線と半導体基板との距離を遠ざけることができる。したがって、配線と半導体基板に形成されている回路等との電磁気的カップリングを抑えることが可能となる。また、配線としてトロイダルインダクタを用いることにより、少ない占有面積でインダクタンス値（Ｌ値）を向上させることができる。
また、本発明の半導体装置は、前記配線上に応力緩和層が形成されていることが好ましい。
本発明に係る半導体装置では、半導体装置を外部機器等に実装した際、配線及び半導体基板に加わる衝撃を応力緩和層により吸収させることが可能となる。このため、配線下の半導体基板に能動素子を配置した場合においても、配線に加わる衝撃が能動素子に直接伝わることを防止することができ、能動素子に加わる衝撃を緩和することが可能となる。この結果、能動素子に及ぶ負荷を抑制することを可能にしつつ、配線下に能動素子を配置することが可能となり、半導体装置を小型化することが可能となる。
また、本発明の半導体装置は、前記除去領域の深さが５μｍ以上であることが好ましい。
本発明に係る半導体装置では、配線と半導体基板とが近接していると、半導体基板に形成されている回路等に影響を及ぼしてしまうことが分かった。そこで、発明者らは配線と半導体基板との距離における電磁気的カップリングを測定した結果、配線と半導体基板との距離が５μｍ以内で、電磁気的カップリングが発生することが分かった。これにより、配線と半導体基板との距離を５μｍ以上、すなわち、除去領域の深さを５μｍ以上とすることで、配線が半導体基板に及ぼす影響を極力抑えることができる。
また、本発明の半導体装置は、前記絶縁材料の比誘電率が１０以下であることが好ましい。
本発明に係る半導体装置では、比誘電率が高い絶縁材料を用いると、配線に誘電損失が生じてしまうことが分かった。そこで、発明者らは絶縁材料の比誘電率における誘電損失を測定した結果、絶縁材料の比誘電率が１０以上で、配線の誘電損失が高くなることが分かった。これにより、絶縁材料の比誘電率が１０以下とすることで、配線の誘電損失が低くなり、Ｑ値を向上させることが可能となる。
また、本発明の半導体装置は、前記除去領域が、前記配線の最外周に囲まれた全ての領域に形成されていることが好ましい。すなわち、前記除去領域は、前記半導体基板上における周回された配線を内包する平面領域に形成されていることが好ましい。
本発明に係る半導体装置では、除去領域が配線に囲まれた領域に対応する半導体基板の厚み方向の領域に形成され、この除去領域に絶縁材料が充填されているため、半導体装置全体の強度を保つとともに、さらに半導体装置と絶縁部との密着性を向上させることが可能となる。
本発明の半導体装置は、前記半導体基板を厚さ方向に貫通する貫通電極を備えるとともに、前記半導体基板の能動面と反対側の面に前記除去領域及び前記絶縁部が形成されており、前記絶縁部上に形成された前記配線と前記貫通電極とが、前記能動面と反対側の面において電気的に接続されていることを特徴とする。
このような構成とすることで、１チップ内に前記配線を用いたアンテナやインダクタを形成することができる。そして、半導体基板の能動面と反対側を加工して前記除去領域を設け、かかる除去領域に前記配線を形成しているので、ＩＣの実装面積を変えることなく高性能なインダクタ等をＩＣ上に内蔵することができる。
本発明の半導体装置は、前記半導体基板の能動面側に外部接続端子が形成され、前記外部接続端子と前記貫通電極とが、前記能動面において電気的に接続されていることを特徴とする。このような構成とすれば、フリップチップ実装の半導体装置を構成することができるので、実装面と反対側のチップ上面にインダクタやアンテナが配置されることとなり、送受信機能の面で有利な構造となる。
［半導体装置の第１実施形態］
次に、本発明の半導体装置１の第１実施形態について、図１及び図２を参照して説明する。
本実施形態に係る半導体装置１は、図１に示すように、シリコン基板（半導体基板）１０と、このシリコン基板１０上に設けられた配線部２０と、シリコン基板１０の周辺部に形成された電極３０を備えている。
シリコン基板１０の一方の面１０ａの厚み方向には、図２に示すように、一部の領域が除去された除去領域１１が形成されている。また、この除去領域１１には、絶縁材料が充填されており、絶縁部１２となっている。
配線部２０は、絶縁部１２上に形成された四角形のスパイラル状のインダクタ（配線）２１と、このインダクタ２１上に設けられた絶縁層（応力緩和層）２２とを備えている。
また、除去領域１１は、インダクタ２１に対応するシリコン基板１０の厚み方向のインダクタに囲まれた領域に形成されている。すなわち、除去領域１１は、図１に示すように、インダクタ２１の最も外側の配線２１ａにより囲まれた領域Ａに対応するシリコン基板１０の厚み方向に形成されている。なお、除去領域１１の深さＬは５μｍ以上が好ましく、さらには、絶縁部１２と絶縁層２２とを合わせた厚みＭは、２０μｍ以下であることが好ましい。このような構成にすることにより、インダクタ２１がシリコン基板１０に及ぼす影響を極力抑えることができる。
また、この除去領域１１の形成方法としては、シリコン基板１０の一方の面１０ａ上にフォトレジストをマスクとして用い、ドライエッチングにより、インダクタ２１の最も外側の配線２１ａにより囲まれた領域Ａに対応したシリコン基板１０を除去する。これにより、図２に示すように、シリコン基板１０の一方の面１０ａから他方の面１０ｂに向かって除去領域１１を形成する。
なお、フォトレジストをマスクとしたが、これに限ることはなく、例えば、ハードマスクとしてＳｉＯ２膜を用いても良く、フォトレジストマスク及びハードマスクを併用しても良い。また、エッチング方法としてはドライエッチングに限らず、ウエットエッチング、レーザ加工、あるいはこれらを併用しても良い。
また、この除去領域１１に、絶縁材料を充填する方法としては、液滴吐出法（インクジェット法）、スピンコート法等を用いることができる。
また、本実施形態では、絶縁部１２及び絶縁層２２を形成するための形成材料としては、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、アクリル樹脂、フェノール樹脂、ＢＣＢ（benzocyclobutene）、ＰＢＯ（polybenzoxazole）等やシリコン酸化物の無機材料等、絶縁性がある材料であれば良い。さらに、絶縁部１２の絶縁材料の比誘電率は、１０以下であることが好ましい。このようにすることで、インダクタ２１の誘電損失が低くなり、インダクタ２１のＱ値を向上させることが可能となる。
また、インダクタ２１は、絶縁部１２上に複数回周回されて形成されており、所定の幅、間隔及び巻き数でスパイラル状に形成されている。インダクタ１３の材料としては、金（Ａｕ）、銅（Ｃｕ）、銀（Ａｇ）、チタン（Ｔｉ）、タングステン（Ｗ）、チタンタングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）、ニッケル（Ｎｉ）、ニッケルバナジウム（ＮｉＶ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、パラジウム（Ｐｄ）等が挙げられる。
次に、インダクタ２１について詳細に説明する。
インダクタ２１には、図１に示すように、一端２１ｂが電極３０に電気的に接続されており、周辺部から中央に向かうスパイラル状のパターンとなっており、他端２１ｃがスパイラル状のパターンの中央Ｏに位置している。また、絶縁層２２には、図２に示すように、インダクタ２１の他端２１ｃに対応した位置に貫通孔２２ａが設けられている。この貫通孔２２ａにより、インダクタ２１の他端２１ｃが露出されている。そして、インダクタ２１には、一端２３ａが貫通孔２２ａ内のインダクタ２１の他端２１ｃと電気的に接続された引き出し線２３が形成されている。この引き出し配線２３の他端２３ｂには、外部機器等と接続可能な外部電極２４が設けられ、この外部電極２４上には、例えば鉛フリーハンダからなるバンプ２５が形成されている。そして、半導体装置１はこのバンプ２５を介してプリント配線板（図示略）に電気的に接続されている。
また、インダクタ２１及び引き出し配線２３の形成方法としては、例えば、周知のスパッタ法、フォトリソグラフィ法及び電解めっき法や、フォトリソグラフィ法及びエッチング法により絶縁部１２上にスパイラル状の開口パターンを形成した後、この開口パターンに液滴吐出法（インクジェット法）により導電性の液体を塗布して形成する方法が挙げられる。
次に、このように構成された本実施形態に係る半導体装置１の作用について、以下に説明する。
まず、スパイラル状のインダクタ２１に電流が供給されると、磁界がシリコン基板１０の厚み方向に発生する。このとき、従来のように、シリコン基板１０に絶縁部１２が形成されていない半導体装置は、磁界の発生により、インダクタ２１に囲まれた領域に、渦電流が誘起する。しかしながら、本実施形態の半導体装置１のように、シリコン基板１０に除去領域１１を設け、この除去領域１１に絶縁材料を充填することにより、磁界の発生が抑制される。
本実施形態に係る半導体装置１によれば、インダクタ２１に対応するシリコン基板１０の厚み方向の領域の除去領域１１に絶縁材料が充填されているため、絶縁部１２上に設けられたインダクタ２１とシリコン基板１０との距離を遠ざけることができる。したがって、絶縁材料を用いているため、低コスト化を図りながら、渦電流を抑えることができる。
さらに、インダクタ２１とシリコン基板１０に形成されている回路等との電磁気的カップリングを抑えることができ、インダクタ２１のＱ値を向上させることができる。さらに、インダクタ２１上に絶縁層２２を設けることにより、半導体装置１を外部機器等に実装した際、インダクタ２１に外力が加わった場合でも、絶縁層２２が応力緩和層として機能することにより、インダクタ２１への力を緩和するようになる。
［半導体装置の第２実施形態］
次に、本発明に係る第２実施形態について、図３を参照して説明する。なお、以下に説明する各実施形態において、上述した第１実施形態に係る半導体装置１と構成を共通とする箇所には同一符号を付けて、説明を省略することにする。
本実施形態に係る半導体装置５０において、第１実施形態では、除去領域１１が、インダクタ２１に囲まれた領域Ａに対応するシリコン基板１０の厚み方向の領域に形成されているが、第２実施形態では、インダクタ２１のパターンに沿って除去領域５１が形成されている。
除去領域５１は、シリコン基板１０の一方の面１０ａの厚み方向の少なくとも一部の領域が除去されたものであれば良いため、本実施形態では、インダクタ２１のパターンに対応するシリコン基板１０の厚み方向の領域にのみ形成されている。絶縁部５２の形成方法としては、第１実施形態と同様にして、インダクタ５１のパターンに応じて除去領域５１を形成した後、この除去領域５１に絶縁材料を充填することにより形成する。そして、この絶縁部５２上にスパイラル状のインダクタ５１を形成することにより、図３に示すような半導体装置５０が得られる。
次に、このように構成された本実施形態に係る半導体装置５０の作用について、以下に説明する。
スパイラル状のインダクタ２１に電流が供給されると、磁界がシリコン基板１０の厚み方向に発生する。このとき、絶縁部５２がインダクタ２１に対応するシリコン基板１０の厚み方向の領域にのみ形成されているため、インダクタ２１により発生する磁界が、シリコン基板１０に形成されている回路等に与える影響は少なくなる。
本実施形態に係る半導体装置５０によれば、インダクタ２１のパターンに沿って絶縁部５２が形成されているため、絶縁部５２上に形成されたスパイラル状のインダクタ２１の磁界によって、シリコン基板１０に形成されている回路等に及ぼす影響を抑えることが可能となる。したがって、Ｑ値の低下を防止することができる。また、シリコン基板１０と除去領域５１に充填された絶縁材料とが密着するので、シリコン基板１０と絶縁部５２との間でアンカー効果が得られるため、接合強度をより向上させることができる。
［半導体装置の第３実施形態］
次に、本発明に係る第３実施形態について、図４及び図５を参照して説明する。
本実施形態に係る半導体装置６０において、第１実施形態では、配線としてスパイラル状のインダクタ２１を用いたが、第２実施形態では、配線としてトロイダル型のインダクタ６１を用いる点が異なっている。
インダクタ６１は、図４及び図５に示すように、絶縁部１２上に設けられたリング状のコア部材６２に、同一方向（本実施形態では右回り）に巻かれており、コア部材６２の底面６２ａに形成された下部インダクタ６３と、コア部材６２の上面６２ｂに、コア部材６２の中心から放射状に形成された上部インダクタ６４とを備えている。また、下部インダクタ６３は、図５に示すように、上部インダクタ６４の一端６４ａと、隣接して配された上部インダクタ６４の他端６４ｂとを接続させるように傾斜している。
また、インダクタ６１の一端６１ａには、インダクタ６１と電極３０とを電気的に接続させる第１配線パターン６６が設けられており、インダクタ６１の他端６１ｂには、一端６７ａがインダクタ６１と電気的に接続されるとともに、他端６７ｂが貫通孔２２ａから露出された第２配線パターン６７が設けられている。そして、第２配線パターン６７の他端６７ｂは、図４に示すように、引き出し線２３と電気的に接続されている。
除去領域６５は、インダクタ６１を含めコア部材６２に囲まれた図５に示す領域Ｂに対応するシリコン基板１０の厚み方向の領域に形成されており、この除去領域６５に絶縁材料が充填され、絶縁部６７が形成されている。
次に、このように構成された本実施形態に係る半導体装置６０の作用について、以下に説明する。
トロイダル型のインダクタ２１に電流が供給されると、磁界がシリコン基板１０の厚み方向に発生する。このとき、絶縁部６７が、インダクタ６１を含めコア部材６２に囲まれた領域Ｂに対応するシリコン基板１０の厚み方向の領域に形成されているため、インダクタ６１により発生する磁界が、シリコン基板１０に形成されている回路等に与える影響は少なくなる。
本実施形態に係る半導体装置６０によれば、トロイダル型のインダクタ６１に対応するシリコン基板１０の厚み方向の領域の除去領域６５に絶縁材料が充填されているため、絶縁部６７上に設けられたインダクタ６１とシリコン基板１０との距離を遠ざけることができる。したがって、インダクタ６１とシリコン基板１０に形成されている回路等との電磁気的カップリングを抑えることが可能となる。また、トロイダル型のインダクタ６１を用いることにより、少ない占有面積でインダクタンス値（Ｌ値）を向上させることができる。
［半導体装置の第４実施形態］
次に、本発明に係る半導体装置の第４実施形態について、図７及び図８を参照して説明する。
図７は本実施形態の半導体装置を示す図であり、図７（ａ）は図７（ｂ）に示す平面構成図に付したＹ−Ｙ線に沿う断面構成図である。図７に示す本実施形態の半導体装置１００は、ウエハレベルＣＳＰ（Ｗ−ＣＳＰ）構造の半導体装置である。
図８は、図７に示す半導体装置の製造方法を示す断面工程図である。
図７（ａ）に示すように、半導体装置１００は、シリコン基板（半導体基板）１１０と、シリコン基板１１０の能動面である第１面１１０ａとは反対側の第２面１１０ｂに設けられた配線部１２０と、シリコン基板１１０を貫通して設けられた複数（図示では２つ）の貫通電極１１２と、を備えている。前記第１面１１０ａには、トランジスタやメモリ素子等の半導体素子からなる集積回路や受動素子が形成されている。図７（ｂ）に示す平面構成を見ると、シリコン基板１１０の第２面１１０ｂの略中央に配線部１２０が形成されており、配線部１２０を挟んで図示左右にパッド１４４が配列形成されている。
図７（ａ）に示すように、シリコン基板１１０の第２面１１０ｂには、当該第２面１１０ｂを厚さ方向に一部除去してなる凹部からなる除去領域１１１ａが形成されており、かかる除去領域１１１ａ内に形成された絶縁膜１１３を介した内側に絶縁材料が充填されて絶縁部１１５を形成している。絶縁部１１５の図示上面は平坦に形成されており、かかる平坦面上に前記配線部１２０が形成されている。配線部１２０は、絶縁部１１５上に形成された絶縁層１１６と、絶縁層１１６上の平坦領域に形成されたスパイラル状のインダクタ（配線）１１８とを備えている。
インダクタ１１８は、絶縁層１１６に形成されたスパイラル状のパターンを成すインダクタ部１１８ａと、インダクタ部１１８ａの一端と絶縁層１１６の中央部１１６ａで導電接続された第１端子配線部１１８ｂと、第１端子配線部１１８ｂとは反対側の端部と接続された第２端子配線部１１８ｃとからなる。上記第１端子配線部１１８ｂは、絶縁層１１６と絶縁部１１５との間の配線層に形成されており、インダクタ部１１８ａとの接続部である前記中央部１１６ａから図示左側に引き出され、貫通電極１１２上に形成されたパッド１４４と電気的に接続されている。他方、第２端子配線部１１８ｃは、絶縁層１１６上から図示右側に引き出され、貫通電極１１２上に形成されたパッド１４４と電気的に接続されている。
上記絶縁部１１５及び絶縁層１１６は、先の第１実施形態に係る絶縁部１２及び絶縁層２２と同様の絶縁材料を用いて形成することができる。また、インダクタ１１８の形成材料も第１実施形態に係るインダクタ２１と同様である。
シリコン基板１１０の第１面１１０ａには、２つの貫通電極１１２の各々に対応して電極１２２が形成されており、かかる電極１２２を避けて形成されたパッシべーション膜（絶縁膜）１２１により覆われている。パッシべーション膜１２１の開口部から露出した電極１２２を避けて絶縁性の樹脂材料からなる応力緩和層１３５が形成されている。電極１２２上から前記応力緩和層１３５上に延びて再配置配線１３４が形成されており、再配置配線１３４及び応力緩和層１３５を覆ってソルダーレジスト１３３が形成されている。そして、ソルダーレジスト１３３に設けられた開口部内に露出した再配置配線１３４にはんだバンプ１３７が形成されている。
上記構成を備えた本実施形態の半導体装置１００によれば、能動面と反対側の第２面１１０ｂ上に配線部１２０を形成しているので、１チップ上にインダクタやアンテナを内蔵した半導体装置を提供することができる。また、能動面と反対側に除去領域１１１ａを設け、除去領域１１１ａに形成された絶縁部１１５上に配線部１２０を設けているので、チップ実装面積を変更することなくインダクタやアンテナを内蔵した半導体装置を実現することができる。
また、第２面１１０ｂに設けた配線部１２０の配線を、貫通電極１１２を介して能動面である第１面１１０ａ側に引き出し、かかる第１面１１０ａ上に形成した再配置配線１３４を介して外部接続端子であるはんだバンプ１３７と電気的に接続している。これにより、フリップチップ実装が可能な半導体装置となるので、アンテナ等として機能する配線部１２０が半導体装置１００を基板に実装した場合に上面に位置することとなり、かかるアンテナによる送受信に有利な構成となる。
また絶縁部１１５を設けたことによる効果は先の実施形態と同様である。すなわち、除去領域１１１ａ内に充填された絶縁材料からなる絶縁部１１５上にスパイラル状のインダクタ１１８を形成しているので、インダクタ１１８に電流を供給した際にインダクタ部１１８ａにおける磁界の発生を抑制することができ、渦電流を抑えることができる。さらに、能動面である第１面１１０ａに形成された集積回路等とインダクタ１１８との間に絶縁部１１５が介在していることで、上記集積回路とインダクタ１１８との電磁気的カップリングを抑えることができ、インダクタ１１８のＱ値を向上させることができる。
［製造方法］
次に、半導体装置１００の製造方法について図８を参照して説明する。
本実施形態に係る製造方法は、実際には同一のシリコンウエハ（シリコン基板）上に半導体装置１００を複数一括して形成しておき、その後、ダイシング装置によりダイシング（切断）して個片化することにより、半導体装置１００を得る方法であるが、図８では説明の簡単のため、単純化して１つの半導体装置１００の製造工程のみを示している。
まず、図８（ａ）に示すように、第１面１１０ａに集積回路Ｄが形成されたシリコン基板１１０を用意する。シリコン基板１１０はその第２面１１０ｂ側において、紫外光（ＵＶ光）の照射により剥離可能な接着剤を用いて、ガラス板（支持板）Ｗに貼り付けられて支持されている。このガラス板はＷＳＳ（Ｗａｆｅｒ Ｓｕｐｐｏｒｔ Ｓｙｓｔｅｍ）と呼ばれるものの一部であり、ガラス板Ｗを貼り付けた状態で、シリコン基板１１０に対する研磨処理、ドライエッチング処理、あるいはウエットエッチング処理等の所定の処理を施されるようになっている。すでに薄板加工されているシリコン基板の流動プロセスに、このような低剥離力のサポートシステムの適用は工程の安定性、確実性を確保する上で非常に有利である。
シリコン基板１１０の能動面（集積回路Ｄが形成された面）である第１面１１０ａ上に電極１２２を形成する。次いで、電極１２２を覆ってシリコン基板１１０上にパッシべーション膜１２１を形成し、このパッシべーション膜１２１を周知のフォトリソグラフィ法及びエッチング法によってパターニングすることで、電極１２２上のパッシべーション膜１２１を除去し、電極１２２を露出させる。さらに、パッシべーション膜１２１及び電極１２２を覆って樹脂層（図示せず）を形成する。
次に、周知のフォトリソグラフィ法及びエッチング法によって前記樹脂層をパターニングし、所定の形状、すなわち電極１２２の直上位置を含む領域を除くシリコン基板１０上に、応力緩和層１３５を形成する。
次いで、電極１２２に接続する再配置配線１３４をパターン形成する。再配置配線１３４の形成については、パッシべーション膜１２１上で露出している電極１２２に導通するようにして導電材料、例えばＴｉＷ、Ｃｕをこの順にスパッタ法で成膜し、配線形状にパターニングした後、得られたパターン上にＣｕをメッキ法で積層することなどによって行う。
次に、前記再配置配線１３４を覆ってソルダーレジスト１３３を形成し、さらに、周知のフォトリソグラフィ法及びエッチング法によって、応力緩和層１３５上に位置する再配置配線１３４の一部を除去し、当該開口部内に再配置配線１３４を露出させる。以上の工程が終了したならば、シリコン基板１１０をガラス板Ｗから剥離し、今度は図８（ｂ）に示すように、シリコン基板１１０の第１面１１０ａ側をガラス板Ｗに貼り付けて支持する。
次に、シリコン基板１１０の第２面１１０ｂ上にフォトレジストを用いてマスク（図示略）を形成し、ドライエッチングにより、シリコン基板１１０を第２面１１０ｂ側から除去することで、図８（ｂ）に示すように、集積回路Ｄの裏面側に対応する位置に第２面１１０ｂ上の凹部となる除去領域１１１ａを形成するとともに、シリコン基板１１０を貫通して電極１２２に達する貫通孔１１１ｂを形成する。
なお、本工程では、フォトレジストをマスクとするパターニング方法に限ることなく、例えば、ハードマスクとしてＳｉＯ２膜を用いても良く、フォトレジストマスク及びハードマスクを併用しても良い。また、エッチング方法としてはドライエッチングに限らず、ウエットエッチング、レーザ加工、あるいはこれらを併用してもよい。
次に、図８（ｃ）に示すように、シリコン基板１１０の第２の面１１０ｂ及び除去領域１１１ａ、並びに貫通孔１１１ｂの内壁に、絶縁膜１１３を形成する。絶縁膜１１３は、電流リークの発生、酸素及び水分等によるシリコン基板１１０の浸食等を防止するために設けられ、各種ＣＶＤ法によりシリコン酸化物膜を成膜することで形成することができる。絶縁膜１１３は、所定の絶縁性を具備していればシリコン酸化物に限られず、シリコン窒化物や樹脂材料を用いて形成してもよい。なお、電極１２２の裏面部分（貫通孔１１１ｂに臨む部分）に設けられた絶縁膜１１３については、貫通電極１１２と電極１２２とを導通させるために、ドライエッチングあるいはレーザ加工により除去し、貫通孔１１１ｂの内側壁にのみ絶縁膜１１３が形成された状態としておく。
次に、電気化学プレーティング（ＥＣＰ）法を用いて、貫通孔１１１ｂの内部にめっき処理を施す。かかるめっき処理により、貫通孔１１１ｂの内側に貫通電極１１２を形成するための導電材料が配置され、貫通孔１１１ｂの底部に露出している電極１２２と貫通電極１１２とが電気的に接続される。貫通電極１１２を形成するための導電性材料としては、例えば銅（Ｃｕ）を用いることができる。なお、実際の貫通電極１１２を形成する工程には、例えば、ＴｉＮ膜（あるいはＴｉＷ膜）と、Ｃｕ膜とをスパッタ法で積層形成する工程と、上述したＣｕをめっき法で形成する工程とが含まれる。また、貫通電極１１２の形成方法としては、上述しためっき法に限られず、導電ペースト、溶融金属、金属ワイヤ等を埋め込んで形成する方法でもよい。
また、本実施形態では、貫通孔１１１ｂの内部に導電材料を充填して貫通電極１１２を埋め込んでいるが、完全に埋め込まなくても、少なくとも貫通孔１１１ｂの内壁に沿って基板の厚さ方向に貫通電極１１２が形成され、第１面１１０ａ側で電極１２２と電気的に接続されていればよい。
貫通電極１１２を形成した後、シリコン基板１１０の第２面１１０ｂの除去領域１１１ａに、樹脂材料等の絶縁材料を液滴吐出法やスピンコート法を用いて充填し、絶縁部１１５を形成する。その際、絶縁部１１５の図示上面は平坦面に形成しておく。また絶縁部１１５を形成する際に貫通電極１１２や他の端子等に付着した絶縁材料は適宜除去しておく。
次いで、絶縁部１１５が形成された第２面１１０ｂ上に、Ａｕ，Ｃｕ，Ａｇ，Ｔｉ等の金属膜をスパッタ法等により形成し、周知のフォトリソグラフィ法及びエッチング法を用いて所望形状にパターニングすることで、図７に示したパッド１４４及び第１端子配線部１１８ｂを形成する。
次いで、第１端子配線部１１８ｂ及びパッド１４４が形成された第２面１１０ｂ上にスピンコート法等を用いて感光性樹脂材料等の絶縁材料を塗布し、これを周知のフォトリソグラフィ法及びエッチング法を用いて所望形状にパターニングすることで、図８（ｃ）に示す絶縁層１１６をシリコン基板１１０上に選択的に形成する。またこのとき、絶縁層１１６の下層に位置する第１端子配線部１１８ｂと、後段の工程で絶縁層１１６上に形成されるインダクタ部１１８ａとを電気的に接続するための貫通孔を絶縁層１１６に形成しておく。
次に、絶縁層１１６上に、図７（ｂ）に示した平面形状のインダクタ部１１８ａを形成する。インダクタ部１１８ａの形成工程としては、例えば、絶縁層１１６上を含むシリコン基板１１０上に、Ｃｕ膜をスパッタ法等により形成する工程と、かかるＣｕ膜上に、インダクタ部１１８ａの平面形状に対応する開口部を有するメッキレジストをパターン形成する工程と、かかるメッキレジストをマスクにしてＣｕ膜上に選択的にＣｕのめっき層を形成する工程と、前記メッキレジストを除去した後、露出したＣｕ膜をドライエッチング法等により除去する工程と、を有するものとすることができる。かかる形成方法によれば、Ｃｕ膜とめっき層との積層構造を有するインダクタ部１１８ａが得られる。あるいは、液滴吐出法等を用いた配線の選択形成方法も適用できる。
次に、シリコン基板１１０の第１面１１０ａ側に設けられたソルダーレジスト１３３上に露出している再配置配線３４に対して、例えば鉛フリーはんだからなるはんだバンプ１３７を搭載する。なお、はんだバンプ１３７を設ける際には、はんだボールを再配置配線１３４上に搭載する形態でもよいし、はんだペーストを再配置配線１３４上に印刷する形態でもよい。
その後、ダイシング装置によってダイシングにより、個々の半導体装置１００が得られる。このように、シリコン基板１１０上に複数の半導体装置１００を略同時に形成し、その後、そのシリコン基板１１０を半導体装置１００毎に切断することで、図７に示す半導体装置１００を得ることができる。
以上詳細に説明したように、本実施形態の製造方法によれば、効率良く半導体装置１００を製造することができ、半導体装置１００の低コスト化を実現できる。
なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、上記各実施形態において、除去領域は、少なくともインダクタ２１，６１に対応するシリコン基板１０の厚み方向の少なくとも一部の領域に形成されていれば良い。すなわち、図６に示すように、除去領域７１が、半導体装置７０のシリコン基板１０の一方の面１０ａから他方の面１０ｂに貫通していても良い。
この構成では、除去領域７１を形成することにより、インダクタ２１に対応するシリコン基板１０の厚み方向の領域がすべて絶縁材料により充填され、絶縁部７２となっているため、インダクタ２１とシリコン基板１０に形成されている回路等との電磁気的カップリングを最大限に抑えることが可能となる。
また、インダクタ２１の他端２１ｃと引き出し線２３の一端２３ａとを電気的に接続させる方法としては、電気化学プレーティング（ＥＣＰ）法を用いて、貫通孔２２ａの内部にめっき処理が施されていても良いし、導電ペースト、溶融金属、金属ワイヤ等を埋め込んでも良い。
本発明の第１実施形態に係る半導体装置を示す平面図である。 図１の半導体装置のＸ−Ｘ線における断面図である。 本発明の第２実施形態に係る半導体装置を示す断面図である。 本発明の第３実施形態に係る半導体装置を示す断面図である。 本発明の第３実施形態に係る半導体装置のインダクタを示す平面図である。 本発明の各実施形態に係る半導体装置の変形例を示す断面図である。 本発明の第４実施形態に係る半導体装置を示す図である。 同、半導体装置の製造方法を示す断面工程図である。
符号の説明
１，５０，６０，７０，１００…半導体装置、１０，１１０…シリコン基板（半導体基板）、１０ａ…シリコン基板の一方の面、１１，５１，６５，７１…除去領域、１２，５２，６７，７２…絶縁部、２１，６１…インダクタ（配線）、２２…絶縁層（応力緩和層）、６２…コア部材、１１０ａ…第１面（能動面）、１１１ａ…除去領域、１１２…貫通電極、１１５…絶縁部、１１８…インダクタ、１２０…配線部、１２２…電極、１３３…ソルダーレジスト、１３４…再配置配線、１３５…応力緩和層、１３７…はんだバンプ、１４４…パッド。

Claims (9)

  1. 一方の面の厚み方向の少なくとも一部の領域が除去された除去領域を有する半導体基板と、
    前記除去領域に充填された絶縁材料からなる絶縁部と、
    該絶縁部上に複数回周回されて形成された配線とを備えることを特徴とする半導体装置。
  2. 前記配線がスパイラルインダクタであることを特徴とする請求項１に記載の半導体装置。
  3. 前記配線がトロイダルインダクタであることを特徴とする請求項１に記載の半導体装置。
  4. 前記配線上に応力緩和層が形成されていることを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置。
  5. 前記除去領域の深さが５μｍ以上であることを特徴とする請求項１から請求項４のいずれか１項に記載の半導体装置。
  6. 前記絶縁材料の比誘電率が１０以下であることを特徴とする請求項１から請求項５のいずれか１項に記載の半導体装置。
  7. 前記除去領域が、前記配線の最外周に囲まれた全ての領域に形成されていることを特徴とする請求項１から請求項６のいずれか１項に記載の半導体装置。
  8. 前記半導体基板を厚さ方向に貫通する貫通電極を備えるとともに、前記半導体基板の能動面と反対側の面に前記除去領域及び前記絶縁部が形成されており、前記絶縁部上に形成された前記配線と前記貫通電極とが、前記能動面と反対側の面において電気的に接続されていることを特徴とする請求項１から７のいずれか１項に記載の半導体装置。
  9. 前記半導体基板の能動面側に外部接続端子が形成され、前記外部接続端子と前記貫通電極とが、前記能動面において電気的に接続されていることを特徴とする請求項８に記載の半導体装置。
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