KR20080036568A - 반도체 장치 - Google Patents

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도모나가 고바야시
유조 다키타
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세이코 엡슨 가부시키가이샤
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Abstract

본 발명의 반도체 장치는, 구멍부가 형성된 제 1 면을 갖는 반도체 기판과, 상기 구멍부에 충전된 절연 재료로 이루어지는 절연부와, 상기 절연부 위에 배치된 주회(周回) 패턴을 갖는 배선을 구비한다.
반도체 기판, 제거 영역, 인덕터, 인출선, 절연부

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 주회(周回) 배선 패턴을 갖는 반도체 장치에 관한 것이다.
최근, 휴대 정보 단말을 비롯하여 각종 휴대형 전자 기기의 보급이 현저하다. 이러한 전자 기기에서는 휴대성 향상이나 고기능화가 강하게 요구되는 기술 경향이 있기 때문에, 전자 기기에 실장되는 반도체 장치에서도 소형화, 경량화, 박형화가 한층 더 요망되고 있다. 이러한 경향, 요망에 대응하기 위한 반도체 장치의 패키지 구조(밀봉 구조)로서, 패키지의 외형 치수를 집적 회로가 형성된 반도체 기판(반도체 칩)의 치수와 대략 동일하게 할 수 있는 칩 사이즈 패키지(Chip Size Package)가 알려져 있다.
이와 같이, 전자 기기의 소형화가 진행됨에 따라, 반도체 장치에 고성능의 콘덴서 및 인덕터를 집적화하는 것이 요구되고 있다. 반도체 기판 위에 형성되는 인덕터의 대부분은 스파이럴(spiral) 형상을 이루고 있다. 또한, 이 인덕터의 특성을 나타내는 파라미터로서는, Q값(인덕턴스와 저항값의 비)이 있다.
반도체 장치에 복수회 주회된, 예를 들어 스파이럴 형상의 인덕터를 사용하면 Q값이 저하되기 때문에, 종래부터 다양한 구조상의 연구가 실행되고 있다(예를 들어 일본국 공개특허2000-323656호 공보(특허문헌 1), 일본국 특허 제3509362호 공보(특허문헌 2) 참조). 이 특허문헌 1에 기재된 반도체 장치에서는 반도체 기판 위에 절연막, 스파이럴 형상의 인덕터, 절연층을 차례로 형성하고, 이 절연층 위에 연자성(軟磁性) 박막을 다층으로 형성한다. 이 구성으로부터, 큰 비투자율(比透磁率)을 유지하고, 높은 인덕턴스 값을 얻는 것이다.
특허문헌 2에 기재된 반도체 장치는, 반도체 기판 위에 형성된 폴리이미드 수지로 이루어지는 복수의 기둥 위에 스파이럴 형상 인덕터의 금속 배선을 형성한다. 이와 같이, 반도체 기판과 스파이럴·인덕터 사이에 중공(中空) 부분을 갖기 때문에, 유전율이 낮아져 인덕터의 특성이 향상된다.
그러나, 특허문헌 1에 기재된 반도체 장치에서는 인덕터의 특성을 향상시키기 위해 자성체(磁性體) 박막을 사용하고 있지만, 이 기술에서는 비용 향상이 우려된다. 또한, 상기 특허문헌 2에 기재된 반도체 장치에서는 인덕터의 특성을 향상시키기 위해 수지로 이루어지는 기둥 위에 스파이럴·인덕터를 형성하고 있지만, 이 구성은 불안정한 동시에 강도를 유지하는 것이 곤란하며, 이 반도체 장치를 외부 기기 등에 실장하는 것은 어렵다. 또한, 장기(長期)의 신뢰성을 확보하는 것도 곤란하기 때문에, 용도에 제한이 생기게 된다.
본 발명은 비용 저감화를 도모하며, 강도, 신뢰성이 우수한 동시에, 높은 Q값을 얻는 것이 가능한 반도체 장치를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해, 본 발명의 반도체 장치는 구멍부가 형성된 제 1 면을 갖는 반도체 기판과, 상기 구멍부에 충전된 절연 재료로 이루어지는 절연부와, 상기 절연부 위에 배치되고, 주회 패턴을 갖는 배선을 구비한다.
이 반도체 장치에서는, 배선에 전류가 공급되면, 반도체 기판의 두께 방향으로 자계(磁界)가 생긴다. 종래의 반도체 장치에서는, 이 자계에 대하여 수직인 평면에서 유도전류(와전류(渦電流))가 유발된다. 이 유도전류는 배선을 흐르는 신호 전류에 의한 자속(磁束)을 소거하는 방향으로 발생하기 때문에, 인덕턴스 성분의 감소를 야기하여 Q값이 저하된다. 이것에 대하여 본 실시예에 따른 반도체 장치에 서는, 절연부에 의해, 절연부 위에 설치된 배선과 반도체 기판 사이에 거리가 형성된다. 절연 재료의 사용에 의해, 비용 저감화와 함께 와전류가 억제된다. 배선과 반도체 기판에 형성되어 있는 회로 등의 전자기적 커플링을 억제할 수도 있으며, 배선의 Q값을 향상시킬 수 있다.
반도체 기판 위에 절연막을 형성한 종래의 반도체 장치의 다른 문제는, 반도체 장치를 외부 기기 등에 실장했을 때, 절연막에 응력이 인가되고, 그 결과, 절연막이 박리되는 것이다. 이것에 대하여 본 실시예에 따른 반도체 장치에서는, 반도체 기판과 반도체 기판의 구멍부에 충전된 절연 재료가 밀착된다. 이것에 의해, 반도체 기판과 절연부 사이에서 앵커 효과가 얻어지고, 그 결과, 접합 강도를 향상시켜 신뢰성이 우수한 반도체 장치를 얻을 수 있다.
상기 배선이 스파이럴·패턴 또는 토로이달(toroidal)·패턴을 갖는 것이 바람직하다. 토로이달·패턴을 갖는 배선을 사용함으로써, 적은 점유 면적으로 인덕턴스 값(L값)을 향상시킬 수 있다.
이 반도체 장치는 상기 배선 위에 형성된 응력 완화층을 더 구비하는 것이 바람직하다. 이 반도체 장치를 외부 기기 등에 실장했을 때, 배선 및 반도체 기판에 가해지는 충격을 응력 완화층에 의해 흡수시키는 것이 가능하다. 반도체 기판에 능동 소자를 배치한 경우에도, 배선에 가해지는 충격이 능동 소자에 직접 전달되는 것을 방지할 수 있어, 능동 소자에 가해지는 충격을 완화하는 것이 가능하다. 그 결과, 능동 소자에 미치는 부하(負荷)의 억제 및 반도체 장치의 소형화가 가능해진다.
상기 구멍부의 깊이가 5㎛ 이상인 것이 바람직하다. 배선이 반도체 기판에 지나치게 가까우면, 배선의 자계가 반도체 기판에 형성되어 있는 회로 등에 영향을 준다. 발명자들은 배선과 반도체 기판의 거리에서의 전자기적 커플링을 측정한 결과, 배선과 반도체 기판의 거리가 5㎛ 이내에서 전자기적 커플링이 발생함을 발견했다. 배선과 반도체 기판의 거리를 5㎛ 이상, 즉, 구멍부의 깊이를 5㎛ 이상으로 함으로써, 반도체 기판에 대한 배선의 영향을 최대한 억제할 수 있다.
상기 절연 재료의 비유전율이 10 이하인 것이 바람직하다. 비유전율이 높은 절연 재료를 이 반도체 장치에 사용하면, 배선에 유전 손실이 생긴다. 본 발명자들은 절연 재료의 비유전율에서의 유전 손실을 측정하여, 절연 재료의 비유전율이 10 이상으로서 배선의 유전 손실이 높아짐을 발견했다. 절연 재료의 비유전율을 10 이하로 함으로써, 배선의 유전 손실이 낮아져 Q값을 향상시키는 것이 가능하다.
상기 구멍부가 상기 배선의 최외주(最外周)로 둘러싸인 모든 영역에 형성되어 있는 것이 바람직하다. 즉, 상기 구멍부는 상기 반도체 기판의 제 1 면 위에서의 배선의 주회 패턴을 둘러싸는 영역에 형성되어 있는 것이 바람직하다.
이 반도체 장치가 상기 반도체 기판을 관통하는 전극을 구비할 경우, 상기 제 1 면이 상기 반도체 기판의 능동면과 반대측 면이며, 상기 배선과 상기 전극이 상기 제 1 면에서 전기적으로 접속되어 있는 구성으로 할 수 있다. 이러한 구성으로 함으로써, 1칩 내에 상기 배선을 사용한 안테나나 인덕터를 형성할 수 있다. 반도체 기판의 능동면과 반대측을 가공하여 상기 구멍부와 상기 배선을 설치하고 있기 때문에, IC의 실장 면적을 바꾸지 않고 고성능의 인덕터나 안테나 등을 IC에 내장할 수 있다.
이 반도체 장치는 상기 능동면에 형성되고, 상기 능동면에서 상기 관통 전극과 전기적으로 접속된 외부 접속 단자를 더 구비할 수도 있다. 이러한 구성으로 하면, 플립칩 실장 반도체 장치를 구성할 수 있기 때문에, 실장면과 반대측의 칩 상면에 인덕터나 안테나가 배치되어 송수신 기능 면에서 유리한 구조로 된다.
상술한 바와 같이 본 발명에 의하면, 비용 저감화를 도모하며, 강도, 신뢰성이 우수한 동시에, 높은 Q값을 얻는 것이 가능한 반도체 장치를 제공할 수 있다.
[반도체 장치의 제 1 실시예]
다음으로, 본 발명의 반도체 장치(1)의 제 1 실시예에 대해서 도 1 및 도 2를 참조하여 설명한다.
본 실시예에 따른 반도체 장치(1)는, 도 1에 나타낸 바와 같이, 실리콘 기판(반도체 기판)(10)과, 실리콘 기판(10) 위에 설치된 배선부(20)와, 실리콘 기판(10)의 주변부에 형성된 전극(30)을 구비하고 있다.
실리콘 기판(10)의 한쪽 면(10a)(제 1 면)에는, 도 2에 나타낸 바와 같이, 두께 방향으로 일부 영역이 제거된 제거 영역(11)(구멍부)이 형성되어 있다. 제거 영역(11)에는 절연 재료로 이루어지는 절연부(12)가 충전되어 있다.
배선부(20)는 절연부(12) 위에 형성된 사각형의 스파이럴 형상 인덕터(배선)(21)와, 인덕터(21) 위에 설치된 절연층(응력 완화층)(22)을 구비하고 있다.
제거 영역(11)(구멍부)은 인덕터(21)로 둘러싸인 영역에서 인덕터(21)에 대응하는 실리콘 기판(10)의 두께 방향으로 형성되어 있다. 즉, 제거 영역(11)은, 도 1 에 나타낸 바와 같이, 인덕터(21)의 가장 외측의 배선(21a)에 의해 둘러싸인 영역(A)에서 실리콘 기판(10)의 두께 방향으로 형성되어 있다. 제거 영역(11)의 깊이 L은 5㎛ 이상이 바람직하다. 예를 들어 제거 영역(구멍부)(11)의 깊이 L은 대략 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 또는 19㎛이다. 절연부(12)와 절연층(22)을 합한 두께 M은 20㎛ 이하인 것이 바람직하다. 예를 들어 합한 두께 M은 대략 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 또는 20㎛이다. 이러한 구성으로 함으로써, 인덕터(21)가 실리콘 기판(10)에 미치는 영향을 최대한 억제할 수 있다.
제거 영역(11)의 형성 방법으로서는, 실리콘 기판(1O)의 한쪽 면(1Oa) 위에 마스크로서의 포토레지스트를 배치하고, 건식 에칭에 의해, 실리콘 기판(10)의 일부(인덕터(21)의 가장 외측의 배선(21a)에 의해 둘러싸인 영역(A)의 부분)를 제거한다. 이것에 의해, 실리콘 기판(1O)의 한쪽 면(1Oa)(제 1 면)으로부터 다른쪽 면(10b)(제 2 면)을 향하여 제거 영역(11)(구멍부)이 형성된다.
또한, 포토레지스트를 마스크로 했지만, 이것에 한정되지는 않아, 예를 들어 하드마스크로서 SiO2막을 사용할 수도 있고, 포토레지스트 마스크 및 하드마스크를 병용(倂用)할 수도 있다. 에칭 방법으로서는, 건식 에칭에 한정되지 않아, 습식 에칭, 레이저 가공, 또는 이들을 병용할 수도 있다.
제거 영역(11)에 절연 재료를 충전하는 방법으로서는, 액적 토출법(잉크젯법), 스핀 코팅법 등을 이용할 수 있다.
본 실시예에서 절연부(12) 및 절연층(22)을 형성하기 위한 형성 재료로서는, 폴리이미드 수지, 실리콘 변성 폴리이미드 수지, 에폭시 수지, 실리콘 변성 에폭시 수지, 아크릴 수지, 페놀 수지, BCB(benzocyclobutene), PBO(polybenzoxazole) 등이나 실리콘 산화물의 무기 재료 등 절연성이 있는 재료이면 된다. 절연부(12)의 절연 재료의 비유전율은 10 이하인 것이 바람직하다. 이와 같이 함으로써, 인덕터(21)의 유전 손실이 낮아져 인덕터(21)의 Q값을 향상시키는 것이 가능해진다.
인덕터(21)는 절연부(12) 위에 배치되고, 복수회 주회한 형상을 갖는다. 인덕터(21)는 소정의 폭, 간격 및 주회 수에 의해 스파이럴 형상으로 형성되어 있다. 인덕터(13)의 재료로서는, 금(Au), 구리(Cu), 은(Ag), 티타늄(Ti), 텅스텐(W), 텅스텐화티타늄(TiW), 질화티타늄(TiN), 니켈(Ni), 니켈바나듐(NiV), 크롬(Cr), 알루미늄(Al), 팔라듐(Pd) 등을 들 수 있다.
다음으로, 인덕터(21)에 대해서 상세하게 설명한다. 도 1에 나타낸 바와 같이, 인덕터(21)의 일단(一端)(21b)(제 1 단)이 전극(30)에 전기적으로 접속되어 있다. 인덕터(21)는 주변부로부터 중앙을 향하는 스파이럴 형상의 패턴을 갖고 있다. 인덕터(21)의 타단(他端)(21c)(제 2 단)이 스파이럴 형상 패턴의 중앙(O)에 위치하고 있다. 절연층(22)에는, 도 2에 나타낸 바와 같이, 인덕터(21)의 제 2 단(21c)에 대응한 위치에 관통 구멍(22a)이 형성되어 있다. 관통 구멍(22a)에 의해, 인덕터(21)의 제 2 단(21c)이 노출되어 있다. 인덕터(21)에는 인출선(23)이 접속되어 있다. 인출선(23)의 일단(23a)이 관통 구멍(22a) 내의 인덕터(21)의 제 2 단(21c)과 전기적으로 접속되어 있다. 인출선(23)의 타단(23b)에는 외부 기기 등과 접속 가능한 외부 전극(24)이 설치되어 있다. 외부 전극(24) 위에는, 예를 들어 무연 땜납으로 이루어지는 범프(25)가 형성되어 있다. 반도체 장치(1)는 범프(25)를 통하여 프린트 배선판(도시 생략)에 전기적으로 접속되어 있다.
또한, 인덕터(21) 및 인출선(23)의 형성에는 예를 들어 주지의 스퍼터링법, 포토리소그래피법 및 전해 도금법이나, 포토리소그래피법 및 에칭법을 이용할 수 있다. 예를 들어 절연부(12) 위에 스파이럴 형상의 개구 패턴을 형성한 후, 이 개구 패턴에 액적 토출법(잉크젯법)에 의해 도전성 액체를 도포함으로써, 인덕터(21) 및 인출선(23)을 형성할 수 있다.
다음으로, 이와 같이 구성된 본 실시예에 따른 반도체 장치(1)의 작용에 대해서 이하에 설명한다.
우선, 스파이럴 형상의 인덕터(21)에 전류가 공급되면, 자계가 실리콘 기판(10)의 두께 방향으로 발생한다. 이 때, 종래와 같이, 실리콘 기판(10)에 절연부(12)가 형성되지 않은 반도체 장치는 자계 발생에 의해 인덕터(21)로 둘러싸인 영역에 와전류가 유발된다. 본 실시예의 반도체 장치(1)에서는 실리콘 기판(10)에 제거 영역(11)을 설치하고, 이 제거 영역(11)에 절연 재료가 충전되어 있기 때문에, 자계 발생이 억제된다.
본 실시예에 따른 반도체 장치(1)에 의하면, 제거 영역(11)(인덕터(21)에 대응하는 실리콘 기판(10)의 두께 방향의 영역)에 절연 재료가 충전되어 있기 때문 에, 인덕터(21)와 실리콘 기판(10) 사이에 절연부(12)가 배치되고, 인덕터(21)와 실리콘 기판(10) 사이에 실질적인 거리를 형성할 수 있다. 절연 재료를 사용함으로써, 비용 저감화를 도모하면서 와전류를 억제할 수 있다. 또한, 인덕터(21)와 실리콘 기판(10)에 형성되어 있는 회로 등의 전자기적 커플링을 억제할 수 있으며, 인덕터(21)의 Q값을 향상시킬 수 있다. 또한, 인덕터(21) 위에 절연층(22)이 설치되어 있기 때문에, 반도체 장치(1)를 외부 기기 등에 실장했을 때, 인덕터(21)에 외력이 가해진 경우에도, 절연층(22)이 응력 완화층으로서 기능함으로써, 인덕터(21)에 작용하는 힘이 완화된다.
[반도체 장치의 제 2 실시예]
다음으로, 본 발명에 따른 제 2 실시예에 대해서 도 3을 참조하여 설명한다. 또한, 이하에 설명하는 각 실시예에서 상술한 제 1 실시예에 따른 반도체 장치(1)와 구성을 공통으로 하는 개소에는 동일한 부호를 첨부하여 설명을 생략한다.
제 1 실시예에서는 제거 영역(11)이 인덕터(21)로 둘러싸인 영역(A)에 형성되어 있는 것에 대하여, 제 2 실시예에 따른 반도체 장치(50)에서는 인덕터(21)의 패턴을 따라 제거 영역(51)(구멍부)이 형성되어 있다. 예를 들어 제거 영역(구멍부)(51)의 형상이 주회 패턴, 고리 형상 패턴, 및/또는 스파이럴·패턴을 갖는다.
제거 영역(51)은 실리콘 기판(10)의 제 1 면(10a)의 두께 방향 중 적어도 일부 영역이 제거된 것이면 된다. 본 실시예에서는 인덕터(21)의 패턴에 대응하는 영역에만 제거 영역(51)이 형성되어 있다. 제 1 실시예와 마찬가지로, 인덕터(21)의 패턴에 따라 제거 영역(51)을 형성한 후, 이 제거 영역(51)에 절연 재료를 충전 함으로써 절연부(52)를 형성한다. 절연부(52) 위에 스파이럴 형상의 인덕터(2l)를 형성함으로써, 도 3에 나타낸 바와 같은 반도체 장치(50)가 얻어진다.
다음으로, 이와 같이 구성된 본 실시예에 따른 반도체 장치(50)의 작용에 대해서 이하에 설명한다.
스파이럴 형상의 인덕터(21)에 전류가 공급되면, 자계가 실리콘 기판(10)의 두께 방향으로 발생한다. 이 때, 절연부(52)가 인덕터(21)의 패턴에 따른 영역에만 형성되어 있기 때문에, 인덕터(21)에 의해 발생하는 자계가 실리콘 기판(10)에 형성되어 있는 회로 등에 미치는 영향은 비교적 적다.
이와 같이, 본 실시예에 따른 반도체 장치(50)에 의하면, 인덕터(21)의 패턴을 따라 절연부(52)가 형성되어 있기 때문에, 절연부(52) 위에 형성된 스파이럴 형상의 인덕터(21)의 자계에 의해 실리콘 기판(10)에 형성되어 있는 회로 등에 미치는 영향을 억제하는 것이 가능해진다. 따라서, Q값의 저하를 방지할 수 있다. 또한, 실리콘 기판(10)과 제거 영역(51)에 충전된 절연 재료가 밀착되기 때문에, 실리콘 기판(10)과 절연부(52) 사이에서 앵커 효과가 얻어져 접합 강도를 보다 향상시킬 수 있다.
[반도체 장치의 제 3 실시예]
다음으로, 본 발명에 따른 제 3 실시예에 대해서 도 4 및 도 5를 참조하여 설명한다.
제 1 실시예에서는 배선으로서 스파이럴 형상의 인덕터(21)를 사용했지만, 제 2 실시예에 따른 반도체 장치(60)에서는 배선으로서 토로이달형 인덕터(61)를 사용하는 점이 상이하다.
인덕터(61)는, 도 4 및 도 5에 나타낸 바와 같이, 절연부(68) 위에 설치된 링 형상의 코어 부재(62)에 동일 방향(본 실시예에서는 우회전)으로 감겨져 있다. 인덕터(61)는 코어 부재(62)의 저면(底面)(62a)에 형성된 하부 인덕터(63)와, 코어 부재(62)의 상면(62b)에 코어 부재(62)의 중심으로부터 방사상으로 형성된 상부 인덕터(64)를 구비하고 있다. 하부 인덕터(63)는, 도 5에 나타낸 바와 같이, 1개의 상부 인덕터(64)의 일단(64a)과, 인접하는 다른 1개의 상부 인덕터(64)의 타단(64b)을 접속시키도록 경사져 있다. 즉, 하부 인덕터(63)의 각각은 직경 방향 내측으로부터 외측을 향하여 직경 방향으로부터 둘레 방향으로 경사지게 형성되어 있다. 또한, 하부 인덕터(63)의 각각은 1개의 상부 인덕터(64)의 직경 방향 내측의 단부(64a)와, 그것에 인접하는 다른 1개의 상부 인덕터(64)의 직경 방향 외측의 단부(64b)를 접속한다.
외방(外方)에 위치하는 인덕터(61)의 일단(61a)에는 인덕터(61)와 전극(30)을 전기적으로 접속하는 제 1 배선 패턴(66)이 설치되어 있다. 내방(內方)에 위치하는 인덕터(61)의 타단(6lb)에는 제 2 배선 패턴(67)이 설치되어 있다. 제 2 배선 패턴의 일단(67a)이 인덕터(61)와 전기적으로 접속되어 있다. 제 2 배선 패턴(67)의 타단(67b)은, 도 4에 나타낸 바와 같이, 관통 구멍(22a)으로부터 노출되고, 인출선(23)과 전기적으로 접속되어 있다.
제거 영역(65)은, 도 5에 나타낸 바와 같이, 인덕터(61) 및 코어 부재(62)의 형성 영역을 포함하는 영역(B)에서 실리콘 기판(10)의 두께 방향으로 형성되어 있 다. 제거 영역(65)에는 절연 재료가 충전되어 절연부(68)가 형성되어 있다.
다음으로, 이와 같이 구성된 본 실시예에 따른 반도체 장치(60)의 작용에 대해서 이하에 설명한다.
토로이달형 인덕터(21)에 전류가 공급되면, 자계가 실리콘 기판(10)의 두께 방향으로 발생한다. 이 때, 절연부(68)가 인덕터(61) 및 코어 부재(62)의 형성 영역을 포함하는 영역(B)에 형성되어 있기 때문에, 인덕터(61)에 의해 발생하는 자계가 실리콘 기판(10)에 형성되어 있는 회로 등에 미치는 영향은 비교적 적다.
이와 같이, 본 실시예에 따른 반도체 장치(60)에 의하면, 토로이달형 인덕터(61)에 대응하는 제거 영역(65)에 절연 재료가 충전되어 있기 때문에, 절연부(68) 위에 설치된 인덕터(61)와 실리콘 기판(10)의 실질적인 거리를 이간(離間)시킬 수 있다. 따라서, 인덕터(61)와 실리콘 기판(10)에 형성되어 있는 회로 등의 전자기적 커플링을 억제하는 것이 가능해진다. 또한, 토로이달형 인덕터(61)를 사용함으로써, 적은 점유 면적으로 인덕턴스 값(L값)을 향상시킬 수 있다.
[반도체 장치의 제 4 실시예]
다음으로, 본 발명에 따른 반도체 장치의 제 4 실시예에 대해서 도 7의 (a) 및 (b), 도 8의 (a)∼(d)를 참조하여 설명한다.
도 7의 (a) 및 (b)는 본 실시예의 반도체 장치를 나타낸 도면이며, 도 7의 (a)는 도 7의 (b)에 나타낸 평면 구성도에서의 Y-Y선에 따른 단면 구성도이다. 도 7의 (a) 및 (b)에 나타낸 본 실시예의 반도체 장치(100)는 웨이퍼 레벨 CSP(W-CSP) 구조의 반도체 장치이다. 도 8의 (a)∼(d)는 도 7의 (a) 및 (b)에 나타낸 반도체 장치의 제조 방법을 나타낸 단면 공정도이다.
도 7의 (a)에 나타낸 바와 같이, 반도체 장치(100)는 실리콘 기판(반도체 기판)(110)과, 실리콘 기판(110)의 능동면인 제 2 면(110a)과는 반대측의 제 1 면(110b)에 설치된 배선부(120)와, 실리콘 기판(110)을 관통하여 설치된 복수(도시에서는 2개)의 관통 전극(112)을 구비하고 있다. 상기 제 2 면(110a)에는 트랜지스터나 메모리 소자 등의 반도체 소자로 이루어지는 집적 회로나 수동 소자가 형성되어 있다. 도 7의 (b)에 나타낸 평면 구성을 보면, 실리콘 기판(110)의 제 1 면(110b)의 대략 중앙에 배선부(120)가 형성되어 있고, 배선부(120)를 사이에 두어 도시 좌우로 패드(144)가 배열 형성되어 있다.
도 7의 (a)에 나타낸 바와 같이, 실리콘 기판(110)의 제 1 면(110b)에는 상기 제 1 면(11Ob)을 두께 방향으로 일부 제거하여 이루어지는 오목부로 이루어지는 제거 영역(111a)이 형성되어 있다. 제거 영역(111a) 내에 형성된 절연막(113)을 통한 내측에 절연 재료가 충전되어 절연부(115)를 형성하고 있다. 절연부(115)의 도시 상면은 평탄하게 형성되어 있고, 그 평탄면 위에 상기 배선부(120)가 형성되어 있다. 배선부(120)는 절연부(115) 위에 형성된 절연층(116)과, 절연층(116) 위의 평탄 영역에 형성된 스파이럴 형상의 인덕터(배선)(118)를 구비하고 있다.
인덕터(118)는 절연층(116)에 형성된 스파이럴 형상의 패턴을 이루는 인덕터부(118a)와, 인덕터부(118a)의 일단과 절연층(116)의 중앙부(116a)에서 도전 접속된 제 1 단자 배선부(118b)와, 제 1 단자 배선부(118b)와는 반대측의 단부와 접속된 제 2 단자 배선부(118c)를 갖는다. 상기 제 1 단자 배선부(118b)는 절연 층(116)과 절연부(115) 사이의 배선층에 형성되어 있고, 인덕터부(118a)와의 접속부인 상기 중앙부(116a)로부터 도시 좌측으로 인출(引出)되어, 관통 전극(112) 위에 형성된 패드(144)와 전기적으로 접속되어 있다. 제 2 단자 배선부(118c)는 절연층(116) 위로부터 도치 우측으로 인출되어, 관통 전극(112) 위에 형성된 패드(144)와 전기적으로 접속되어 있다.
상기 절연부(115) 및 절연층(116)은 상술한 제 1 실시예에 따른 절연부(12) 및 절연층(22)과 동일한 절연 재료를 사용하여 형성할 수 있다. 인덕터(118)의 형성 재료도 제 1 실시예에 따른 인덕터(21)와 동일하다.
실리콘 기판(110)의 제 2 면(110a)에는 2개의 관통 전극(112)의 각각에 대응하여 전극(122)이 형성되어 있다. 제 2 면(110a)은 전극(122)을 피하여 형성된 패시베이션막(절연막)(121)에 의해 덮여 있다. 패시베이션막(121)의 개구부로부터 노출된 전극(122)을 피하여 절연성 수지 재료로 이루어지는 응력 완화층(135)이 형성되어 있다. 전극(122) 위로부터 상기 응력 완화층(135) 위로 연장되어 재배치 배선(134)이 형성되어 있다. 재배치 배선(134) 및 응력 완화층(135)을 덮어 솔더 레지스트(133)가 형성되어 있다. 솔더 레지스트(133)에 형성된 개구부 내에 노출된 재배치 배선(134)에 땜납 범프(137)가 형성되어 있다.
상기 구성을 구비한 본 실시예의 반도체 장치(100)에 의하면, 능동면과 반대측의 제 1 면(110b) 위에 배선부(120)를 형성하고 있기 때문에, 1칩 위에 인덕터나 안테나를 내장한 반도체 장치를 제공할 수 있다. 또한, 능동면과 반대측에 제거 영역(111a)을 설치하고, 제거 영역(111a)에 형성된 절연부(115) 위에 배선부(120) 를 설치하고 있기 때문에, 칩 실장 면적을 변경하지 않고 인덕터나 안테나를 내장한 반도체 장치를 실현할 수 있다.
또한, 본 실시예에서는 제 1 면(110b)에 설치한 배선부(120)의 배선을 관통 전극(112)을 통하여 능동면인 제 2 면(110a) 측으로 인출하여, 제 2 면(110a) 위에 형성한 재배치 배선(134)을 통하여 외부 접속 단자인 땜납 범프(137)와 전기적으로 접속하고 있다. 이것에 의해, 플립칩 실장이 가능한 반도체 장치로 되기 때문에, 안테나 등으로서 기능하는 배선부(120)가 반도체 장치(100)를 기판에 실장한 경우에 상면에 위치하게 되어, 안테나에 의한 송수신에 유리한 구성으로 된다.
또한, 본 실시예에서 절연부(115)를 설치한 것에 따른 효과는 상술한 실시예와 동일하다. 즉, 제거 영역(111a) 내에 충전된 절연 재료로 이루어지는 절연부(115) 위에 스파이럴 형상의 인덕터(118)를 형성하고 있기 때문에, 인덕터(118)에 전류를 공급했을 때에 인덕터부(118a)에서의 자계 발생을 억제할 수 있어 와전류를 억제할 수 있다. 또한, 능동면인 제 2 면(110a)에 형성된 집적 회로 등과 인덕터(118) 사이에 절연부(115)가 개재되어 있음으로써, 상기 집적 회로와 인덕터(118)의 전자기적 커플링을 억제할 수 있으며, 인덕터(118)의 Q값을 향상시킬 수 있다.
[제조 방법]
다음으로, 반도체 장치(100)의 제조 방법에 대해서 도 8의 (a)∼(d)를 참조하여 설명한다.
본 실시예에 따른 제조 방법은, 실제로는 동일한 실리콘 웨이퍼(실리콘 기 판) 위에 반도체 장치(100)를 복수 일괄적으로 형성하여 두고, 그 후, 다이싱 장치에 의해 다이싱(dicing)(절단)하여 개편화(個片化)함으로써 반도체 장치(100)를 얻는 방법이지만, 도 8의 (a)∼(d)에서는 설명을 간단하게 하기 위해, 단순화하여 1개의 반도체 장치(100)의 제조 공정만을 나타내고 있다.
우선, 도 8의 (a)에 나타낸 바와 같이, 제 2 면(110a)에 집적 회로(D)가 형성된 실리콘 기판(110)을 준비한다. 실리콘 기판(110)은 그 제 1 면(11Ob) 측에서 자외광(UV광)의 조사에 의해 박리 가능한 접착제를 사용하여 유리판(유지판)(W)에 부착되어 지지되고 있다. 이 유리판은 WSS(Wafer Support System)라고 불리는 것의 일부이며, 유리판(W)을 부착한 상태에서 실리콘 기판(110)에 대한 연마 처리, 건식 에칭 처리, 또는 습식 에칭 처리 등의 소정의 처리를 실시하게 되어 있다. 이미 박판(薄板) 가공되어 있는 실리콘 기판의 유동(流動) 프로세스에 이러한 저(低)박리력의 서포트 시스템을 적용하는 것은 공정의 안정성, 확실성을 확보하는데 매우 유리하다.
실리콘 기판(110)의 능동면(집적 회로(D)가 형성된 면)인 제 2 면(110a) 위에 전극(122)을 형성한다. 이어서, 전극(122)을 덮어 실리콘 기판(110) 위에 패시베이션막(121)을 형성하고, 이 패시베이션막(121)을 주지의 포토리소그래피법 및 에칭법에 의해 패터닝함으로써, 전극(122) 위의 패시베이션막(121)을 제거하여 전극(122)을 노출시킨다. 또한, 패시베이션막(121) 및 전극(122)을 덮어 수지층(도시 생략)을 형성한다.
다음으로, 주지의 포토리소그래피법 및 에칭법에 의해 상기 수지층을 패터닝 하여, 소정의 형상, 즉, 전극(122)의 직상(直上) 위치를 포함하는 영역을 제외한 실리콘 기판(10) 위에 응력 완화층(135)을 형성한다.
다음으로, 전극(122)에 접속하는 재배치 배선(134)을 패턴 형성한다. 재배치 배선(134)의 형성에 대해서는, 패시베이션막(121) 위에서 노출되어 있는 전극(122)에 도통하도록 하여 도전 재료 예를 들어 TiW, Cu를 이 순서로 스퍼터링법에 의해 성막하고, 배선 형상으로 패터닝한 후, 얻어진 패턴 위에 Cu를 도금법에 의해 적층하는 것 등에 의해 행한다.
다음으로, 상기 재배치 배선(134)을 덮어 솔더 레지스트(133)를 형성하고, 또한 주지의 포토리소그래피법 및 에칭법에 의해, 응력 완화층(135) 위에 위치하는 재배치 배선(134)의 일부를 제거하여 상기 개구부 내에 재배치 배선(134)을 노출시킨다. 이상의 공정이 종료되면, 실리콘 기판(110)을 유리판(W)으로부터 박리하고, 이번에는 도 8의 (b)에 나타낸 바와 같이, 실리콘 기판(110)의 제 2 면(110a) 측을 유리판(W)에 부착하여 지지한다.
다음으로, 실리콘 기판(110)의 제 1 면(11Ob) 위에 포토레지스트를 사용하여 마스크(도시 생략)를 형성하고, 건식 에칭에 의해 실리콘 기판(110)을 제 1 면(110b) 측으로부터 제거함으로써, 도 8의 (b)에 나타낸 바와 같이, 집적 회로(D)의 이면(裏面) 측에 대응하는 위치에 제 1 면(11Ob) 위의 오목부로 되는 제거 영역(111a)을 형성하는 동시에, 실리콘 기판(110)을 관통하여 전극(122)에 도달하는 관통 구멍(111b)을 형성한다.
또한, 본 공정에서는 포토레지스트를 마스크로 하는 패터닝 방법에 한정되지 않아, 예를 들어 하드마스크로서 SiO2막을 사용할 수도 있고, 포토레지스트 마스크 및 하드마스크를 병용할 수도 있다. 또한, 에칭 방법으로서는, 건식 에칭에 한정되지 않아, 습식 에칭, 레이저 가공, 또는 이들을 병용할 수도 있다.
다음으로, 도 8의 (c)에 나타낸 바와 같이, 실리콘 기판(110)의 제 1 면(110b) 및 제거 영역(111a), 관통 구멍(111b)의 내벽에 절연막(113)을 형성한다. 절연막(113)은 전류 누설의 발생, 산소 및 수분 등에 의한 실리콘 기판(110)의 침식 등을 방지하기 위해 설치되고, 각종 CVD법에 의해 실리콘 산화물막을 성막함으로써 형성할 수 있다. 절연막(113)은 소정의 절연성을 구비하고 있으면 실리콘 산화물에 한정되지 않아, 실리콘 질화물이나 수지 재료를 사용하여 형성할 수도 있다. 전극(122)의 이면 부분(관통 구멍(111b)에 면하는 부분)에 설치된 절연막(113)에 대해서는, 관통 전극(112)과 전극(122)을 도통시키기 위해, 건식 에칭 또는 레이저 가공에 의해 제거하고, 관통 구멍(111b)의 내측벽에만 절연막(113)이 형성된 상태로 하여 둔다.
다음으로, 전기 화학 도금(ECP)법을 이용하여 관통 구멍(111b)의 내부에 도금 처리를 실시한다. 도금 처리에 의해, 관통 구멍(111b)의 내측에 관통 전극(112)을 형성하기 위한 도전 재료가 배치되고, 관통 구멍(111b)의 저부(底部)에 노출되어 있는 전극(122)과 관통 전극(112)이 전기적으로 접속된다. 관통 전극(112)을 형성하기 위한 도전성 재료로서는, 예를 들어 구리(Cu)를 사용할 수 있다. 실제의 관통 전극(112)을 형성하는 공정에는, 예를 들어 TiN막(또는 TiW막)과 Cu막을 스퍼터링법에 의해 적층 형성하는 공정과, 상술한 Cu를 도금법에 의해 형성하는 공정이 포함된다. 또한, 관통 전극(112)의 형성 방법으로서는, 상술한 도금법에 한정되지 않아, 도전 페이스트, 용융 금속, 금속 와이어 등을 매립하여 형성하는 방법일 수도 있다.
본 실시예에서는 관통 구멍(111b)의 내부에 도전 재료를 충전하여 관통 전극(112)을 매립하고 있지만, 완전히 매립되지 않아도, 적어도 관통 구멍(111b)의 내벽을 따라 기판의 두께 방향으로 관통 전극(112)이 형성되어, 제 2 면(110a) 측에서 전극(122)과 전기적으로 접속되어 있으면 된다.
관통 전극(112)을 형성한 후, 실리콘 기판(110)의 제 1 면(110b)의 제거 영역(111a)에 수지 재료 등의 절연 재료를 액적 토출법이나 스핀 코팅법을 이용하여 충전하여 절연부(115)를 형성한다. 이 때, 절연부(115)의 도시 상면은 평탄면으로 형성하여 둔다. 또한, 절연부(115)를 형성할 때 관통 전극(112)이나 다른 단자 등에 부착한 절연 재료는 적절히 제거하여 둔다.
다음으로, 절연부(115)가 형성된 제 1 면(110b) 위에 Au, Cu, Ag, Ti 등의 금속막을 스퍼터링법 등에 의해 형성하고, 주지의 포토리소그래피법 및 에칭법을 이용하여 원하는 형상으로 패터닝함으로써, 도 7의 (a) 및 (b)에 나타낸 패드(144) 및 제 1 단자 배선부(118b)를 형성한다.
다음으로, 제 1 단자 배선부(118b) 및 패드(144)가 형성된 제 1 면(110b) 위에 스핀 코팅법 등을 이용하여 감광성 수지 재료 등의 절연 재료를 도포하고, 이것을 주지의 포토리소그래피법 및 에칭법을 이용하여 원하는 형상으로 패터닝함으로 써, 도 8의 (c)에 나타낸 절연층(116)을 실리콘 기판(110) 위에 선택적으로 형성한다. 또한, 이 때, 절연층(116)의 하층에 위치하는 제 1 단자 배선부(118b)와, 후단(後段)의 공정에서 절연층(116) 위에 형성되는 인덕터부(118a)를 전기적으로 접속하기 위한 관통 구멍을 절연층(116)에 형성하여 둔다.
다음으로, 절연층(116) 위에 도 7의 (b)에 나타낸 평면 형상의 인덕터부(118a)를 형성한다. 인덕터부(118a)의 형성 공정으로서는, 예를 들어 절연층(116) 위를 포함하는 실리콘 기판(110) 위에 Cu막을 스퍼터링법 등에 의해 형성하는 공정과, 이러한 Cu막 위에 인덕터부(118a)의 평면 형상에 대응하는 개구부를 갖는 도금 레지스트를 패턴 형성하는 공정과, 도금 레지스트를 마스크로 하여 Cu막 위에 선택적으로 Cu 도금층을 형성하는 공정과, 상기 도금 레지스트를 제거한 후, 노출된 Cu막을 건식 에칭법 등에 의해 제거하는 공정을 가질 수 있다. 이 형성 방법에 의하면, Cu막과 도금층의 적층 구조를 갖는 인덕터부(118a)가 얻어진다. 또는, 액적 토출법 등을 이용한 배선의 선택 형성 방법도 적용할 수 있다.
다음으로, 실리콘 기판(110)의 제 2 면(110a) 측에 설치된 솔더 레지스트(133) 위에 노출되어 있는 재배치 배선(34)에 대하여, 예를 들어 무연 땜납으로 이루어지는 땜납 범프(137)를 탑재한다. 땜납 범프(137)를 설치할 때에는, 땜납 볼을 재배치 배선(134) 위에 탑재하는 형태일 수도 있고, 땜납 페이스트를 재배치 배선(134) 위에 인쇄하는 형태일 수도 있다.
그 후, 다이싱 장치에 의해 다이싱하여 각각의 반도체 장치(100)가 얻어진다. 이와 같이, 실리콘 기판(110) 위에 복수의 반도체 장치(100)를 대략 동시에 형성하고, 그 후, 그 실리콘 기판(110)을 반도체 장치(100)마다 절단함으로써, 도 7의 (a) 및 (b)에 나타낸 반도체 장치(100)를 얻을 수 있다.
이상 상세하게 설명한 바와 같이, 본 실시예의 제조 방법에 의하면, 반도체 장치(100)를 효율적으로 제조할 수 있어 반도체 장치(100)의 비용 저감화를 실현할 수 있다.
또한, 본 발명의 기술 범위는 상기 실시예에 한정되지 않아, 본 발명의 취지를 일탈하지 않는 범위에서 다양한 변경을 가하는 것이 가능하다.
예를 들어 상기 각 실시예에서 제거 영역은 적어도 인덕터(21, 61)에 대응하는 실리콘 기판(10)의 두께 방향 중 적어도 일부 영역에 형성되어 있으면 된다. 즉, 도 6에 나타낸 바와 같이, 제거 영역(71)이 반도체 장치(70)의 실리콘 기판(1O)의 한쪽 면(1Oa)으로부터 다른쪽 면(1Ob)으로 관통될 수도 있다.
이 구성에서는, 제거 영역(71)을 형성함으로써, 인덕터(21)에 대응하는 실리콘 기판(10)의 두께 방향의 영역이 모두 절연 재료에 의해 충전되어 절연부(72)로 되어 있기 때문에, 인덕터(21)와 실리콘 기판(10)에 형성되어 있는 회로 등의 전자기적 커플링을 최대한 억제하는 것이 가능해진다.
또한, 인덕터(21)의 타단(21c)과 인출선(23)의 일단(23a)을 전기적으로 접속시키는 방법으로서는, 전기 화학 도금(ECP)법을 이용하여 관통 구멍(22a)의 내부에 도금 처리가 실시되어 있을 수도 있고, 도전 페이스트, 용융 금속, 금속 와이어 등을 매립할 수도 있다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치를 나타낸 평면도.
도 2는 도 1의 반도체 장치의 X-X선에 따른 단면도.
도 3은 본 발명의 제 2 실시예에 따른 반도체 장치를 나타낸 단면도.
도 4는 본 발명의 제 3 실시예에 따른 반도체 장치를 나타낸 단면도.
도 5는 본 발명의 제 3 실시예에 따른 반도체 장치의 인덕터(inductor)를 나타낸 평면도.
도 6은 본 발명의 각 실시예에 따른 반도체 장치의 변형예를 나타낸 단면도.
도 7의 (a) 및 (b)는 본 발명의 제 4 실시예에 따른 반도체 장치를 나타낸 도면.
도 8의 (a)∼(d)는 반도체 장치의 제조 방법을 나타낸 단면 공정도.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 장치 10 : 실리콘 기판
10a : 제 1 면 11 : 제거 영역
12 : 절연부 20 : 배선부
21 : 인덕터 (inductor) 22 : 절연층
23 : 인출선 24 : 외부 전극
25 : 범프 30 : 전극
A : 영역

Claims (10)

  1. 구멍부가 형성된 제 1 면을 갖는 반도체 기판과,
    상기 구멍부에 충전된 절연 재료로 이루어지는 절연부와,
    상기 절연부 위에 배치된, 주회(周回) 패턴을 갖는 배선과,
    상기 반도체 기판을 관통하는 전극을 구비하고,
    상기 제 1 면이 상기 반도체 기판의 능동면과 반대측의 면이며,
    상기 배선과 상기 전극이 상기 제 1 면에서 전기적으로 접속되어 있는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 능동면에 형성되고, 상기 능동면에서 상기 관통 전극과 전기적으로 접속된 외부 접속 단자를 더 구비하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 배선이 스파이럴(spiral)·패턴을 갖는 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 배선이 토로이달(toroidal)·패턴을 갖는 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 배선 상에 형성된 응력 완화층을 더 구비하는 반도체 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 구멍부의 깊이가 5㎛ 이상인 반도체 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 절연 재료의 비유전율이 10 이하인 반도체 장치.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 구멍부가 상기 배선의 최외주(最外周)로 둘러싸인 모든 영역에 형성되어 있는 반도체 장치.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 구멍부가 상기 배선에 따른 형상을 갖는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 구멍부의 형상이 주회 패턴 또는 고리 형상 패턴을 갖는 반도체 장치.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8749054B2 (en) * 2010-06-24 2014-06-10 L. Pierre de Rochemont Semiconductor carrier with vertical power FET module
JP4544181B2 (ja) * 2006-03-03 2010-09-15 セイコーエプソン株式会社 電子基板、半導体装置および電子機器
KR100753415B1 (ko) * 2006-03-17 2007-08-30 주식회사 하이닉스반도체 스택 패키지
KR100854927B1 (ko) * 2006-08-29 2008-08-27 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
JP2008210933A (ja) * 2007-02-26 2008-09-11 Casio Comput Co Ltd 半導体装置
JP4305678B2 (ja) * 2007-05-11 2009-07-29 セイコーエプソン株式会社 半導体装置
US8212155B1 (en) * 2007-06-26 2012-07-03 Wright Peter V Integrated passive device
JP4950012B2 (ja) * 2007-11-29 2012-06-13 力成科技股▲分▼有限公司 シリコンスルーホールを有する半導体チップ装置及びその製造方法
JP5592053B2 (ja) * 2007-12-27 2014-09-17 新光電気工業株式会社 半導体装置及びその製造方法
JP2009277879A (ja) * 2008-05-14 2009-11-26 Fujikura Ltd 半導体装置
JP5543084B2 (ja) * 2008-06-24 2014-07-09 ピーエスフォー ルクスコ エスエイアールエル 半導体装置の製造方法
JP2010040782A (ja) * 2008-08-05 2010-02-18 Toshiba Corp 半導体装置及びその製造方法
KR101009103B1 (ko) * 2008-10-27 2011-01-18 삼성전기주식회사 양면 전극 패키지 및 그 제조방법
US8680843B2 (en) * 2010-06-10 2014-03-25 Infineon Technologies Ag Magnetic field current sensors
US8716859B2 (en) * 2012-01-10 2014-05-06 Intel Mobile Communications GmbH Enhanced flip chip package
JP5956944B2 (ja) * 2013-02-28 2016-07-27 日本電産サンキョー株式会社 非接触式情報処理装置
US10251280B2 (en) 2013-12-31 2019-04-02 Texas Instruments Incorporated Integrated circuit with micro inductor and micro transformer with magnetic core
JP2016174101A (ja) 2015-03-17 2016-09-29 株式会社東芝 半導体装置およびその製造方法
US10130302B2 (en) * 2016-06-29 2018-11-20 International Business Machines Corporation Via and trench filling using injection molded soldering
KR102213561B1 (ko) 2019-05-09 2021-02-08 베렉스주식회사 반도체 장치

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02292826A (ja) * 1989-05-06 1990-12-04 Sony Corp 半導体装置
JPH03227046A (ja) * 1990-01-31 1991-10-08 Mitsubishi Electric Corp 高周波集積回路
JPH0786507A (ja) * 1993-09-20 1995-03-31 Fujitsu Ltd 半導体装置及びその製造方法
US5508234A (en) * 1994-10-31 1996-04-16 International Business Machines Corporation Microcavity structures, fabrication processes, and applications thereof
JPH08147351A (ja) 1994-11-25 1996-06-07 Misawa Homes Co Ltd 建物用ｃａｄシステムの設計情報処理方法
WO1996027905A1 (fr) * 1995-03-06 1996-09-12 Hitachi, Ltd. Circuit amplificateur haute frequence
KR0167392B1 (ko) 1995-09-05 1999-01-15 우덕창 박막형 인덕터 및 그의 제조방법
JP3509352B2 (ja) 1995-12-27 2004-03-22 一登 背戸 ローパスフィルターを含む最適・準最適振動制御方法
JP3509362B2 (ja) 1996-01-26 2004-03-22 シャープ株式会社 半導体装置及びその製造方法
KR100250225B1 (ko) 1996-11-19 2000-04-01 윤종용 집적회로용 인덕터 및 그 제조방법
JP2000077610A (ja) 1998-09-03 2000-03-14 Hitachi Ltd インダクタ
US6287931B1 (en) * 1998-12-04 2001-09-11 Winbond Electronics Corp. Method of fabricating on-chip inductor
JP3526237B2 (ja) 1999-05-10 2004-05-10 日本電信電話株式会社 半導体装置およびその製造方法
JP4005762B2 (ja) * 1999-06-30 2007-11-14 株式会社東芝 集積回路装置及びその製造方法
JP2001185685A (ja) * 1999-12-24 2001-07-06 Toshiba Corp 半導体装置
JP4969715B2 (ja) * 2000-06-06 2012-07-04 ルネサスエレクトロニクス株式会社 半導体装置
JP5683765B2 (ja) * 2001-09-04 2015-03-11 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ 集積回路チップ及びその形成方法
JP2003179148A (ja) * 2001-10-04 2003-06-27 Denso Corp 半導体基板およびその製造方法
JP3792635B2 (ja) * 2001-12-14 2006-07-05 富士通株式会社 電子装置
JP4130158B2 (ja) * 2003-06-09 2008-08-06 三洋電機株式会社 半導体装置の製造方法、半導体装置
US7075167B2 (en) * 2003-08-22 2006-07-11 Agere Systems Inc. Spiral inductor formed in a semiconductor substrate
JP2005093867A (ja) * 2003-09-19 2005-04-07 Seiko Epson Corp 半導体装置及びその製造方法

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