JP2009277879A - 半導体装置 - Google Patents

Abstract

【課題】実装基板に実装する場合に、誘導素子と実装基板の配線部との相互作用の影響を軽減すると共に、前記相互作用に起因する特性劣化を防止した半導体装置を提供する。
【解決手段】本発明の半導体装置１Ａ（１）は、一面に電極３及び機能素子６を備えた半導体基板２と、半導体基板の他面に配された第一加工部２０と、半導体基板の一面に配された第二加工部３０と、半導体基板を貫通して配され、一端が電極と電気的に接続された貫通配線部１０と、を備え、第一加工部は、半導体基板の他面に配された第一絶縁樹脂層２１と、第一絶縁樹脂層上に配され、貫通配線部の他端と電気的に接続された第一配線層２２と、第一配線層と電気的に接続されたはんだバンプ２３と、を備え、第二加工部は、半導体基板の一面に配された第二絶縁樹脂層３１と、第二絶縁樹脂層上に形成され、貫通配線部と電気的に接続された誘導素子３５と、を備えたことを特徴とする。
【選択図】図１

Description

本発明は、無線通信機器及び民生機器に利用される、ウエハレベルＣＳＰの再配線層により誘導素子（インダクタ）が形成された半導体装置に関する。

従来、半導体パッケージ、例えば、シリコンチップを樹脂により封止した、いわゆるデュアル・インライン・パッケージ（Dual Inline Package） やクァド・フラット・パッケージ（Quad Flat Package） では、樹脂パッケージの側面部や周辺部に金属リードを配置した周辺端子配置型が主流である。

これに対し、ＣＳＰ（チップスケールパッケージ）、特に「ウエハレベルＣＳＰ」（以下、ＷＬＣＳＰという場合がある）と呼ばれる半導体パッケージでは、ウエハ上に、絶縁樹脂層、配線層、封止層などを形成し、さらにはんだバンプを形成した後、ダイシングにより複数のチップを得る。

ＷＬＣＳＰでは、前記チップがそのままのサイズでパッケージの施された半導体チップとなるため、その占有面積を狭くすることができ、高密度実装が可能である。ＷＬＣＳＰは、半導体チップに形成されたはんだバンプを用いて外部の基板に実装される。

従来の半導体チップは、半導体基板の機能素子が形成された能動面に、各種受動素子と実装部を有する構造を有している（例えば、特許文献１参照）。即ち、半導体チップを実装する場合に、素子部が実装基板の方を向く「フェースダウン実装」と呼ばれる形態を有している。

ところで、上記文献１において、受動素子部は例としてキャパシタを形成しているが、他に銅めっき再配線で形成されたインダクタという形態も考えられる。再配線で形成したインダクタは５μｍ〜１０μｍ程度の厚膜銅めっきを用いるため、従来ＩＣで配線材料として用いられる薄膜のＡｌ材料（〜１μｍ）に比べ、大幅な電気抵抗（ＤＣ抵抗）の改善を実現できる。また、ウエハレベルＣＳＰ技術により形成された受動素子部は構造上、基板から数μｍ〜数十μｍ離れており、このためシリコン基板による受動素子の性能への影響を低減することが可能となり、大幅な特性の向上が実現可能となる。ここで、「大幅な特性の向上」とは、受動素子の特性が改善され、ひいては半導体回路の特性の向上に繋がることを意味する。

即ち、まとめると、ウエハレベルＣＳＰ技術を用いた半導体装置では、受動素子、特にインダクタの特性の大幅な向上が実現でき、機器の低消費電力化や雑音の低減に大幅に貢献するということができる。

しかし、このような形態の半導体装置には潜在的な問題が含まれており、現在頻繁に適用がされている訳ではない。ここで言う潜在的な問題について、図８を用いて簡単に説明する。図８（ａ）は従来の半導体装置１００を下側から見た模式図であり、図８（ｂ）は半導体装置１００を実装基板１１０に実装した状態を模式的に示した図である。半導体装置１００を実装する実装基板１１０には、電気信号を伝送するための配線部１１１、部品を実装するためのパッド部１１２が設けられている。

図８（ｂ）に示すように半導体装置１００を実装基板１１０にフェースダウン実装する場合、特に受動素子がインダクタ（誘導素子１０２）である場合、実装基板１１０の配線部１１１及びパッド部１１２と、半導体装置１００のインダクタとが相互作用を及ぼし合ってしまうという問題がある。

フェースダウン実装をすることで、誘導素子と実装基板の配線部との間で相互作用が生じ、該相互作用により、「エネルギーの散逸（余計なエネルギーのロス）」と「インダクタンス値の変動」という二つの問題が生じうることとなる。

例えば、半導体装置が電圧制御発振器である場合、インダクタはタンク回路の構成要素となり、そのインダクタンスは発振周波数を定義することとなるが、インダクタンス値が変動することにより、発振周波数が設計値から変動してしまうことを意味する。

例えば基板配線部に渦電流が発生し、インダクタと反対方向の磁界が発生することによりインダクタンス値が減少してしまう。また、基板配線部に渦電流が発生することにより、ジュール損失が生じ、インダクタのＱ値が劣化してしまう。

また、基板配線部と半導体装置のインダクタ部に浮遊容量が形成され、エネルギーの散逸が起こるという問題もある。エネルギーの散逸は電圧制御発振器の低消費電力化を阻害し、電圧制御発振器の特性の劣化（位相雑音特性）を引き起こす。
特開２００５−１０８９２９号公報

本発明は、このような従来の実情に鑑みて提案されたものであり、実装基板に実装する場合に、誘導素子と実装基板の配線部との相互作用の影響を軽減することが可能で、前記相互作用に起因する特性劣化を防止した半導体装置を提供することを目的とする。

本発明の請求項１に記載の半導体装置は、一面に電極及び機能素子を備えた半導体基板と、前記半導体基板の他面に配された第一加工部と、前記半導体基板の一面に配された第二加工部と、前記半導体基板を貫通して配され、一端が前記電極と電気的に接続された貫通配線部と、を備えた半導体装置であって、前記第一加工部は、前記半導体基板の他面に配された第一絶縁樹脂層と、該第一絶縁樹脂層上に配され、前記貫通配線部の他端と電気的に接続された第一配線層と、該第一配線層と電気的に接続されたはんだバンプと、を備え、前記第二加工部は、前記半導体基板の一面に配された第二絶縁樹脂層と、該第二絶縁樹脂層上に形成され、前記貫通配線部と電気的に接続された誘導素子と、を備えたことを特徴とする。
本発明の請求項２に記載の半導体装置は、請求項１において、前記第二加工部において、前記第二絶縁樹脂層上に配され前記貫通配線部と電気的に接続された第二配線層と、第二配線層上に順に配された第三絶縁樹脂層と、第三配線層と、を備え、前記第二配線層と前記第三配線層とは電気的に接続され前記誘導素子を構成していることを特徴とする。
本発明の請求項３に記載の半導体装置は、請求項２において、前記第二配線層と前記貫通配線部とは、前記機能素子の配線部を介して電気的に接続されていることを特徴とする。
本発明の請求項４に記載の半導体装置は、請求項２において、前記第二配線層と前記貫通配線部とは、直接接続されていることを特徴とする。
本発明の請求項５に記載の半導体装置は、前記第二加工部において、前記第二絶縁樹脂層上に配され前記貫通配線部と電気的に接続された第二配線層を備え、前記第二配線層と前記機能素子の配線部とは電気的に接続され前記誘導素子を構成していることを特徴とする。
本発明の請求項６に記載の半導体装置は、請求項１乃至５のいずれかにおいて、前記第一加工部において、前記第一絶縁樹脂層と前記はんだバンプとの間に樹脂ポストが配されていることを特徴とする。

本発明では、半導体基板の一方の面にはんだバンプを有する第一加工部を設け、他方の面に誘導素子を有する第二加工部を設け、半導体基板に設けた貫通配線部を通じて両者を電気的に接続している。このように誘導素子と実装部（はんだバンプ）とを異なる面に設けることで、本発明の半導体装置を実装基板に実装した場合に、実装基板の配線部と半導体基板上に形成された誘導素子との距離が大きくなるので、誘導素子と実装基板の配線部との相互作用の影響を軽減することができる。その結果、本発明では、前記相互作用に起因する特性劣化を防止した半導体装置を提供することが可能である。

以下、本発明に係る半導体装置の一実施形態を図面に基づいて説明する。

＜第一実施形態＞
図１は、本発明の半導体装置の一実施形態を模式的に示す断面図である。
この半導体装置１Ａ（１）は、一面２ａに電極３及び機能素子を備えた半導体基板２と、前記半導体基板２の他面２ｂに配された第一加工部２０と、前記半導体基板２の一面２ａに配された第二加工部３０と、前記半導体基板２を貫通して配され、一端が前記電極３と電気的に接続された貫通配線部１０と、を備えたことを特徴とする。

前記第一加工部２０は、前記半導体基板２の他面２ｂに配された第一絶縁樹脂層２１と、該第一絶縁樹脂層２１上に配され、前記貫通配線部１０の他端と電気的に接続された第一配線層２２と、該第一配線層２２と電気的に接続されたはんだバンプ２３と、を備える。
前記第二加工部３０は、前記半導体基板２の一面２ａに配された第二絶縁樹脂層３１と、該第二絶縁樹脂層３１上に形成され、前記貫通配線部１０と電気的に接続された誘導素子３５と、を備える。

本発明の半導体装置１では、半導体基板２の一方の面にはんだバンプ２３を有する第一加工部２０を設け、他方の面に誘導素子３５を有する第二加工部３０を設け、半導体基板２に設けた貫通配線部１０で両者を電気的に接続している。このように誘導素子３５と実装部（はんだバンプ２３）とを異なる面に設けることで、本発明の半導体装置１を実装基板に実装した場合に、実装基板の配線部と半導体基板２上に形成された誘導素子３５との距離が大きくなるので、誘導素子３５と実装基板の配線部との相互作用の影響を軽減することが可能となる。その結果、本発明の半導体装置１は、前記相互作用に起因する特性劣化が防止され、優れた特性を有するものとなる。

半導体基板２の一面２ａ（図１中上側の面、この面が能動面となる）上にはＷＬＰ加工による誘導素子３５（再配線インダクタ）が形成されている（第二加工部３０）。
特に、本実施形態の半導体装置１では、第二加工部３０は、半導体基板２の一面２ａに配された第二絶縁樹脂層３１と、第二絶縁樹脂層３１上に配され前記貫通配線部１０と電気的に接続された第二配線層３２と、第二配線層３２上に順に配された第三絶縁樹脂層３３と、第三配線層３４と、を備える。前記第二配線層３２と前記第三配線層３４とは電気的に接続され前記誘導素子３５を構成している。また、前記第二配線層３２と前記貫通配線部１０とは、前記機能素子の配線部６を介して電気的に接続されている。これにより誘導素子３５は貫通配線部１０と電気的に接続される。
また、貫通配線部１０は半導体基板２の能動面と反対側の面２ｂ（図１中下側の面）に形成された、はんだバンプ２３、第一配線層２２（第一加工部２０）と電気的に接続されている。

半導体基板２は、Ｓｉの他に、ＳｉＧｅ，ＧａＡｓ等の化合物半導体からなる半導体ウエハでもよく、半導体ウエハをチップ寸法に切断（ダイシング）した半導体チップであってもよい。半導体基板２が半導体チップである場合は、まず、半導体ウエハの上に、各種半導体素子やＩＣ、誘導素子３５等を複数組、形成した後、チップ寸法に切断することで複数の半導体チップを得ることができる。半導体基板２の厚さは、例えば５０〜５００μｍである。

電極３は、半導体基板２の一面に設けられ、少なくとも一部が、後述する貫通電極部１０の貫通孔１１の一方の開口部から孔内に露呈するようにして設けられている。
電極３は、配線部６を介して、該一面内にある機能素子と電気的に接続されている。
電極３の材質としては、例えばアルミニウム（Ａｌ）や銅（Ｃｕ）、アルミニウム−シリコン（Ａｌ−Ｓｉ）合金、アルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）合金等の導電性に優れる材質が好適に用いられる。

半導体基板２の表面には、ＳｉＮまたはＳｉＯ_２ 等のパッシベーション膜４，５（不動態化による絶縁層）が形成されている。
パッシベーション膜４には、電極３と整合する位置に開口部が設けられており、この開口部を通して電極３が露出されている。パッシベーション膜４，５は、例えばＬＰ−ＣＶＤ法等により形成することができ、その膜厚は例えば０．５〜３μｍである。

機能素子は、本実施形態では、例えばＩＣチップや、ＦＥＴトランジスタからなる。
また、機能素子の他の例としては、例えば、ＣＣＤ素子等の光素子、マイクロリレー、マイクロスイッチ、圧力センサ、加速度センサ、高周波フィルタ、マイクロミラー、マイクロリアクター、μ−ＴＤＳ、ＤＮＡチップ、ＭＥＭＳデバイス、マイクロ燃料電池等が挙げられる。

機能素子の配線部６は、半導体基板２上に配され、電極３や機能素子等を電気的に接続して回路をなす。図１においては、機能素子の配線部６を模式的に示している。
配線部６の材質としては、電極３と同様の材料を用いればよく、例えばアルミニウム（Ａｌ）や銅（Ｃｕ）、アルミニウム−シリコン（Ａｌ−Ｓｉ）合金、アルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）合金等の導電性に優れる材質が好適に用いられる。

上記半導体基板２の一方の表面から他方の表面に向かう貫通孔１１が形成され、この貫通孔１１に絶縁層１２を介して導電部１３が形成されることにより貫通配線部１０が形成されている。
貫通孔１１は、図１に示すように、半導体基板２において、電極３が他面２ｂから一面２ａに配された孔内に露呈するように、半導体基板２内に開けられてなる。
貫通孔１１の口径は、例えば数十μｍ程度である。
また、半導体基板２上に設けられる貫通孔１１の数は、特に限定されない。

貫通孔１１内の側面には、ＳｉＮまたはＳｉＯ_２ 等の絶縁層１２が配されている。パッシベーション膜４は絶縁層１２と別に形成されるが、パッシベーション膜５は絶縁層１２と同時に形成される。絶縁層１２の膜厚は、例えば０．５〜３μｍが好ましい。

導電部１３は、貫通孔１１内の側面の少なくとも一部に配されることにより、導電体として有効に働く。
図１の断面図に示す例では、導電部１３は、側面の全体を覆うように配されているが、これには限定されない。例えば、導電部１３が、側面の一部に、半導体基板２の一方の面と他方の面との間に渡って配された構成としてもよい。

導電部１３の材質としては、導電性に優れた材料を用いることが好ましい。また、導電部１３は、電極３との密着性に優れるとともに、導電部１３を構成する元素が電極３や半導体基板２内に拡散しない材料を用いれば、さらに好ましい。
例えば、導電部１３が単層である場合には、電極３と同材料であることが望ましく、Ａｌ、Ｃｕ、Ｎｉ、Ａｕ等の金属材料を用いれば、導電性や電極３との密着性等の点で好ましい。

また、導電部１３を、２種類以上の金属材料からなる多層構造、あるいは材料の異なる膜を積層した構造とした場合、外側の層には、電極３をなす材質との密着性に優れる材料や、導電部１３と、電極３または半導体基板２との間で元素移動（拡散）が生じるのを防止できる金属材料（バリアメタル）を配し、内側の層には、導電性の高い金属を配した構成とすることが好ましい。

側面部に導電部１３が形成された貫通孔１１を充填するように、樹脂部１４が配されていてもよい。
樹脂部１４は、例えばポリイミド樹脂、エポキシ樹脂、シリコーン樹脂等からなる。この樹脂部１４は、第一加工部２０の後述する封止樹脂層２４と同時に形成されることが好ましい。

第二加工部３０は、半導体基板２の一面２ａに配され、誘導素子３５としてのインダクタを有する。第二加工部３０は、第二絶縁樹脂層３１と、第二絶縁樹脂層３１上に配された第二配線層３２と、第二配線層３２上に順に配された第三絶縁樹脂層３３と、第三配線層３４と、を備える。

第二絶縁樹脂層３１は、各電極３と整合する位置に形成された開口部を有する。第二絶縁樹脂層３１は、例えばポリイミド樹脂、エポキシ樹脂、シリコーン樹脂等からなり、その厚さは例えば５〜２０μｍである。
第二絶縁樹脂層３１は、例えば回転塗布法、印刷法、ラミネート法などにより形成することができる。また開口部は、例えばフォトリソグラフィ技術を利用したパターニングなどにより形成することができる。

第二配線層３２の材料としては、例えばＣｕの他、Ｃｒ、Ａｌ，Ｔｉ、Ａｕ、Ａｇ、ＴｉＷ等が用いられ、その厚さは例えば３〜１０μｍである。これにより十分な導電性が得られる。第二配線層３２は、例えば、電解銅めっき法等のめっき法、スパッタリング法、蒸着法、または２つ以上の方法の組み合わせにより形成することができる。

第三絶縁樹脂層３３は、例えばポリイミド樹脂、エポキシ樹脂、シリコーン樹脂等からなり、その厚さは例えば３〜１０μｍである。
第三絶縁樹脂層３３は、例えば回転塗布法、印刷法、ラミネート法などにより形成することができる。

第三配線層３４の材料としては、例えばＣｕの他、Ｃｒ、Ａｌ，Ｔｉ、Ａｕ、Ａｇ、ＴｉＷ等が用いられ、その厚さは例えば５〜２０μｍである。これにより十分な導電性が得られる。第三配線層３４は、例えば、電解銅めっき法等のめっき法、スパッタリング法、蒸着法、または２つ以上の方法の組み合わせにより形成することができる。
前記第二配線層３２と前記第三配線層３４とは電気的に接続され前記誘導素子３５を構成している。誘導素子３５の形状としては特に限定されるものではなく、例えば螺旋形状、つづら折れ形状等が挙げられる。

また、半導体装置１は、上記第三配線層３４が埋設されるように、前記半導体基板２の一面２ａ側に配された封止樹脂層３６を、さらに備えていることが好ましい。
封止樹脂層３６は、誘導素子３５を保護するためのもので、例えば、ポリイミド系樹脂、エポキシ系樹脂、シリコン系樹脂（シリコーン）等により構成され、その厚みは３〜１０μｍ程度である。

＊この段落は削除します。

第一加工部２０は、半導体基板２の他面２ｂに配され、実装部をなす。第一加工部２０は、第一絶縁樹脂層２１と、該第一絶縁樹脂層２１上に配された第一配線層２２と、該第一配線層２２と電気的に接続されたはんだバンプ２３と、を備える。

第一絶縁樹脂層２１は、例えばポリイミド樹脂、エポキシ樹脂、シリコーン樹脂等からなり、その厚さは例えば３〜１０μｍである。
第一絶縁樹脂層２１は、例えば回転塗布法、印刷法、ラミネート法などにより形成することができる。

第一配線層２２は、はんだバンプ２３と貫通配線部１０とを電気的に接続する再配線層（アンダーパス）である。第一配線層２２の一端部は、貫通配線部１０（導電部１３）と電気的に接続されている。また、第一配線層２２の他端部は、はんだバンプ２３と電気的に接続されている。第一配線層２２は導電部１３と同時に形成しても、別々に形成しても構わない。
第一配線層２２の材料としては、例えばＣｕの他、Ｃｒ、Ａｌ，Ｔｉ、Ａｕ、Ａｇ、ＴｉＷ等が用いられ、その厚さは例えば３〜１０μｍである。これにより十分な導電性が得られる。第一配線層２２は、例えば、電解銅めっき法等のめっき法、スパッタリング法、蒸着法、または２つ以上の方法の組み合わせにより形成することができる。

はんだバンプ２３は、Ｓｎ−Ｐｂ共晶はんだ、Ｓｎ−Ａｇ−Ｃｕ系の鉛を含まない高温はんだ等を用いることができる。その他にも、Ｐｂ，ｌｎ，Ｓｎ，Ａｕ，Ａｇ，Ｃｕ，Ｂｉ，Ｚｎのいずれかを少なくとも一つ含む材料を用いることができる。はんだバンプ２３は、例えば、はんだボール搭載法、電解はんだめっき法、はんだペースト印刷法、はんだペーストディスペンス法、はんだ蒸着法等により形成することができる。

また、半導体装置１は、上記第一配線層２２が埋設されるように、前記半導体基板２の他面２ｂ側に配された封止樹脂層２４を、さらに備えていることが好ましい。
封止樹脂層２４は、第一配線層２２を保護するためのもので、例えば、ポリイミド系樹脂、エポキシ系樹脂、シリコン系樹脂（シリコーン）等により構成され、その厚みは３〜１０μｍ程度である。

このような封止樹脂層２４は、例えば、感光性ポリイミド系樹脂等の感光性樹脂をフォトリソグラフィ技術によりパターニングすることによって形成することができる。なお、封止樹脂層２４の形成方法は、この方法に限定されるものではない。

図２は、本発明の半導体装置１Ａ（１）を実装基板５０に実装した状態を示す図である。
図８（ａ）に示した従来の半導体装置１００では、貫通配線部を有さないので必然的に実装部（はんだバンプ１０１）と誘導素子１０２は基板１０３の同じ面に形成される。そのため、図８（ｂ）に示すように、実装基板１１０に実装した場合、必然的に実装基板１１０上の配線部１１１と、誘導素子１０２の相互作用の影響が大きくなる。

図２と図８とを比較すると、本発明の半導体装置１では、誘導素子３５と実装部（はんだバンプ２３）とを異なる面に設けているので、半導体装置１を実装基板５０に実装した場合に、実装基板５０の配線部５１と半導体装置１の誘導素子３５との距離が大きくなることがわかる。これにより、本発明の半導体装置１では、誘導素子３５と実装基板５０の配線部５１との相互作用の影響を軽減することが可能となる。その結果、半導体装置は、前記相互作用に起因する特性劣化を防止することができ、優れた特性を有するものとなる。ここで、「相互作用に起因する特性劣化」とは、誘導素子の特性が悪くなり、その結果、半導体回路の特性が劣化することを意味する。

なお、本実施形態の半導体装置１では、図３に示すように、前記第一加工部２０において、前記第一絶縁樹脂層２１と前記はんだバンプ２３との間に樹脂ポスト２５が配されていてもよい。
貫通配線部１０の形成は、半導体基板２が薄い方が容易である。しかし、基板を薄くすることにより、実装における機械的ストレスが及ぼす影響が大きくなり、これを軽減するために応力緩和のための樹脂ポス卜部が必要となる。第一加工部２０に樹脂ポス卜２５を配することで、実装時の応力が緩和され、より薄い半導体基板２にも適用することができる。

樹脂ポスト２５は、第一絶縁樹脂層２１上の所定位置に、面状をなす頂部を備えた略円錐台状とされた突起状に形成されている。樹脂ポスト２５を形成する材料としては、例えば、ポリイミド系樹脂、エポキシ系樹脂、シリコン系樹脂（シリコーン）等、感光性を有する絶縁性樹脂が好適に用いられる。樹脂ポスト２５の膜厚は２５〜１００μｍ程度、その頂部の直径は５０〜５００μｍ程度、その底部の直径は５５〜５５０μｍ程度にすることが好ましい。

＜第二実施形態＞
次に、本発明に係る半導体装置１の第二実施形態について図面に基づいて説明する。
図４は、本発明の半導体装置１の第二実施形態を模式的に示す断面図である。
なお、本実施形態においては、上述した第一実施形態と異なる部分について主に説明し、第一実施形態と同様の部分においては、その説明を省略する。
本実施形態の半導体装置１Ｃ（１）では、第二加工部３０において、前記第二配線層３２と前記貫通配線部１０とが、直接接続されている。

上述した第一実施形態では、貫通配線部１０と誘導素子３５（第二配線層３２）は、機能素子の配線部６を介して電気的に接続されていたが、本実施形態の半導体装置１Ｃ（１）では、第二配線層３２は直接貫通配線部１０と接合が取られている。これにより基本構造と異なる回路トポロジに適用が可能となる。また、電気的な特性（高周波特性）を考えると、こちらの構造の方が有利であると言える。

また、本実施形態の半導体装置１Ｄ（１）では、図５に示すように、前記第一加工部２０において、前記第一絶縁樹脂層２１と前記はんだバンプ２３との間に樹脂ポスト２５が配されていてもよい。第一加工部２０に樹脂ポス卜２５を配することで、実装時の応力が緩和され、より薄い半導体基板２にも適用することができる。

＜第三実施形態＞
次に、本発明に係る半導体装置１の第三実施形態について図面に基づいて説明する。
図６は、本発明の半導体装置１の第三実施形態を模式的に示す断面図である。
なお、本実施形態においては、上述した第一実施形態と異なる部分について主に説明し、第一実施形態と同様の部分においては、その説明を省略する。
本実施形態の半導体装置１Ｅ（１）では、前記第二加工部３０において、前記第二絶縁樹脂層３１上に配され前記貫通配線部１０と電気的に接続された第二配線層３２を備える。そして、前記第二配線層３２と前記機能素子の配線部６とは電気的に接続され前記誘導素子３５を構成している。

上述した第一実施形態では、誘導素子３５は第二配線層３２と第三配線層３４から構成されていたが、本実施形態の半導体装置１Ｅ（１）では、誘導素子３５は、機能素子の配線部６と第二配線層３２から構成されている。
誘導素子３５を機能素子の配線部６と第二配線層３２とから構成することで、構造がシンプルとなる（単純化される）。また、第二加工部３０の形成において、工程数、層数が少なくて済み、コストを削減したい場合に有効である。

また、本実施形態の半導体装置１Ｆ（１）では、図７に示すように、前記第一加工部２０において、前記第一絶縁樹脂層２１と前記はんだバンプ２３との間に樹脂ポスト２５が配されていてもよい。第一加工部２０に樹脂ポス卜２５を配することで、実装時の応力が緩和され、より薄い半導体基板２にも適用することができる。

以上、本発明の半導体装置について説明してきたが、本発明はこれに限定されるものではなく、発明の趣旨を逸脱しない範囲で、適宜変更が可能である。

本発明は、誘導素子を有する各種半導体装置に適用できる。

本発明に係る半導体装置の第一実施形態の一例を示す断面図。 図１に示す半導体装置を実装した状態を示す断面図。 本発明に係る半導体装置の第一実施形態において他の一例を示す断面図。 本発明に係る半導体装置の第二実施形態の一例を示す断面図。 本発明に係る半導体装置の第二実施形態において他の一例を示す断面図。 本発明に係る半導体装置の第三実施形態の一例を示す断面図。 本発明に係る半導体装置の第三実施形態において他の一例を示す断面図。 従来の半導体装置の一例を示す断面図。

符号の説明

１（１Ａ〜１Ｆ） 半導体装置、２ 半導体基板、３ 電極、６ 機能素子（配線部）、１０ 貫通配線部、１１ 貫通孔、１３ 導電部、２０ 第一加工部、２１ 第一絶縁樹脂層、２２ 第一配線層、２３ はんだバンプ、３０ 第二加工部、３１ 第二絶縁樹脂層、３２ 第二配線層、３３ 第三絶縁樹脂層、３４ 第三配線層、３５ 誘導素子。

Claims (6)

1. 一面に電極及び機能素子を備えた半導体基板と、
   前記半導体基板の他面に配された第一加工部と、
   前記半導体基板の一面に配された第二加工部と、
   前記半導体基板を貫通して配され、一端が前記電極と電気的に接続された貫通配線部と、を備えた半導体装置であって、
   前記第一加工部は、前記半導体基板の他面に配された第一絶縁樹脂層と、該第一絶縁樹脂層上に配され、前記貫通配線部の他端と電気的に接続された第一配線層と、該第一配線層と電気的に接続されたはんだバンプと、を備え、
   前記第二加工部は、前記半導体基板の一面に配された第二絶縁樹脂層と、該第二絶縁樹脂層上に形成され、前記貫通配線部と電気的に接続された誘導素子と、を備えたことを特徴とする半導体装置。
2. 前記第二加工部において、前記第二絶縁樹脂層上に配され前記貫通配線部と電気的に接続された第二配線層と、第二配線層上に順に配された第三絶縁樹脂層と、第三配線層と、を備え、
   前記第二配線層と前記第三配線層とは電気的に接続され前記誘導素子を構成していることを特徴とする請求項１に記載の半導体装置。
3. 前記第二配線層と前記貫通配線部とは、前記機能素子の配線部を介して電気的に接続されていることを特徴とする請求項２に記載の半導体装置。
4. 前記第二配線層と前記貫通配線部とは、直接接続されていることを特徴とする請求項２に記載の半導体装置。
5. 前記第二加工部において、前記第二絶縁樹脂層上に配され前記貫通配線部と電気的に接続された第二配線層を備え、
   前記第二配線層と前記機能素子の配線部とは電気的に接続され前記誘導素子を構成していることを特徴とする請求項１に記載の半導体装置。
6. 前記第一加工部において、前記第一絶縁樹脂層と前記はんだバンプとの間に樹脂ポストが配されていることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。

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