JP2008091631A - 半導体装置 - Google Patents
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Abstract
【課題】インダクタで生じた磁場が集積回路に対して影響を与えることを防止し、かつ、インダクタの磁気特性を劣化させることのない半導体装置を提供する。
【解決手段】本発明の半導体装置10は、半導体基板11と、この半導体基板11に重ねて配されるインダクタ12とを備えている。半導体基板11とインダクタ12との間には、磁気シールド層13が配される。磁気シールド層13は、半導体基板11側に配された、高導電率材料からなる高導電率層16と、インダクタ12側に配された、高透磁率材料からなる高透磁率層17とを隣接して重ねた2層構造を成す。
【選択図】図1
【解決手段】本発明の半導体装置10は、半導体基板11と、この半導体基板11に重ねて配されるインダクタ12とを備えている。半導体基板11とインダクタ12との間には、磁気シールド層13が配される。磁気シールド層13は、半導体基板11側に配された、高導電率材料からなる高導電率層16と、インダクタ12側に配された、高透磁率材料からなる高透磁率層17とを隣接して重ねた2層構造を成す。
【選択図】図1
Description
本発明は、半導体基板の上にインダクタを形成した半導体装置に関する。
近年、集積回路などを形成した半導体基板に、インダクタを設けた半導体装置が知られている。こうした半導体装置は、例えば、インダクタをアンテナ回路として利用し、各種信号の送受信を行う、非接触で通信が可能なデバイスなどに利用されている。従来、こうした半導体装置は、インダクタをチップ部品として外付けで半導体基板に実装していた。しかし、近年の半導体装置の一層の小型化、低コスト化にともなって、集積回路などを形成した半導体基板上にインダクタ自体を直接形成した、インダクタが一体化された半導体装置も知られている。
受動素子であるインダクタは、信号の送受信などの動作時に、周囲に磁場を発生させる。上述したように、集積回路が形成された半導体基板にインダクタを直接形成すると、インダクタの動作に伴って生じた磁場が、集積回路に直接影響を与える。特に、高密度実装によって集積回路に重なるようにインダクタを配した場合、インダクタで生じた磁束が集積回路を貫通し、集積回路の誤動作を引き起こす懸念がある。
このようにインダクタで生じた磁場によって集積回路が誤動作するのを防止するために、例えば、特許文献1では、集積回路とインダクタとの間に高導電率材料からなる磁気シールド部を形成し、インダクタで生じた磁場が集積回路に影響を与えないようにした磁気素子一体型半導体デバイスが記載されている。
特開2002−184945号公報
上述した特許文献1に記載されたインダクタを備えた半導体デバイスでは、インダクタで生じた磁場は高導電率材料からなる磁気シールド層によって遮蔽され、集積回路に影響を与えることは防止できる。しかしながら、磁気シールド層を成す高導電率材料は、磁場によって渦電流を生じ、この渦電流が反磁場を形成する。こうした反磁場がインダクタに隣接して形成された磁気シールド層に生じると、インダクタの磁場が相殺されてしまい、結果的にインダクタの磁気特性が大幅に劣化するという課題があった。
本発明は上記事情に鑑みてなされたもので、インダクタで生じた磁場が集積回路に対して影響を与えることを防止し、かつ、インダクタの磁気特性を劣化させることのない半導体装置を提供することを目的とする。
本発明の請求項1に係る半導体装置は、半導体基板、該半導体基板に重ねて配されたインダクタ、前記半導体基板と前記インダクタとの間に配された磁気シールド部、前記半導体基板と前記磁気シールド部との間に配された第一絶縁層、前記磁気シールド部に重ねて配され、前記インダクタを埋設する第二絶縁層を少なくとも備えた半導体装置であって、
前記磁気シールド部は、高導電率材料からなる高導電率層と、高透磁率材料からなる高透磁率層とが、前記半導体基板側から順に1回以上繰り返し重ねられてなることを特徴とする。
本発明の請求項2に係る半導体装置は、請求項1において、前記半導体基板に形成された集積回路、前記第一絶縁層に配され、前記集積回路と電気的に接続される第一と第二の電極パッド、前記インダクタの一端と他端とを、前記第一と第二の電極パッドにそれぞれ電気的に接続する配線層を更に備えたことを特徴とする。
本発明の請求項3に係る半導体装置は、請求項1において、前記高導電率材料の導電率は、1×107〜1×108[S/m]であることを特徴とする。
本発明の請求項4に係る半導体装置は、請求項1において、前記高透磁率材料の透磁率は、1×10−5〜1×10−3[H/m]であることを特徴とする。
前記磁気シールド部は、高導電率材料からなる高導電率層と、高透磁率材料からなる高透磁率層とが、前記半導体基板側から順に1回以上繰り返し重ねられてなることを特徴とする。
本発明の請求項2に係る半導体装置は、請求項1において、前記半導体基板に形成された集積回路、前記第一絶縁層に配され、前記集積回路と電気的に接続される第一と第二の電極パッド、前記インダクタの一端と他端とを、前記第一と第二の電極パッドにそれぞれ電気的に接続する配線層を更に備えたことを特徴とする。
本発明の請求項3に係る半導体装置は、請求項1において、前記高導電率材料の導電率は、1×107〜1×108[S/m]であることを特徴とする。
本発明の請求項4に係る半導体装置は、請求項1において、前記高透磁率材料の透磁率は、1×10−5〜1×10−3[H/m]であることを特徴とする。
本発明の半導体装置によれば、信号の送受信などに伴いインダクタに発生した磁場は、磁気シールド層を構成する高導電率層によって遮蔽され、この高導電率層よりも半導体基板側に磁場が広がることを防止する。これにより、半導体基板に形成された集積回路は、インダクタで生じた磁場の影響を受けることが無く、インダクタの磁場による集積回路の誤動作など半導体装置への悪影響を防止することができる。
一方、インダクタで生じた磁場によって、高導電率層には渦電流が発生し反磁場が生じる。しかし、高導電率層に隣接してインダクタ側に配された高透磁率層によって、高導電率層に生じた反磁場は遮蔽され、反磁場がインダクタに対して影響を与えることを防止する。これにより、高導電率層の磁場遮蔽によって生じた反磁場によってインダクタの磁気特性が低下することを防止できる。このように、本発明の半導体装置は、インダクタによって生じた磁場が半導体基板に形成された集積回路などに影響を及ぼすことを防止するとともに、磁気シールド層を構成する高導電率層に生じた反磁場によってインダクタの磁気特性が劣化することも防止でき、良好な磁気特性のインダクタを備え、磁場による影響を受けない信頼性の高い半導体装置を実現できる。
以下、本発明に係る半導体装置の一実施形態を図面に基づいて説明する。図1は、本発明の半導体装置の一例を示す斜視図であり、図2は、図1におけるA−A線での断面図である。本発明の半導体装置10は、半導体基板11と、この半導体基板11に重ねて配されるインダクタ12とを備えている。
半導体基板11とインダクタ12との間には、磁気シールド層13が配される。また、半導体基板11と磁気シールド層13との間には第一絶縁層18が形成され、磁気シールド層13に重ねてインダクタ12を埋設する第二絶縁層(封止層)19が形成されている。
半導体基板11には、例えば、集積回路(IC)15が形成されていればよい。インダクタ12は、例えば半導体基板11の一面と平行に広がるスパイラル状の導電体である。磁気シールド層13は、半導体基板11側に配された、高導電率材料からなる高導電率層16と、インダクタ12側に配された、高透磁率材料からなる高透磁率層17とを隣接して重ねた2層構造を成す。
このような構成のインダクタを備えた半導体装置10によれば、信号の送受信などに伴いインダクタ12に発生した磁場は、磁気シールド層13を構成する高導電率層16によって遮蔽され、この高導電率層16よりも半導体基板11側に磁場が広がることを防止する。これにより、半導体基板11に形成された集積回路15は、インダクタ12で生じた磁場の影響を受けることが無く、インダクタの磁場による集積回路15の誤動作など半導体装置10への悪影響を防止することができる。
一方、インダクタ12で生じた磁場によって、高導電率層16には渦電流が発生し反磁場が生じる。しかし、高導電率層16に隣接してインダクタ12側に配された高透磁率層17によって、高導電率層16に生じた反磁場は遮蔽され、反磁場がインダクタ12に対して影響を与えることを防止する。これにより、高導電率層16の磁場遮蔽によって生じた反磁場によってインダクタ12の磁気特性が低下することを防止できる。
このように、本発明の半導体装置10は、インダクタ12によって生じた磁場が半導体基板11に形成された集積回路15などに影響を及ぼすことを防止するとともに、磁気シールド層13を構成する高導電率層16に生じた反磁場によってインダクタ12の磁気特性が劣化することも防止でき、良好な磁気特性のインダクタを備え、磁場による影響を受けない信頼性の高い半導体装置を実現できる。
半導体基板11は、例えば、シリコンウェハやガリウム砒素ウェハなどから形成されればよい。第一絶縁層18は、例えば、SiO2 、SiNなどの絶縁材から形成されればよい。第二絶縁層(封止層)19は、絶縁性の樹脂、例えばポリイミド、PBO、BCBなどから形成されればよい。
磁気シールド層13を構成する高導電率層16は、導電率が1×107〜1×108[S/m]の高導電率材料、例えば、Al,Cu,Auなどから形成されていればよい。高導電率層16の厚みは、例えば、0.5〜1.5μm程度に形成されていればよい。磁気シールド層13を構成する高透磁率層17は、透磁率が1×10−5〜1×10−3[H/m]の高透磁率材料、例えば、フェライト,CoNbZr,SmCoなどから形成されていればよい。高透磁率層17の厚みは、例えば、2.0〜6.0μm程度に形成されていればよい。また、磁気シールド層13を構成する高導電率層16と高透磁率層17との厚みの形成比は、たとえば、1:1〜1:4程度の比率にされればよい。
なお、1層の高導電率層16と高透磁率層17とを1組として、2組以上の高導電率層16と高透磁率層17を重ねて繰り返し形成することによって、多層構造の磁気シールド層13を形成することも好ましい。この時に、最外層の高導電率層16を半導体基板11側に、また、最外層の高透磁率層17をインダクタ12側になるように積層すればよい。
インダクタ12は、導電体、例えば、Cu,Auなどから形成されていればよい。インダクタ12の形状としては、図1に示した、半導体基板11の一面と平行に広がる渦巻形状以外にも、例えば、半導体基板11を巻回するコイル状などであってもよい。また、インダクタ12は、2層以上の多層に渡って形成されていてもよい。
図3は、本発明に係る半導体装置の別な一例を示す断面図である。半導体装置20は、半導体基板21と、この半導体基板21に重ねて配されるインダクタ22とを備えている。半導体基板21とインダクタ22との間には、磁気シールド層23が配される。また、半導体基板21と磁気シールド層23との間には第一絶縁層28が形成される。更に、磁気シールド層23に重ねてインダクタ22を埋設する第二絶縁層(封止層)29が形成されている。
半導体基板21と第一絶縁層28との間には、集積回路(IC)25が形成されている。また、第一絶縁層28には、この集積回路(IC)25と電気的に接続される第一と第二の電極パッド31a,31bがそれぞれ形成されている。さらに、インダクタ22の一端22aと他端22bとを、第一と第二の電極パッド31a,31bにそれぞれ電気的に接続する配線層32が形成されている。
こうした配線層32は、第二絶縁層(封止層)29を厚み方向に延びる貫通電極や、第二絶縁層(封止層)29の面方向に延びる再配線層などを組み合わせて形成されていればよい。これにより、インダクタ22は、一端22aと他端22bがそれぞれ集積回路(IC)25に接続された一連のループ回路を形成する。
インダクタ22は、例えば半導体基板21の一面と平行に広がるスパイラル状の導電体であればよい。磁気シールド層23は、半導体基板21側に配された、高導電率材料からなる高導電率層26と、インダクタ22側に配された、高透磁率材料からなる高透磁率層27とを隣接して重ねた2層構造を成す。
このような半導体装置20も、インダクタ22によって生じた磁場を高導電率層26によって遮蔽して、半導体基板21に形成された集積回路25などに磁場が影響を及ぼすことを防止するとともに、高導電率層26に生じた反磁場を高透磁率層27によって遮蔽して、インダクタ22の磁気特性が劣化することを防止できる。
次に、本発明の半導体装置の製造方法の一例を説明する。まず、図4(a)に示すように、表面に集積回路(IC)45などが形成された半導体基板41を用意し、集積回路(IC)を覆うように第一絶縁層42を形成する。この時に、集積回路(IC)45に電気的に接続された第一と第二の電極パッド51a,51bが露呈するように第一絶縁層42を形成すればよい。
図4(b)に示すように、第一絶縁層42に重ねて高導電率層46を形成する。高導電率層46は、例えば、Al,Cu,Auなどをスパッタリングによって膜厚1μm程度に成膜し、リフトオフあるいはエッチングによって所定の形状に整形すればよい。次に、図4(c)に示すように、高導電率層46に重ねて高透磁率層47を形成する。高透磁率層47は、例えば、フェライトをスパッタリングによって膜厚3.5μm程度に成膜し、リフトオフあるいはエッチングによって所定の形状に整形すればよい。これにより、高導電率層46と高透磁率層47の2層からなる磁気シールド層43が形成される。
次に、図4(d)に示すように、磁気シールド層43を覆う第二絶縁層(封止層)49aを形成する。この第二絶縁層49aは、例えば、ポリイミドをスピンコートによって膜厚10μm程度塗布すればよい。この後、例えば、フォトリソグラフィによって第一と第二の電極パッド51a,51bをそれぞれ露呈させる開口53を形成すればよい。
続いて、半導体基板41の全体にCrおよびCuをそれぞれ膜厚0.15μmおよび0.2μm程度成膜してシード層(図示せず)を形成した後、図4(e)に示すように、開口53を埋め、第二絶縁層(封止層)49a上に配される配線層(再配線層)52を形成する。こうした配線層(再配線層)52の形成は、例えば、レジストを塗布した後に、フォトリソグラフィによって所定の形状のレジストマスクを形成し、Cuを電解めっきによって膜厚5〜10μm程度成膜した後、レジストマスクを除去すればよい。
図5(a)に示すように、第二絶縁層(封止層)49aに重ねて、配線層52を覆うように第二絶縁層(封止層)49bをスピンコートによって膜厚10μm程度塗布する。そして、フォトリソグラフィによって配線層(再配線層)52の一部を露呈させる開口55を形成する。
次に、図5(b)に示すように、第二絶縁層(封止層)49bに重ねてインダクタ42を形成する。インダクタ42は、例えば、レジストを塗布した後に、フォトリソグラフィによって所定の形状のレジストマスクを形成し、Cu,Al,Auなどを電解めっきによって膜厚10μm程度成膜した後、レジストマスクを除去することで形成すればよい。
最後に、図5(c)に示すように、第二絶縁層(封止層)49bに重ねて、インダクタ42を覆うように第二絶縁層(封止層)49cをスピンコートによって膜厚10μm程度塗布する。その後、ベーキングによってインダクタ42を埋設する第二絶縁層(封止層)49が一体に形成される。なお、第二絶縁層(封止層)49は、ポリイミド以外にも、例えば、PBO,BCBなどを用いてもよい。以上のような工程によって、本発明の半導体装置40を製造することができる。
本出願人は、本発明の効果を検証するため、磁気シールドの構造の違いによるインダクタのインダクタンスおよびQ値の比較を行った。検証にあたっては、半導体装置を構成する各層の材料や特性を表1に示すものとし、本発明例として、高導電率層と高透磁率層とからなる磁気シールド層を備えた半導体装置、従来の比較例として、高導電率層だけからなる磁気シールド層を備えた半導体装置、および磁気シールド層を有しない半導体装置の3種類のサンプルが用意された。これら3つのサンプルを用いて、インダクタンスを測定した結果を図6に、Q値を測定した結果を図7にそれぞれ示す。
図6に示す結果によれば、磁気シールドが無い場合(比較例1)、即ちインダクタ本来のインダクタンスは7nHである。一方、磁気シールドとして高導電率層だけを備えた従来の比較例2では、インダクタンスが2〜3nHと大きく低下している。これは、高導電率層で生じた渦電流による反磁場がインダクタのインダクタンスを低下させているものと考えられる。
一方、磁気シールドとして高導電率層と高透磁率層とを備えた本発明例では、インダクタンスは7nHと、インダクタ本来のインダクタンスを保っている。これは、高導電率層で生じた渦電流による反磁場が高透磁率層によって遮蔽され、インダクタのインダクタンス低下を防止しているためである。
また、図7に示す結果によれば、磁気シールドとして高導電率層だけを備えた従来の比較例2では、Q値が2〜3と大きく低下している。一方、磁気シールドとして高導電率層と高透磁率層とを備えた本発明例では、Q値は磁気シールドが無い場合(比較例1)とほぼ同様の値を維持しており、磁気シールドの形成によるQ値の低下をほぼ防止できていることが分かる。
10…半導体装置、11…半導体基板、12…インダクタ、13…磁気シールド部、15…集積回路、16…高導電率層、17…高透磁率層、18…第一絶縁層、19…第二絶縁層。
Claims (4)
- 半導体基板、該半導体基板に重ねて配されたインダクタ、前記半導体基板と前記インダクタとの間に配された磁気シールド部、前記半導体基板と前記磁気シールド部との間に配された第一絶縁層、前記磁気シールド部に重ねて配され、前記インダクタを埋設する第二絶縁層を少なくとも備えた半導体装置であって、
前記磁気シールド部は、高導電率材料からなる高導電率層と、高透磁率材料からなる高透磁率層とが、前記半導体基板側から順に1回以上繰り返し重ねられてなることを特徴とする半導体装置。 - 前記半導体基板に形成された集積回路、前記第一絶縁層に配され、前記集積回路と電気的に接続される第一と第二の電極パッド、前記インダクタの一端と他端とを、前記第一と第二の電極パッドにそれぞれ電気的に接続する配線層を更に備えたことを特徴とする請求項1に記載の半導体装置。
- 前記高導電率材料の導電率は、1×107〜1×108[S/m]であることを特徴とする請求項1に記載の半導体装置。
- 前記高透磁率材料の透磁率は、1×10−5〜1×10−3[H/m]であることを特徴とする請求項1に記載の半導体装置。
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Cited By (4)
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JP2014103410A (ja) * | 2008-09-18 | 2014-06-05 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
US9042117B2 (en) | 2010-03-24 | 2015-05-26 | Renesas Electronics Corporation | Semiconductor device |
JP2022058877A (ja) * | 2018-04-24 | 2022-04-12 | ウルフスピード インコーポレイテッド | 湿気保護封止を有するパッケージ化された電子回路とその形成方法 |
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Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009277879A (ja) * | 2008-05-14 | 2009-11-26 | Fujikura Ltd | 半導体装置 |
JP2014103410A (ja) * | 2008-09-18 | 2014-06-05 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
US9177978B2 (en) | 2008-09-18 | 2015-11-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US10020296B2 (en) | 2008-09-18 | 2018-07-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US11127732B2 (en) | 2008-09-18 | 2021-09-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US9042117B2 (en) | 2010-03-24 | 2015-05-26 | Renesas Electronics Corporation | Semiconductor device |
JP2022058877A (ja) * | 2018-04-24 | 2022-04-12 | ウルフスピード インコーポレイテッド | 湿気保護封止を有するパッケージ化された電子回路とその形成方法 |
US11682634B2 (en) | 2018-04-24 | 2023-06-20 | Wolfspeed, Inc. | Packaged electronic circuits having moisture protection encapsulation and methods of forming same |
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