JP2010192500A - 半導体装置 - Google Patents
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Abstract
【課題】半導体装置を実装した際に他の電子機器に悪影響を及ぼすアウトガスの発生を防止する。
【解決手段】
半導体基板11と、絶縁層12と、回路素子配線13とからなる半導体装置1であって、前記回路素子配線13が形成されていない領域の少なくとも一部の絶縁層12が除去されていると共に、前記半導体装置1の最表面を全面に亙って被覆する遮蔽膜14が形成されていることを特徴とする。
【選択図】図1
【解決手段】
半導体基板11と、絶縁層12と、回路素子配線13とからなる半導体装置1であって、前記回路素子配線13が形成されていない領域の少なくとも一部の絶縁層12が除去されていると共に、前記半導体装置1の最表面を全面に亙って被覆する遮蔽膜14が形成されていることを特徴とする。
【選択図】図1
Description
本発明は、半導体基板上に集積回路が形成されてパッケージングされる半導体装置に関する。
近年、各種の携帯型電子機器の普及が著しい。このような電子機器においては、携帯性の向上や高機能化が強く求められる技術傾向にあることから、電子機器に実装される半導体装置においても、一層の小型、軽量、薄型化が要望されている。このような要望に対応するための半導体装置のパッケージ構造(封止構造)として、集積回路が形成された半導体基板(半導体チップ)の寸法とパッケージの外形寸法とをほぼ等しくすることができるチップサイズパッケージ(Chip Size Package、以下、CSPと略記する)が知られている。
中でも、ウエハーレベル−チップサイズパッケージ(Wafer Level-CSP、以下、W−CSPと略記する)が注目されている。このW−CSPは再配線技術を利用したものであり、ウエハー状態のままの半導体基板に複数の集積回路を形成、パッケージングした後にチップ化した超小型のデバイスの製造方法、およびそれによって得られるチップ本体のことを指し、既に種々の構成が提案されている。
例えば特許文献1には、半導体基板に形成された回路素子上に保護層を介して再配線を設けたCSPにおいて、回路素子と再配線との間にクロストークを発生させないように、保護層上にバリア層を設けた構成が開示されている。
また、特許文献2には、半導体基板上にスパイラルインダクターが形成されたCSPにおいて、配線を多層構造にしたために引き起こされる品質係数Q値(インダクタンスと抵抗値との比)の低下を防止する目的で、コンタクトパッドを用いた接続構造が開示されている。
また、特許文献2には、半導体基板上にスパイラルインダクターが形成されたCSPにおいて、配線を多層構造にしたために引き起こされる品質係数Q値(インダクタンスと抵抗値との比)の低下を防止する目的で、コンタクトパッドを用いた接続構造が開示されている。
W−CSPにおいては、半導体装置のほぼ全面に封止材料として絶縁樹脂を塗布するが、W−CSPを他の半導体装置と共にパッケージ内に実装した際に熱が加わると、絶縁樹脂からのアウトガスの発生が懸念される。例えば、W−CSPをSAW(Surface Acoustic Wave)デバイスと共に実装する場合には、このアウトガスが発振特性に悪影響を及ぼすことが考えられるので、何らかの対策が必要とされていた。しかし、アウトガスの発生を考慮したものは殆どなく、対策が充分になされていないという問題があった。
本発明は、上記の課題を解決するためになされたものであって、アウトガスの発生が低減可能なW−CSPを提供することを目的とする。
本発明は、上記の課題を解決するためになされたものであって、アウトガスの発生が低減可能なW−CSPを提供することを目的とする。
上記の目的を達成するために、半導体基板と、該半導体基板の片側表面に形成された絶縁層と、該絶縁層上に形成された回路素子配線と、を備え、前記回路素子配線が形成されていない領域の少なくとも一部の前記絶縁層が除去されていると共に、前記半導体装置の最表面を全面に亙って被覆する遮蔽膜が形成されていることを特徴とする。
本発明に係る半導体装置では、回路素子配線が形成されていない領域の絶縁層が除去されているために、半導体装置の総体積中における絶縁層の占める割合が従来品に比べて小さくなるので、樹脂から発生するアウトガスの総量が減る。また、半導体装置の最表面は全面に亙って遮蔽膜によって被覆され、遮蔽膜によって封止されることになるので、遮蔽膜を透過してアウトガスが発生することが少なくなり、他の実装部品へ影響を与えることがない。また、遮蔽膜は、半導体装置から発生するアウトガスのみならず他のガスや湿気等に対しても不透過性を有し、保護膜としても作用するので、種々の外部環境変化よる回路素子配線の劣化を防止することができる。
また、遮蔽膜は、半導体装置の最表面を全面に亙って被覆されるので、特別なパターニングが不要であり、遮蔽膜を形成することによる製造工程の複雑化が無く、汎用の工程および装置を利用でき、低コストでアウトガスの発生が少ない半導体装置が得られる。
また、本発明に係る半導体装置では、回路素子配線が形成されていない領域の絶縁層が除去されているので、絶縁層を形成する樹脂の硬化時の収縮で発生する応力が大きくならない。この応力による歪を、絶縁層の除去部分で緩和できるので、半導体装置に反りが発生することがない。
本発明の半導体装置は、前記遮蔽膜が無機絶縁体からなることが好ましい。
無機絶縁体は緻密な構造を有するので、アウトガスの遮蔽性が良好である。また、無機絶縁体は酸化され難いので、回路素子配線の劣化を防止する保護膜として優れており、耐候性の高い半導体装置となる。
無機絶縁体は緻密な構造を有するので、アウトガスの遮蔽性が良好である。また、無機絶縁体は酸化され難いので、回路素子配線の劣化を防止する保護膜として優れており、耐候性の高い半導体装置となる。
本発明の半導体装置は、前記遮蔽膜が、有機絶縁体からなる有機絶縁膜と、該有機絶縁膜上に積層された金属膜とからなることが好ましい。
金属膜はアウトガスの遮蔽性が高いが、導電性であるために回路素子配線を直接被覆することができないので、絶縁性の高い有機絶縁膜を介在させた積層構造とする。これにより、金属膜を遮蔽膜とした半導体装置となる。
金属膜はアウトガスの遮蔽性が高いが、導電性であるために回路素子配線を直接被覆することができないので、絶縁性の高い有機絶縁膜を介在させた積層構造とする。これにより、金属膜を遮蔽膜とした半導体装置となる。
金属膜は磁界遮蔽性を有するので、半導体装置から発生する磁界を外部へ漏らすことがない上に、外部からの磁界の影響が回路素子配線に及ぶことがなくなる。特に回路素子配線がインダクターである場合には、通電により磁界が発生するが、これを金属膜で遮蔽することができ、インダクターが外部の素子に影響を及ぼすことがない。よって、半導体装置を他の素子と近接した集積度の高い実装を行うことができ、電子機器の小型化、薄型化に効果がある。
加えて、回路素子配線がインダクターである場合には、表皮効果が得られる。インダクターの最表面の抵抗値が小さいと、インダクタンスと抵抗値との比で表される品質係数Q値が高くなる。Q値を高くすることで、利用周波数領域の自己共振周波数が高められ、利用周波数領域の広いインダクターとなるわけである。
本発明の半導体装置は、前記回路素子配線が形成されている領域にのみ前記有機絶縁膜が形成されていることが好ましい。
有機絶縁膜自体からのアウトガスの発生が懸念されるので、有機絶縁膜の総体積を小さくするように、金属膜で直接被覆できない回路素子配線部の形成領域に限定して有機絶縁膜を形成することで、アウトガスの発生が少なく、金属膜を保護層とした半導体装置となる。
有機絶縁膜自体からのアウトガスの発生が懸念されるので、有機絶縁膜の総体積を小さくするように、金属膜で直接被覆できない回路素子配線部の形成領域に限定して有機絶縁膜を形成することで、アウトガスの発生が少なく、金属膜を保護層とした半導体装置となる。
本発明の半導体装置は、前記回路素子配線は複数回周回されて形成されてなるインダクターであることが好ましい。
回路素子配線が絶縁層上に形成されているので、半導体装置とのカップリングが小さくなり、品質係数Q値を高くすることができる。よって、利用周波数領域の自己共振周波数が高められ、利用周波数領域の広いインダクターとなる。
回路素子配線が絶縁層上に形成されているので、半導体装置とのカップリングが小さくなり、品質係数Q値を高くすることができる。よって、利用周波数領域の自己共振周波数が高められ、利用周波数領域の広いインダクターとなる。
(半導体装置の第1実施形態)
本発明に係る半導体装置について、図面を参照して説明する。図1は第1の実施形態に係る半導体装置1の概略平面図であり、図2は図1のX―X線矢視における断面図である。
本実施形態に係る半導体装置1は、図1および図2に示すように、シリコン基板(半導体基板)11と、このシリコン基板11の一方の面11aに形成された絶縁層12と、この絶縁層12上に形成された矩形のスパイラル状のインダクター(回路素子配線)13と、このインダクター13を被覆、封止する遮蔽膜14とを備えている。インダクター13が形成されていない領域の絶縁層12は除去されており、溝部15が形成されている。遮蔽膜14は無機絶縁体からなり、半導体装置1の最表面を全面に亙って被覆している。
本発明に係る半導体装置について、図面を参照して説明する。図1は第1の実施形態に係る半導体装置1の概略平面図であり、図2は図1のX―X線矢視における断面図である。
本実施形態に係る半導体装置1は、図1および図2に示すように、シリコン基板(半導体基板)11と、このシリコン基板11の一方の面11aに形成された絶縁層12と、この絶縁層12上に形成された矩形のスパイラル状のインダクター(回路素子配線)13と、このインダクター13を被覆、封止する遮蔽膜14とを備えている。インダクター13が形成されていない領域の絶縁層12は除去されており、溝部15が形成されている。遮蔽膜14は無機絶縁体からなり、半導体装置1の最表面を全面に亙って被覆している。
インダクター13は、所定の幅、間隔及び巻き数でスパイラル状に形成されている。インダクター13の始端部(インダクター13の周回外側の端部)13aには入力側配線21が一体形成されている。インダクター13の終端部13b(インダクター13の周回中心側に配された端部)には、図示しない導電部が設けられており、引き出し配線24と電気的に接続されている。
絶縁層12を形成するための形成材料としては、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、アクリル樹脂、フェノール樹脂、BCB(benzocyclobutene)、PBO(polybenzoxazole)等やシリコン酸化物の無機材料等、絶縁性を有する材料であれば良い。
インダクター13の材料としては、金(Au)、銅(Cu)、銀(Ag)、チタン(Ti)、タングステン(W)、チタンタングステン(TiW)、窒化チタン(TiN)、ニッケル(Ni)、ニッケルバナジウム(NiV)、クロム(Cr)、アルミニウム(Al)、パラジウム(Pd)等が挙げられる。
遮蔽膜14の無機絶縁体材料としては、緻密な構造を有する絶縁性のセラミックであれば特に限定されるものではなく、通常の半導体製造に用いられる金属酸化物、金属窒化物等が好適である。例えば、窒化ケイ素(Si3N4)、酸化ケイ素(SiO2)等である。
次に、上記半導体装置1の作用および効果を説明する。
本実施形態に係る半導体装置1にあっては、インダクター13が形成されていない領域の絶縁層12が除去されて溝部15が形成されている。これにより、絶縁層12の形成時の収縮で発生する応力が緩和されるので、半導体装置1に歪が発生し難い。特に、溝部15をインダクター13のほぼ全面に亙って形成することで、インダクター13領域内における小さな歪をも防ぐことができる。よって、半導体基板11を薄くした際にも基板に反りが発生することがなく、より小型化、薄型化できる。
本実施形態に係る半導体装置1にあっては、インダクター13が形成されていない領域の絶縁層12が除去されて溝部15が形成されている。これにより、絶縁層12の形成時の収縮で発生する応力が緩和されるので、半導体装置1に歪が発生し難い。特に、溝部15をインダクター13のほぼ全面に亙って形成することで、インダクター13領域内における小さな歪をも防ぐことができる。よって、半導体基板11を薄くした際にも基板に反りが発生することがなく、より小型化、薄型化できる。
また、絶縁層12を除去して溝部15を形成することで、半導体装置1の総体積中での樹脂の占める割合が小さくなるので、樹脂から発生するアウトガスの総量が減る。そして、半導体装置1の最表面が遮蔽膜14によって被覆されているために、アウトガスの発生が少なく、他の実装部品へ影響を与えることがない。また、遮蔽膜14はアウトガスのみならず他のガスや湿気等に対しても不透過性を有するので、保護膜としても作用し、種々の環境変化によるインダクター13の劣化を防止することができる。
また、絶縁層12に溝部15を設けることで誘電率の高い絶縁層12の体積が少なくなるため、配線間の寄生容量が小さくなり、インダクターの品質係数Q値が高くなる。さらに、インダクター13を絶縁層12上に形成することで、半導体基板11とのカップリングが小さくなり、これによってもQ値を高くすることができ、利用周波数領域の自己共振周波数が高められ、利用周波数領域の広いインダクター13となる。
(半導体装置の第2実施形態)
次に、本発明に係る第2実施形態について、図3および図4を参照して説明する。なお、以下に説明する実施形態において、上述した第1実施形態に係る半導体装置1と構成を共通とする箇所には同一符号を付して説明を省略する。図3は第2実施形態に係る半導体装置50の概略平面図であり、図4は図3のY―Y線矢視における断面図である。
本実施形態の半導体装置50が上述の第1実施形態の半導体装置1と異なる点は、遮蔽膜14として、有機絶縁膜16と金属膜17との積層膜を備えたところである。
次に、本発明に係る第2実施形態について、図3および図4を参照して説明する。なお、以下に説明する実施形態において、上述した第1実施形態に係る半導体装置1と構成を共通とする箇所には同一符号を付して説明を省略する。図3は第2実施形態に係る半導体装置50の概略平面図であり、図4は図3のY―Y線矢視における断面図である。
本実施形態の半導体装置50が上述の第1実施形態の半導体装置1と異なる点は、遮蔽膜14として、有機絶縁膜16と金属膜17との積層膜を備えたところである。
絶縁層12とインダクター13と有機絶縁膜16とは、略同一形状にパターニングされている。すなわち、インダクター13が形成されていない領域の絶縁層12は除去されており、有機絶縁膜14はインダクター13の配線部分のみを被覆しており、配線間は被覆していない。これにより、インダクター13の配線間に設けられている溝部15は残存している。金属膜17は半導体装置1の最表面を全面に亙って被覆することで、半導体装置1の内部と外部空間とを遮蔽する。
有機絶縁膜14の構成材料は絶縁性を有するものであれば、特に限定されるものではないが、絶縁層12と同材料を用いると好適である。また、金属膜17の構成材料は、絶縁層12および有機絶縁膜14から発生するアウトガスを透過し難い金属膜であれば、特に限定されるものではないが、インダクター13の磁界遮蔽性と耐腐食性とを兼ね備えるものとして、銅(Cu)、金(Au)、チタン(Ti)、チタンタングステン(TiW)などを例示できる。
次に、本実施形態の半導体装置50の作用および効果を説明する。
金属膜17はアウトガスの遮蔽性が高いが、導電性であるためにインダクター13を直接被覆することができないので、有機絶縁膜16を介在させた2層構造とする。しかし、有機絶縁膜16自体からもアウトガスの発生が懸念されるので、有機絶縁膜16の容積を小さくするように、インダクター13の形成領域に限定して有機絶縁膜17を形成する。これにより、アウトガスの発生を抑えることができる。また、金属膜17はアウトガスのみならず他のガスや湿気等に対しても不透過性を有するので、保護膜としても作用し、種々の環境変化よるインダクター13の劣化を防止することができる。
金属膜17はアウトガスの遮蔽性が高いが、導電性であるためにインダクター13を直接被覆することができないので、有機絶縁膜16を介在させた2層構造とする。しかし、有機絶縁膜16自体からもアウトガスの発生が懸念されるので、有機絶縁膜16の容積を小さくするように、インダクター13の形成領域に限定して有機絶縁膜17を形成する。これにより、アウトガスの発生を抑えることができる。また、金属膜17はアウトガスのみならず他のガスや湿気等に対しても不透過性を有するので、保護膜としても作用し、種々の環境変化よるインダクター13の劣化を防止することができる。
なお、本実施形態の半導体装置50においては、有機絶縁膜16をインダクター13と同一形状パターンで形成したが、有機絶縁層16の形状はこれに限定されるものではなく、パターニングが施されることなく、金属膜17と同様に半導体基板11の片側表面11aの全面に亙っていてもよい。
さらに、半導体装置1の最表面を全面に亙って金属膜17で被覆することで、磁界対策が採られたインダクター13とすることができる。金属膜17は磁界遮蔽性を有するので、半導体装置1から発生する磁界を外部へ漏らすことがない上に、外部からの磁界の影響が半導体装置1に及ぶことがなくなる。
インダクター13に通電すると、磁界が発生するが、これを金属膜17で遮蔽することができ、その磁界が外部の素子、例えばSAWフィルターにおける水晶発振子の発振等に悪影響を及ぼすことがない。したがって、半導体装置1を限られたスペース内に他の素子と近接した状態で実装しても、互いに影響を及ぼすことがなく、集積度の高い実装を行うことができ、種々の電子機器の小型化、薄型化に効果がある。
インダクター13に通電すると、磁界が発生するが、これを金属膜17で遮蔽することができ、その磁界が外部の素子、例えばSAWフィルターにおける水晶発振子の発振等に悪影響を及ぼすことがない。したがって、半導体装置1を限られたスペース内に他の素子と近接した状態で実装しても、互いに影響を及ぼすことがなく、集積度の高い実装を行うことができ、種々の電子機器の小型化、薄型化に効果がある。
加えて、インダクター13においては、最表面の抵抗値が小さいと、インダクタンスと抵抗値との比で表される品質係数Q値が高くなるので、利用周波数領域の自己共振周波数が高められ、利用周波数領域の広いものとなる。
なお、本発明の技術範囲は上述の各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
本実施形態の半導体装置1はインダクターであるが、本発明はこれに限定されるものではなく、他の回路素子、例えば櫛歯状の電極の配線からなる薄膜SAW(Surface Acoustic Wave)フィルターなどであってもよい。
本実施形態の半導体装置1はインダクターであるが、本発明はこれに限定されるものではなく、他の回路素子、例えば櫛歯状の電極の配線からなる薄膜SAW(Surface Acoustic Wave)フィルターなどであってもよい。
上述の各実施形態の半導体装置は、いずれも、他の回路素子類が形成されていない半導体基板11上にインダクター13を形成してなるものであるが、本発明に係る半導体装置はこれに限定されるものではなく、絶縁層12の下層に各種の半導体素子、IC等が形成されたものであってもよい。その場合には、この回路素子を被覆するようにパッシベーション膜が形成されている。パッシベーション膜は、厚さ0.1〜0.5μmのSiN、SiO2等からなる絶縁膜であり、例えばLP−CVD法等で形成できる。
上述の実施形態の半導体装置は、いずれも、他の素子との接続には、インダクター13の始端部13aおよび終端部13bに設けた接続パッドからの引き出し配線24で接続しているが、本発明の半導体装置の実装方法はこれに限定されるものではなく、ワイヤーボンディングであってもよい。終端部13bの直上に貫通孔を設け、接続パッドを介してインダクター13の中心部でボンディングする他、引き出し配線24にボンディングしてもよい。
(半導体装置の実装の形態)
次に、上記第1実施形態の半導体装置1の実装例を説明する。図5は、上記半導体装置1をSAW発信器60にインダクターとして実装した例の概略構成図である。
半導体装置1は、インダクター13が形成された面を上側に向けて、基板61に載置されている。基板61上には図示しない配線が形成されており、インダクター13の入力側配線と引き出し配線とがそれぞれ接続されている。また、基板61上には、水晶発振子63が接着剤で接着されており、IC等に代表される他の集積回路64と接続されている。基板61は、その上面をガラス基板などで封止されることで筐体とされ、SAW発信器60が構成される。
また、基板61に形成された電極62により、図示しない外部基板との接続が可能な構成となっている。
次に、上記第1実施形態の半導体装置1の実装例を説明する。図5は、上記半導体装置1をSAW発信器60にインダクターとして実装した例の概略構成図である。
半導体装置1は、インダクター13が形成された面を上側に向けて、基板61に載置されている。基板61上には図示しない配線が形成されており、インダクター13の入力側配線と引き出し配線とがそれぞれ接続されている。また、基板61上には、水晶発振子63が接着剤で接着されており、IC等に代表される他の集積回路64と接続されている。基板61は、その上面をガラス基板などで封止されることで筐体とされ、SAW発信器60が構成される。
また、基板61に形成された電極62により、図示しない外部基板との接続が可能な構成となっている。
このように、本実装例に係る半導体装置1にあっては、インダクター13が形成されていない領域の絶縁層12が除去されており、インダクター13を絶縁被覆する有機絶縁膜16は限定的に形成されていのでアウトガスの発生源が極力少なくされている。そして、その最表面は全面に亙って金属膜17で被覆されているので、アウトガスおよび磁界の発生の心配がない。
よって、本実装例のように水晶発振子63と非常に近接させて筐体内に密封状態で実装することができ、集積度の高い実装が可能となり、電気機器の小型化、薄型化に好適である。
よって、本実装例のように水晶発振子63と非常に近接させて筐体内に密封状態で実装することができ、集積度の高い実装が可能となり、電気機器の小型化、薄型化に好適である。
本実施形態に係る半導体装置1はW−CSP法によって得られる。W−CSP法は、半導体ウエハーを用意し、この表面に複数個の半導体装置をマトリックス状に区画形成した後にダイシングして、各半導体装置毎に分割するものである。
図6(a)〜(g)は本発明に係る半導体装置の製造方法の各工程を示した概略図である。以下、図面を参照して各工程を説明する。
図6(a)に示したように、半導体ウエハー100を用意する。この半導体ウエハー100の表面に何等かの半導体回路が形成されている場合には、SiO2またはSiN等からなるパッシベーション膜を形成する。
図6(a)に示したように、半導体ウエハー100を用意する。この半導体ウエハー100の表面に何等かの半導体回路が形成されている場合には、SiO2またはSiN等からなるパッシベーション膜を形成する。
次に、図6(b)に示したように、感光性を有する絶縁樹脂を半導体ウエハー100の表面に塗布、プリキュアして薄膜化した後に、インダクター13が形成される領域以外をフォトリソグラフィーによって除去して、溝部15を有する絶縁層12をパターニングする。絶縁樹脂の塗布にはラミネート法、スピンコート法などを利用できる。フォトリソグラフィーでは、使用する絶縁樹脂の種類および露光の種類によってネガ型、ポジ型を選択できるが、配線層と略同一形状のパターンを形成するマスクを用意し、これを露光して絶縁樹脂を硬化させた後に、現像液で洗浄することで、所望厚さで所望パターンを有する絶縁層12を形成することができる。
図6(c)に示したように、シード層16を絶縁層12上にスパッタリング等により形成した後、さらに、このシード層16上にインダクター13の引き出し配線24となるCu線(図示せず)を積層する。より具体的には、シード層16も引き出し配線24も共にスパッタリングによって形成し、シード層16は膜厚5000ÅのTiW膜、引き出し配線24は膜厚1μmのCu膜等とする。
図6(d)に示したように、電解めっきによりCu薄膜のインダクター13を形成する。めっきによる膜厚は、インダクターの配線厚よりも若干厚く形成しておき、後に表面をエッチングして所定厚にする。例えば7μmの膜厚で形成した後、その表面を1μmエッチングして、配線厚が6μmのインダクター13とする。
図6(e)に示したように、インダクター13の下層部以外のシード層16をエッチング除去する。
図6(e)に示したように、インダクター13の下層部以外のシード層16をエッチング除去する。
図6(f)に示したように、絶縁層12、インダクター13、溝部15を被覆するように、半導体基板11の最上面の全面に亙って有機絶縁膜16を形成する。その後、有機絶縁膜16のパターニングを行う。有機絶縁膜16の形成方法は特に限定されるものではないが、絶縁層12と同材料を用いることにより、全く同様の工程で形成することができる。また、有機絶縁膜16にパターニングを行う場合にも、同様に絶縁層12を形成する工程のフォトリソグラフィーを利用することで、汎用の工程および装置で所望のパターニングを行うことができる。
図6(g)に示したように、有機絶縁膜16上に金属膜16を形成して遮蔽層14とする。金属膜16は、緻密な成膜が可能なスパッタリングにより形成することが好ましい。これにより、絶縁層12および有機絶縁膜16からのアウトガスの発生と、インダクター13から発生する磁界の遮蔽をおこなうことができる。
このようにして、遮蔽層14で被覆されたインダクター13が複数個マトリクス状に配置された半導体ウエハー100が得られる。
この後、各インダクター13毎に半導体ウエハー100をダイシングすることで、本発明に係る半導体装置とすることができる。
このようにして、遮蔽層14で被覆されたインダクター13が複数個マトリクス状に配置された半導体ウエハー100が得られる。
この後、各インダクター13毎に半導体ウエハー100をダイシングすることで、本発明に係る半導体装置とすることができる。
1、50…半導体装置、11…シリコン基板、12…絶縁層、13…インダクター、14…遮蔽膜、16…有機絶縁膜、17…金属膜、100…半導体ウエハー
Claims (5)
- 半導体基板と、
該半導体基板の一面に形成された絶縁層と、
該絶縁層上に形成された回路素子配線と、を備え、
前記回路素子配線が形成されていない領域の少なくとも一部の前記絶縁層が除去されていると共に、前記半導体装置の最表面を全面に亙って被覆する遮蔽膜が形成されていることを特徴とする半導体装置。 - 前記遮蔽膜が無機絶縁体からなることを特徴とする請求項1記載の半導体装置。
- 前記遮蔽膜が、有機絶縁体からなる有機絶縁膜と、該有機絶縁膜上に積層された金属膜とからなることを特徴とする請求項1記載の半導体装置。
- 前記回路素子配線が形成されている領域にのみ前記有機絶縁膜が形成されていることを特徴とする請求項3記載の半導体装置。
- 前記回路素子配線は複数回周回されて形成されてなるインダクターであることを特徴とする請求項1ないし請求項4のいずれか一項に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009032354A JP2010192500A (ja) | 2009-02-16 | 2009-02-16 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009032354A JP2010192500A (ja) | 2009-02-16 | 2009-02-16 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010192500A true JP2010192500A (ja) | 2010-09-02 |
Family
ID=42818255
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009032354A Withdrawn JP2010192500A (ja) | 2009-02-16 | 2009-02-16 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010192500A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104064590A (zh) * | 2013-03-18 | 2014-09-24 | 富士通株式会社 | 半导体器件及半导体器件制造方法 |
WO2018122949A1 (ja) * | 2016-12-27 | 2018-07-05 | 三菱電機株式会社 | インダクタ素子 |
JP2022058877A (ja) * | 2018-04-24 | 2022-04-12 | ウルフスピード インコーポレイテッド | 湿気保護封止を有するパッケージ化された電子回路とその形成方法 |
-
2009
- 2009-02-16 JP JP2009032354A patent/JP2010192500A/ja not_active Withdrawn
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JP7375060B2 (ja) | 2018-04-24 | 2023-11-07 | ウルフスピード インコーポレイテッド | 湿気保護封止を有するパッケージ化された電子回路とその形成方法 |
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