JP2006351687A - 半導体装置 - Google Patents

Abstract

【課題】 配線の占有面積の増大を招くことなく、Ｌ値やＱ値を大きくすることが可能な半導体装置を提供すること。
【解決手段】 半導体基板１０と、該半導体基板１０上に積層された複数の絶縁層１１，１２，１３と、半導体基板１０上及び各絶縁層１１，１２，１３上に設けられたスパイラル状の複数の配線層２１，２２，２３，２４とを備え、１層の絶縁層を介して配置された少なくとも１組の配線層が電気的に接続されていることを特徴とする。
【選択図】 図１

Description

本発明は、スパイラル（渦巻き形状）の配線を有する半導体装置に関する。

近年、携帯情報端末をはじめ、各種の携帯型電子機器の普及が著しい。このような電子機器においては、携帯性の向上や高機能化が強く求められる技術傾向にあることから、電子機器に実装される半導体装置においても、一層の小型、軽量、薄型化が要望されている。このような傾向、要望に対応するための半導体装置のパッケージ構造（封止構造）として、パッケージの外形寸法を集積回路が形成された半導体基板（半導体チップ）の寸法とほぼ等しくすることができるチップサイズパッケージ（Chip Size Package）が知られている。
このように、電子機器の小型化が進む中で、半導体装置の中に高性能なコンデンサ及びインダクタを集積化することが求められている。半導体基板上に形成されるインダクタの多くはスパイラル形状をなしている。

このように、半導体装置の小型化を図るため、チップサイズパッケージにインダクタを内蔵したものが提案されている（例えば、特許文献１参照。）。この特許文献１に記載の半導体装置は、半導体基板上に絶縁膜を形成し、この絶縁膜上に配線が形成されている。そして、この配線上に配線層間絶縁膜を設け、この配線層間絶縁膜上にインダクタ素子が形成され、スルーホールを介して配線とインダクタ素子とが電気的に接続されている。
特開２０００−３２３６５６号公報

ところで、このインダクタの特性を現すパラメータとしてＱ値（インダクタンス値と抵抗値との比）がある。上記特許文献１に記載の半導体装置では、大きいインダクタンス値（Ｌ値）を得ることができず、また、Ｑ値が低下してしまうという問題が生じる。このため、大きいインダクタンス値を得るために、巻き数を多くすると、必然的に占有面積の増大を招いてしまう。

本発明は、上記の課題を解決するためになされたものであって、配線の占有面積の増大を招くことなく、Ｌ値やＱ値を大きくすることが可能な半導体装置を提供することを目的とする。

上記目的を達成するために、本発明は、以下の手段を提供する。
本発明の半導体装置は、半導体基板と、該半導体基板上に積層された複数の絶縁層と、前記半導体基板上及び前記各絶縁層上に設けられたスパイラル状の複数の配線層とを備え、１層の前記絶縁層を介して配置された少なくとも１組の前記配線層が電気的に接続されていることを特徴とする。

本発明に係る半導体装置では、半導体基板上及び各絶縁層上に配線層を積層して設け、１層の絶縁層を介して配置された少なくとも１組の配線層が電気的に接続されているため、少ない占有面積でインダクタンス値（Ｌ値）を大きくすることができるので、Ｑ値が向上した半導体装置を得ることが可能となる。さらに、配線層間に絶縁層をそれぞれ設けることにより、半導体装置を外部機器等に実装した際、配線層に外力が加わった場合でも、絶縁層が応力緩和層として機能することにより、配線層への力を緩和するようになる。

また、本発明の半導体装置は、前記複数の絶縁層のうち最も前記半導体基板側の前記絶縁層の厚みが、他の前記絶縁層より厚いことが好ましい。
本発明に係る半導体装置では、最も半導体基板側の絶縁層の厚みを他の絶縁層より厚く形成することにより、絶縁層上に設けられた配線層と半導体基板との距離を遠ざけることができるので、他の絶縁層に形成されたスパイラル状の配線層の磁界によって、半導体基板に形成されている回路等に及ぼす影響（カップリング）を抑えることが可能となる。したがって、Ｑ値の低下を防止することができる。

また、本発明の半導体装置は、前記複数の配線層のうち最も前記半導体基板側の前記配線層の巻き数が、他の前記配線層より少ないことが好ましい。
本発明に係る半導体装置では、最も半導体基板側の配線層の巻き数を他の配線層より少なく形成する。このように、半導体基板に近い側の配線層の巻き数を少なくすることにより、この配線層によって生じる磁界が小さくなるため、この磁界によって半導体基板に形成されている回路等に及ぼす影響を抑えることが可能となる。このため、電磁気的なカップリングによるクロストークの発生を抑えることができる。

また、本発明の半導体装置は、前記複数の配線層に流れる電流の方向がすべて同一の回転方向となることが好ましい。
本発明に係る半導体装置では、複数の配線層に流れる電流の回転方向がすべて同一方向であるため、配線層により生じた磁界が他の配線層に及ぼす影響を抑えることができるため、より大きなインダクタンス値を得る事が可能となるとともに、Ｑ値の向上が望める。

また、本発明の半導体装置は、前記絶縁層を介して配置された前記配線層を電気的に接続させた導電部と、最上層に配された前記配線層と電気的に接続された引き出し配線とを備えることが好ましい。
本発明に係る半導体装置では、絶縁層を介して配置された配線層を電気的に接続させる導電部を備えることにより、さらにインダクタンス値（Ｌ値）を向上させることができる。また、最上層に配された配線層と電気的に接続された引き出し配線を形成することにより、半導体装置に再配置配線が形成されたものとなり、小型化，薄型化、さらには、配線層の設計の自由度を向上することができる。

［半導体装置の第１実施形態］
次に、本発明の半導体装置１の第１実施形態について、図１から図７を参照して説明する。
本実施形態に係る半導体装置１は、図１及び図２に示すように、シリコン基板（半導体基板）１０と、このシリコン基板１０上に設けられた配線部３０と、シリコン基板１０の周辺部に形成された電極４０を備えている。
配線部３０は、シリコン基板１０の一方の面１０ａ上に積層された複数の第１，第２，第３絶縁層１１，１２，１３と、シリコン基板１０上及び各絶縁層１１，１２，１３上に形成された四角形のスパイラル状の複数の第１，第２，第３，第４インダクタ（配線層）２１，２２，２３，２４とを備えている。
なお、本実施形態では、複数の絶縁層１１，１２，１３は、シリコン基板１０上に３層積層されており、厚みは３層とも同等である。また、絶縁層１１，１２，１３を形成するための形成材料としては、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、アクリル樹脂、フェノール樹脂、ＢＣＢ（benzocyclobutene）、ＰＢＯ（polybenzoxazole）等やシリコン酸化物の無機材料等、絶縁性がある材料であれば良い。

また、インダクタ１３は、所定の幅、間隔及び巻き数でスパイラル状に形成されている。インダクタ１３の材料としては、金（Ａｕ）、銅（Ｃｕ）、銀（Ａｇ）、チタン（Ｔｉ）、タングステン（Ｗ）、チタンタングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）、ニッケル（Ｎｉ）、ニッケルバナジウム（ＮｉＶ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、パラジウム（Ｐｄ）等が挙げられる。

配線部３０は、図１に示すように、シリコン基板１０の一方の面１０ａに形成された第１インダクタ（配線層）２１と、この第１インダクタ２１上に形成された第１絶縁層１１と、第１絶縁層１１上に形成された第２インダクタ（配線層）２２と、この第２インダクタ２２上に形成された第２絶縁層１２と、この第２絶縁層１２上に形成された第３インダクタ（配線層）２３と、この第３インダクタ２３上に形成された第３絶縁層１３と、この第３絶縁層１３上に形成された第４インダクタ（配線層）２４とを備えている。

次に、配線部３０の各層について説明する。
図３はシリコン基板１０上に第１インダクタ２１が形成された平面図であり、図４は第１絶縁層１１に第２インダクタ２２が形成された平面図であり、図５は第１インダクタ２１と第２インダクタ２２との接続部分を示す断面図であり、図６は第２絶縁層１２に第３インダクタ２３が形成された平面図であり、図７は、第２インダクタ２２と第３インダクタ２３との接続部分を示す断面図である。

第１インダクタ２１は、図３に示すように、一端２１ａが電極４０に電気的に接続されている。また、第１インダクタ２１は、シリコン基板１０の周辺部から中心Ｏに向かって、右回りのスパイラル状のパターンとなっており、他端２１ｂが中心Ｏに位置している。
次に、第１絶縁層１１は、図５に示すように、第１インダクタ２１の他端２１ｂに対応した位置に凹部１１ａが設けられている。この凹部１１ａにより、第１インダクタ２１の他端２１ｂが露出されている。
そして、第２インダクタ２２は、図５に示すように、一端２２ａが凹部１１ａ内の第１インダクタ２１の他端２１ｂと電気的に接続され、第１絶縁層１１上に形成されている。この第２インダクタ２２は、図４に示すように、シリコン基板１０の中心０から周辺部に向かって、右回りのスパイラル状のパターンとなっており、他端２２ｂがシリコン基板１０の周辺部側に位置している。

次に、第２絶縁層１２は、図７に示すように、第２インダクタ２２の他端２２ｂに対応した位置に凹部１２ａが設けられている。この凹部１２ａにより、第２インダクタ２２の他端２２ｂが露出されている。
そして、第３インダクタ２３は、一端２３ａが凹部１２ａ内の第２インダクタ２２の他端２２ｂと電気的に接続され、第２絶縁層１２上に形成されている。この第３インダクタ２３は、図６に示すように、シリコン基板１０の周辺部から中心Ｏに向かって、右回りのスパイラル状のパターンとなっており、他端２３ｂが中心Ｏに位置している。

次に、第３絶縁層１３は、図１に示すように、第３インダクタ２３の他端２３ｂに対応した位置に凹部１３ａが設けられている。この凹部１３ａにより、第３インダクタ２３の他端２３ｂが露出されている。
そして、最上層に配された第４インダクタ２４は、一端２４ａが凹部１３ａ内の第３インダクタ２３の他端２３ｂと電気的に接続され、第３絶縁層１３上に形成されている。この第４インダクタ２４は、図２に示すように、シリコン基板１０の中心Ｏから周辺部に向かって、右回りのスパイラル状のパターンとなっており、他端２４ｂがシリコン基板１０の周辺部側に位置している。
また、第４インダクタ２４には、引き出し配線２５が一体形成されている。この引き出し配線２５には、外部機器等と接続可能な外部電極２６が設けられ、この外部電極２６上には、例えば鉛フリーハンダからなるバンプ２７が形成されている。そして、半導体装置１はこのバンプ２７を介してプリント配線板（図示略）に電気的に接続されている。

また、第２インダクタ２２の一端２２ａは、絶縁層１１を介して第１インダクタ２１と第２インダクタ２２とを電気的に接続させる導電部として機能しており、同様に、第３インダクタの一端２３ａ及び第４インダクタの一端２４ａは、絶縁層１２及び絶縁層１３を介して配置された第２，第３インダクタ及び第３，第４インダクタ２３，２４を電気的に接続させる導電部として機能している。
さらに、第１，第２，第３，第４インダクタ２１，２２，２３，２４は、すべて右回りのスパイラル状のパターンとなっているため、これらインダクタ２１，２２，２３，２４に流れる電流の方向はすべて同一の回転方向となっている。

また、第１，第２，第３，第４インダクタ２１，２２，２３，２４及び引き出し配線２５の形成方法としては、例えば、周知のスパッタ法、フォトリソグラフィ法及び電解めっき法や、フォトリソグラフィ法及びエッチング法により第１，第２，第３絶縁層１１，１２，１３上にスパイラル状の開口パターンを形成した後、この開口パターンに液滴吐出法（インクジェット法）により導電性の液体を塗布して形成する方法が挙げられる。

本実施形態に係る半導体装置１によれば、シリコン基板１０上及び各絶縁層１１，１２，１３上に第１，第２，第３，第４インダクタ２１，２２，２３，２４を積層して設け、各絶縁層１１，１２，１３を介して各インダクタ２１，２２，２３，２４が電気的に接続されているため、少ない占有面積でインダクタンス値（Ｌ値）を大きくすることができるので、Ｑ値が向上した半導体装置１を得ることが可能となる。さらに、第１，第２，第３，第４インダクタ２１，２２，２３，２４間に第１，第２，第３絶縁層１１，１２，１３を設けることにより、半導体装置１を外部機器等に実装した際、各インダクタ２１，２２，２３，２４に外力が加わった場合でも、各絶縁層１１，１２，１３が応力緩和層として機能することにより、各インダクタ２１，２２，２３，２４への力を緩和するようになる。

［半導体装置の第２実施形態］
次に、本発明に係る第２実施形態について、図８を参照して説明する。なお、以下に説明する各実施形態において、上述した第１実施形態に係る半導体装置１と構成を共通とする箇所には同一符号を付けて、説明を省略することにする。
本実施形態に係る半導体装置５０において、第１実施形態では、第１，第２，第３絶縁層１１，１２，１３の厚みを同等としたが、第２実施形態では、第１絶縁層５１の厚みが異なっている。

半導体装置５０は、第１インダクタ２１上に第１絶縁層５１，第２絶縁層５２，第３絶縁層５３が順に積層されている。そして、第１絶縁層５１の厚みＬが、第２絶縁層（他の絶縁層）５２の厚みＭ，第３絶縁層（他の絶縁層）５３の厚みＮより最も厚く形成されている。また、第２絶縁層５２，第３絶縁層５３は、第１実施形態と同様に第２インダクタ２２，第３インダクタ２３上に形成されている。

次に、このように構成された本実施形態に係る半導体装置５０の作用について、以下に説明する。
スパイラル状の配線部３０に電流が供給されると、磁界がシリコン基板１０の厚み方向に発生する。このとき、第１絶縁層５１の厚みＬが、第２，第３絶縁層５２，５３の厚みＭ，Ｎより厚く形成されているため、第２，第３，第４インダクタ２２，２３，２４により発生する磁界が、シリコン基板１０に形成されている回路等に与える影響は少なくなる。

本実施形態に係る半導体装置５０によれば、最もシリコン基板１０に近い側の第１絶縁層５１の厚みＬを第２，第３絶縁層５２，５３の厚みＭ，Ｎより厚く形成することにより、第１，第２，第３絶縁層５１，５２，５３に形成されたスパイラル状の第２，第３，第４インダクタ２２，２３，２４の磁界によって、シリコン基板１０に形成されている回路等に及ぼす影響を抑えることが可能となる。したがって、Ｑ値の低下を防止することができる。

［半導体装置の第３実施形態］
次に、本発明に係る第３実施形態について、図９を参照して説明する。
本実施形態に係る半導体装置６０において、第３実施形態では、配線部３０のスパイラル状の各インダクタ６１，６２，６３，６４の巻き数において、第１実施形態と異なっている。
半導体装置６０は、図９に示すように、シリコン基板１０上に形成された第１インダクタ６１の巻き数が１となっている。そして、第１絶縁層１１上に形成された第２インダクタ（他の配線層）６２の巻き数が２、第２絶縁層１２及び第３絶縁層１３上にそれぞれ形成された第３インダクタ６３（他の配線層）及び第４インダクタ（他の配線層）６４の巻き数は３となっている。すなわち、最もシリコン基板１０側の第１インダクタの巻き数が、第２，第３，第４インダクタ６２，６３，６４の巻き数より少なく形成されている。
なお、第１，第２，第３，第４インダクタ６１，６２，６３，６４は上記第１実施形態と同様に各絶縁層１１，１２，１３を介して電気的に接続されている。

次に、このように構成された本実施形態に係る半導体装置５０の作用について、以下に説明する。
スパイラル状の配線部３０に電流が供給されると、磁界がシリコン基板１０の厚み方向に発生する。このとき、第１インダクタ６１の巻き数が、第２，第３，第４インダクタ６２，６３，６４より少なく形成されているため、第１インダクタ６１により発生する磁界が、シリコン基板１０に形成されている回路等に与える影響は少なくなる。

本実施形態に係る半導体装置６０によれば、最もシリコン基板１０に近い側の第１インダクタ６１の巻き数を少なくすることにより、この第１インダクタ６１によって生じる磁界が小さくなるため、この磁界によってシリコン基板１０に形成されている回路等に及ぼす影響を抑えることが可能となる。このため、シリコン基板１０と配線部３０との電磁気的なカップリングによるクロストークの発生を抑えることができる。
なお、本実施形態において、第２実施形態と同様にシリコン基板１０上に形成された絶縁層１１の厚みを最も厚くすることにより、さらに、電磁気的なカップリングによるクロストークの発生を抑えることが可能となる。

［半導体装置の第４実施形態］
次に、本発明に係る第４実施形態について、図１０を参照して説明する。
本実施形態に係る半導体装置７０において、上記各実施形態において、すべてのインダクタは、電気的に接続されている構成であったが、本実施形態では、独立したスパイラル状のインダクタ７３，７４を備えている。
半導体装置７０は、シリコン基板１０上に形成されたスパイラル状の第１インダクタ７１と、第１絶縁層１１上に形成されたスパイラル状の第２インダクタ７２とが、第１絶縁層１１を介して電気的に接続されている。
第３インダクタ７３は、第２絶縁層１２上に形成され、第４インダクタ７４は、第３絶縁層１３上に形成されており、第３，第４インダクタ７３，７４のそれぞれが、シリコン基板１０の別々の回路に接続されている。

次に、このように構成された本実施形態に係る半導体装置７０の作用について、以下に説明する。
スパイラル状の第１，第２インダクタ７１，７２に電流が供給されると、磁界がシリコン基板１０の厚み方向に発生する。この磁界により、第３，第４インダクタ７３，７４に誘導電流が誘起され、それぞれに接続されているシリコン基板１０の回路を駆動する。
本実施形態に係る半導体装置７０によれば、第１，第２インダクタ７１，７２が、電気的に接続されているため、少ない占有面積でインダクタンス値（Ｌ値）を向上させることができる。さらには、第１，第２インダクタ７１，７２により生じた磁界によって、独立した第３，第４インダクタ７３，７４に電流を流すこともできるため、小型化及び高機能化を実現することが可能な半導体装置７０を得ることが可能となる。
また、第１，第２インダクタ７１，７２が、電気的に接続されている構成としたが、これに限ることなく、１層の絶縁層を介して配置された少なくとも１組のインダクタが電気的に接続されていれば良い。例えば、第３，第４インダクタ７３，７４が電気的に接続され、いずれかの一端が電極４０に接続されている構成であっても良い。

なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、上記第１，第２，第３実施形態において、すべての層が導電部により接続され１つのインダクタを形成する構成としたが、１層の絶縁層を介して配置された少なくとも１組のインダクタが電気的に接続されていれば良い。

また、半導体装置１を多層構造として、第１，第２，第３，第４インダクタ２１，２２，２３，２４を４層積層し、これらインダクタ２１，２２，２３，２４間に第１，第２，第３絶縁層１１，１２，１３を設けたが、積層数はこれに限るものではなく、用途，性能に応じて積層数を適宜変更すれば良い。
また、第２インダクタ２２の一端２２ａ，第３インダクタ２３の一端２３ａ，第４インダクタ２４の一端２４ａを導電部としたが、電気化学プレーティング（ＥＣＰ）法を用いて、凹部１１ａ，１２ａ，１３ａの内部にめっき処理が施されていても良いし、導電ペースト、溶融金属、金属ワイヤ等を埋め込んでも良い。

本発明の第１実施形態に係る半導体装置を示す断面図である。 図１の半導体装置のＸ矢視における平面図である。 図１の半導体装置の配線層を示す平面図である。 図１の半導体装置の配線層を示す平面図である。 図４の半導体装置の配線層のＡ−Ａ線矢視における断面図である。 図１の半導体装置の配線層を示す平面図である。 図６の半導体装置の配線層のＢ−Ｂ線矢視における断面図である。 本発明の第２実施形態に係る半導体装置を示す断面図である。 本発明の第３実施形態に係る半導体装置を示す断面図である。 本発明の第４実施形態に係る半導体装置を示す断面図である。

符号の説明

１，５０，６０，７０…半導体装置、１０…シリコン基板（半導体基板）、１１，５１…第１絶縁層（絶縁層）、１２…第２絶縁層（絶縁層）、１３…第３絶縁層（絶縁層）．２１，６１…第１インダクタ（配線層）、２２…第２インダクタ（配線層）、２３…第３インダクタ（配線層）、２４…第４インダクタ（配線層）、５２…第２絶縁層（他の絶縁層）、５３…第３絶縁層（他の絶縁層）、６２…第２インダクタ（他の配線層）、６３…第３インダクタ６３（他の配線層）、６４…第４インダクタ（他の配線層）

Claims (5)

1. 半導体基板と、
   該半導体基板上に積層された複数の絶縁層と、
   前記半導体基板上及び前記各絶縁層上に設けられたスパイラル状の複数の配線層とを備え、
   １層の前記絶縁層を介して配置された少なくとも１組の前記配線層が電気的に接続されていることを特徴とする半導体装置。
2. 前記複数の絶縁層のうち最も前記半導体基板側の前記絶縁層の厚みが、他の前記絶縁層より厚いことを特徴とする請求項１に記載の半導体装置。
3. 前記複数の配線層のうち最も前記半導体基板側の前記配線層の巻き数が、他の前記配線層より少ないことを特徴とする請求項１または請求項２に記載の半導体装置。
4. 前記複数の配線層に流れる電流の方向がすべて同一の回転方向となることを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置。
5. 前記絶縁層を介して配置された前記配線層を電気的に接続させた導電部と、
   最上層に配された前記配線層と電気的に接続された引き出し配線とを備えることを特徴とする請求項１から請求項４のいずれか１項に記載の半導体装置。
   
   
   
   
   

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