JP2009081354A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】内部インダクタとインダクタとの距離が短いことから、インダクタが放出する磁力線の内部インダクタへの影響は強い状態になっている。よって、半導体装置は、内部インダクタの誤動作や作動停止が生じやすいという課題がある。
【解決手段】インダクタ５０と内部インダクタ１２とが、シリコン基板１０の厚み方向において重ならないように形成されている。このことにより、シリコン基板１０の厚み方向において重なっていない場合のインダクタ５０と内部インダクタ１２との間の距離は、シリコン基板１０の厚み方向において重なっている場合のインダクタ５０と内部インダクタ１２との間の距離よりも長くなる。このことから、インダクタ５０が放出する磁力線の内部インダクタ１２への影響が弱まる。よって、半導体装置１の内部インダクタ１２の誤動作や作動停止を低減することができる。
【選択図】図２

Description

本発明は、半導体基板に形成された絶縁膜にインダクタが備えられた半導体装置、及びその製造方法に関する。

近年、携帯情報端末をはじめ、各種の携帯型電子機器の普及が著しい。このような電子機器においては、携帯性の向上や高機能化が強く求められる技術傾向にあることから、電子機器の実装される半導体装置においても、一層の小型、軽量、薄型化が要望されている。このような傾向、要望に対応するための半導体装置のパッケージ構造として、パッケージの外寸寸法を集積回路が形成される半導体基板の寸法と略等しくすることができるチップサイズパッケージが知られている。

このような電子機器の小型化が進む中で、さらなる小型化を実現すべく、従来、基材としての半導体基板と、半導体基板に形成された絶縁樹脂層としての絶縁膜と、絶縁膜に形成された誘電素子としてのインダクタとが備えられた半導体装置が開示されている（例えば、特許文献１参照）。このような半導体装置は、半導体基板に形成されたデバイスとインダクタとが半導体基板の厚み方向において重なるように形成されている。ここで、デバイスには内部インダクタ、またはアナログフロントエンドが含まれる。

特開２００６−２６１２９７号公報（３頁〜５頁、図１〜図３）

しかしながら、従来の半導体装置は、内部インダクタ、またはアナログフロントエンドとインダクタとが半導体基板の厚み方向において重なるように形成されていることにより、内部インダクタ、またはアナログフロントエンドとインダクタとの距離が短くなっている。このことから、インダクタが放出する磁力線の内部インダクタ、またはアナログフロントエンドへの影響は強い状態になる。よって、半導体装置は、内部インダクタ、またはアナログフロントエンドの誤動作や作動停止が生じやすいという課題がある。

本発明は、上記の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。

［適用例１］本適用例にかかる半導体装置は、半導体基板と、前記半導体基板に形成された絶縁膜と、前記絶縁膜に形成されたインダクタとを備え、前記半導体基板には内部インダクタが形成され、前記インダクタと前記内部インダクタとが、前記半導体基板の厚み方向において重ならないように形成されていることを特徴とする。

このような構成によれば、インダクタと内部インダクタとが、半導体基板の厚み方向において重ならないように形成されている。このことにより、半導体基板の厚み方向において重なっていない場合のインダクタと内部インダクタとの間の距離は、半導体基板の厚み方向において重なっている場合のインダクタと内部インダクタとの間の距離よりも長くなる。このように、インダクタと内部インダクタとが遠ざかることから、インダクタが放出する磁力線の内部インダクタへの影響が弱まる。よって、半導体装置の内部インダクタの誤動作や作動停止を低減することが可能である。

［適用例２］上記適用例にかかる半導体装置において、前記内部インダクタと対向する箇所に、前記インダクタが放出する磁力線を減衰させるシールド膜が形成されていることが好ましい。

このような構成によれば、内部インダクタと対向する箇所に、インダクタが放出する磁力線を減衰させるシールド膜が形成されていることから、インダクタが放出する磁力線の内部インダクタへの影響がより弱まる。よって、半導体装置の内部インダクタの誤動作や作動停止をより低減することが可能である。

［適用例３］本適用例にかかる半導体装置は、半導体基板と、前記半導体基板に形成された絶縁膜と、前記絶縁膜に形成されたインダクタとを備え、前記半導体基板にはアナログフロントエンドが形成され、前記インダクタと前記アナログフロントエンドとが、前記半導体基板の厚み方向において重ならないように形成されていることを特徴とする。

このような構成によれば、インダクタとアナログフロントエンドとが、半導体基板の厚み方向において重ならないように形成されている。このことにより、半導体基板の厚み方向において重なっていない場合のインダクタとアナログフロントエンドとの間の距離は、半導体基板の厚み方向において重なっている場合のインダクタとアナログフロントエンドとの間の距離よりも長くなる。このように、インダクタとアナログフロントエンドとが遠ざかることから、インダクタが放出する磁力線のアナログフロントエンドへの影響が弱まる。よって、半導体装置のアナログフロントエンドの誤動作や作動停止を低減することが可能である。

［適用例４］上記適用例にかかる半導体装置において、前記アナログフロントエンドと対向する箇所に、前記インダクタが放出する磁力線を減衰させるシールド膜が形成されていることが好ましい。

このような構成によれば、アナログフロントエンドと対向する箇所に、インダクタが放出する磁力線を減衰させるシールド膜が形成されていることから、インダクタが放出する磁力線のアナログフロントエンドへの影響がより弱まる。よって、半導体装置のアナログフロントエンドの誤動作や作動停止をより低減することが可能である。

［適用例５］上記適用例にかかる半導体装置において、前記絶縁膜と前記絶縁膜を挟んで形成された前記シールド膜とでキャパシタが形成され、前記シールド膜がキャパシタ上電極及びキャパシタ下電極を兼ねていることが好ましい。

このような構成によれば、絶縁膜を挟んで形成されたシールド膜がキャパシタ上電極及びキャパシタ下電極を兼ねていることにより、キャパシタ上電極及びキャパシタ下電極とは別個のシールド膜の形成を不要にすることが可能である。よって、絶縁膜に形成するキャパシタなどの素子、及び素子間の配線などの設計自由度を向上することが可能である。

［適用例６］本適用例にかかる半導体装置の製造方法は、内部インダクタが形成された半導体基板に第１再配置配線を形成する工程と、前記第１再配置配線が形成された半導体基板に絶縁膜を形成する工程と、前記絶縁膜が形成された半導体基板に第２再配置配線を形成する工程とを有し、前記第１再配置配線を形成する工程でインダクタの一部と、前記第２再配置配線を形成する工程で前記一部以外の前記インダクタの残部とを形成し、前記第１再配置配線を形成する工程で、前記一部の形成と同時にシールド膜を前記内部インダクタと対向する第１箇所に形成し、または、前記第２再配置配線を形成する工程で、前記残部の形成と同時に前記シールド膜を前記内部インダクタと対向する第２箇所に形成することを特徴とする。

このような構成によれば、第１再配置配線を形成する工程で、内部インダクタが形成された半導体基板に第１再配置配線を構成するインダクタの一部とシールド膜とを形成し、または第２再配置配線を形成する工程で、内部インダクタが形成された半導体基板に第２再配置配線を構成するインダクタの一部以外のインダクタの残部とシールド膜とを形成する。このことにより、第１再配置配線を形成する工程、または第２再配置配線を形成する工程とは別個に、シールド膜を形成するためのあらたな工程を不要にすることが可能である。よって、工程数が少なく、低コストで半導体装置を形成する半導体装置の製造方法を実現することが可能である。

［適用例７］本適用例にかかる半導体装置の製造方法は、アナログフロントエンドが形成された半導体基板に第１再配置配線を形成する工程と、前記第１再配置配線が形成された半導体基板に絶縁膜を形成する工程と、前記絶縁膜が形成された半導体基板に第２再配置配線を形成する工程とを有し、前記第１再配置配線を形成する工程でインダクタの一部と、前記第２再配置配線を形成する工程で前記一部以外の前記インダクタの残部とを形成し、前記第１再配置配線を形成する工程で、前記一部の形成と同時に前記アナログフロントエンドと対向する第３箇所にシールド膜を形成し、または、前記第２再配置配線を形成する工程で、前記残部の形成と同時に前記アナログフロントエンドと対向する第４箇所に前記シールド膜を形成することを特徴とする。

このような構成によれば、第１再配置配線を形成する工程で、アナログフロントエンドが形成された半導体基板に第１再配置配線を構成するインダクタの一部とシールド膜とを形成し、または第２再配置配線を形成する工程で、アナログフロントエンドが形成された半導体基板に第２再配置配線を構成するインダクタの一部以外のインダクタの残部とシールド膜とを形成する。このことにより、第１再配置配線を形成する工程、または第２再配置配線を形成する工程とは別個に、シールド膜を形成するためのあらたな工程を不要にすることが可能である。よって、工程数が少なく、低コストで半導体装置を形成する半導体装置の製造方法を実現することが可能である。

［適用例８］本適用例にかかる半導体装置の製造方法は、内部インダクタが形成された半導体基板に第１再配置配線を形成する工程と、前記第１再配置配線が形成された半導体基板に絶縁膜を形成する工程と、前記絶縁膜が形成された半導体基板に第２再配置配線を形成する工程とを有し、前記第１再配置配線を形成する工程で、インダクタの一部の形成と同時にキャパシタ下電極を前記内部インダクタと対向する第１箇所に形成し、前記第２再配置配線を形成する工程で、前記一部以外の前記インダクタの残部の形成と同時にキャパシタ上電極を前記内部インダクタと対向する第２箇所に形成することを特徴とする。

このような構成によれば、第１再配置配線を形成する工程で、内部インダクタが形成された半導体基板に第１再配置配線を構成するインダクタの一部とキャパシタ下電極とを形成することにより、第１再配置配線を形成する工程とは別個に、キャパシタ下電極を形成するためのあらたな工程を不要にすることが可能である。また、第２再配置配線を形成する工程で、内部インダクタが形成された半導体基板に第２再配置配線を構成するインダクタの一部以外のインダクタの残部とキャパシタ上電極とを形成することにより、第２再配置配線を形成する工程とは別個に、キャパシタ上電極を形成するためのあらたな工程を不要にすることが可能である。よって、工程数がより少なく、より低コストで半導体装置を形成する半導体装置の製造方法を実現することが可能である。

［適用例９］本適用例にかかる半導体装置の製造方法は、アナログフロントエンドが形成された半導体基板に第１再配置配線を形成する工程と、前記第１再配置配線が形成された半導体基板に絶縁膜を形成する工程と、前記絶縁膜が形成された半導体基板に第２再配置配線を形成する工程とを有し、前記第１再配置配線を形成する工程で、インダクタの一部の形成と同時にキャパシタ下電極を前記アナログフロントエンドと対向する第３箇所に形成し、前記第２再配置配線を形成する工程で、前記一部以外の前記インダクタの残部の形成と同時にキャパシタ上電極を前記アナログフロントエンドと対向する第４箇所に形成することを特徴とする。

このような構成によれば、第１再配置配線を形成する工程で、アナログフロントエンドが形成された半導体基板に第１再配置配線を構成するインダクタの一部とキャパシタ下電極とを形成することにより、第１再配置配線を形成する工程とは別個に、キャパシタ下電極を形成するためのあらたな工程を不要にすることが可能である。また、第２再配置配線を形成する工程で、アナログフロントエンドが形成された半導体基板に第２再配置配線を構成するインダクタの一部以外のインダクタの残部とキャパシタ上電極とを形成することにより、第２再配置配線を形成する工程とは別個に、キャパシタ上電極を形成するためのあらたな工程を不要にすることが可能である。よって、工程数がより少なく、より低コストで半導体装置を形成する半導体装置の製造方法を実現することが可能である。

以下、実施形態を図面に沿って説明する。以下の説明で参照する図は、図示の便宜上、部材ないし部分の縦横の縮尺が実際とは異なる模式図である。

（第１の実施形態）
図１及び図２は、第１の実施形態の半導体装置の概略構成図であって、図１が平面図であり、図２が図１のＡ−Ａ線断面図である。なお、図１は、保護膜としてのソルダーレジスト膜が省略された図である。図１及び図２に示すように、半導体装置１は、半導体基板としてのシリコン基板１０と、パシベーション膜２０と、シールド膜としてのキャパシタ下電極３２及びキャパシタ上電極３４と、絶縁膜４０と、インダクタ５０と、保護膜としてのソルダーレジスト膜７０とを備えている。

シリコン基板１０には内部インダクタ１２が形成されており、シリコン基板１０に形成された内部インダクタ１２側の基板面１６にはパシベーション膜２０が形成されている。また、パシベーション膜２０には、シリコン基板１０に形成された接続端子６１，６２が露出するような開口部２４が形成されている。ここで、内部インダクタ１２とインダクタ５０とは、シリコン基板１０の矢印Ｄで表す厚み方向において重ならないように形成されている。そして、内部インダクタ１２はインダクタ５０より小さい平面面積を有している。また、絶縁膜４０は、貫通孔４２を有し、パシベーション膜２０の膜面２２に沿って形成されている。また、インダクタ５０が放出する磁力線を減衰させるキャパシタ下電極３２は、絶縁膜４０の内部インダクタ１２と対向する第１箇所４６ａに形成されている。また、キャパシタ上電極３４は、絶縁膜４０の内部インダクタ１２と対向する第２箇所４６ｂに形成されている。ここで、キャパシタ下電極３２及びキャパシタ上電極３４と、キャパシタ下電極３２及びキャパシタ上電極３４に挟まれた絶縁膜４０の一部（誘電体部３５）とからキャパシタ３０が形成されている。

また、インダクタ５０は、インダクタ５０の一部としての引き出し部５４と、インダクタ５０の一部以外のインダクタ５０の残部としての周回部５２と接続部５６とを有している。ここで、引き出し部５４は、引き出し部５４の一端５４ａが貫通孔４２に到るようにパシベーション膜２０と絶縁膜４０との間に形成され、引き出し部５４の他端５４ｂが接続端子６１に接続されている。また、周回部５２は、周回部５２の一端５２ａが貫通孔４２に到り、絶縁膜４０の一面４４にスパイラル状に周回するように形成され、周回部５２の他端５２ｂが接続端子６２に接続されている。また、接続部５６は、引き出し部５４と周回部５２とを接続するように、貫通孔４２に形成されている。また、半導体装置１を保護するため、キャパシタ３０やインダクタ５０などを覆うように保護膜としてのソルダーレジスト膜７０が形成されている。また、半導体装置１は、はんだボールなどからなる外部接続用端子（不図示）を備えており、この外部接続用端子を介して実装基板に実装される。

次に半導体装置１の構成要素の材質について説明する。絶縁膜４０の材質にポリイミド樹脂を、インダクタ５０及びキャパシタ下電極３２及びキャパシタ上電極３４の材質にＣｕ（銅）を選択している。なお、パシベーション膜２０の材質にＳｉＯ₂（二酸化珪素）を、接続端子６１，６２の材質にＡｌ（アルミニウム）を選択している。

次に、第１の実施形態の半導体装置の製造方法について、図３から図１５に沿って説明する。第１の実施形態の半導体装置の製造方法は、内部インダクタが形成されたシリコン基板に第１再配置配線を形成する工程と、前記第１再配置配線が形成されたシリコン基板に絶縁膜を形成する工程と、前記絶縁膜が形成されたシリコン基板に第２再配置配線を形成する工程とを有している。先ず、公知の方法で製造されたシリコン基板１０を準備する。この準備されたシリコン基板１０には、内部インダクタ１２が形成され、シリコン基板１０に形成された接続端子６１，６２が露出する開口部２４を有するパシベーション膜２０が基板面１６に形成されている（図１、図２参照）。

第１再配置配線を形成する工程について、図３から図８に沿って説明する。図３から図７は、第１再配置配線を形成する工程を説明する断面図であり、図８は、図７の平面図である。ここで、第１再配置配線は、第１再配置配線用のパターニングされた下層膜及び上層膜からなる。図３に示すように、シリコン基板１０に形成されたパシベーション膜２０の膜面２２にスパッタ法によって、Ｃｕからなる下層膜１０１を形成する。次に、図４に示すように、下層膜１０１にスピンコート法によって、メッキレジスト膜１１０を形成する。次に、図５に示すように、フォトリソグラフィー法でメッキレジスト膜１１０をパターニングすることによって、引き出し部５４及びキャパシタ下電極３２（図１、図２参照）の形成領域に応じたメッキレジスト膜１１０を除去する。ここで、キャパシタ下電極３２の形成領域は、パシベーション膜２０の膜面２２における内部インダクタ１２に対向する位置となる。次に、図６に示すように、メッキレジスト膜１１０が除去された箇所にメッキ法によって、Ｃｕからなる上層膜１０２を形成する。次に、図７に示すように、残ったメッキレジスト膜１１０を除去した後に、露出した下層膜１０１をエッチング法によって除去する。この結果、図７及び図８に示すように、パターニングされた下層膜１０１と上層膜１０２とからなる引き出し部５４及びキャパシタ下電極３２がパシベーション膜２０の膜面２２に形成される。

次に、絶縁膜を形成する工程について、図９及び図１０に沿って説明する。図９は、絶縁膜を形成する工程を説明する断面図であり、図１０は、図９の平面図である。図９に示すように、第１再配置配線が形成されたシリコン基板１０にスピンコート法によって、ポリイミド樹脂からなる絶縁膜４０を形成する。次に、フォトリソグラフィー法で絶縁膜４０をパターニングすることによって、貫通孔４２を形成する。この結果、図９及び図１０に示すように、貫通孔４２を有する絶縁膜４０がパシベーション膜２０の膜面２２に沿って形成され、キャパシタ下電極３２上の絶縁膜４０はキャパシタ３０（図２参照）の誘電体部３５を形成している。

次に、第２再配置配線を形成する工程について、図１１から図１５に沿って説明する。図１１から図１５は、第２再配置配線を形成する工程を説明する断面図である。ここで、第２再配置配線は、第２再配置配線用のパターニングされた下層膜及び上層膜からなる。図１１に示すように、絶縁膜４０の一面４４及び貫通孔４２にスパッタ法によって、Ｃｕからなる下層膜２０１を形成する。次に、図１２に示すように、下層膜２０１にスピンコート法によって、メッキレジスト膜２１０を形成する。次に、図１３に示すように、フォトリソグラフィー法でメッキレジスト膜２１０をパターニングすることによって、周回部５２及び接続部５６（図１、図２参照）の形成領域に応じたメッキレジスト膜２１０を除去する。次に、図１４に示すように、メッキレジスト膜２１０が除去された箇所にメッキ法によって、Ｃｕからなる上層膜２０２を形成する。次に、図１５に示すように、残ったメッキレジスト膜２１０を除去した後に、露出した下層膜２０１をエッチング法によって除去する。この結果、図１５と図１に示すように、パターニングされた下層膜２０１及び上層膜２０２からなる、周回部５２とキャパシタ上電極３４とが絶縁膜４０の一面４４に形成され、パターニングされた下層膜２０１及び上層膜２０２からなる接続部５６が貫通孔４２に形成される。

最後にソルダーレジスト膜７０（図２参照）を第２再配置配線を形成する工程を経たシリコン基板１０上に形成し、さらに不図示の外部接続用端子を配置することによって、図１及び図２に示した本実施形態の半導体装置１が完成する。

上述の第１の実施形態では、以下の効果が得られる。
（１）インダクタ５０と内部インダクタ１２とが、シリコン基板１０の矢印Ｄで表す厚み方向において重ならないように形成されている。このことにより、シリコン基板１０の矢印Ｄで表す厚み方向において重なっていない場合のインダクタ５０と内部インダクタ１２との間の距離は、シリコン基板１０の矢印Ｄで表す厚み方向において重なっている場合のインダクタ５０と内部インダクタ１２との間の距離よりも長くなる。このように、インダクタ５０と内部インダクタ１２とが遠ざかることから、インダクタ５０が放出する磁力線の内部インダクタ１２への影響が弱まる。よって、半導体装置１の内部インダクタ１２の誤動作や作動停止を低減することができる。

（２）内部インダクタ１２と対向する第１箇所４６ａに、インダクタ５０が放出する磁力線を減衰させるシールド膜としてのキャパシタ下電極３２が形成され、内部インダクタ１２と対向する第２箇所４６ｂに、インダクタ５０が放出する磁力線を減衰させるシールド膜としてのキャパシタ上電極３４が形成されていることから、インダクタ５０が放出する磁力線の内部インダクタ１２への影響がより弱まる。よって、半導体装置１の内部インダクタ１２の誤動作や作動停止をより低減することができる。

（３）シールド膜が絶縁膜４０を挟んで形成されたキャパシタ上電極３４及びキャパシタ下電極３２であることにより、キャパシタ上電極３４及びキャパシタ下電極３２とは別個のシールド膜の形成を不要にすることができる。よって、絶縁膜４０に形成するキャパシタ３０などの素子、及び素子間の配線などの設計自由度を向上することができる。

（４）第１再配置配線を形成する工程で、内部インダクタ１２が形成されたシリコン基板１０のパシベーション膜２０に第１再配置配線を構成するインダクタ５０の一部としての引き出し部５４とキャパシタ下電極３２とを形成することにより、第１再配置配線を形成する工程とは別個に、キャパシタ下電極３２を形成するためのあらたな工程を不要にすることができる。また、第２再配置配線を形成する工程で、内部インダクタ１２が形成されたシリコン基板１０の絶縁膜４０に第２再配置配線を構成するインダクタ５０の一部以外のインダクタ５０の残部としての周回部５２及び接続部５６とキャパシタ上電極３４とを形成することにより、第２再配置配線を形成する工程とは別個に、キャパシタ上電極３４を形成するためのあらたな工程を不要にすることができる。よって、工程数が少なく、低コストで半導体装置１を形成する半導体装置の製造方法を実現することができる。

（第２の実施形態）
本実施形態では、上述の実施形態と同じ内容については説明を省き、異なる内容を説明する。図１６及び図１７は、第２の実施形態の半導体装置の概略構成図であって、図１６が平面図であり、図１７が図１６のＢ−Ｂ線断面図である。なお、図１６は、保護膜としてのソルダーレジスト膜が省略された図である。

図１６及び図１７に示すように、シリコン基板１０にはアナログフロントエンド１４が形成されている。ここで、アナログフロントエンド１４とは、送信回路、受信回路、発振回路などの集積回路の内部でアナログ信号を扱っている部分を指す。また、インダクタ５０が放出する磁力線を減衰させるシールド膜としてのキャパシタ下電極３６は、絶縁膜４０のアナログフロントエンド１４と対向する第３箇所４８ａに形成されている。また、キャパシタ上電極３８は、絶縁膜４０のアナログフロントエンド１４と対向する第４箇所４８ｂに形成されている。

次に、第２の実施形態の半導体装置の製造方法について説明する。第２の実施形態の半導体装置の製造方法は、アナログフロントエンドが形成されたシリコン基板に第１再配置配線を形成する工程と、前記第１再配置配線が形成されたシリコン基板に絶縁膜を形成する工程と、前記絶縁膜が形成されたシリコン基板に第２再配置配線を形成する工程とを有している。なお、第２の実施形態の半導体装置の製造方法を説明する図は省略する。

第１再配置配線を形成する工程で、第１再配置配線用のパターニングされた下層膜と上層膜とからなるキャパシタ下電極３６（図１７参照）がパシベーション膜２０の膜面２２に形成される。絶縁膜を形成する工程で、キャパシタ下電極３６上に形成された絶縁膜４０の一部はキャパシタ３０の誘電体部３９（図１７参照）を形成している。第２再配置配線を形成する工程で、第２再配置配線用のパターニングされた下層膜及び上層膜からなるキャパシタ上電極３８（図１７参照）が絶縁膜４０の一面４４に形成される。

上述の第２の実施形態では、以下の効果が得られる。
（５）インダクタ５０とアナログフロントエンド１４とが、シリコン基板１０の矢印Ｄで表す厚み方向において重ならないように形成されている。このことにより、シリコン基板１０の矢印Ｄで表す厚み方向において重なっていない場合のインダクタ５０とアナログフロントエンド１４との間の距離は、シリコン基板１０の矢印Ｄで表す厚み方向において重なっている場合のインダクタ５０とアナログフロントエンド１４との間の距離よりも長くなる。このように、インダクタ５０とアナログフロントエンド１４とが遠ざかることから、インダクタ５０が放出する磁力線のアナログフロントエンド１４への影響が弱まる。よって、半導体装置１のアナログフロントエンド１４の誤動作や作動停止を低減することができる。

（６）アナログフロントエンド１４と対向する第３箇所４８ａに、インダクタ５０が放出する磁力線を減衰させるシールド膜としてのキャパシタ下電極３６が形成され、アナログフロントエンド１４と対向する第４箇所４８ｂに、インダクタ５０が放出する磁力線を減衰させるシールド膜としてのキャパシタ上電極３８が形成されていることから、インダクタ５０が放出する磁力線のアナログフロントエンド１４への影響がより弱まる。よって、半導体装置１のアナログフロントエンド１４の誤動作や作動停止をより低減することができる。

（７）シールド膜が絶縁膜４０を挟んで形成されたキャパシタ上電極３８及びキャパシタ下電極３６であることにより、キャパシタ上電極３８及びキャパシタ下電極３６とは別個のシールド膜の形成を不要にすることができる。よって、絶縁膜４０に形成するキャパシタ３０などの素子、及び素子間の配線などの設計自由度を向上することができる。

（８）第１再配置配線を形成する工程で、アナログフロントエンド１４が形成されたシリコン基板１０のパシベーション膜２０に第１再配置配線を構成するインダクタ５０の一部としての引き出し部５４とキャパシタ下電極３６とを形成することにより、第１再配置配線を形成する工程とは別個に、キャパシタ下電極３６を形成するためのあらたな工程を不要にすることができる。また、第２再配置配線を形成する工程で、アナログフロントエンド１４が形成されたシリコン基板１０の絶縁膜４０に第２再配置配線を構成するインダクタ５０の一部以外のインダクタ５０の残部としての周回部５２及び接続部５６とキャパシタ上電極３８とを形成することにより、第２再配置配線を形成する工程とは別個に、キャパシタ上電極３８を形成するためのあらたな工程を不要にすることができる。よって、工程数が少なく、低コストで半導体装置１を形成する半導体装置の製造方法を実現することができる。

なお、上記実施形態は上述の内容に限定されるものではなく、その主旨を逸脱しない範囲において上述の内容以外に種々の変更を行うことが可能である。例えば、第２再配置配線によって周回部５２を形成したが、第１再配置配線によって周回部５２を形成してもよい。また、スパイラル形状の周回部５２としたが、周回部５２はトロイダル形状などとしてもよい。

また、２層に亘って形成された構成のインダクタ５０を示したが、インダクタ５０は３層以上に亘って形成された積層構成などでもよい。

また、１つのインダクタ５０を示したが、インダクタ５０は２つ以上であってもよい。

また、１箇所に形成された内部インダクタ１２を示したが、内部インダクタ１２は２箇所以上に形成されていてもよい。

また、１箇所に形成されたアナログフロントエンド１４を示したが、アナログフロントエンド１４は２箇所以上に形成されていてもよい。

また、シールド膜を絶縁膜４０を挟んで形成したキャパシタ下電極３２，３６及びキャパシタ上電極３４，３８としたが、シールド膜はキャパシタ３０の下電極及び上電極を兼ねる必要はなく、いずれか一方の電極であってもよい。

また、貫通孔４２の基板面１６に平行な断面の形状を矩形としたが、円形、楕円形や、矩形以外の多角形でもよい。さらに、貫通孔４２の内面を基板面１６に対し略垂直としたが、基板面１６に対し傾斜させてもよい。

また、材質がポリイミド樹脂である絶縁膜４０としたが、絶縁膜４０の材質はエポキシ樹脂、シリコーン樹脂、アクリル樹脂、フェノール樹脂などでもよい。

また、材質がＣｕである第１再配置配線及び第２再配置配線としたが、第１再配置配線及び第２再配置配線の材質はＡｕ（金）、Ａｇ（銀）、Ｔｉ（チタン）、Ｗ（タングステン）、ＴｉＷ（チタンタングステン）、ＴｉＮ（窒化チタン）、Ｎｉ（ニッケル）、ＮｉＶ（ニッケルバナジウム）、Ｃｒ（クロム）、Ａｌ、Ｐｄ（パラジウム）などでもよい。

第１の実施形態の半導体装置の概略構成を示す平面図。 図１のＡ−Ａ線断面図。 第１再配置配線を形成する工程を説明する断面図。 第１再配置配線を形成する工程を説明する断面図。 第１再配置配線を形成する工程を説明する断面図。 第１再配置配線を形成する工程を説明する断面図。 第１再配置配線を形成する工程を説明する断面図。 第１再配置配線を形成する工程を説明する平面図。 絶縁膜を形成する工程を説明する断面図。 絶縁膜を形成する工程を説明する平面図。 第２再配置配線を形成する工程を説明する断面図。 第２再配置配線を形成する工程を説明する断面図。 第２再配置配線を形成する工程を説明する断面図。 第２再配置配線を形成する工程を説明する断面図。 第２再配置配線を形成する工程を説明する断面図。 第２の実施形態の半導体装置の概略構成を示す平面図。 図１６のＢ−Ｂ線断面図。

符号の説明

１…半導体装置、１０…半導体基板としてのシリコン基板、１２…内部インダクタ、１４…アナログフロントエンド、３０…キャパシタ、３２，３６…キャパシタ下電極（シールド膜、第１再配置配線）、３４，３８…キャパシタ上電極（シールド膜、第２再配置配線）、４０…絶縁膜、４６ａ…第１箇所（箇所）、４６ｂ…第２箇所（箇所）、４８ａ…第３箇所（箇所）、４８ｂ…第４箇所（箇所）、５０…インダクタ、５２…インダクタの残部としての周回部（第２再配置配線）、５４…インダクタの一部としての引き出し部（第１再配置配線）、５６…インダクタの残部としての接続部（第２再配置配線）。

Claims (9)

1. 半導体基板と、
   前記半導体基板に形成された絶縁膜と、
   前記絶縁膜に形成されたインダクタとを備え、
   前記半導体基板には内部インダクタが形成され、
   前記インダクタと前記内部インダクタとが、前記半導体基板の厚み方向において重ならないように形成されていることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記内部インダクタと対向する箇所に、前記インダクタが放出する磁力線を減衰させるシールド膜が形成されていることを特徴とする半導体装置。
3. 半導体基板と、
   前記半導体基板に形成された絶縁膜と、
   前記絶縁膜に形成されたインダクタとを備え、
   前記半導体基板にはアナログフロントエンドが形成され、
   前記インダクタと前記アナログフロントエンドとが、前記半導体基板の厚み方向において重ならないように形成されていることを特徴とする半導体装置。
4. 請求項３に記載の半導体装置において、
   前記アナログフロントエンドと対向する箇所に、前記インダクタが放出する磁力線を減衰させるシールド膜が形成されていることを特徴とする半導体装置。
5. 請求項２または請求項４に記載の半導体装置において、
   前記絶縁膜と前記絶縁膜を挟んで形成された前記シールド膜とでキャパシタが形成され、
   前記シールド膜がキャパシタ上電極及びキャパシタ下電極を兼ねていることを特徴とする半導体装置。
6. 内部インダクタが形成された半導体基板に第１再配置配線を形成する工程と、
   前記第１再配置配線が形成された半導体基板に絶縁膜を形成する工程と、
   前記絶縁膜が形成された半導体基板に第２再配置配線を形成する工程とを有し、
   前記第１再配置配線を形成する工程でインダクタの一部と、前記第２再配置配線を形成する工程で前記一部以外の前記インダクタの残部とを形成し、
   前記第１再配置配線を形成する工程で、前記一部の形成と同時にシールド膜を前記内部インダクタと対向する第１箇所に形成し、または、
   前記第２再配置配線を形成する工程で、前記残部の形成と同時に前記シールド膜を前記内部インダクタと対向する第２箇所に形成することを特徴とする半導体装置の製造方法。
7. アナログフロントエンドが形成された半導体基板に第１再配置配線を形成する工程と、
   前記第１再配置配線が形成された半導体基板に絶縁膜を形成する工程と、
   前記絶縁膜が形成された半導体基板に第２再配置配線を形成する工程とを有し、
   前記第１再配置配線を形成する工程でインダクタの一部と、前記第２再配置配線を形成する工程で前記一部以外の前記インダクタの残部とを形成し、
   前記第１再配置配線を形成する工程で、前記一部の形成と同時に前記アナログフロントエンドと対向する第３箇所にシールド膜を形成し、または、
   前記第２再配置配線を形成する工程で、前記残部の形成と同時に前記アナログフロントエンドと対向する第４箇所に前記シールド膜を形成することを特徴とする半導体装置の製造方法。
8. 内部インダクタが形成された半導体基板に第１再配置配線を形成する工程と、
   前記第１再配置配線が形成された半導体基板に絶縁膜を形成する工程と、
   前記絶縁膜が形成された半導体基板に第２再配置配線を形成する工程とを有し、
   前記第１再配置配線を形成する工程で、インダクタの一部の形成と同時にキャパシタ下電極を前記内部インダクタと対向する第１箇所に形成し、
   前記第２再配置配線を形成する工程で、前記一部以外の前記インダクタの残部の形成と同時にキャパシタ上電極を前記内部インダクタと対向する第２箇所に形成することを特徴とする半導体装置の製造方法。
9. アナログフロントエンドが形成された半導体基板に第１再配置配線を形成する工程と、
   前記第１再配置配線が形成された半導体基板に絶縁膜を形成する工程と、
   前記絶縁膜が形成された半導体基板に第２再配置配線を形成する工程とを有し、
   前記第１再配置配線を形成する工程で、インダクタの一部の形成と同時にキャパシタ下電極を前記アナログフロントエンドと対向する第３箇所に形成し、
   前記第２再配置配線を形成する工程で、前記一部以外の前記インダクタの残部の形成と同時にキャパシタ上電極を前記アナログフロントエンドと対向する第４箇所に形成することを特徴とする半導体装置の製造方法。

Images