JP2005332896A - 半導体装置、チップサイズパッケージ、半導体装置の製造方法、及びチップサイズパッケージの製造方法 - Google Patents

半導体装置、チップサイズパッケージ、半導体装置の製造方法、及びチップサイズパッケージの製造方法 Download PDF

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semiconductor device
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conductor
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Makoto Terui
誠 照井
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Oki Electric Industry Co Ltd
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Abstract

【課題】CSP（チップサイズパッケージ）の特徴である小型化のメリットを維持しつつ、歩留まりが高く、安定した動作をする半導体装置を提供する。
【解決手段】第１の素子形成面に複数の第１パッド１０３を有すると共に第１パッド１０３を露出するように形成された第１保護膜１０４とを備える第１半導体チップ１０１上に第２チップ１０２がフリップチップ接続され、第１保護膜１０４上に形成された絶縁膜１０７は、第２チップ１０２の側面及び第２の素子形成面上を覆っている。本発明の構造を有することで、樹脂封止時の樹脂流し込みの圧力により、第２チップのズレ等を防止することが出来る。
【選択図】図２

Description

本発明は、チップサイズパッケージを用いマルチチップ化した半導体装置、チップサイズパッケージ、半導体装置の製造方法、及びチップサイズパッケージの製造方法に関するものである。
近年の電子機器の小型化に伴い、半導体装置を実装する際、高密度実装を可能にする様々な方法が検討されている。その中で、半導体装置の小型化と、複数の部品実装の高密度化を進める方法がある。
半導体装置を小型化する技術については、ICチップとほぼ同一サイズをもつチップサイズパッケージ（以下、CSPと略す）と称する半導体パッケージが検討されている。以上のような内容は、例えば、下記特許文献１、２、３に記載されている。
特開２００１−２５７３１０ 特開２００２−２９９４９６ 特開２００４−０５６０９３
しかしながら、上述の特許文献１及び２に開示された技術では、モールド樹脂封止工程において、モールド樹脂の圧力が直接、搭載しているチップへかかることによりチップズレに至り、歩留まり低下の要因の一つとなっていた。
また、特許文献３で講じられた対策では、複雑な工程を要し、精度の高い合わせ技術を要求され、このような要求に対応することが困難である。
本発明は、上記の点に鑑みてなされたものであり、CSPの特徴である小型化のメリットを生かしつつ、歩留まりが高く、安定した動作をする半導体装置を提供することにある。
本発明の半導体装置では、上述した課題を解決すべく、複数の第１パッドと第１パッドを露出する第１保護膜とが形成された第１の素子形成面を持つ第１半導体チップと、複数の第２パッドと第２パッドを露出するように第２保護膜が形成される第２の素子形成面を持つと共に第１半導体チップの第１の素子形成面と第２の素子形成面とが対向するように第１半導体チップ上に搭載された第２チップと、第１保護膜上に形成されると共に第２チップの側面かつ第２の素子形成面を覆うように形成された絶縁膜と、絶縁膜上を覆うように形成された樹脂と、樹脂上に形成された外部電極と第１パッドとを接続する第１導体とをそなえている。
本発明の半導体装置の製造方法では、複数の第１パッドと第１パッドを露出する第１保護膜とが形成された第１の素子形成面を持つ第１半導体チップを準備する工程と、複数の第２パッドと第２パッドを露出するように第２保護膜とが形成された第２の素子形成面を持つ第２チップを準備し、第１及び第２素子形成面が対向するように第１半導体チップ上に第２チップを搭載する工程と、第１保護膜上、第２チップの側面、及び第２の素子形成面上を覆うように絶縁膜を形成する工程と、第１パッドから外部電極を接続する第１導体を形成する工程と、第１導体、絶縁膜、及び第２チップを樹脂で封止する工程とを含む。
本発明の半導体装置の構成を取ることで、CSPの特徴である小型化のメリットを維持しつつ、歩留まりが高く、安定した動作をするCSPを提供するこが可能となる。
以下、図面に基づいて本発明の実施の形態を詳細に説明する。なお、以下の説明及び添付の図面において、略同一の機能及び構成を有する構成要素については、同一の符号を付すことにより重複説明を省略する。
図１は、本発明の第１の実施の形態における半導体装置１００の斜視図である。図２は、本発明の第１の実施の形態である図１のX−X'における半導体装置１００の断面図である。図３は、第１の実施の形態における半導体装置１００の上面図である。支持基板となる第１半導体チップ１０１は、第１の素子形成面に複数の第１パッド１０３を有している。第１半導体チップ１０１の周辺部を第１領域とし、第１領域に囲まれた領域を第２領域とすると、第１パッド１０３は、第１領域及び第２領域に形成されている。また、第１半導体チップ１０１上には第１パッド１０３を露出するように、第１保護膜１０４が形成されている。
第２チップ１０２は、第２の素子形成面に複数の第２パッド１０５を有している。また、第２チップ１０２上には、第２パッド１０５を露出するように第２保護膜１０６が形成されている。第１半導体チップ１０１に対して、第２チップ１０２は、フリップチップの形態で接続されている。第２領域の第１パッド１０３と第２パッド１０５は金バンプ等の接着部材を介して接続されている。ここで、第２チップ１０２の外形寸法は、第１半導体チップ１０１の外形寸法より小さく、かつ第２チップ１０２の厚さは、同一半導体装置に内蔵できるほど薄く研削されている。第１半導体チップ１０１は、３００μｍ程度で、第２チップ１０２は、５０μｍ程度である。
第１保護膜１０４上には、絶縁膜１０７が形成されている。なお、絶縁膜１０７は、第２チップ１０２の側面と第２の素子形成面とを覆っている。また、絶縁膜１０７は、第１半導体チップ１０１と第２チップ１０２との間の空間を埋めるように形成されている。導体１０８は、第１パッド１０３に接続され、絶縁膜１０７上にかけて形成されている。柱状の導体１０９は、導体１０８に接続するように形成されている。導体１０９上には、外部電極１１１が形成されている。
導体１０８、１０９により第１パッド１０３から半導体装置１００の外部電極１１１へ電気的に接続でき、外部電極１１１により、半導体装置１００を外部基板（図示せず）に接続できる。すなわち、一連の接続された第１パッド１０３、導体１０５、１０６、外部電極１１１により、第１半導体チップ１０１の内部集積回路と外部基板とを電気的に接続することが可能となる。
樹脂１１０は、絶縁膜１０７、導体１０８、及び導体１０９を封止するように形成されている。ここで、樹脂１１０を形成する工程については、特にトランスファーモルドの場合に第２チップ１０２に対して流し込みによる圧力がかかってしまう。しかし、本発明の構成では、樹脂１１０形成工程前に第２チップ１０２の側面及び第２保護膜１０６を絶縁膜１０７が覆っている。詳細には、第１半導体チップ１０１と第２チップ１０２の間の空間を埋めるように絶縁膜１０７が形成されているため、第２チップ１０２を固定することが可能となる。したがって流し込みの圧力により第２チップ１０２がずれることを防止することが出来る。同様に、プロセス工程間の移動時の振動などによるズレなどにも強くなり歩留まり向上を図れる。
ここで、第１保護膜１０４及び第２保護膜１０６は、第１半導体チップ１０１及び第２チップ１０２の表面保護膜である。第１保護膜１０４及び第２保護膜１０６は、シリコン酸化膜もしくはシリコン窒化膜である。また、絶縁膜１０７は、ポリイミドなどの高分子樹脂からなる膜である。ポリイミド系の樹脂を使用することで接着剤としての効果が期待できる。ここでの、絶縁層１０７は、４μｍ程度である。第１保護膜１０５及び第２保護膜１０６は、１μｍ程度である。また、樹脂１１０は、１００μｍ程度である。
導体１０８は、導体１０９と第１パッド１０３とを結ぶ導体配線である。ここではチタン及び銅からなる複合層構成の金属材料によるものとする。この場合、チタン層はパッドや保護膜との密着性や拡散防止機能のために形成され、銅層は主として電気的な接続材料としての機能のために形成する。無論、単層構成でもよいし材料構成を問うものではない。複合層構成の場合の材料構成例については、クロム−銅、クロム−金、ニッケル−銅、ニッケル−金、チタン／タングステン−銅、チタン／タングステン−金等様々なものが考えられる。
導体１０９は、導体１０８から半導体装置１００外部へ電気的接続を施すための導体で、少なくとも樹脂１１０よりその一部が露出している必要がある。材料としては、電気的抵抗の低い材料が好ましく銅、金、アルミニウムなどが挙げられる。なお、図１から図３では、支持基板となる第１半導体チップ１０１に搭載される第２チップ１０２は１つしか示していない。しかし、複数のチップであってもよく、この点は以下に述べる実施の形態についても同様である。ここで、第２チップ１０２であるが、受動素子専用であればさらに効果的である。図７を参照して詳細に説明する。
受動部品は、デカップリングコンデンサ、プルアップ／ダウン抵抗、チョークインダクタ等のディジタル回路及びアナログ回路の分野で数多く使用されている。1つのシステムにおいてのICの搭載面積に対して、先の受動部品の占有面積は、７０％以上を超えつつある。
図７は、本発明に利用される受動素子チップの概要図であって、受動素子チップ７１０、７２０、７３０は各々、ウェハ８００からダイシング等により切り出される受動素子チップである。受動素子チップ７１０は、キャパシタ特性を示す受動素子チップである。受動素子チップ７１０は、基板７１１上に絶縁層７１２を介して形成された電極７１３を有する。電極７１３上には、誘電体膜７１４を介して電極７１５が形成されている。パッド７１６は、受動素子チップ７１０の表面に形成されていて、電極７１３又は電極７１４と一体形成されている。また、受動素子チップ７１０の表面にパッド７１６を露出するように保護膜７１７が形成されている。
受動素子チップ７２０は、インダクタ特性を示す受動素子チップである。受動素子チップ７２０は、基板７２１上に絶縁層７２２を介して形成されたスパイラル状（螺旋状）の金属配線７２３を有する。パッド７２６は、受動素子チップ７２０の表面に形成されていて、金属配線７２３と一体形成されている。また、受動素子チップ７２０の表面にパッド７２６を露出するように保護膜７２７が形成されている。
受動素子チップ７３０は、抵抗特性を示す受動素子チップである。受動素子チップ７３０は、基板７３１上に絶縁層７３２を介して形成された金属層７３３を有する。ここで、金属層７３３は、例えば酸化ルテニウム等である。パッド７３６は、受動素子チップ７３０の表面に形成されていて、金属層７３３と電気的に接続されている。また、受動素子チップ７３０の表面にパッド７３６を露出するように保護膜７３７が形成されている。
上記基板７１１、７２１、７３１は、ガラス、サファイア等の絶縁材料からなる。上記電極７１３、７１５、金属配線７２３、パッド７１６、７２６、７３６、等は、アルミ合金、銅合金或いは金合金等で形成されて、半導体プロセスであるCVD、蒸着、スパッタ等を使用する。絶縁層７１２、７２２、７３２及び電極７１３、７１５、金属配線７２３、パッド７１６、７２６、７３６、等は、フォトリソグラフィー及びエッチング等の半導体プロセスでのパターン形成技術を用いて行う。
上記受動素子（キャパシタ、インダクタ、抵抗）は、一つのチップ上に複数個或いは複数種類形成することも可能である。さらに、デカップリングコンデンサやチョークインダクタなどチップの機能に応じて性能が違う受動素子を形成することすることも可能である。形成する個数が多ければ多いほど、一まとまりに出来るため、余分な空間を低減することが可能となる。したがって、ダウンサイジングが可能となる。また、複数の受動素子を半導体装置に内蔵することが可能となる。したがって、例えば、ノイズ低減用のキャパシタは、従来は半導体装置の外部に配置されていて配線で半導体装置と接続していた。しかし、本発明では、ノイズ低減用キャパシタとしての第２チップのサイズが小さいため第１半導体チップ１０１の第２領域へ直接接続することが可能である。したがって、第１半導体チップと第２チップとの間を接続する配線距離が短くなり、配線部分に生じる寄生インダクタンスを低減することが可能となる。
以下に、図５を参照しながら、第１の実施の形態の製造方法の一例を示す。まず、第１パッド１０３及び第１保護膜１０４が形成された状態の第１半導体チップ１０１及び、第２パッド１０５及び第２保護膜１０６と、第２パッド上に金バンプ５５５が形成された状態の第２チップ１０２を準備する。本実施の形態では、第１半導体チップ１０１が、個片化される前のウェハ状態である場合について説明する。図５（a）において、ウェハ５０１は、第１半導体チップ１０１となる半導体素子が形成されたウェハである。ウェハ５０１上には第１パッド１０３が形成されている。また、第１パッド１０３を露出するように第１保護膜１０４が形成されている。
次に図５（b）に示すように、第２パッド１０５、第２保護膜１０６、金バンプ５５５が形成された第２チップ１０２をフリップチップの形態でウェハ５０１にボンディングして搭載する。その後、図５（c）に示すように、スピンコート等によって、ポリイミド等の絶縁膜１０７をウェハ５０１上に形成する。この時、絶縁膜１０７が少なくとも第２チップ１０２の側面と第２保護膜１０６上を覆う。言いかえれば、第１半導体チップ１０１と第２チップ１０２との間の空間が絶縁膜１０６で埋められている。ここで、絶縁膜１０７にポリイミド等の接着剤として機能する材料を使用することで第２チップ１０２は、強固に固定される。その後ホトリソ等の技術により、第１パッド１０３上の絶縁膜１０７に対してビアを形成する。
次に図５（d）に示すように、メッキ技術により、第１パッド１０３から絶縁膜１０７にかけて導体１０８を形成し、導体１０９上に導体１０９を形成する。導体１０８は、配線パターンである。また、導体１０９は、ポストである。その後図５（e）に示すように、ウェハ５５５上全体をエポキシ系の樹脂１１０により封止する。ここでの封止は、例えば、トランスファーモルドによるものである。次に研削技術により、樹脂１１０上を導体１０９が露出するまで研削する。その後、露出した導体１０９上に半田ペーストの印刷又は半田ボールを搭載することにより外部電極１１１を形成する。最後に、ダイシング等により個片化する。子の時のダイシングの位置は第１半導体チップ１０１の外形寸法となる。また、半導体装置１００の外形寸法もこの時に決定される。したがって、第１半導体チップ１０１と半導体装置１００の外形寸法は実質的に同一である。ただし、ダイシング時の誤差も同一の範囲とみなす。以上のようにして第１の実施の形態の半導体装置が完成する。
本実施の形態の半導体装置の構造をとることで、第２チップ１０２の側面及び第２の素子形成面を絶縁膜１０７が覆っている。また、第１半導体チップ１０１と第２チップ１０２との間の空間を埋めるように絶縁膜１０７が形成されている。これらの構成より、第２チップ１０２は、絶縁膜１０７により固定されているため、樹脂封止時の流し込みの圧力により、第２チップ１０２がズレることがなくなる。また、第２領域に第１パッドを設け、第２チップ１０２の第２パッド１０５と接続することで、配線距離が短くなる。したがって、配線部分に生じる寄生インダクタンスを低減することが可能となる。さらに、第２チップ１０２に受動素子のチップを使用すれば、内部回路に必要な受動素子を適宜提供することが可能になる。したがって、従来は離間して外付けされていたものが、内部に集中して配置させることができるためダウンサイジングが可能となる。
次に図６を参照して第１の実施の形態の変形例を説明する。ここでは、上述の第１の実施の形態と本変形例の違いのみを述べる。図６は、第１の実施の形態の変形例における半導体装置６００の断面図である。図６に示すように、絶縁膜１０７上に絶縁部材６０９が形成されている。絶縁部材６０９は、例えばポリイミド、エポキシ樹脂、シリコーン樹脂等からなり、その厚さは、例えば１００μｍ程度である。ただし、樹脂１１０の厚さに応じてその値は変化するものである。形成方法は、スピンコート、印刷法、ラミネート法等である。第１パッド１０３から絶縁膜１０７上及び絶縁部材６０９上にかけて導体６０８が形成されている。導体６０８は、導体配線であって、半導体装置６００から露出するように形成されている。導体６０８上には、外部電極１１１が形成されている。
上述の第１の実施の形態では、外部電極１１１の下方にメタルからなる導体１０９が形成されていたのに対し、本変形例では、外部電極１１１の下方に絶縁部材６０９が形成されている。弾性を持つ絶縁部材６０９を外部電極１１１の下方に形成することにより半導体装置６００を基板等に搭載する際（図示せず）に、絶縁部材６０９が衝撃或いは圧力を吸収し、第１半導体チップ１０１へかかる力を低減することが出来る。また、基板への接続信頼性も高めることが可能となる。
図４は本発明の第２の実施の形態における半導体装置の断面図である。第１の実施の形態と同様の構成の場所に関しては、同様の符号を付してある。第１の実施の形態との違いの部分だけを説明する。第１の実施の形態では、第２領域に形成された第１パッド１０３と第２チップ１０２の第２パッド１０５が金バンプ５５５等を介して電気的に接続されていた。本発明の第２の実施の形態の半導体装置１５０は、第１半導体チップ１０１の第１領域に形成された第１パッド１０３と第２チップ１０２の第２パッド１０５とが第１保護膜１０４上に形成された導体２０８によって電気的に接続されている。ここで、導体２０８は、再配線と称される配線であり、メッキ技術等を用いて形成される。
また、第１保護膜１０４或いは導体２０８上には絶縁膜１０７が形成されている。第１の実施の形態において絶縁膜１０７は、第２チップ１０２の側面の厚み方向においての一部と第２保護膜１０６（第２の素子形成面）上を覆っていたが、本発明の実施の形態では、第２チップ１０２の側面の厚み方向全てと第２保護膜１０６を覆っている。これにより、第２チップ１０２の固定強度がさらに増す。加えて、絶縁膜１０７が第２チップの裏面をも覆うように形成されると、さらに強度を増すことは言うまでも無い。本実施の形態の絶縁膜１０７は、少なくとも第２チップ１０２の厚さと同程度形成する必要があるため、非感光性ポリイミドなどの材料を用いて形成するのが望ましい。また、導体２０８と外部電極１１１との電気的接続は、適宜設計によって決められる。第１の実施の形態と同じであっても良いし、そうでなくてもかまわない。
本実施の形態の半導体装置は、第１の実施の形態の効果に加えて、第１保護膜１０４上に導体２０８を形成しているので、第１パッド１０３が第１半導体チップ１０１上のどこにあろうと、電気的接続を取ることが可能となっている。したがって、従来の第１パッド１０３の位置を変更する必要が無い。また、第２チップ１０２上に絶縁膜１０７が形成されることで第２チップ１０２の裏面と導体２１８は絶縁されるので、絶縁膜上のすべての位置に導体２１８を形成することが可能となる。したがって、外部電極１１１の位置も制限無く配置することが可能となる。当然のことながら、上述の実施例１及び２を組み合わせた内容も同様の効果が得られることは言うまでもない。
本発明の第１の実施の形態における半導体装置の斜視図である。 本発明の第１の実施の形態である図１のX-X'における半導体装置の断面図である。 本発明の第１の実施の形態における半導体装置の上面図である。 本発明の第２の実施の形態における半導体装置の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造方法を説明する図である。 本発明の第１の実施の形態における半導体装置の変形例の断面図である。 本発明に利用される受動素子チップの概要図である。
符号の説明
１００ 半導体装置
１０１ 第１半導体チップ
１０２ 第２チップ
１０３ 第１パッド
１０４ 第１保護膜
１０５ 第２パッド
１０６ 第２保護膜
１０７ 絶縁膜
１０８、１０９ 導体
１１０ 樹脂
１１１ 外部電極

Claims (18)

  1. 複数の第１パッドと前記第１パッドを露出する第１保護膜とが形成された第１の素子形成面を持つ第１半導体チップと、
    複数の第２パッドと前記第２パッドを露出するように第２保護膜が形成される第２の素子形成面を持つと共に前記第１半導体チップの前記第１の素子形成面と前記第２の素子形成面とが対向するように前記第１半導体チップ上に搭載された第２チップと、
    前記第１保護膜上に形成されると共に前記第２チップの側面かつ前記第２の素子形成面を覆うように形成された絶縁膜と、
    前記絶縁膜上を覆うように形成された樹脂と、
    前記樹脂上に形成された外部電極と前記第１パッドとを接続する第１導体と、
    を有することを特徴とする半導体装置。
  2. 請求項１記載の半導体装置は、さらに、前記第１保護膜と前記絶縁膜との間に形成され、前記第１パッドと前記第２パッドとを電気的に接続する第２の導体を有することを特徴とする。
  3. 前記第１導体は、前記絶縁膜及び前記樹脂内に形成されていて、メタル配線とポストからなることを特徴とする請求項１記載の半導体装置。
  4. 請求項１記載の半導体装置は、さらに、前記絶縁膜上に形成される絶縁部材を有し、前記第１導体は、前記絶縁膜上から前記絶縁部材上にかけて形成されていて、前記樹脂は、前記第１導体が露出するように形成されていることを特徴とする。
  5. 前記絶縁膜は、ポリイミドであることを特徴とする請求項１に記載の半導体装置。
  6. 前記絶縁膜は、前記第２チップの側面を全て覆っていることを特徴とする請求項１に記載の半導体装置。
  7. 前記絶縁膜は非感光性ポリイミドであることを特徴とする請求項６に記載の半導体装置。
  8. 前記絶縁膜は、前記第２チップの前記第２の素子形成面と対向する面をも覆い、また前記第１導体は、前記第２チップ上にも形成されていることを特徴とする請求項１に記載の半導体装置。
  9. 前記第２チップは、複数の受動素子が形成されたチップであることを特徴とする請求項１に記載の半導体装置。
  10. 前記第１パッドは、前記第１の素子形成面の周辺部である第１領域と、前記第１領域に囲まれた第２領域とに形成されていることを特徴とする請求項１に記載の半導体装置。
  11. 前記第２パッドは、前記第２領域にある前記第１パッドと接続されていることを特徴とする請求項１０記載の半導体装置。
  12. 前記第１半導体チップは、前記第２チップより大きいか等しく、かつ前記半導体装置の外形寸法と実質的に同一であることを特徴とする請求項１に記載の半導体装置。
  13. 第１半導体チップ上に第２チップをフリップチップ接続したチップサイズパッケージであって、
    前記第１半導体チップは、第１の素子形成面の周辺部である第１領域と前記第１領域に囲まれた第２領域とに形成された第１パッドと、前記第１パッドを露出するように形成された第１保護膜とを有し、
    前記第２チップは、複数の第２パッドと前記第２パッドを露出する第２の保護膜が形成された第２の素子形成面を有し、
    前記第２領域に形成された前記第１パッドと前記第２パッドとは電気的に接続され、
    前記第１保護膜上と前記第２チップの側面と前記第２の素子形成面上とを覆うように絶縁膜が形成され、
    前記第１パッドと外部電極とを接続する第１導体が、前記絶縁膜上に形成され、
    前記絶縁膜、前記第２チップ及び前記第１導体が樹脂により封止されたチップサイズパッケージ。
  14. 前記第２チップは、複数の受動素子が形成されたチップであることを特徴とする請求項１３に記載のチップサイズパッケージ。
  15. 半導体装置の製造方法であって、
    複数の第１パッドと前記第１パッドを露出する第１保護膜とが形成された第１の素子形成面を持つ第１半導体チップを準備する工程と、
    複数の第２パッドと前記第２パッドを露出するように第２保護膜とが形成された第２の素子形成面を持つ第２チップを準備し、前記第１及び第２素子形成面が対向するように前記第１半導体チップ上に前記第２チップを搭載する工程と、
    前記第１保護膜上、前記第２チップの側面、及び前記第２の素子形成面上を覆うように絶縁膜を形成する工程と、
    前記第１パッドから外部電極を接続する第１導体を形成する工程と、
    前記第１導体、前記絶縁膜、及び前記第２チップを樹脂で封止する工程とを含む半導体装置の製造方法。
  16. 前記樹脂を研摩或いはエッチングすることにより前記樹脂から前記第１導体を露出させる工程を含む請求項１５に記載の半導体装置の製造方法。
  17. 前記絶縁膜は、前記第２チップの側面、及び前記第２の素子形成面上を同一工程で形成されることを特徴とする請求項１５に記載の半導体装置の製造方法。
  18. チップサイズパッケージの製造方法であって、
    第１の素子形成面に複数の第１パッドを有すると共に前記第１パッドを露出するように形成された第１保護膜とを有する第１半導体チップが形成されたウェハを準備する工程と、
    第２の素子形成面に複数の第２パッドを有すると共に前記第２パッドを露出するように形成された第２保護膜とを有する第２チップを準備し、前記第１及び第２素子形成面が対向するように前記ウェハ上の各々の前記第１半導体チップ上に前記第２チップを搭載する工程と、
    前記第１保護膜上、前記第２チップの側面、及び前記第２の素子形成面上を覆うように絶縁膜を一括形成する工程と、
    前記第１パッドから外部電極を接続する第１導体を形成する工程と、
    前記第１導体、前記絶縁膜、及び前記第２チップを樹脂で封止する工程と、
    前記樹脂を研摩或いはエッチングすることにより前記樹脂から前記第１導体を露出させる工程と、
    前記ウェハを切断して前記第１半導体チップを個片化する工程とを含むチップサイズパッケージの製造方法。
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