TWI431732B - 半導體封裝件及其製法 - Google Patents

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Description

半導體封裝件及其製法
本發明係關於一種半導體封裝件，更詳言之，本發明係為一種具有微機電元件之半導體封裝件。
隨著科技發展日新月異，半導體製程技術的進步，各種電子元件微小化已成一種趨勢。將各式機械元件和電子元件整合縮小至奈米尺寸以製成奈米科技產品，已為一門新的學問。因此發展出微機電系統(Micro Electro Mechanical system，MEMS)，將傳統之機械元件利用半導體製程之曝光顯影蝕刻等圖案化方法製成微小之元件，配合這些元件經由電性轉換而得到欲偵測之信號，如壓力感測器、流量感測器、加速度計、陀螺儀等。微機電系統已經普遍應用在多個領域，如醫學、汽車、手機、衛星定位系統(GPS)等。微機電系統係整合電子、電機、機械、材料、化工等各領域的知識，以目前半導體技術製造各種微細加工技術，可將微機電元件設置於晶片的表面上，並以保護罩或底膠進行封裝保護，而得到微機電封裝結構，且微機電系統也應用於光電、通信及生物科技等領域，將電子元件微小化，可大幅縮小電子元件之體積、並且提高系統效率，以降低生產成本。再者，微機電元件晶片不同於傳統封裝體之晶片，其表面元件容易因外界因素損壞而造成產品可靠度問題，故微機電封裝佔整體之生產成本50～95%，因而微機電元件之封裝為一技術瓶頸。且隨著現今電子產品微小化之需求，亟須提供一種大幅縮小系統體積之封裝結構。
參閱第1圖，係為習知半導體封裝件1之剖面示意圖，如第1圖所示，該半導體封裝件1包含微機電晶片10、蓋體12、半導體晶片14、保護膠體18以及基板16，其中，蓋體12係封蓋該微機電晶片10以保護微機電元件13免於受外在環境之濕氣、灰塵等因素干擾。此外，係利用第一銲線11a電性連接該微機電晶片10之該導電墊102和該半導體晶片14之第一導電墊142；第二銲線11b則電性連接該半導體晶片14之第二導電墊144與基板之銲墊162。惟，該習知半導體封裝件1之微機電晶片10和半導體晶片14係並排設於基板16上導致該保護膠體18體積無法縮小，無法達到目前科技所需求之輕、薄、短、小之要求。
因此，如何克服習知技術之種種問題，實為一重要課題。
為解決上述習知技術之種種問題，本發明遂提出半導體封裝件，係包括：微機電晶片；設於該微機電晶片上之蓋體；設於該蓋體上之電子元件，且該電子元件具有複數第一連接墊和第二連接墊；用以電性連接該第一連接墊與該微機電晶片之複數第一導電元件；分別形成於該第二連接墊上之複數第二導電元件；以及形成於該微機電晶片上之保護膠體，以包覆該蓋體、電子元件、第一導電元件及第二導電元件，且該第二導電元件係外露出該保護膠體。
本發明復提供一種半導體封裝件之製法，包括下列步驟：提供一具有複數微機電元件之晶圓，且該晶圓上設有對應封蓋該微機電元件之蓋體；於該蓋體上設置具有複數第一連接墊和第二連接墊之電子元件；以複數第一導電元件電性連接該第一連接墊和晶圓，並於該第二連接墊上形成第二導電元件；以及於該晶圓上形成保護膠體，以包覆該蓋體、電子元件、第一導電元件及第二導電元件，且該第二導電元件係外露出該保護膠體。
由上可知，本發明以堆疊方式形成半導體封裝件，將該電子元件設置於蓋體上，且該電子元件上具有複數第一連接墊與該第二連接墊，而於該第一連接墊上形成第一導電元件，並電性連接該微機電晶片。另外，於該第二連接墊上形成第二導電元件，並令其外露出保護膠體。因此，本發明之半導體封裝件係為一高積集化之封裝件，不僅縮小半導體封裝件體積，並提高單位面積的利用率。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第一實施例
以下即配合第2A至2F圖詳細說明本發明所揭露之半導體封裝件及其製法。
如第2A圖所示，提供一具有複數微機電元件23之晶圓20，且該晶圓20上設有對應封蓋該微機電元件23之蓋體22，而該蓋體22係為玻璃、矽、金屬、陶瓷或環氧樹脂的材質，但不以此為限。該蓋體22可經由一連著劑如玻璃融塊或膠體等或經由陽極接合、共晶接合或矽融合接合等方式連接至該晶圓20上。該蓋體接合後其空腔(cavity)可以抽成真空以形成真空密封(hermeticity)或非真空密封(non-hermeticity)。
如第2B圖所示，係於該蓋體22上以錯位的方式設置電子元件，如特定應用積體電路晶片(ASIC)之半導體晶片24，但不限定為特定應用積體電路晶片(ASIC)，於其他實施例可是其他主動元件、被動元件或其他電子元件。且該半導體晶片24具有複數第一連接墊242和第二連接墊244。接著，於該第一連接墊242和第二連接墊244上對應形成第一導電元件25a和第二導電元件25b，其中，該第一導電元件25a係電性連接至該晶圓20上。在本實施例中，該第二導電元件25b係為銲塊，例如透過植球機植接於該第二連接墊244上之複數個堆疊的銲球。當然，該第二導電元件25b亦可為單顆體積較大的銲球。於其他實施例第二導電元件25b也可是透過網版印刷錫膏至第二連接墊244上。於其他實施例第二導電元件25b也可是透過銲線機形成複數個金屬凸塊至第二連接墊244上，其整體高度不大於100μm。上述之實施方式不限於此，其他具有相同實施功效之方式皆包含在內。
如第2C及2D圖所示，於該晶圓20上形成保護膠體26，以包覆該蓋體22、半導體晶片24、第一導電元件25a及第二導電元件25b，且該第二導電元件25b係外露出該保護膠體26。舉例而言，係可研磨該保護膠體26之頂面262以外露出該第二導電元件25b。該保護膠體26內可以包含吸濕劑以吸除封裝結構之濕氣，增加封裝體之可靠度。該保護膠體26更可以是矽膠膠體、環氧樹脂膠膜(epoxy film)、乾膜(dry film)、粉狀環氧樹脂(powder epoxy)、液態膠體或其他可達到相同功效之物體。該保護膠體26係由轉注成型(transfer molding)、壓縮成型(compression molding)或點膠形成或其他同等工法形成。在模壓成型過程中，模壓之模具更可以有一層熱釋放膠膜(thermal release film)防止膠體黏附於模具上。
如第2E圖所示，復包括於該保護膠體26上形成拒銲層27，且該拒銲層27具有對應外露出該第二導電元件25b之開口270，以及於該開口270中植接銲球28，以電性連接至該第二導電元件25b。
另一實施例亦可如第2E’圖所示，於該保護膠體26上形成線路增層結構29，該線路增層結構29具有介電層290、形成於該介電層290中並電性連接該第二導電元件25b之線路291，且該介電層290具有介電層開口2901，以外露該部分線路291。該介電層係可以是雙層結構，即先在保護膠體26上先覆蓋上第一介電層，於此實施例中第一介電層是聚醯亞胺(polyimide,PI)，但其他實施例第一介電層可以是環苯丁烯(Bis-Benzo-Cyclo-Butene,BCB)、綠漆(solder mask)、油墨或其他可以達到相同功效之材質。在形成第一介電層後，於第一介電層對應該第二導電元件25b部份開口，以暴露第二導電元件25b，之後再於第一介電層上形成圖案化線路291並電性連接至該第二導電元件25b。接著，在圖案化線路291上覆蓋第二介電層並形成介電層開口2901暴露出部份線路以形成銲墊，該第二介電層可以是環苯丁烯(Bis-Benzocyclobutene,BCB)、聚醯亞胺(polyimide,PI)、綠漆(solder mask)、油墨或其他可以達到相同功效之材質。接著最後，於該介電層開口2901之銲墊上經由植球機植接銲球28。另一較佳實施例也可以是利用網版印刷錫膏再經由回銲形成銲球或經由電鍍製程形成電鍍凸塊。於另一實施例也可以利用銲線機利用燒結直接形成凸塊。於另一實施例該銲球28也可以是銲針。
最後，如接續第2F圖之第2F圖所示，進行切單元作業，以切割該保護膠體26，以形成複數個分離之半導體封裝件，其中，該晶圓20即被切割為複數個微機電晶片20’，各該微機電晶片20’具有微機電元件。
此外，係於第2F’圖之結構大致與上述第2F圖所揭露之半導體封裝件相同，其不同處在於半導體晶片24並未錯位伸出該蓋體22。
第二實施例
請參閱第3A至3C圖，係本發明第二實施例之半導體封裝件之製法示意圖。本實施例與第一實施例的差異僅在於第二導電元件係改為銲線形式。
如第3A圖所示，係接續第2B圖，惟，係於第二連接墊244上形成如銲線的第二導電元件25b’，該銲線的一端係可接置於該蓋體22上。該銲線係經由銲線機連接於該第二連接墊244後，垂直拉伸約100μm以內之高度後，再連接至該蓋體22上。該銲線之垂直拉伸高度係由各不同之實施方式決定，但整體不超過100μm之高度。
如第3B圖所示，於該晶圓20上形成保護膠體26，並外露出該第二導電元件25b’，例如透過研磨的方式截斷該銲線。
如第3C圖所示，直到植接完銲球28後，切割該保護膠體26，以得到複數個分離之半導體封裝件。較佳者，該分離後之封裝件，該整體封裝體之寬度係為該微機電晶片20’之寬度之1～1.2倍。
第三實施例
請參閱第4圖，係顯示本發明第三實施例之半導體封裝件，本實施例與第一實施例的差異僅在於第二導電元件25b”係改為金屬柱形式。
根據前述之製法，本發明復提供一種半導體封裝件，係包括：微機電晶片20’；蓋體22，係設於該微機電晶片20’上；如半導體晶片24之電子元件，係設於該蓋體22上，其中，該半導體晶片24具有複數第一連接墊242和第二連接墊244；複數第一導電元件25a，係形成於該第一連接墊242上，並電性連接該微機電晶片20’；複數第二導電元件25b,25b’,25b”，係分別形成於該第二連接墊244上；以及保護膠體26，係形成於該微機電晶片20’上，以覆蓋該蓋體22、半導體晶片24、第一導電元件25a及第二導電元件25b,25b’,25b”，且該第二導電元件25b,25b’,25b”係外露出該保護膠體26，其中，該半導體晶片24係可以錯位方式設於該蓋體22上。
本發明之半導體封裝件復可包括拒銲層27，係形成於該保護膠體26上，且該拒銲層27具有對應外露出該第二導電元件25b,25b’,25b”之開口270。此外，復包括銲球28，係設置於該開口270中，以電性連接至該第二導電元件25b,25b’,25b”。
或者，該半導體封裝件包括形成於該保護膠體26上之線路增層結構29，該線路增層結構29具有介電層290、形成於該介電層290中並電性連接該第二導電元件25b,25b’,25b”之線路291，且該介電層290具有介電層開口2901，以外露該部分線路291。此外，復包括銲球28，係設置於該介電層開口2901中。
前述之該第一導電元件25a係為銲線；該第二導電元件25b,25b’,25b”係為銲塊、經截斷之銲線、或金屬柱。
由上可知，本發明以堆疊方式形成半導體封裝件，將該電子元件設置於蓋體上，且該電子元件上具有該第一連接墊與該第二連接墊，而於該第一連接墊上形成第一導電元件，並電性連接該微機電晶片。另外，於該第二連接墊上形成第二導電元件，並令其外露出保護膠體。
上述該些實施樣態僅例示性說明本發明之功效，而非用於限制本發明，任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述該些實施態樣進行修飾與改變。此外，在上述該些實施態樣中之元件的數量僅為例示性說明，亦非用於限制本發明。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
1．．．半導體封裝件
10,20’．．．微機電晶片
12,22．．．蓋體
13,23．．．微機電元件
14,24．．．半導體晶片
16．．．基板
18．．．保護膠體
11a．．．第一銲線
11b．．．第二銲線
102．．．導電墊
142．．．第一導電墊
144．．．第二導電墊
162．．．銲墊
20．．．晶圓
242．．．第一連接墊
244．．．第二連接墊
25a．．．第一導電元件
25b,25b’,25b”．．．第二導電元件
26．．．保護膠體
262．．．頂面
27．．．拒銲層
270．．．開口
28．．．銲球
29．．．線路增層結構
290．．．介電層
291．．．線路
2901．．．介電層開口
第1圖係為習知半導體封裝件之剖面示意圖；
第2A至2F圖係為本發明第一實施例之半導體封裝件之製法示意圖，其中，第2E’圖係形成線路增層結構之示意圖，第2F’圖係顯示電子元件未錯位伸出該蓋體外；
第3A至3C圖係為本發明第二實施例之半導體封裝件之製法示意圖；以及
第4圖係為本發明第三實施例之半導體封裝件之示意圖。
20’．．．微機電晶片
22．．．蓋體
24．．．半導體晶片
23．．．微機電元件
242．．．第一連接墊
244．．．第二連接墊
25a．．．第一導電元件
25b．．．第二導電元件
26．．．保護膠體
27．．．拒銲層
270．．．開口
28．．．銲球

Claims (18)

  1. 一種半導體封裝件，係包括：微機電晶片；蓋體，係設於該微機電晶片上；電子元件，係設於該蓋體上，並具有複數第一連接墊和第二連接墊；複數第一導電元件，係用以電性連接該第一連接墊與該微機電晶片；複數第二導電元件，係分別形成於該第二連接墊上；以及保護膠體，係形成於該微機電晶片上，以覆蓋該蓋體、電子元件、第一導電元件及第二導電元件，且該第二導電元件係外露出該保護膠體。
  2. 如申請專利範圍第1項所述之半導體封裝件，復包括形成於該保護膠體上之線路增層結構，該線路增層結構具有銲墊。
  3. 如申請專利範圍第2項所述之半導體封裝件，復包括設置於該線路增層結構之銲墊上之銲球或銲針。
  4. 如申請專利範圍第1項所述之半導體封裝件，其中，該第一導電元件係為銲線。
  5. 如申請專利範圍第1項所述之半導體封裝件，其中，該第二導電元件係為金屬柱、銲塊或銲線。
  6. 如申請專利範圍第1項所述之半導體封裝件，其中，該電子元件係以錯位方式設於該蓋體上。
  7. 如申請專利範圍第1項所述之半導體封裝件，其中，該第二導電元件高度係為小於100 μm。
  8. 如申請專利範圍第1項所述之半導體封裝件，其中，該電子元件係為特定應用積體電路晶片(ASIC)。
  9. 一種半導體封裝件之製法，包括下列步驟：提供一具有複數微機電元件之晶圓，且該晶圓上設有對應封蓋該微機電元件之蓋體；於該蓋體上設置具有複數第一連接墊和第二連接墊之電子元件；以複數第一導電元件電性連接該第一連接墊和晶圓，並於該第二連接墊上形成第二導電元件；以及於該晶圓上形成保護膠體，以覆蓋該蓋體、電子元件、第一導電元件及第二導電元件，且該第二導電元件係外露出該保護膠體。
  10. 如申請專利範圍第9項所述之半導體封裝件之製法，復包括於該保護膠體上形成具有銲墊之線路增層結構。
  11. 如申請專利範圍第10項所述之半導體封裝件之製法，復包括於該銲墊上設置銲球或銲針。
  12. 如申請專利範圍第9項所述之半導體封裝件之製法，復包括切割包含該保護膠體之晶圓，以形成複數個分離之半導體封裝件。
  13. 如申請專利範圍第9項所述之半導體封裝件之製法，其中，第一導電元件係為銲線。
  14. 如申請專利範圍第9項所述之半導體封裝件之製法，其中，第二導電元件係為金屬柱、銲塊或銲線。
  15. 如申請專利範圍第9項所述之半導體封裝件之製法，其中，係研磨該保護膠體頂面以外露出該第二導電元件。
  16. 如申請專利範圍第9項所述之半導體封裝件之製法，其中，該電子元件係以錯位方式設於該蓋體上。
  17. 如申請專利範圍第9項所述之半導體封裝件之製法，其中，該第二導電元件高度係小於100 μm。
  18. 如申請專利範圍第9項所述之半導體封裝件之製法，其中，該電子元件係為特定應用積體電路晶片(ASIC)。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013100388B4 (de) * 2013-01-15 2014-07-24 Epcos Ag Bauelement mit einer MEMS Komponente und Verfahren zur Herstellung
US9856136B2 (en) 2013-06-05 2018-01-02 Intel Deutschland Gmbh Chip arrangement and method for manufacturing a chip arrangement
US9911563B2 (en) * 2013-07-31 2018-03-06 Analog Devices Global MEMS switch device and method of fabrication
US9470593B2 (en) * 2013-09-12 2016-10-18 Honeywell International Inc. Media isolated pressure sensor
US9315378B2 (en) * 2014-08-12 2016-04-19 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for packaging a microelectromechanical system (MEMS) wafer and application-specific integrated circuit (ASIC) dies using wire bonding
US9403674B2 (en) * 2014-08-12 2016-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for packaging a microelectromechanical system (MEMS) wafer and application-specific integrated circuit (ASIC) dies using through mold vias (TMVs)
US9527727B2 (en) * 2014-09-26 2016-12-27 Stmicroelectronics (Malta) Ltd Packages for semiconductor devices and methods for assembling same
CN106531757B (zh) * 2016-12-28 2019-06-11 歌尔股份有限公司 Mems环境传感器

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6710454B1 (en) * 2000-02-16 2004-03-23 Micron Technology, Inc. Adhesive layer for an electronic apparatus having multiple semiconductor devices
US7423336B2 (en) * 2002-04-08 2008-09-09 Micron Technology, Inc. Bond pad rerouting element, rerouted semiconductor devices including the rerouting element, and assemblies including the rerouted semiconductor devices
JP3575478B2 (ja) * 2002-07-03 2004-10-13 ソニー株式会社 モジュール基板装置の製造方法、高周波モジュール及びその製造方法
JP2005332896A (ja) * 2004-05-19 2005-12-02 Oki Electric Ind Co Ltd 半導体装置、チップサイズパッケージ、半導体装置の製造方法、及びチップサイズパッケージの製造方法
JP4553720B2 (ja) * 2004-12-21 2010-09-29 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
WO2008079887A2 (en) * 2006-12-21 2008-07-03 Analog Devices, Inc. Stacked mems device
CN101638211A (zh) * 2008-08-01 2010-02-03 财团法人工业技术研究院 整合型立体堆叠封装结构及其制造方法
US8610271B2 (en) * 2009-11-30 2013-12-17 Baw-Ching Perng Chip package and manufacturing method thereof
CN102153045B (zh) * 2010-02-12 2015-03-11 矽品精密工业股份有限公司 具微机电元件的封装结构及其制法

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