KR20150120177A - 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스 - Google Patents

반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스 Download PDF

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KR20150120177A
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Abstract

본 발명의 일 실시예는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스에 관한 것으로, 해결하고자 하는 기술적 과제는 미세 재배선층이 필요한 부분의 연결을 위해 웨이퍼 팹 또는 회로기판을 이용한 인터포저를 이용하고, 나머지 정상 재배선층을 팬-아웃 범핑 기술을 이용하여 형성함으로써, 패키징 레벨에서의 장비 및 설비 투자를 최소화하고 미세 재배선층의 기능 구현이 용이한 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 제공하는데 있다.
이를 위해 본 발명은 다수의 반도체 다이를 접착 테이프 위에 배열하는 단계; 상기 접착 테이프 위의 반도체 다이를 인캡슐란트로 인캡슐레이션하는 단계; 상기 접착 테이프를 제거하고, 상기 반도체 다이 및 인캡슐란트의 표면에 제1재배선층을 형성하는 단계; 상기 제1재배선층에 인터포저를 전기적으로 접속하여, 상기 다수의 반도체 다이가 상호간 전기적으로 연결되도록 하는 단계; 및 상기 제1재배선층에 솔더볼을 접속하는 단계를 포함하는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 개시한다.

Description

반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스{Manufacturing method of semiconductor device and semiconductor device thereof}
본 발명의 일 실시예는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스에 관한 것이다.
근래에 들어 웨이퍼 팹(wafer fabrication) 기술이 나노 기술에 있어 점점 한계에 도달하면서, 이를 극복하고 개선하는 과정에서 이에 따른 웨이퍼 팹 비용도 매우 빠르게 증가를 하여, 실제 하이테크(high technology)를 사용하여 얻을 수 있는 이득보다 실이 더 커지게 되어, 웨이퍼 팹에서 하이테크를 필요로 하는 디바이스 기능과 필요없는 디바이스 기능에 대한 웨이퍼 팹을 분리 제작하여 가격을 낮추고자 하는 디-컨스트럭션(de-construction) 경향이 나타나고 있다.
이에 가격을 낮출 수 있지만 성능 하락을 막거나, 또한 두 디바이스 간에 연결을 위해 패키징 단계에서의 미세 재배선층이 필요하게 되었다. 그러나, 이와 같은 기술적 요구를 수용할 경우 2/2 ㎛ 또는 5/5 ㎛의 재배선층 선폭은 매우 높은 기계적 투자가 필요하고, 또한 긴 개발 기간을 요구하고 있다. 따라서, 패키징 레벨에서의 장비 및 설비 투자를 최소화하고, 미세 재배선층의 기능을 구현할 수 있는 방법이 필요하다.
본 발명의 일 실시예는 미세 재배선층이 필요한 부분의 연결을 위해 웨이퍼 팹 또는 회로기판을 이용한 인터포저를 이용하고, 나머지 정상 재배선층을 팬-아웃 범핑 기술을 이용하여 형성함으로써, 패키징 레벨에서의 장비 및 설비 투자를 최소화하고 미세 재배선층의 기능 구현이 용이한 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 제공한다.
본 발명의 일 실시예는 웨이퍼 팹 또는 회로기판을 이용한 인터포저를 팬-아웃 몰딩한 후, 그 위에 전체적인 재배선층을 형성하며, 이후 반도체 다이에 범프를 형성하여, 열압착 비도전성 접착제 및 기타 접합 기술을 이용하여 인터포저에 접속한 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 제공한다.
본 발명의 일 실시예는 솔더볼의 갯수를 증가시키기 위해 TMV(Through Mold Via) 등의 기술을 이용하여 도전성 비아를 통한 접속 구조를 형성한 이후 전체면에 다수의 솔더볼을 형성한 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 제공한다.
본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 다수의 반도체 다이를 접착 테이프 위에 배열하는 단계; 상기 접착 테이프 위의 반도체 다이를 인캡슐란트로 인캡슐레이션하는 단계; 상기 접착 테이프를 제거하고, 상기 반도체 다이 및 인캡슐란트의 표면에 제1재배선층을 형성하는 단계; 상기 제1재배선층에 인터포저를 전기적으로 접속하여, 상기 다수의 반도체 다이가 상호간 전기적으로 연결되도록 하는 단계; 및 상기 제1재배선층에 솔더볼을 접속하는 단계를 포함한다.
상기 제1재배선층은 상기 반도체 다이 및 인캡슐란트의 표면에 형성된 제1유전층; 및 상기 제1유전층에 형성되고 상기 반도체 다이에 전기적으로 접속된 제1재배선을 포함할 수 있다.
상기 인터포저는 기판; 및 상기 기판에 형성된 제2재배선층을 포함하고, 상기 제2재배선층은 상기 기판에 형성된 제2유전층; 및 상기 제2유전층에 형성되고 상기 제1재배선층에 전기적으로 접속된 제2재배선을 포함할 수 있다.
상기 제2재배선층의 제2재배선 폭은 상기 제1재배선층의 제1재배선 폭에 비해 10배 내지 20배 더 작을 수 있다.
상기 기판은 실리콘, 글래스, 실리콘카바이드, 사파이어, 석영, 세라믹, 금속산화물 또는 금속일 수 있다.
본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법은 인터포저를 접착 테이프 위에 배열하는 단계; 상기 접착 테이프 위의 인터포저를 인캡슐란트로 인캡슐레이션하는 단계; 상기 접착 테이프를 제거하고, 상기 인터포저 및 인캡슐란트의 표면에 상기 인터포저와 전기적으로 연결된 제1재배선층을 형성하는 단계; 상기 제1재배선층에 다수의 반도체 다이를 전기적으로 접속하여, 상기 인터포저에 전기적으로 접속되도록 하는 단계; 및 상기 제1재배선층에 솔더볼을 접속하는 단계를 포함한다.
상기 인터포저는 기판; 및 상기 기판에 형성된 제2재배선층을 포함할 수 있다.
상기 제2재배선층의 제2재배선 폭은 상기 제1재배선층의 제1재배선 폭에 비해 10배 내지 20배 더 작을 수 있다.
상기 기판은 실리콘, 글래스, 실리콘카바이드, 사파이어, 석영, 세라믹, 금속산화물 또는 금속일 수 있다.
상기 제1재배선층은 상기 인터포저 및 인캡슐란트의 표면에 형성된 제1유전층; 및 상기 제1유전층에 형성되고 상기 인터포저에 전기적으로 접속된 제1재배선을 포함할 수 있다.
상기 제1재배선층과 상기 반도체 다이의 사이에는 비도전성 접착제가 더 개재될 수 있다.
상기 제1재배선층, 반도체 다이 및 솔더볼을 감싸는 제3유전층; 상기 제3유전층에 형성된 제3재배선; 및 상기 제3재배선에 형성된 제3솔더볼을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 디바이스는 다수의 반도체 다이; 상기 반도체 다이를 인캡슐레이션하는 인캡슐란트; 상기 반도체 다이 및 인캡슐란트의 표면에 형성된 제1재배선층; 상기 제1재배선층에 전기적으로 연결되어, 상기 다수의 반도체 다이가 상호간 전기적으로 연결되도록 하는 인터포저; 및 상기 제1재배선층에 접속된 솔더볼을 포함한다.
상기 제1재배선층은 상기 반도체 다이 및 인캡슐란트의 표면에 형성된 제1유전층; 및 상기 제1유전층에 형성되고 상기 반도체 다이에 전기적으로 접속된 제1재배선을 포함할 수 있다.
상기 인터포저는 기판; 및 상기 기판에 형성된 제2재배선층을 포함하고, 상기 제2재배선층은 상기 기판에 형성된 제2유전층; 및 상기 제2유전층에 형성되고 상기 제1재배선층에 전기적으로 접속된 제2재배선을 포함할 수 있다.
상기 제2재배선층의 제2재배선 폭은 상기 제1재배선층의 제1재배선 폭에 비해 10배 내지 20배 더 작을 수 있다.
상기 기판은 실리콘, 글래스, 실리콘카바이드, 사파이어, 석영, 세라믹, 금속산화물 또는 금속일 수 있다.
본 발명의 다른 실시예에 따른 반도체 디바이스는 인터포저; 상기 인터포저를 인캡슐레이션하는 인캡슐란트; 상기 인터포저 및 인캡슐란트의 표면에서 상기 인터포저와 전기적으로 연결된 제1재배선층; 상기 제1재배선층에 전기적으로 접속되어 상기 인터포저에 전기적으로 연결된 다수의 반도체 다이; 및 상기 제1재배선층에 접속된 솔더볼을 포함한다.
상기 인터포저는 기판; 및 상기 기판에 형성된 상기 제2재배선층을 포함할 수 있다.
상기 제2재배선층의 제2재배선 폭은 상기 제1재배선층의 제1재배선 폭에 비해 10배 내지 20배 더 작을 수 있다.
상기 기판은 실리콘, 글래스, 실리콘카바이드, 사파이어, 석영, 세라믹, 금속산화물 또는 금속일 수 있다.
상기 제1재배선층은 상기 인터포저 및 인캡슐란트의 표면에 형성된 제1유전층; 및 상기 제1유전층에 형성되고 상기 인터포저에 전기적으로 접속된 제1재배선을 포함할 수 있다.
상기 제1재배선층과 상기 반도체 다이의 사이에는 비도전성 접착제가 더 개재될 수 있다.
상기 제1재배선층, 반도체 다이 및 솔더볼을 감싸는 제3유전층; 상기 제3유전층에 형성된 제3재배선; 및 상기 제3재배선에 형성된 제3솔더볼을 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 디바이스는 다수의 반도체 다이; 상기 다수의 반도체 다이를 전기적으로 접속하는 인터포저; 상기 다수의 반도체 다이에 형성되며, 상기 인터포저의 높이보다 높은 높이를 갖는 도전성 범프; 및 상기 도전성 범프가 접속되며 상기 인터포저가 위치되는 회로기판을 포함한다.
상기 회로기판 위의 상기 반도체 다이, 인터포저 및 도전성 범프를 덮는 인캡슐란트를 더 포함할 수 있다.
상기 회로기판에는 상기 인터포저의 높이를 상쇄시킬 수 있도록 상기 인터포저와 대응되는 위치에 요홈이 형성될 수 있다.
본 발명의 일 실시예는 미세 재배선층이 필요한 부분의 연결을 위해 웨이퍼 팹 또는 회로기판을 이용한 인터포저를 이용하고, 나머지 정상 재배선층을 팬-아웃 범핑 기술을 이용하여 형성함으로써, 패키징 레벨에서의 장비 및 설비 투자를 최소화하고 미세 재배선층의 기능 구현이 용이한 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 제공한다.
본 발명의 일 실시예는 웨이퍼 팹 또는 회로기판을 이용한 인터포저를 팬-아웃 몰딩한 후, 그 위에 전체적인 재배선층을 형성하며, 이후 반도체 다이에 범프를 형성하여, 열압착 비도전성 접착제 및 기타 접합 기술을 이용하여 인터포저에 접속한 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 제공한다.
본 발명의 일 실시예는 솔더볼의 갯수를 증가시키기 위해 TMV(Through Mold Via) 등의 기술을 이용하여 도전성 비아를 통한 접속 구조를 형성한 이후 전체면에 다수의 솔더볼을 형성한 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 제공한다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 단면도이다.
도 2는 본 발명에 따른 미세 재배선층과 정상 재배선층의 일례를 도시한 평면도이다.
도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 단면도이다.
도 4a 내지 도 4d는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법을 도시한 단면도이다.
도 1a 내지 도 1g에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(100)의 제조 방법은 반도체 다이 배열 단계, 인캡슐레이션 단계, 접착 테이프 제거 단계, 제1재배선층 형성 단계, 인터포저 접속 단계, 솔더볼 부착 단계를 포함한다. 이를 좀더 구체적으로 설명한다.
도 1a에 도시된 바와 같이, 반도체 다이 배열 단계에서는, 다수의 반도체 다이(110)가 대략 평평한 접착 테이프(112)의 위에 배열된다. 이때, 반도체 다이(110)는 본드 패드(111) 및 이를 갖는 하면이 접착 테이프(112)에 접착될 수 있다.
도 1b에 도시된 바와 같이, 인캡슐레이션 단계에서는, 접착 테이프(112)의 위의 반도체 다이(110)가 인캡슐란트(120)로 인캡슐레이션된다. 이러한 인캡슐란트(120)는 반도체 다이(110)와 반도체 다이(110) 사이의 이격 공간인 접착 테이프(112)의 표면 및 반도체 다이(110)의 측면을 감싼다. 경우에 따라 인캡슐란트(120)는 반도체 다이(110)의 상면을 감쌀 수도 있다. 또한, 경우에 따라 반도체 다이(110)의 상면을 감싸는 인캡슐란트(120)는 그라인딩 공정에 의해 제거됨으로써, 반도체 다이(110)의 상면과 인캡슐란트(120)의 상면이 동일한 평면을 이룰 수도 있다.
도 1c에 도시된 바와 같이, 접착 테이프 제거 단계에서는, 반도체 다이(110) 및 인캡슐란트(120)로부터 접착 테이프(112)가 제거된다. 이를 위해, 접착 테이프(112)로서 열이나 자외선 등에 의해 접착력이 감소하는 접착 테이프(112)가 이용될 수 있다. 이러한 접착 테이프(112)의 제거에 의해, 반도체 다이(110)의 본드 패드(111)를 포함하는 하면 및 인캡슐란트(120)의 하면이 모두 외부로 노출된다. 또한, 이때 반도체 다이(110)의 하면과 인캡슐란트(120)의 하면은 대략 동일한 평면을 이룰 수 있다.
도 1d 및 도 1e에 도시된 바와 같이, 제1재배선층 형성 단계에서는, 반도체 다이(110)의 하면 및 인캡슐란트(120)의 하면에 제1재배선층(130)이 형성된다. 즉, 반도체 다이(110)의 하면 및 인캡슐란트(120)의 하면에 유전층이 증착, 코팅 또는 도포된 후 통상의 사진 식각 공정에 의해 제1유전층(131)이 형성되고, 이어서 제1유전층(131)의 표면에 도금층이 형성된 후 통상의 사진 식각 공정에 의해 제1재배선(132)이 형성됨으로써, 일정 두께의 제1재배선층(130)이 완성된다. 더불어, 이러한 제1유전층(131) 및 제1재배선(132)의 형성 공정은 복수회 반복됨으로써, 다층 구조의 제1재배선층(130)이 완성될 수 있다. 여기서, 제1재배선(132)는 도금 공정 및 사진 식각 공정 대신 스크린 프린팅 공정에 의해 형성될 수도 있다.
물론, 이러한 제1재배선층(130)에는 하기할 인터포저(140)의 접속이나 솔더볼(150)의 접속을 위해 제1재배선층(130)을 이루는 제1재배선(132) 중 일부 영역이 제1유전층(131)을 통하여 외부로 노출되도록 오프닝이 형성된다.
도 1f에 도시된 바와 같이, 인터포저 접속 단계에서는, 제2재배선층(142)을 갖는 인터포저(140)가 제1재배선층(130)에 전기적으로 접속됨으로써, 결국 인터포저(140)에 의해 다수의 반도체 다이(110)가 상호간 전기적으로 접속된다.
여기서, 인터포저(140)는 기판(141) 및 기판(141)에 형성된 제2재배선층(142)을 포함한다. 기판(141)은 실리콘, 글래스, 실리콘카바이드, 사파이어, 석영, 세라믹, 금속산화물, 금속 및 그 등가물 중에서 선택된 어느 하나일 수 있으나, 본 발명에서 이를 한정하지 않는다. 제2재배선층(142)은 기판(141)에 형성된 제2유전층(142a)과, 제2유전층(142a)에 형성되고 상술한 제1재배선층(130)과 전기적으로 접속되는 제2재배선(142b)을 포함한다.
한편, 제2재배선층(142) 중 제2재배선(142b)의 폭, 피치 및/또는 두께는 제1재배선층(130) 중 제1재배선(132)의 폭, 피치 및/또는 두께에 비해 대략 10배 내지 20배 더 작게 형성될 수 있다. 즉, 제2재배선(142b)은 실리콘과 같은 기판(141) 위에 형성되는데, 이는 실질적으로 웨이퍼 팹 공정으로 형성되기 때문에 제2재배선(142b)의 피치, 폭 및/두께가 대략 0.1㎛ 내지 10 ㎛로 형성될 수 있다.
더불어, 제1재배선(132)은 반도체 다이(110) 및 인캡슐란트(120) 위에 형성되는데, 이는 실질적으로 패키징 공정으로 형성되기 때문에 제2재배선(142b)의 피치, 폭 및/두께가 대략 10 ㎛ 내지 100 ㎛로 형성될 수 있다.
한편, 인터포저(140)와 제1재배선층(130)은 상호간 솔더 범프(143)에 의해 전기적으로 접속될 수 있으며, 또한 인터포저(140)와 제1재배선층(130)의 사이에는 비도전성 접착제가 더 개재될 수 있다.
이와 같이 하여, 본 발명에서는 미세 재배선층(제2재배선층(142))이 필요한 부분의 연결 부재가 웨이퍼 팹 또는 회로기판에 의한 인터포저(140)가 되고, 나머지 정상 재배선층(제1재배선층(130))이 팬-아웃 범핑 공정에 의해 형성됨으로써, 저렴하면서도 정교한 반도체 디바이스(100)가 제조될 수 있다.
여기서, 정상 재배선층(제1재배선층(130))이 반도체 다이(110)의 하면뿐만 아니라 그 외측의 인캡슐란트(120) 하면에도 배열 및 형성되기 때문에, 이를 팬-아웃 범핑이라 한다.
도 1g에 도시된 바와 같이, 솔더볼 부착 단계에서는, 상술한 인터포저(140)의 외측 반도체 다이(110) 및 인캡슐란트(120)에 구비된 제1재배선층(130)에 솔더볼(150)이 전기적으로 접속된다. 상술한 바와 같이 제1재배선층(130)이 반도체 다이(110)뿐만 아니라 인캡슐란트(120)에도 배열되기 때문에, 솔더볼(150) 역시 팬-아웃 형태로 배열된다.
또한, 솔더볼(150)의 직경은 상술한 인터포저(140)의 높이 또는 두께보다 당연히 크게 형성됨으로써, 솔더볼(150)이 외부 장치에 실장될 때 인터포저(140)가 이를 방해하지 않도록 한다.
이와 같이 하여, 본 발명에 따른 반도체 디바이스(100)는 미세 재배선층이 필요한 부분의 연결을 위해 웨이퍼 팹 또는 회로기판을 이용한 인터포저(140)를 이용하고, 나머지 정상 재배선층을 팬-아웃 범핑 기술을 이용하여 형성함으로써, 패키징 레벨에서의 장비 및 설비 투자를 최소화하고 미세 재배선층의 기능 구현이 용이한 반도체 디바이스(100)의 제조 방법 및 이에 따른 반도체 디바이스(100)를 제공하게 된다.
도 2는 본 발명에 따른 미세 재배선층과 정상 재배선층의 일례를 도시한 평면도이다.
도 2에 도시된 바와 같이, 제2재배선층(142)(미세 재배선층)은 두개의 제1재배선층(130)(정상 재배선층) 사이에 위치된 형태를 하며, 제2재배선층(142)(미세 재배선층)의 피치, 폭 및/또는 두께는 제1재배선층(130)(정상 재배선층)의 피치, 폭 및/또는 두께에 비해 상대적으로 작게 형성된다.
따라서, 본 발명에서는 두개의 반도체 다이(110)의 정교한 연결을 위한 부분에만 제2재배선층(142)(미세 재배선층)이 형성되고, 비교적 직경이 큰 솔더볼(150)의 접속을 위한 부분에는 제1재배선층(130)(정상 재배선층)이 형성됨으로써, 신규 장비 및 설비 투자를 최소화하면서도 미세 재배선층을 갖는 반도체 디바이스(100)의 제조 방법 및 이에 따른 반도체 디바이스(100)를 제공하게 된다.
도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 반도체 디바이스(300)의 제조 방법을 도시한 단면도이다. 이하의 설명에서 상술한 설명과 유사하거나 동일한 부분에 대해서는 설명을 생략하거나, 간단하게 설명하기로 한다.
도 3a 내지 도 3e에 도시된 바와 같이 본 발명에 따른 반도체 디바이스(300)의 제조 방법은 인터포저를 접착 테이프 위에 위치시키고 인캡슐란트로 인캡슐레이션하는 단계와, 접착 테이프 제거 후 제1재배선층을 형성하는 단계와, 반도체 다이 본딩 단계와, 솔더볼 접속 단계를 포함한다.
도 3a에 도시된 바와 같이, 인터포저를 접착 테이프 위에 위치시키고 인캡슐란트로 인캡슐레이션하는 단계에서는, 인터포저(310)가 접착 테이프(313) 위에 접착되고, 이어서 인캡슐란트(320)에 의해 접착 테이프(313) 위의 인터포저(310)가 인캡슐레이션된다.
여기서, 인터포저(310)는 기판(311)과, 기판(311)에 형성된 제2재배선층(312)을 포함하며, 제2재배선층(312)이 접착 테이프(313)에 접착된다. 또한, 상술한 바와 같이 제2재배선층(312)은 제2재배선(미도시)을 포함하며, 이러한 제2재배선의 피치, 폭 및/또는 두께는 하기할 제1재배선층(330)의 제1재배선(332)의 피치, 폭 및/두께에 비해 대략 10배 내지 20배 더 작게 형성된다. 따라서, 이러한 인터포저(310)는 하기할 다수의 반도체 다이(340)를 정교하게 상호간 연결할 수 있게 된다.
도 3b에 도시된 바와 같이, 접착 테이프 제거 후 제1재배선층을 형성하는 단계에서는, 접착 테이프(313)를 제거하여 하부로 노출된 인터포저(310) 및 인캡슐란트(320)의 하면에 제1재배선층(330)이 형성된다. 여기서, 인터포저(310) 및 인캡슐란트(320)의 하면은 대략 동일한 평면을 이룬다.
이러한 제1재배선층(330)은 인터포저(310) 및 인캡슐란트(320)의 하면에 제1유전층(331)이 형성되고, 제1유전층(331)의 표면에 제1재배선(332)이 형성된다. 물론, 이러한 제1재배선(332)은 인터포저(310)에 구비된 제2재배선에 전기적으로 연결된다. 예를 들면, 제1재배선(332)은 제2재배선에 도금 공정이나 스크린 프린팅 공정 등에 의해 직접 연결될 수 있다.
도 3c에 도시된 바와 같이, 반도체 다이 본딩 단계에서는, 반도체 다이(340)가 제1재배선층(330)에 전기적으로 연결된다. 즉, 다수의 반도체 다이(340)가 제1재배선층(330) 중 제1재배선(332)에 전기적으로 연결됨으로써, 결국 다수의 반도체 다이(340)가 인터포저(310)에 의해 상호간 전기적으로 연결된다.
여기서, 반도체 다이(340)는 본드 패드(341)를 가지며, 본드 패드(341)에 도전성 범프(342)가 형성되며, 도전성 범프(342)가 제1재배선층(330)에 전기적으로 접속된다. 또한, 접속 안정성이 향상되도록 반도체 다이(340)와 제1재배선층(330)의 사이에 열압착 비도전성 접착제(343)가 더 개재될 수 있다.
또한, 상술한 도전성 범프(342)는 도전성 필라(342a) 및 솔더 캡(342b)을 포함하며, 솔더 캡(342b)이 제1재배선(332)에 전기적으로 접속된다.
도 3d에 도시된 바와 같이, 솔더볼 접속 단계에서는, 반도체 다이(340)의 외측의 제1재배선층(330)에 솔더볼(350)이 전기적으로 접속됨으로써, 하나의 반도체 디바이스(300)가 완성된다.
물론, 솔더볼(350)의 직경은 반도체 다이(340)의 높이 또는 두께보다 크게 형성됨으로써, 솔더볼(350)이 외부 장치에 실장될 때 반도체 다이(340)가 방해되지 않도록 한다.
이와 같이 하여, 본 발명은 웨이퍼 팹 또는 회로기판을 이용한 인터포저(310)를 팬-아웃 방식으로 몰딩한 후, 그 표면에 전체적인 재배선층을 형성하며, 이후 반도체 다이(340)에 범프를 형성하여, 열압착 비도전성 접착제(343) 및 기타 접합 기술을 이용하여 인터포저(310)에 접속한 반도체 디바이스(300)의 제조 방법 및 이에 따른 반도체 디바이스(300)를 제공한다.
도 4a 내지 도 4d는 본 발명의 또 다른 실시예에 따른 반도체 디바이스(400)의 제조 방법을 도시한 단면도이다. 이러한 방법은 상술한 도 3d에 도시된 반도체 디바이스(300)의 후속 공정이다.
도 4a 내지 도 4d에 도시된 바와 같이, 본 발명은 제3유전층 형성 단계와, 제3재배선 형성 단계와, 제3솔더볼 접속 단계를 더 포함한다.
도 4a 및 도 4b에 도시된 바와 같이, 제3유전층 형성 단계에서는, 반도체 다이(340), 제2재배선층(312), 비도전성 접착제(343) 및 솔더볼(350) 등이 제3유전층(410)으로 완전히 덮인다. 또한, 솔더볼(350)과 대응되는 제3유전층(410)의 일정 영역에 레이저 빔 또는 화학적 식각 방식에 의해 오프닝(411)이 형성됨으로써, 솔더볼(350)의 일부 영역이 외부로 노출된다. 이러한 제3유전층(410)의 일부 영역이 제거되어 솔더볼(350)이 노출되는 기술은 TMV(Through Mold Via)로 불리기도 한다.
도 4c에 도시된 바와 같이, 제3재배선 형성 단계에서는, 스크린 프린팅 또는 도금 방식 등에 의해 솔더볼(350)과 전기적으로 접속된 제3재배선(420)이 형성된다. 더불어, 이러한 제3재배선(420)은 제4유전층(430)으로 덮인다. 이때, 하기할 제3솔더볼(440)이 접속될 영역과 대응하는 제4유전층(430)에는 오프닝(431)이 형성됨으로써, 제3재배선(420)의 일정 영역이 외부로 노출된다. 여기서, 솔더볼(350)과 전기적으로 접속된 제3재배선(420)의 영역은 도전성 비아로 정의될 수도 있다.
도 4d에 도시된 바와 같이, 제3솔더볼 접속 단계에서는, 제3재배선(420)에 제3솔더볼(440)이 전기적으로 접속됨으로써, 하나의 반도체 디바이스(400)가 완성된다.
이와 같이 하여 본 발명은 TMV(Through Mold Via) 등의 기술을 이용하여 도전성 비아를 통한 접속 구조를 형성한 이후 디바이스의 하면 전체에 다수의 솔더볼(440)을 배열 및 형성함으로써, 외부 장치에 실장되는 솔더볼(440)의 갯수를 증가시킬 수 있는 반도체 디바이스(400)의 제조 방법 및 이에 따른 반도체 디바이스(400)를 제공한다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 디바이스(500)를 도시한 단면도이다.
도 5에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(500)는 다수의 반도체 다이(510)와, 다수의 반도체 다이(510)를 전기적으로 접속하는 인터포저(520)와, 다수의 반도체 다이(510)에 형성되며, 인터포저(520)의 높이보다 높은 높이 또는 두께를 갖는 도전성 범프(530)와, 도전성 범프(530)가 접속되며 인터포저(520)가 위치되는 회로기판(540)을 포함할 수 있다. 물론, 회로기판(540)에는 다수의 솔더볼(550)이 더 전기적으로 접속될 수 있다.
더불어, 회로기판(540) 위의 반도체 다이(510), 인터포저(520) 및 도전성 범프(530)는 인캡슐란트(560)에 의해 인캡슐레이션됨으로써, 외부 환경으로부터 보호될 수 있다.
여기서, 인터포저(520)는 기판(521)과, 기판(521)에 형성된 재배선층(522)을 포함하며, 이러한 재배선층(522)에 의해 다수의 반도체 다이(510)가 상호간 전기적으로 접속된다. 물론, 이러한 인터포저(520)의 재배선층(522) 역시 도전성 범프(523)에 의해 반도체 다이(510)에 접속된다.
또한, 반도체 다이(510)에 직접 형성된 도전성 범프(530)는 도전성 필라(531)와, 솔더 캡(532)을 포함할 수 있으며, 이러한 솔더 캡(532)이 회로기판(540)에 구비된 배선패턴(541)에 전기적으로 접속된다.
더불어, 인캡슐란트(560)는 반도체 다이(510), 인터포저(520) 및 도전성 범프(523,530)만을 덮으며, 상술한 반도체 다이(510)의 상면 및 측면을 외부 환경으로부터 노출되도록 함으로써, 반도체 다이(510)의 방열 성능이 향상되도록 할 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 디바이스(600)를 도시한 단면도이다.
도 6에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(600)는 회로기판(540)에 인터포저(520)의 높이를 상쇄시킬 수 있도록 인터포저(520)와 대응되는 위치에 일정 폭 및 깊이의 요홈(610)이 형성될 수 있다. 더불어, 인터포저(520)와 요홈(610)의 바닥면 사이에는 접착제(620)가 개재됨으로써, 인터포저(520)가 회로기판(540)에 안정적으로 접착되도록 한다.
이와 같이 하여, 본 발명은 회로기판(540)에 요홈(610)이 형성되어 인터포저(520)의 높이를 상쇄시킴으로써, 상대적으로 얇은 반도체 디바이스(600)를 제공하게 된다.
이상에서 설명한 것은 본 발명에 따른 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100, 300, 400, 500, 600; 본 발명에 따른 반도체 디바이스
110; 반도체 다이 111; 본드 패드
112; 접착 테이프 120; 인캡슐란트
130; 제1재배선층 131; 제1유전층
132; 제1재배선 140; 인터포저
141; 기판 142; 제2재배선층
142a; 제2유전층 142b; 제2재배선
143; 솔더 범프 150; 솔더볼
310; 인터포저 311; 기판
312; 제2재배선층 313; 접착 테이프
320; 인캡슐란트 330; 제1재배선층
331; 제1유전층 332; 제1재배선
340; 반도체 다이 341; 본드 패드
342; 도전성 범프 342a; 도전성 필라
342b; 솔더 캡 343; 비도전성 접착제
350; 솔더볼
410; 제3유전층 411; 오프닝
420; 제3재배선 430; 제4유전층
431; 오프닝 440; 제3솔더볼
510; 반도체 다이 520; 인터포저
521; 기판 522; 재배선층
523; 도전성 범프 530; 도전성 범프
531; 도전성 필라 532; 솔더 캡
540; 회로기판 541; 배선패턴
550; 솔더볼 560; 인캡슐란트
610; 요홈 620; 접착제

Claims (27)

  1. 다수의 반도체 다이를 접착 테이프 위에 배열하는 단계;
    상기 접착 테이프 위의 반도체 다이를 인캡슐란트로 인캡슐레이션하는 단계;
    상기 접착 테이프를 제거하고, 상기 반도체 다이 및 인캡슐란트의 표면에 제1재배선층을 형성하는 단계;
    상기 제1재배선층에 인터포저를 전기적으로 접속하여, 상기 다수의 반도체 다이가 상호간 전기적으로 연결되도록 하는 단계; 및
    상기 제1재배선층에 솔더볼을 접속하는 단계를 포함함을 특징으로 하는 반도체 디바이스의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1재배선층은
    상기 반도체 다이 및 인캡슐란트의 표면에 형성된 제1유전층; 및
    상기 제1유전층에 형성되고 상기 반도체 다이에 전기적으로 접속된 제1재배선을 포함함을 특징으로 하는 반도체 디바이스의 제조 방법.
  3. 제 1 항에 있어서,
    상기 인터포저는
    기판; 및
    상기 기판에 형성된 제2재배선층을 포함하고,
    상기 제2재배선층은
    상기 기판에 형성된 제2유전층; 및
    상기 제2유전층에 형성되고 상기 제1재배선층에 전기적으로 접속된 제2재배선을 포함함을 특징으로 하는 반도체 디바이스의 제조 방법.
  4. 제 3 항에 있어서,
    상기 제2재배선층의 제2재배선 폭은 상기 제1재배선층의 제1재배선 폭에 비해 10배 내지 20배 더 작은 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  5. 제 3 항에 있어서,
    상기 기판은 실리콘, 글래스, 실리콘카바이드, 사파이어, 석영, 세라믹, 금속산화물 또는 금속인 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  6. 인터포저를 접착 테이프 위에 배열하는 단계;
    상기 접착 테이프 위의 인터포저를 인캡슐란트로 인캡슐레이션하는 단계;
    상기 접착 테이프를 제거하고, 상기 인터포저 및 인캡슐란트의 표면에 상기 인터포저와 전기적으로 연결된 제1재배선층을 형성하는 단계;
    상기 제1재배선층에 다수의 반도체 다이를 전기적으로 접속하여, 상기 인터포저에 전기적으로 접속되도록 하는 단계; 및
    상기 제1재배선층에 솔더볼을 접속하는 단계를 포함함을 특징으로 하는 반도체 디바이스의 제조 방법.
  7. 제 6 항에 있어서,
    상기 인터포저는
    기판; 및
    상기 기판에 형성된 제2재배선층을 포함함을 특징으로 하는 반도체 디바이스의 제조 방법.
  8. 제 7 항에 있어서,
    상기 제2재배선층의 제2재배선 폭은 상기 제1재배선층의 제1재배선 폭에 비해 10배 내지 20배 더 작은 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  9. 제 8 항에 있어서,
    상기 기판은 실리콘, 글래스, 실리콘카바이드, 사파이어, 석영, 세라믹, 금속산화물 또는 금속인 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  10. 제 6 항에 있어서,
    상기 제1재배선층은 상기 인터포저 및 인캡슐란트의 표면에 형성된 제1유전층; 및
    상기 제1유전층에 형성되고 상기 인터포저에 전기적으로 접속된 제1재배선을 포함함을 특징으로 하는 반도체 디바이스의 제조 방법.
  11. 제 6 항에 있어서,
    상기 제1재배선층과 상기 반도체 다이의 사이에는 비도전성 접착제가 더 개재됨을 특징으로 하는 반도체 디바이스의 제조 방법.
  12. 제 6 항에 있어서,
    상기 제1재배선층, 반도체 다이 및 솔더볼을 감싸는 제3유전층;
    상기 제3유전층에 형성된 제3재배선; 및
    상기 제3재배선에 형성된 제3솔더볼을 더 포함함을 특징으로 하는 반도체 디바이스의 제조 방법.
  13. 다수의 반도체 다이;
    상기 반도체 다이를 인캡슐레이션하는 인캡슐란트;
    상기 반도체 다이 및 인캡슐란트의 표면에 형성된 제1재배선층;
    상기 제1재배선층에 전기적으로 연결되어, 상기 다수의 반도체 다이가 상호간 전기적으로 연결되도록 하는 인터포저; 및
    상기 제1재배선층에 접속된 솔더볼을 포함함을 특징으로 하는 반도체 디바이스.
  14. 제 13 항에 있어서,
    상기 제1재배선층은
    상기 반도체 다이 및 인캡슐란트의 표면에 형성된 제1유전층; 및
    상기 제1유전층에 형성되고 상기 반도체 다이에 전기적으로 접속된 제1재배선을 포함함을 특징으로 하는 반도체 디바이스.
  15. 제 13 항에 있어서,
    상기 인터포저는
    기판; 및
    상기 기판에 형성된 제2재배선층을 포함하고,
    상기 제2재배선층은 상기 기판에 형성된 제2유전층; 및
    상기 제2유전층에 형성되고 상기 제1재배선층에 전기적으로 접속된 제2재배선을 포함함을 특징으로 하는 반도체 디바이스.
  16. 제 15 항에 있어서,
    상기 제2재배선층의 제2재배선 폭은 상기 제1재배선층의 제1재배선 폭에 비해 10배 내지 20배 더 작은 것을 특징으로 하는 반도체 디바이스.
  17. 제 15 항에 있어서,
    상기 기판은 실리콘, 글래스, 실리콘카바이드, 사파이어, 석영, 세라믹, 금속산화물 또는 금속인 것을 특징으로 하는 반도체 디바이스.
  18. 인터포저;
    상기 인터포저를 인캡슐레이션하는 인캡슐란트;
    상기 인터포저 및 인캡슐란트의 표면에서 상기 인터포저와 전기적으로 연결된 제1재배선층;
    상기 제1재배선층에 전기적으로 접속되어 상기 인터포저에 전기적으로 연결된 다수의 반도체 다이; 및
    상기 제1재배선층에 접속된 솔더볼을 포함함을 특징으로 하는 반도체 디바이스.
  19. 제 18 항에 있어서,
    상기 인터포저는
    기판; 및
    상기 기판에 형성된 상기 제2재배선층을 포함함을 특징으로 하는 반도체 디바이스.
  20. 제 19 항에 있어서,
    상기 제2재배선층의 제2재배선 폭은 상기 제1재배선층의 제1재배선 폭에 비해 10배 내지 20배 더 작은 것을 특징으로 하는 반도체 디바이스.
  21. 제 19 항에 있어서,
    상기 기판은 실리콘, 글래스, 실리콘카바이드, 사파이어, 석영, 세라믹, 금속산화물 또는 금속인 것을 특징으로 하는 반도체 디바이스.
  22. 제 18 항에 있어서,
    상기 제1재배선층은
    상기 인터포저 및 인캡슐란트의 표면에 형성된 제1유전층; 및
    상기 제1유전층에 형성되고 상기 인터포저에 전기적으로 접속된 제1재배선을 포함함을 특징으로 하는 반도체 디바이스.
  23. 제 18 항에 있어서,
    상기 제1재배선층과 상기 반도체 다이의 사이에는 비도전성 접착제가 더 개재됨을 특징으로 하는 반도체 디바이스.
  24. 제 18 항에 있어서,
    상기 제1재배선층, 반도체 다이 및 솔더볼을 감싸는 제3유전층;
    상기 제3유전층에 형성된 제3재배선; 및
    상기 제3재배선에 형성된 제3솔더볼을 더 포함함을 특징으로 하는 반도체 디바이스.
  25. 다수의 반도체 다이;
    상기 다수의 반도체 다이를 전기적으로 접속하는 인터포저;
    상기 다수의 반도체 다이에 형성되며, 상기 인터포저의 높이보다 높은 높이를 갖는 도전성 범프; 및
    상기 도전성 범프가 접속되며 상기 인터포저가 위치되는 회로기판을 포함함을 특징으로 하는 반도체 디바이스.
  26. 제 25 항에 있어서,
    상기 회로기판 위의 상기 반도체 다이, 인터포저 및 도전성 범프를 덮는 인캡슐란트를 더 포함함을 특징으로 하는 반도체 디바이스.
  27. 제 25 항에 있어서,
    상기 회로기판에는 상기 인터포저의 높이를 상쇄시킬 수 있도록 상기 인터포저와 대응되는 위치에 요홈이 형성됨을 특징으로 하는 반도체 디바이스.
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