JP7116380B2 - チップを相互接続する構造を含む基板、電子デバイス、およびその製作する方法 - Google Patents

チップを相互接続する構造を含む基板、電子デバイス、およびその製作する方法 Download PDF

Info

Publication number
JP7116380B2
JP7116380B2 JP2020506738A JP2020506738A JP7116380B2 JP 7116380 B2 JP7116380 B2 JP 7116380B2 JP 2020506738 A JP2020506738 A JP 2020506738A JP 2020506738 A JP2020506738 A JP 2020506738A JP 7116380 B2 JP7116380 B2 JP 7116380B2
Authority
JP
Japan
Prior art keywords
interconnect
layer
substrate
pads
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020506738A
Other languages
English (en)
Other versions
JP2020529742A (ja
JP2020529742A5 (ja
Inventor
圭司 岡本
晃啓 堀部
裕幸 森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2020529742A publication Critical patent/JP2020529742A/ja
Publication of JP2020529742A5 publication Critical patent/JP2020529742A5/ja
Application granted granted Critical
Publication of JP7116380B2 publication Critical patent/JP7116380B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4803—Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
    • H01L21/481—Insulating layers on insulating parts, with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73211—Bump and TAB connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81444—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Description

本発明は、一般に相互接続技術に関し、より詳細には、その上に搭載されたチップを相互接続するために用いられる相互接続基板、相互接続基板を含む電子デバイス、相互接続層担持構造、およびそれらを製作する方法に関する。
チップ（またはダイス）の間の広帯域信号伝送に対する需要に応じて、シリコン・インターポーザ、ＥＭＩＢ（埋め込み型マルチダイ相互接続ブリッジ）、およびｉＴＨＯＰ（集積化薄膜高密度有機パッケージ）を含む、チップの間の高密度相互接続を目標とするいくつかの技術が提案されている。
シリコン・インターポーザ技術は、シリコン・インターポーザ上に高密度回路を形成するための費用のかかるＢＥＯＬ（バック・エンド・オブ・ライン）プロセス、およびその前面および裏面上の金属被覆層を接続するためのＴＳＶ（シリコン貫通ビア）製作プロセスを必要とする。また、ＴＳＶがその中に製作されるシリコンは半導体であり絶縁体ではないので、ＴＳＶによって大きな挿入損失が引き起こされる。
ＥＭＩＢ（埋め込み型マルチダイ相互接続ブリッジ）は、有機基板と、有機基板内に埋め込まれたシリコン・ブリッジ相互接続アセンブリとの間のＣＴＥ（熱膨張係数）不整合による機械的応力の問題の影響を受け、結果として相互接続信頼性および生産歩留まりに悪影響を生じ得る。
ｉＴＨＯＰは、有機ビルドアップ基板の上に高密度相互接続層を形成するために、費用のかかる化学機械研磨（ＣＭＰ）プロセスおよび繊細な製作プロセスを必要とする。相互接続層がその上に製作される有機基板は、一般に不安定であり、歪んだ基板である。従って、生産歩留まりは低下されるようになる。
従って、相互接続の信頼性を保ちながら、その上に搭載されたチップの間の費用のかからない、高密度相互接続を達成する能力を有する構造に対する必要性がある。本発明は、そのような相互接続層担持構造を含む基板、電子デバイス、およびその製作する方法を提供する。
本発明の実施形態によれば、チップを相互接続するための相互接続基板がもたらされる。相互接続基板は、ベース基板と、搭載されるべき第１のチップのためのベース基板上の電極の第１のグループと、搭載されるべき第２のチップのためのベース基板上の電極の第２のグループとを含む。相互接続基板は、第１のチップのためのパッドの第１のセットと、第２のチップのためのパッドの第２のセットと、複数のトレースおよび有機絶縁材料とを含む相互接続層をさらに含む。相互接続基板において、相互接続層は、ベース基板上に配置され、電極の第１のグループと第２のグループとの間のベース基板上の画定された領域内に位置する。
本発明の実施形態による相互接続基板において、チップの間の信号伝送は、ベース基板上に配置され、ベース基板上の画定された領域内に位置する相互接続層を通して達成され得る。さらに、相互接続層は有機絶縁材料を含む。従って、相互接続の密度は、相互接続の信頼性を保ちながら増加され得る。挿入損失は低減されることができ、それの生産歩留まりも改善され得る。
好ましい実施形態において、相互接続層は、ベース基板上に接合された底部接着層をさらに含む。相互接続層をベース基板と接合することを可能にする構造を使用することによって、ベース基板と、ベース基板とは別々に正確に形成された相互接続を有する相互接続層とが組み立てられ得る。
他の好ましい実施形態において、ベース基板は有機基板であり、相互接続層は、支持基板上に相互接続層の構造を製作し、支持基板がない構造をベース基板上に移動させることによってもたらされる。相互接続層およびベース基板は共に有機材料から作られ、相互接続層の構造がその上に製作された支持基板はもはや相互接続基板内に存在しないので、ベース基板と相互接続をもたらすための部材との間の熱膨張係数（ＣＴＥ）不整合は好ましくは軽減され得る。
本発明の他の実施形態によれば、相互接続層を基板上に移動させるための相互接続層担持構造がもたらされる。相互接続層担持構造は、支持基板と、支持基板上の剥離層と、剥離層上の相互接続層構造とを含む。相互接続層構造は、有機絶縁材料と、支持基板に向かって面するように構成されたパッドの第１のセットと、支持基板に向かって面するように構成されたパッドの第２のセットと、有機絶縁材料内に埋め込まれた複数のトレースとを含む。相互接続層構造は、有機絶縁材料の上に形成された接着層をさらに含む。
本発明の他の実施形態による相互接続層担持構造は、上述の相互接続基板を製作するために、正確に形成された相互接続層を基板上に移動させるために用いられ得る。相互接続の密度は、相互接続の信頼性を保ちながら増加され得る。相互接続層担持構造をもたらすことは、生産コストを低減し、相互接続基板の生産歩留まりを改善することができる。
本発明の他の実施形態によれば、その上に搭載されたチップを相互接続するために用いられる相互接続基板を製作する方法がもたらされる。方法は、その上の第１のチップのための電極の第１のグループおよび第２のチップのための電極の第２のグループが設けられたベース基板を用意することを含む。方法はまた、相互接続層が電極の第１のグループと第２のグループとの間のベース基板上の画定された領域に位置付けられるように、相互接続層をベース基板に取り付けることを含む。方法において、相互接続層は、第１のチップのためのパッドの第１のセット、第２のチップのためのパッドの第２のセット、複数のトレース、および有機絶縁材料を含む。
本発明の他の実施形態によれば、チップの間の信号伝送を可能にする相互接続層は、ベース基板に取り付けられる。従って、相互接続層はベース基板とは異なる別の基板上に製作されることができ、それによって相互接続層内の相互接続が正確に形成されることを可能にする。従って、相互接続の密度は、相互接続の信頼性を保ちながら増加され得る。さらに、相互接続層はベース基板に取り付ける前に検査され得るので、相互接続基板の生産歩留まりが改善され得る。
実施形態において、相互接続層を取り付けることは、相互接続層担持構造をベース基板上に置くことを含み、相互接続層担持構造は、相互接続層、相互接続層上の剥離層、および剥離層上の支持基板を含む。方法において、相互接続層を取り付けることは、剥離層を除去することによって、相互接続層を支持基板から剥離することをさらに含む。それによって、相互接続層はベース基板上に効率的に製作され得る。
他の実施形態において、支持基板は透明性を有する。方法において、剥離層を除去することは、支持基板を通した照射によって剥離層をアブレーションすることを含む。それによって支持基板は、ベース基板に取り付けられた相互接続層から効率的に除去され得る。
本発明の他の実施形態によれば、相互接続層を基板上に移動させるために用いられる相互接続層担持構造を製作する方法がもたらされる。方法は支持基板を用意することを含む。方法はまた、剥離層を支持基板上に適用することを含む。方法は、複数の開口を有する第１の有機絶縁材料層を形成することをさらに含む。方法は、開口内に複数のパッド、および第１の有機絶縁材料層上に複数のトレースを構築することをさらに含む。方法はまた、複数のトレースおよび第１の有機絶縁材料層の上に、第２の有機絶縁材料層を形成することをさらに含む。
本発明の他の実施形態による方法によって製作された相互接続層担持構造は、上述の相互接続基板を製作するために、正確に形成された相互接続層を基板上に移動させるために用いられ得る。相互接続の密度は、相互接続の信頼性を保ちながら増加され得る。相互接続層担持構造をもたらすことは、生産コストを低減し、相互接続基板の生産歩留まりを改善することができる。
本発明の他の実施形態によれば、上述の相互接続基板を含む電子デバイスがもたらされる。電子デバイスはまた、相互接続基板上に搭載された第１のチップを含み、第１のチップは、電極の第１のグループおよび相互接続層のパッドの第１のセットに対応する位置に位置する。電子デバイスは、相互接続基板上に搭載された第２のチップをさらに含み、第２のチップは、電極の第２のグループおよび相互接続基板のパッドの第２のセットに対応する位置に位置する。
本発明の他の実施形態による電子デバイスは、より高密度での信頼性のある相互接続を有することができる。
本発明の他の実施形態によれば、電子デバイスを製作する方法がもたらされる。方法は、上述の相互接続基板を用意することを含む。方法はまた、第１のチップを相互接続基板上に置くことを含む。方法は、第２のチップを相互接続基板上に置くことをさらに含む。方法は、第１のチップおよび第２のチップを相互接続基板上に固定することをさらに含む。
本発明の他の実施形態による方法によって製作された電子デバイスは、より高密度での信頼性のある相互接続を有することができる。
さらなる特徴および利点が本発明の技法を通して実現される。本発明の他の実施形態および態様は、本明細書で詳しく述べられ、特許請求される本発明の一部と見なされる。
本発明と見なされる主題は、本明細書の結びの「特許請求の範囲」で具体的に指摘され、明瞭に特許請求される。本発明の上記その他の特徴および利点は、以下の詳細な説明を添付の図面と併せ読めば明らかである。図面内の要素および層のサイズおよび相対位置は、必ずしも原寸に比例して描かれていないことに留意されたい。これらの要素および層のいくつかは、図面の読みやすさを改善するために任意に拡大され、位置付けられる。
本発明の実施形態による、図２に示されるような線Ｘ－Ｘに沿った相互接続基板の断面概略図である。 本発明の実施形態による、相互接続基板の上面概略図である。 本発明の実施形態による、相互接続層を目標基板上に移動させるために用いられ得る相互接続層担持構造の概略図である。 本発明の実施形態による、相互接続層が相互接続基板に取り付けられる前の構造の断面図である。 本発明の実施形態による、相互接続層が相互接続基板に取り付けられた後の構造の断面図である。 本発明の実施形態による、相互接続基板に移動される相互接続層の断面図である。 本発明の実施形態による、剥離層が除去された状態で相互接続基板に適用された相互接続層の断面図である。 本発明の実施形態による、相互接続基板に適用された相互接続層の断面図である。 本発明の実施形態による、チップ搭載前のインターポーザとしての相互接続基板を含む電子デバイスの上面概略図である。 本発明の実施形態による、チップ搭載後のインターポーザとしての相互接続基板を含む電子デバイスの上面概略図である。 本発明の実施形態による、インターポーザとしての相互接続基板を含む図１０の線Ｙ－Ｙに沿った電子デバイスの側面概略図である。 本発明の実施形態による、相互接続層の周りの電子デバイスの断面図である。 本発明の実施形態による、チップ搭載前の電子デバイスの断面図である。 本発明の実施形態による、チップ搭載後の電子デバイスの断面図である。 本発明の実施形態による、チップ搭載およびアンダーフィリングの後の電子デバイスの断面図である。 本発明の実施形態による、相互接続層内のパッドおよびトレースのレイアウトの概略図である。 本発明の他の実施形態による、２つのチップが搭載された相互接続基板を含む電子デバイスの概略図である。 本発明の他の実施形態による、５つのチップが搭載された相互接続基板を含む電子デバイスの概略図である。 本発明の実施形態による、相互接続層のための担持構造のための支持基板の断面図である。 本発明の実施形態による、図１９の担持構造上に形成された剥離層の断面図である。 本発明の実施形態による、図２０の担持構造上に形成された第１のシード金属層の断面図である。 本発明の実施形態による、図２１の担持構造上に形成された絶縁材料層の断面図である。 本発明の実施形態による、図２２の担持構造を処理するためのフォトマスクの断面図である。 本発明の実施形態による、金属スタックを有する開口を有する図２３の担持構造の断面図である。 本発明の実施形態による、第２のシード金属層が適用された図２４の支持構造の断面図である。 本発明の実施形態による、レジストおよびフォトマスクを用いて処理される図２５の支持構造の断面図である。 本発明の実施形態による、導電性材料が堆積された図２６の支持構造の断面図である。 本発明の実施形態による、レジストが第２のシード金属層から除去された図２７の支持構造の断面図である。 本発明の実施形態による、第２のシード金属層が除去された図２８の支持基板の断面図である。 本発明の実施形態による、第２の有機絶縁材料が適用された図２９の支持基板の断面図である。 本発明の実施形態による、接着層が適用された図３０の支持基板の断面図である。 本発明の実施形態による、ダイシングを受ける図３１の支持基板の断面図である。 本発明の他の実施形態による、従来技術のバック・エンド・オブ・ライン（ＢＥＯＬ）シリコン・インターポーザ・パッケージの概略図である。 本発明の他の実施形態による、従来技術の埋め込み型マルチダイ相互接続ブリッジ（ＥＭＩＢ：Embedded Multi-Die Interconnect Bridge）シリコン・インターポーザ・パッケージの概略図である。 本発明の他の実施形態による、従来技術の集積化薄膜高密度有機パッケージ（ｉＴＨＯＰ）シリコン・インターポーザ・パッケージの概略図である。
次に、本発明は特定の実施形態を用いて述べられ、以下に述べられる実施形態は例として参照されるのみであり、本発明の範囲を限定するものではないことが理解される。
本発明による１つまたは複数の実施形態は、相互接続基板、相互接続基板を含む電子デバイス、相互接続基板の製作のために用いられる相互接続層担持構造、相互接続基板を製作する方法、電子デバイスを製作する方法、および相互接続層担持構造を製作する方法を対象とし、相互接続基板上に搭載されたチップの間の高密度相互接続が新規なやり方で達成される。
本明細書の以下では、図１、２を参照して、本発明の例示的実施形態による相互接続基板の概略図が述べられる。
図１、２は、その上に搭載されるべきチップを相互接続するための相互接続基板１００の概略図を示す。図１は相互接続基板１００の断面図を示し、図２は相互接続基板１００の上面図を示す。図１に示される断面図は、図２の上面図内の「Ｘ」によって示される断面に対応することに留意されたい。
図１に示されるように、相互接続基板１００は、有機ベース基板１１０と、有機ベース基板１１０の上面上に形成された複数の電極１１２と、有機ベース基板１１０上に配置された相互接続層１３０とを含む。
有機ベース基板１１０は、任意の適切なビルドアップ・プロセスによって製作され得る、適切な数の配線層と層間誘電体とを有するビルドアップ基板とすることができる。有機ベース基板１１０上の複数の電極１１２は、ビルドアップ基板の最も外側の層とすることができる。有機ベース基板１１０はまた、その上面上に位置合せマーク１１４を有し得る。有機ベース基板１１０内の内部層構造は、例示のために図面から省かれていることに留意されたい。
特定の実施形態において、相互接続基板１００はまた、有機ベース基板１１０上に形成された半田レジスト層１１６を含む。各電極１１２は半田レジスト層１１６によって覆われ、半田レジスト層１１６内に形成された開口を通して半田レジスト層１１６から露出され得る。各電極１１２は、半田レジスト１１６の開口内に形成された予備半田１１８を有し得る。電極１１２の厚さは、通常数マイクロメートルから十数マイクロメートルの範囲でよい。半田レジスト層１１６の厚さは、その適切な膜厚さの範囲内でよく、通常１０マイクロメートルから４０マイクロメートルの範囲でよい。
複数の電極１１２は、相互接続基板１００上のフリップチップ領域１１０ｂに位置付けられた、電極の１つのグループ（本明細書の以下で、第１のグループと呼ばれる）１１２－１を含み得る。複数の電極１１２はまた、相互接続基板１００上の異なるフリップチップ領域１１０ｃに位置付けられた、電極の他のグループ（本明細書の以下で、第２のグループと呼ばれる）１１２－２を含み得る。電極の第２のグループ１１２－２は、電極の第１のグループ１１２－１からある距離に位置し得る。電極１１２－１、１１２－２上に形成された予備半田１１８－１、１１８－２は、図２の上面図に示されることに留意されたい。フリップチップ領域１１０ｂは、１つのチップ（本明細書の以下で、第１のチップと呼ばれる）が、後続のチップ搭載プロセスにおいて搭載されるようになる領域である。フリップチップ領域１１０ｃは、別のチップ（本明細書の以下で、第２のチップと呼ばれる）が、後続のチップ搭載プロセスにおいて搭載されるようになる領域である。
相互接続層１３０は、有機ベース基板１１０の上面上に配置され、電極の第１のグループ１１２－１と電極の第２のグループ１１２－２との間の画定された領域１１０ａ内に位置する。相互接続層１３０が配置された画定された領域１１０ａは、半田レジストをもたない。相互接続層１３０はまた、位置合せマーク１１４を用いることによって画定された領域１１０ａに正確に位置付けられ、有機ベース基板１１０に取り付けられ得る。相互接続層１３０のための画定された領域１１０ａは、フリップチップ領域１１０ｂ、１１０ｃの両方と部分的に重なることに留意されたい。
図１をさらに参照すると、相互接続層１３０のより詳しい構造も示される。相互接続層１３０は、相互接続層１３０がそれによって有機ベース基板１１０の上面に固定される底部接着層１３２と、底部接着層１３２上に形成され得る有機絶縁材料１３４と、有機絶縁材料１３４内に埋め込まれた導電性パターン１３６と、相互接続層１３０の上面１３０ａにおいて露出された複数のパッド１４０とを含む。特定の実施形態において、有機絶縁材料１３４は、相互接続層１３０の上面１３０ａを形成し得る。
導電性パターン１３６は、複数のトレース１３６ａと、そのそれぞれがパッド１４０を構成する複数のパッド部分１３６ｂとを含み得る。各パッド１４０は、導電性パターン１３６のパッド部分１３６ｂと、パッド部分１３６ｂ上に形成された金属スタック１３８とから作られ得る。
複数のパッド１４０は、フリップチップ領域１１０ｂに位置付けられたパッドの１つのセット（本明細書の以下で、第１のセットと呼ばれる）１４０－１と、異なるフリップチップ領域１１０ｃに位置付けられたパッドの他のセット（本明細書の以下で、第２のセットと呼ばれる）１４０－２とを含む。パッド１４０－１、１４０－２の金属スタック１３８－１、１３８－２は、図２の上面図に示されることに留意されたい。また有機絶縁材料１３４内に形成されたトレース１３６ａの端部は、図２の上面図において破線で示されることに留意されたい。図１に示されるように、第１のセット内の対応するパッド１４０－１および第２のセット内の対応するパッド１４０－２は、対応するトレース１３６ａによって電気的に結合される。
図２の上面図は相互接続基板１００の一部を示すので、図２では各チップに対して２つのパッド１４０および２つの電極１１２があるだけである。しかし、各チップに対するパッド１４０の数および電極１１４の数は、チップの仕様に依存する。一般に、各チップに対して１つまたは複数の電極が有機ベース基板１１０上に置かれることができ、各チップに対して１つまたは複数のパッドが相互接続層１３０内に形成され得る。
後に述べられるように、パッドの第１のセット１４０－１と、電極の第１のグループ１１２－１とは一緒に、第１のチップのバンプを受け入れるように構成される。パッドの第２のセット１４０－２と、電極の第２のグループ１１２－２とは一緒に、第２のチップのバンプを受け入れるように構成される。
本明細書の以下で、図３を参照して、相互接続層を目標基板上に移動させるために用いられる相互接続層担持構造１２０が述べられる。
図３は、図１および２に示される相互接続基板１００を製作するために、相互接続層１３０を有機ベース基板１１０上に移動させるために用いられ得る相互接続層担持構造の概略図を示す。図３に示される図は、相互接続層担持構造１２０の断面図である。
図３に示されるように、相互接続層担持構造１２０は、支持基板１２２と、支持基板１２２上の剥離層１２４と、剥離層１２４上の相互接続層１３０とを含む。図３に示される相互接続層１３０は、図１に示される図に対して上下反対に示されることに留意されたい。
支持基板１２２は、その上に相互接続層１３０を製作するために用いられる剛性で安定な基板である。支持基板１２２は、十分な剛性および安定性をもたらす限り、適切な任意の基板である。１つまたは複数の実施形態において、支持基板１２２は、ガラス、半導体、セラミックなどを含む無機基板とすることができる。実施形態において、支持基板１２２はガラス基板であり、なぜならガラス基板は、透明性と、例えばシリコン基板と比べて、相互接続層１３０を構築するために用いられる有機材料のものに近い熱膨張係数（ＣＴＥ）（３～１２ｐｐｍ／℃）とを有するからである。このようなガラス基板は、ほんの数例を挙げればソーダ石灰ガラス、ホウ珪酸ガラス、石英ガラス、合成石英ガラスを含み得る。
剥離層１２４は、適切な処理によって相互接続層１３０を支持基板１２２から剥離するように構成された剥離コーティングである。支持基板１２２が透明性を有するとき、相互接続層１３０を支持基板１２２から剥離するために、支持基板１２２の裏面から剥離層１２４に対して、ＵＶ（紫外線）／ＩＲ（赤外線）／可視光が照射され得る。
１つまたは複数の実施形態において、剥離層１２４は、接合／デボンディング技術の分野において、レーザ照射を用いた支持基板インターフェースからのデボンディング（de-bonding）を可能にする、任意の知られている感光性（light sensitive）剥離層でよい。特定の実施形態において、吸収された光エネルギーを熱に変換する光－熱変換剥離コーティングが、剥離層１２４として用いられ得る。他の特定の実施形態において、紫外線スペクトルにおいて高度に吸収性のＵＶアブレーション層が、剥離層１２４として用いられ得る。これらの特定の実施形態において、剥離層１２４は、相互接続層１３０が有機ベース基板１１０に固定された後、相互接続層１３０を支持基板１２２から剥離するために、レーザ照射を用いて剥離層１２４をアブレーションすることによって焼かれ、破壊され、または分解され得る。
他の実施形態において、剥離層１２４は、その接着特性が熱またはＵＶ照射によって消滅するまたは劣化する熱またはＵＶ剥離可能接着層とすることができる。剥離層１２４の残留物は、必要であれば剥離の後にクリーニングされ得る。他の実施形態において、機械的剥ぎ取り方法、熱的スライドオフ方法（thermal slide-off method）、および溶剤剥離方法を含む知られているデボンディング方法のいずれかが採用され得る。
図３に示されるように、相互接続層担持構造１２０は、剥離層１２４と相互接続層１３０との間にシード金属層１２６をさらに含み得る。シード金属層１２６は、電解めっきによって支持基板１２２上に導電性材料（例えば金属スタック１３８）を堆積させるために用いられ得る。特定の実施形態において、シード金属層１２６はＴｉ／Ｃｕスタックから作られ得る。
図１を参照して述べられたように、相互接続層１３０は、有機絶縁材料１３４と、支持基板１２２に向かって面するように構成された複数のパッド１４０と、有機絶縁材料１３４内に埋め込まれた複数のトレース１３６ａとを含む。相互接続層１３０は、有機絶縁材料１３４の上に形成された（上部）接着層１３２をさらに含む。特定の実施形態において、接着層１３２は有機絶縁材料１３４の上面を全面的に覆い得る。
複数のパッド１４０は、パッドの第１のセット１４０－１とパッドの第２のセット１４０－２とを含み、パッド１４０－１およびパッド１４０－２の各対応するペアは、トレース１３６ａの対応する１つによって結合される。有機絶縁材料１３４は、シード金属層１２６上に配置され得る。パッド１４０は、有機絶縁材料１３４の底面においてシード金属層１２６と接触し得る。述べられる実施形態において、各パッド１４０は、シード金属層１２６上に形成された金属スタック１３８を含む。
接着層１３２のために用いられる材料は、接着材料の任意の１つから作られてよく、それはほんの数例を挙げればエポキシ樹脂、アクリル樹脂を含む、熱硬化性または熱可塑性ポリマー材料でよい。有機絶縁材料１３４は、ＰＩ（ポリイミド）、ＢＣＢ（ベンゾシクロブテン）、ポリベンゾオキサゾール（ＰＢＯ）、または他の感光性ポリマーなどの感光性絶縁樹脂の任意の１つでよい。トレース１３６ａおよびパッド部分１３６ｂを含む導電性パターン１３６は、金属材料（例えばＣｕ、Ａｌなど）および他の導電性材料の任意の１つから作られ得る。特定の実施形態において、金属銅が導電性パターン１３６のために用いられ得る。金属スタック１３８は、チップおよびそのバンプがそれに結合される有機ベース基板１１０の側において冶金として処理されるＡｕ／Ｐｄ／Ｎｉスタックとすることができるが、それに限定されない。
図３に示されるように、相互接続層１３０は、有機材料によって形成された接着テープの形で支持基板１２２上に製作されたものとしてもたらされる。相互接続層担持構造１２０を製作するためのプロセスは後に述べられる。
本明細書の以下で、図４～５および図６～８を参照して、本発明の例示的実施形態による、相互接続層担持構造を用いることによって相互接続基板を製作するためのプロセスが述べられる。図４～５および図６～８は、相互接続基板１００の製作プロセスの各ステップで得られる構造の断面図を示す。
図４に示されるように、製作プロセスは、有機ベース基板１１０および相互接続層担持構造１２０を用意するステップを含み得る。このステップによって用意された有機ベース基板１１０には、予備半田１１８および半田レジスト層１１６がその上に形成された複数の電極１１２がもたらされ得る。半田レジストがない有機ベース基板１１０上に、画定された領域１１０ａが存在することに留意されたい。
図５に示されるように、製作プロセスは、パッド１４０が上向きにおよび接着層１３２が下向きになるように、ボンダによって相互接続層担持構造１２０を有機ベース基板１１０上に上下反対に置くステップを含み得る。接着層１３２の底部は、画定された領域１１０ａ内の有機ベース基板１１０の上面に取り付けられる。相互接続層１３０のパッド１４０、および有機ベース基板１１０上の電極１１２は、搭載されるべきチップのバンプを受け入れるように構成されるので、相互接続層担持構造１２０は、前もって有機ベース基板１１０上に形成され得る位置合せマーク１１４を用いることによって、画定された領域１１０ａ内に正確に位置付けられる。製作プロセスは、相互接続層担持構造１２０を有機ベース基板１１０上に置くステップの後、相互接続層１３０を有機ベース基板１１０上に堅固に接合するように、接着層１３２を硬化させるステップをさらに含み得る。
図６に示されるように、製作プロセスは、剥離層１２４を除去することによって、下部の構造（相互接続層１３０を含む）を支持基板１２２から剥離するステップを含み得る。特定の実施形態において、支持基板１２２は透明性を有し、支持基板１２２から剥離するステップは、レーザビームを走査しながら支持基板１２２を通したレーザ照射を用いて、剥離層１２４をアブレーションすることによってなされ得る。
上述のステップを行うことによって、シード金属層１２６を有する相互接続層１３０を含む下部の構造は、有機ベース基板１１０に取り付けられ、電極の第１のグループ１１２－１と電極の第２のグループ１１２－２との間の画定された領域１１０ａに正確に位置付けられる。
図７に示されるように、製作プロセスは、剥離層１２４を除去するステップの後、相互接続層１３０の上面１３０ａが現われるようにするために、相互接続層１３０上に形成されたシード金属層１２６をエッチングするステップを含み得る。
エッチングステップの後、図８に示されるように、各パッド１４０は相互接続層１３０の上面１３０ａにおいて露出され得る。図４～５および図６～８に示される製作プロセスによって得られた、有機ベース基板１１０と、複数の電極１１２と、半田レジスト層１１６と、相互接続層１３０とを含む相互接続基板１００は、チップ搭載プロセスなどの後続のプロセスに渡され得る。
本明細書の以下では、図９～１１、図１２、図１３～１５を参照して、相互接続基板と、その上に搭載されたチップとを含む電子デバイス、および本発明の例示的実施形態による電子デバイスを製作する方法が述べられる。
図９～１１は、インターポーザとしての相互接続基板１００を含む電子デバイス１９０の概略図を示す。図９は、チップ搭載前の相互接続基板１００の上面図を示す。図１０は、チップ搭載後の相互接続基板１００の上面図を示す。図１１は、相互接続基板１００を有する電子デバイス１９０のための新規なパッケージ構造の概略図を示す。
図９に示される相互接続基板１００において、それぞれ４つのチップ１５０－１～１５０－４のための４つのフリップチップ領域１１０ｂ～１１０ｅがある。また４つの相互接続層１３０－１～１３０－４があり、それぞれは任意の２つの隣接したフリップチップ領域の間の対応する画定された領域に位置する。
例えば、第１の相互接続層１３０－１は、チップ１５０－１、１５０－２のための２つのフリップチップ領域１１０ｂ、１１０ｃの間の画定された領域に位置する。例えば、第２の相互接続層１３０－２は、チップ１５０－１，１５０－３のための２つのフリップチップ領域１１０ｂ、１１０ｄの間の画定された領域に位置する。図９において第２の相互接続層１３０－２は、第１の相互接続層から分離されるように示されることに留意されたい。しかし、他の実施形態において、第２の相互接続層１３０－２は、第１の相互接続層１３０－１の一部として形成され得る。同じことが他の相互接続層１３０－３、１３０－４に対して当てはまり得る。
図９において、相互接続層１３０－１～１３０－４のパッド１４０の位置、および有機ベース基板１１０上の電極１１２の位置は、灰色の円で示される。また、相互接続層１３０－１～１３０－４内に形成されたトレースの端部は、破線で示される。
図９に示されるように、第１の相互接続層１３０－１のパッドの第１のセット、および第１のフリップチップ領域１１０ｂ内の電極の第１のグループは、第１のチップ１５０－１のバンプの配列がその上に搭載される２次元（２Ｄ）配列を形成する。第１の相互接続層１３０－１のパッドの第２のセット、および第２のフリップチップ領域１１０ｃ内の電極の第２のグループは、第２のチップ１５０－２のバンプの配列がその上に搭載される２Ｄ配列を形成する。同じことが、隣接したチップの他の組合せ（１５０－１と１５０－３、１５０－２と１５０－４、１５０－３と１５０－４）に対して当てはまり得る。
パッドまたは電極あるいはその両方の間のピッチ、ならびにパッドおよび電極のサイズは、フリップチップ領域１１０ｂ全体にわたって同一として示されることに留意されたい。しかし、ピッチおよびサイズは、その仕様に従ってチップ１５０のバンプの間のピッチおよびバンプのサイズに応じて設計され得る。チップは、単一のピッチおよび単一のサイズのバンプを有することができ、またはそれらの仕様に従って混合のピッチまたは混合のサイズあるいはその両方のバンプを有し得る。例えば、チップの間の超高密度信号接続のために微細ピッチＣｕピラー・バンプが用いられることができ、一方、電源および接地接続のために粗いピッチのマイクロバンプが用いられる。
図１０に示されるように、相互接続基板１００上に搭載された４つのチップ１５０－１～１５０－４がある。第１のチップ１５０－１および隣接した第２のチップ１５０－２は、第１および第２のチップ１５０－１、１５０－２の間に位置する第１の相互接続層１３０を通して互いに信号伝送を行うことができる。同じことが、隣接したチップの他の組合せ（１５０－１と１５０－３、１５０－２と１５０－４、１５０－３と１５０－４）に対して当てはまり得る。
図１２は、電子デバイス１９０の断面図を示す。図１２に示される断面図は、図１０の上面図内の「Ｙ」で示される断面に沿った破線の円Ｐで示された部分の拡大図に対応することに留意されたい。
図１２に示されるように、電子デバイス１９０は、上述の相互接続基板１００と、下向きに相互接続基板１００上に搭載された第１および第２のチップ１５０－１、１５０－２とを含む。各チップ１５０は、相互接続基板１００上のフリップチップ領域１１０ｂ／１１０ｃに対応する位置に位置し得る。相互接続基板１００と、チップ１５０－１、１５０－２との間のギャップは、エポキシまたはウレタンから作られ得るアンダーフィル１６８によって充填され得る。相互接続基板１００と、チップ１５０－１、１５０－２との間のギャップ高さは、バンプ高さに依存し得る。一実施形態において、ギャップ高さは数十マイクロメートルとすることができるが、それに限定されない。
電極の第１のグループ１１２－１およびパッドの第１のセット１４０－１は、第１のチップ１５０－１が搭載された第１のフリップチップ領域１１０ｂ内に位置付けられる。電極の第２のグループ１１２－２およびパッドの第２のセット１４０－２は、第２のチップ１５０－２が搭載された第２のフリップチップ領域１１０ｃ内に位置付けられる。
第１のチップ１５０－１は、半田１５６－１を通して相互接続層１３０のパッドの第１のセット１４０－１に電気的に接続された、周辺バンプのピラーのセット１５２－１を有する。第１のチップ１５０－１はまた、半田１５８－１を通して有機ベース基板１１０上の電極の第１のグループ１１２－１に電気的に接続された、他のバンプのピラーのセット１５４－１を有する。図１２に示されないが、第１のチップ１５０－１は、それぞれ１つまたは複数の他のチップに電気的に相互接続するための、他の周辺バンプのピラーの１つまたは複数のセットを有し得る。第２のチップ１５０－２は、半田１５６－２を通してパッドの第２のセット１４０－２に電気的に接続された、周辺バンプのピラーのセット１５２－２と、半田１５８－２を通して電極の第２のグループ１１２－２に電気的に接続された、他のバンプのピラーのセット１５４－２とを有する。
図１１を参照すると、相互接続基板１００を有する電子デバイス１９０のための新規なパッケージ構造の概略図が示される。図１１に示されるパッケージ構造はマルチチップ・パッケージと呼ばれ得るが、新規なパッケージ構造は、一般にＢＥＯＬおよびＴＳＶを用いたシリコン・インターポーザなどの費用のかかる部材を必要とする２．５Ｄ集積化と等しいまたはそれより良好な機能をもたらす。
図１１に示されるように、複数のチップ（図１１の１５０－１、１５０－２）は、チップ１５０のバンプと、相互接続基板１００上に形成された電極およびパッドの間のフリップチップ相互接続１６０を通して、相互接続基板１００上に搭載される。チップ１５０－１～１５０－４がその上に搭載される相互接続基板１００は、本発明の１つまたは複数の実施形態による電子デバイスの１つとなり得る、電子回路パッケージ１９２を構成する。電子回路パッケージ１９２は、相互接続基板１００の底部に形成されたバンプを有することができ、相互接続基板１００のバンプと、マザー・ボード１８０上に形成された電極との間のパッケージ相互接続１８２を通して、マザー・ボード１８０上にさらに搭載される。相互接続基板１００と、チップ１５０と、マザー・ボード１８０とを含む最終アセンブリ製品１９０はまた、本発明の１つまたは複数の実施形態による電子デバイスの１つとなり得る。
複数のチップ１５０は相互接続層１３０を通して互いに通信することができ、さらにチップ１５０は有機ベース基板１１０の内部構造を通してマザー・ボード１８０に接続される。従って、相互接続基板１００は、単に有機ベース基板１１０の画定された領域１１０ａ上に形成された相互接続層１３０によってチップ間の相互接続ブリッジ機能を、および有機ベース基板１１０の他の領域を通してピッチ適合機能をもたらす。
図１３～１５を参照して、本発明の例示的実施形態による、相互接続基板上にチップを搭載することによって電子デバイスを製作するためのプロセスが述べられる。図１３～１５は、電子デバイス１９０の製作プロセスの各ステップにおいて得られる構造の断面図を示す。
図１３に示されるように、電子デバイスの製作プロセスは、相互接続基板１００上にチップ１５０を活性表面を下向きにして置くステップを含み得る。このステップのために用意されるチップ１５０は、それぞれがピラー１５２／１５４とその上に形成された半田キャップ１６６とから作られ得るバンプ１６２、１６４を含み得る。述べられる実施形態において、バンプ１６２、１６４はＣｕピラー・バンプである。しかし、他の実施形態において、バンプ１６２／１６４は、標準のフリップチップバンプ、微細ピッチ、マイクロバンプ、Ｃｕピラー・バンプ、Ｓｎキャップを有するＣｕポスト・バンプ（ＳＬＩＤ）などを含む標準のバンプの任意の１つでよい。述べられる実施形態において、各パッド１４０は上部に金属スタック１３８を有するので、このステップのために用意された相互接続基板１００のパッド１４０上には半田がなく、これは湿潤性を改善する。しかし、チップ搭載前に、相互接続層１３０のパッド１４０上に半田を適用することは排除されない。
図１４に示されるように、電子デバイスの製作プロセスは、半田リフロー・プロセスによって、電極およびパッド１１２、１４０と、ピラー１５２、１５４との間に半田相互接続１５６、１５８を形成するステップを含み得る。
図１５に示されるように、電子デバイスの製作プロセスは、毛細管流動アンダーフィル・プロセスとその後の硬化によって、相互接続基板１００とチップ１５０との間のギャップを充填するためにアンダーフィル１６８を分注するステップを含み得る。
述べられる実施形態において、アンダーフィル１６８は、有機ベース基板１１０上に、それがリフロー処理を受けた後、適用されるように述べられる。しかし他の実施形態において、流動なしのアンダーフィルが、最初に相互接続基板１００上に分注され得る。次いで、チップ１５０は、アンダーフィルが分注された場所に相互接続基板１００上に置かれる。最後に、半田相互接続１５６、１５８の形成と、アンダーフィルの硬化とが、リフロー処理によって同時に行われる。述べられる実施形態において、接合プロセスとして半田リフロー・プロセスが用いられる。しかし、他の実施形態において、半田リフロー・プロセスの代わりに、熱圧縮（ＴＣ）接合プロセスも企図され得る。
チップ１５０と相互接続基板１００との間の電気的接続は、バンプ１６２／１６４と電極／パッド１１２／１４０との間に半田相互接続を形成することによって達成されるので、半田レジスト層１１６と相互接続層１３０との間の最上高さにおける差が、半田相互接続１５６、１５８を形成することによって吸収されることができる範囲内となるように、半田レジスト層１１６および相互接続層１３０は同一または同様な最上高さを有する。
例示的実施形態において、チップ１５０の周辺バンプ１６４を受け入れるように構成された各パッド１４０は、上述の図に示されるように最も外側のものとして述べられる。しかし、他の実施形態において、そのそれぞれが２番目に最も外側のバンプまたはより内側のバンプとなり得る他の周辺バンプを受け入れるように構成された他のパッド１４０が存在する。従って、パッド１４０によって受け入れられる周辺バンプ１６４は、最も外側のバンプに加えて２番目に最も外側のまたはより内側のバンプを含み得る。それに応じて、パッド１４０は、最も外側のバンプを受け入れるように構成されたパッドに加えて、２番目に最も外側のまたはより内側のバンプを受け入れるように構成されたパッドを含み得る。
図１６を参照すると、本発明の特定の実施形態による、相互接続層１３０内のパッドおよびトレースのレイアウトの概略図が示される。電極１１２上に形成された予備半田１１８、およびパッド１４０の金属スタック１３８が図１６の図に示されることに留意されたい。図１６に示されるように、最も外側のバンプのための最も内側（または３番目に最も外側）のパッド１７０ａ、１７０ｂと、２番目に最も外側のバンプのための２番目に最も外側のパッド１７２ａ、１７２ｂと、各フリップチップ領域１１０ｂ、１１０ｃに対する３番目に最も外側のバンプのための最も外側のパッド１７４ａ、１７４ｂとがある。このようにして、チップ１５０の間の高密度相互接続が達成され得る。
図１６で述べられた相互接続層内のパッドおよびトレースのレイアウトは、単一の配線層を有するように示されることに留意されたい。しかし、他の実施形態において、相互接続層１３０は、相互接続のさらにより高い密度を達成するために、複数の配線層および絶縁層を有し得る。
図１７～１８を参照して、本発明の他の特定の実施形態による相互接続基板を含む電子デバイスの概略図が述べられる。
図１７は、その上に搭載された２つのチップ１５０－１、１５０－２を有する電子デバイスの相互接続基板１００の上面図を示す。図１７に示されるように、２つのチップ１５０－１、１５０－２は、単一の相互接続層１３０を通して互いに通信する。各チップ１５０は、デジタル・ロジック・チップ、メモリ・チップ、ＲＦ／アナログ・チップなどを含む任意の種類の電子デバイスでよい。
図１８は、その上に搭載された１つの中央のチップ１５０－１と４つの周辺のチップ１５０－２～１５０－５とを有する他の電子デバイスの相互接続基板１００の上面図を示す。中央のチップ（例えばＣＰＵ、ＧＰＵ，ＳｏＣ）は、それぞれの相互接続層１３０－１～１３０－４を通して周辺のチップ（例えば、ＨＢＭ（高帯域幅メモリ））にアクセスすることができる。
本明細書の以下では、図１９～２４、図２５～２８、および図２９～３２を参照して、本発明の例示的実施形態による、相互接続層を有機ベース基板上に移動させるために用いられ得る、相互接続層担持構造を製作するためのプロセスが述べられる。図１９～２４、図２５～２８、および図２９～３２は、相互接続層担持構造１２０の製作プロセスの各ステップで得られる構造の断面図を示す。
図１９に示されるように、相互接続層担持構造１２０の製作プロセスは、支持基板２００を用意するステップを含み得る。支持基板２００は、それが十分な剛性および安定性をもたらす限り、適切な任意の基板である。実施形態において、このステップによって用意される支持基板２００は、ガラス・ウェハまたはガラス・パネルでよい。支持基板２００の厚さは、例えば数百マイクロメートルから数ミリメートルまでの範囲とすることができる。
図２０に示されるように、製作プロセスは、剥離層２０２を支持基板２００上に適用するステップを含み得る。剥離層２０２は、スピン・コーティングを含む事実上任意の標準の手段によって形成され得る。一実施形態において、剥離層２０２の厚さは、例えばおおよそ１μｍ（マイクロメートル）またはそれ未満とすることができる。
図２１に示されるように、製作プロセスは、第１のシード金属層２０４を剥離層２０２上に適用するステップを含み得る。第１のシード金属層２０４は、スパッタリングおよび無電解めっきを含む事実上任意の標準の手段によって、剥離層２０２上に形成され得る。一実施形態において、チタン層および銅層は、第１のシード金属層２０４を得るように剥離層２０２に対するスパッタリングによって形成される。シード金属層２０４の合計の厚さは、数十ナノメートルから数百ナノメートルまでの範囲とすることができる。一実施形態において、チタン層は、数十ナノメートルの厚さを有することができ、銅層は数十ナノメートルの厚さを有することができる。
図２２に示されるように、製作プロセスは、第１の有機絶縁材料層２０６を第１のシード金属層２０４上に堆積させるステップを含み得る。特定の実施形態において、第１の有機絶縁材料層２０６は、感光性絶縁樹脂の任意の１つから作られ得る。第１の有機絶縁材料層２０６の厚さは、数マイクロメートルから数十マイクロメートルまでの範囲とすることができる。第１の有機絶縁材料層２０６は、スピン・コーティングを含む事実上任意の標準の手段によって形成され得る。
図２３に示されるように、製作プロセスは、第１の有機絶縁材料層２０６内に複数の開口２０６ａを作るステップを含み得る。開口２０６ａは、フォトリソグラフィを含む事実上任意の標準の手段によって製作され得る。特定の実施形態において、スピン・コーティングによって堆積された感光性絶縁樹脂は、フォトマスク２０８を通して露出され、開口２０６ａを作るために現像される。第１の有機絶縁材料層２０６を形成するために非感光性絶縁樹脂が用いられる他の実施形態において、開口はレーザ処理によって製作され得る。特定の実施形態において、開口（穴）２０６ａの直径は５から２５μｍ（マイクロメートル）の範囲とすることができ、１０から４０μｍ（マイクロメートル）の範囲のピッチを有する。
図２２および２３に示されるステップを行うことによって、それぞれが所定の位置に位置する複数の開口２０６ａを有する第１の有機絶縁材料層２０６の構造が形成される。
図２４に示されるように、製作プロセスは開口２０６ａの位置において第１のシード金属層２０４上に、金属スタック２１０を形成するステップをさらに含み得る。特定の実施形態において、各金属スタック２１０はＡｕ／Ｐｄ／Ｎｉ金属スタックであり、これは相互接続基板１００の製作プロセスにおいて結果としての相互接続層１３０が有機ベース基板１１０上に移動されるときに金層が一番上になるように、第１のシード金属層２０４上に金層、金層の上にパラジウム層、およびパラジウム層上にニッケル層を含み得る。金属スタック２１０は、第１のシード金属層２０４上の電解めっきを含み得る、事実上任意の標準の金属被覆プロセスによって形成され得る。
図２５に示されるように、製作プロセスは、第１の有機絶縁材料層２０６および開口２０６ａ内の露出された表面上に、第２のシード金属層２１２を適用するステップを含み得る。第２のシード金属層２１２は、スパッタリングおよび無電解めっきを含む事実上任意の標準の手段によって形成され得る。特定の実施形態において、第２のシード金属層２１２を形成するために、スパッタリングまたは無電解めっきによって銅が堆積される。
図２６に示されるように、製作プロセスは、レジスト２１４がパッドおよびトレースに対応する所定のパターンを有する１つまたは複数の開口２１４ａを有するように、第２のシード金属層２１２上にレジスト２１４をパターニングするステップを含み得る。レジスト２１４は、フォトリソグラフィを含む事実上任意の標準の手段によって製作され得る。実施形態において、第２のシード金属層２１２上に配置されたレジスト膜２１４は、フォトマスク２１６を通して露出され、パターニングされた開口２１４ａを形成するために現像される。
図２７に示されるように、製作プロセスは、所定のパターンを用いて１つまたは複数の開口２１４ａ内に導電性材料２１８を堆積させるステップを含み得る。一実施形態において、導電性材料２１８はＣｕでよく、これは第２のシード金属層２１２上の電解めっきを含む事実上任意の標準の金属被覆プロセスによって形成され得る。
図２８に示されるように、製作プロセスは、第２のシード金属層２１２からレジスト２１４を剥がすステップを含み得る。図２６～２８に示されるステップを行うことによって、所定のパターンを有する導電性材料２１８が第２のシード層２１２上に堆積される。
図２９に示されるように、製作プロセスは、導電性材料２１８の所定のパターンの外側の一部を含み得る、第２のシード金属層２１２を除去するステップを含み得る。
図２５～２８および図２９に示されるステップを行うことによって、複数のパッドが開口内に構築され、複数のトレースが第１の有機絶縁材料層２０６上に構築される。好ましい実施形態において、相互接続層１３０内のトレースは、ライン／スペース＝２／２マイクロメートルの配線密度を有することができる。トレースの厚さは数マイクロメートルとすることができる。
図３０に示されるように、製作プロセスは、導電性材料（トレース）２１８および第１の有機絶縁材料層２０６の上に、第２の有機絶縁材料層２２０を形成するステップをさらに含み得る。一実施形態において、第２の有機絶縁材料層２２０は、感光性絶縁樹脂の任意の１つから作られ得る。第２の有機絶縁材料層２２０は、スピン・コーティングを含む事実上任意の標準の手段によって形成され得る。第２の有機絶縁材料層２０６の厚さは、数マイクロメートルとすることができる。
図３１に示されるように、製作プロセスは、第２の有機絶縁材料層２２０の上に接着層２２２を形成するステップを含むことができ、その後に予備硬化が続く。接着層２２２の厚さは数マイクロメートルとすることができる。接着層２２２は、第２の有機絶縁材料層２２０の上に接着材料を分注する、または接着膜を積層することによって形成され得る。
図３２に示されるように、製作プロセスは、図３に示される相互接続層担持構造１２０と同一の構造を得るために、ガラス・ウェハまたはガラス・パネルとすることができる支持基板２００を、その上部構造（剥離層２０２と、第１のシード金属層２０４と、第１および第２の有機絶縁材料層２０６、２２０と、接着層２２２とを含む）と共に、ダイシングするステップを含み得る。
このプロセスによって得られる相互接続層担持構造１２０は、相互接続基板製作などの後続のプロセスに渡され得る。一実施形態において、ダイシングによってガラス・ウェハまたはガラス・パネルから分割された相互接続層担持構造１２０は、生産チェーンにおいて次にもたらされ得る。他の実施形態において図３１に示されるようなウェハまたはパネルの形での相互接続層担持構造１２０が、生産チェーンにおいて次にもたらされ得る。相互接続層１３０は、有機材料によって形成された接着テープの形としてもたらされる。
本明細書の以下で、図３３～３５を参照して、電子デバイスのための関連するパッケージ構造の概略図が述べられる。
図３３は、シリコン・インターポーザ・パッケージ構造５９０の概略図を示す。図３３に示されるように、パッケージ構造５９０は、チップ５５０と、シリコン・インターポーザ５４０上のＢＥＯＬ５４２との間のフリップチップ相互接続５４６を通して、シリコン・インターポーザ５４０上に搭載された、複数のチップ５５０を含み得る。シリコン・インターポーザ５４０は、ＴＳＶ５４４と、底部に形成されたバンプとを有することができ、相互接続５６０を通して有機パッケージ基板５１０上にさらに搭載され得る。有機パッケージ基板５１０は、底部に形成されたバンプを有することができ、パッケージ相互接続５８２を通してマザー・ボード５８０上にさらに搭載され得る。
シリコン・インターポーザ・パッケージ構造５９０において、ＢＥＯＬ５４２およびＴＳＶ５４４の製作プロセス、特にＴＳＶプロセスの間のＣｕめっきは費用がかかる。従って、生産コストは概して高い。また、ＴＳＶがその中に製作されるシリコンは半導体であり、絶縁体ではないので、ＴＳＶ内で大きな挿入損失が引き起こされるようになる。
図３４は、ＥＭＩＢパッケージ構造６９０の概略図を示す。図３４に示されるように、パッケージ構造６９０は、フリップチップ相互接続６６０を通して有機パッケージ基板６１０上に搭載された、複数のチップ６５０を含み得る。有機パッケージ基板６１０は、その中に埋め込まれたシリコン・ブリッジ相互接続アセンブリ６３０を含み、これはＢＥＯＬを含む。有機パッケージ基板６１０は、底部に形成されたバンプを有することができ、パッケージ相互接続６８２を通してマザー・ボード６８０上にさらに搭載され得る。
ブリッジ相互接続アセンブリ６３０は、通常シリコンなどの半導体材料から作られるので、有機パッケージ基板６１０とシリコン・ブリッジ相互接続アセンブリ６３０との間のＣＴＥ不整合により、機械的応力の問題が生じるようになり、これは結果的に相互接続信頼性および生産歩留まりに悪影響をおよぼし得る。
図３５は、ｉＴＨＯＰパッケージ構造７９０の概略図を示す。図３５に示されるように、パッケージ構造７９０は、フリップチップ相互接続７６０を通して有機パッケージ基板７１０上に搭載された複数のチップ７５０を含み得る。有機パッケージ基板７１０は、有機パッケージ基板７１０の上面の上に形成された相互接続層７３０を含み得る。パッケージ基板７１０は、パッケージ相互接続７８２を通してマザー・ボード７８０上にさらに搭載され得る。
ｉＴＨＯＰパッケージ構造７９０において、製作プロセスは、パッケージ基板７１０の上に高密度相互接続層７３０を形成するために、費用のかかるＣＭＰ（化学機械研磨）プロセスおよび繊細な製作プロセスを含む。相互接続層がその上に製作される有機パッケージ基板７１０は一般に不安定であり、ガラスなどの剛性の無機基板と比べて歪められる。従って、相互接続層７３０自体の歩留まりは、通常低くなる。さらに、相互接続層７３０が欠陥を有することが見出されたとき、相互接続層は有機パッケージ基板７１０上に構築されるので、ビルドアップ基板となり得る有機パッケージ基板７８０を含むアセンブリ全体を廃棄する必要がある。従って、電子回路パッケージ・アセンブリの生産歩留まりは低下されるようになり、電子回路パッケージ・アセンブリの生産コストは増加されるようになる。また、相互接続層７３０の製作プロセスの性質により、相互接続層７３０は有機パッケージ基板７８０の上面全体上に形成されることが必要である。
上述の関連するパッケージ構造とは対照的に、チップの間の信号伝送は、有機絶縁材料を含み、かつ本発明の１つまたは複数の実施形態による相互接続基板内のベース基板上の画定された領域内に位置する、相互接続層を通して達成されることができる。
相互接続層をベース基板と接合することを可能にする構造を使用することによって、ベース基板と、ベース基板とは別々に形成された相互接続を有する相互接続層とが組み立てられ得る。相互接続層内の相互接続は、ベース基板と比べてより剛性および安定であり得る別の基板上に正確に形成され得る。従って、相互接続層の生産歩留まりは、配線密度が増加したとしても高くなることが期待される。ビルドアップ基板のための通常の配線技術に関しては、１０／１０μｍのライン／スペースが大量生産における限界となり得る。一方、本発明の１つまたは複数の実施形態によれば、２／２マイクロメートルのライン／スペースの配線密度が達成され得ることが期待される。
さらに、相互接続層が欠陥を有することが見出されたとき、検査に合格する相互接続層がベース基板に対して組み立てられ得るので、ベース基板を含んだアセンブリ全体の代わりに相互接続層を廃棄すればよい。従って、相互接続基板の生産歩留まりは改善されることができ、相互接続基板の生産コストは低減され得る。
相互接続層のＣＴＥは、シリコン・インターポーザおよび埋め込み型シリコン相互接続ブリッジ・アセンブリより、ベース基板のものに近くなるように適合され得るので、相互接続層とベース基板との間のＣＴＥ不整合は軽減され得る。またベース基板に対するＣＴＥ不整合を引き起こし得る支持基板は、もはや相互接続基板内に存在しないことに留意されたい。さらに、相互接続層は、接着テープの形で支持基板上に製作されるものとしてもたらされ得るので、相互接続層内の相互接続は正確に形成され、ベース基板上に効率的に移動され得る。従って、相互接続基板の生産コストは低減され得る。
上述のように、本発明の１つまたは複数の実施形態によれば、相互接続の信頼性を保ちながら、その上に搭載されたチップの間の相互接続に対して、費用のかからない、高密度相互接続が達成され得る。
本明細書で用いられる用語は、特定の実施形態を述べるためのみのものであり、本発明を限定するためのものではない。本明細書で用いられる単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈が異なる解釈を明らかに示す場合を除き、複数形も含むものである。本明細書で用いられるとき、用語「備える（comprises）」、または「備える（comprising）」あるいはその両方は、記載された特徴、ステップ、層、要素、または構成要素あるいはその組合せの存在を明記するものであるが、１つまたは複数の他の特徴、ステップ、層、要素、構成要素、それらのグループあるいはその組合せの存在または追加を排除するものではないことがさらに理解されるであろう。
以下の「特許請求の範囲」内の対応する構造、材料、動作、およびすべての手段またはステップおよび機能要素の等価物は、もしあれば、具体的に特許請求されるものとして、他の特許請求される要素との組合せにおいて機能を行うための、いずれの構造、材料、または動作も含むことが意図される。本発明の１つまたは複数の態様の説明は、例示および説明のために示されたが、網羅的であること、または本発明を開示された形に限定することを意図するものではない。
当業者には、述べられる実施形態の範囲および思想から逸脱せずに、多くの変更および変形が明らかになるであろう。本明細書で用いられる用語は、実施形態の原理、実用的な応用、または市場で見出される技術に対する技術的改善を最もよく説明するために、または当業者が本明細書で開示される実施形態を理解することを可能にするために選ばれた。

Claims (16)

  1. チップを相互接続するための相互接続基板であって、
    有機ベース基板と、
    搭載されるべき第１のチップのための前記有機ベース基板上の電極の第１のグループと、
    搭載されるべき第２のチップのための前記有機ベース基板上の電極の第２のグループと、
    前記第１のチップに対応するパッドの第１のセット、前記第２のチップに対応するパッドの第２のセットであって、前記第１のセットおよび前記第２のセットの各パッドは、相互接続層の内側に配置され、片側を除くすべてが相互接続層によって囲まれ、前記有機ベース基板の反対側にある相互接続層の表面と同一平面上にある表面を有するセット、有機絶縁材料内で同一平面上にある複数のトレースのそれぞれを備えたパッドの前記第１のセットおよびパッドの前記第２のセットと一体的に形成された複数のトレースを含む相互接続層であって、前記相互接続層は、前記有機ベース基板上に配置され、電極の前記第１のグループと前記電極の前記第２のグループとの間の前記有機ベース基板上の画定された領域内に位置する、前記相互接続層と
    を備える相互接続基板。
  2. 前記相互接続層は、前記有機ベース基板上に接合された底部接着層をさらに含む、請求項１に記載の相互接続基板。
  3. 前記有機絶縁材料は前記底部接着層上に配置され、前記複数のトレースは前記有機絶縁材料内に埋め込まれ、各トレースは前記第１のセット内の対応するパッドおよび前記第２のセット内の対応するパッドに電気的に接続される、請求項２に記載の相互接続基板。
  4. パッドの前記第１のセットおよび電極の前記第１のグループは、それぞれ周辺バンプのセットおよび前記第１のチップの他のバンプのセットを受け入れるように構成され、パッドの前記第２のセットおよび電極の前記第２のグループは、それぞれ周辺バンプのセットおよび前記第２のチップの他のバンプのセットを受け入れるように構成される、請求項１に記載の相互接続基板。
  5. パッドの前記第１のセットは、前記第１のチップの最も外側のバンプを受け入れるように構成されたパッドに加えて、前記第１のチップの２番目に最も外側のバンプを受け入れるように構成されたパッドを少なくとも含み、パッドの前記第２のセットは、前記第２のチップの最も外側のバンプを受け入れるように構成されたパッドに加えて、前記第２のチップの２番目に最も外側のバンプを受け入れるように構成されたパッドを少なくとも含む、請求項１に記載の相互接続基板。
  6. 前記有機ベース基板はそれの上面上に半田レジスト層を有し、前記第１のグループおよび前記第２のグループ内の各電極は前記半田レジスト層から露出され、前記相互接続層が配置された前記画定された領域は前記半田レジスト層によって覆われない、請求項１に記載の
    相互接続基板。
  7. 前記第１のセット内の各パッドおよび前記第２のセット内の各パッドは、前記相互接続層の前記上面において露出され、前記半田レジスト層および前記相互接続層は、前記半田レジスト層と前記相互接続層との間の高さの差が半田相互接続を形成するときにブリッジされることができる範囲内であるようなそれぞれの高さを有する、請求項６に記載の相互接続基板。
  8. 前記相互接続層は、支持基板上に前記相互接続層の構造を製作し、前記支持基板がない前記構造を前記有機ベース基板上に移動させることによってもたらされる、請求項１に記載の相互接続基板。
  9. 前記相互接続基板は、
    搭載されるべき第３のチップのための前記有機ベース基板上の電極の第３のグループと、
    前記第３のチップのためのパッドの第３のセットおよび前記第１のチップのためのパッドの第４のセットを含む第２の相互接続層であって、前記第２の相互接続層は前記有機ベース基板上に配置され、電極の前記第３のグループと電極の前記第１のグループとの間の前記有機ベース基板上の第２の画定された領域内に位置し、前記第２の相互接続層は前記相互接続層の一部として、または前記相互接続層とは分離されたものとして形成される、前記第２の相互接続層と
    をさらに備える請求項１に記載の相互接続基板。
  10. 電子デバイスであって、
    請求項１に記載の前記相互接続基板と、
    前記相互接続基板上に搭載された前記第１のチップであって、前記第１のチップは、電極の前記第１のグループおよび前記相互接続層のパッドの前記第１のセットに対応する位置に位置する、前記第１のチップと、
    前記相互接続基板上に搭載された第２のチップであって、前記第２のチップは、電極の前記第２のグループおよび前記相互接続層のパッドの前記第２のセットに対応する位置に位置する、前記第２のチップと
    を備える電子デバイス。
  11. 相互接続層を基板上に移動させるための相互接続層担持構造であって、
    支持基板と、
    前記支持基板上の剥離層と、
    前記剥離層上の相互接続層とを備え、前記相互接続層は、
    有機絶縁材料と、
    前記支持基板に向かって面するように構成されたパッドの第１のセットと、
    前記支持基板に向かって面するように構成されたパッドの第２のセットであって、前記第１のセットおよび前記第２のセットの各パッドは、前記有機絶縁材料と、前記有機絶縁材料および前記支持基板間の介在層との間の界面と同一平面上にある表面を有するセットと、
    前記有機絶縁材料内で同一平面上にあり、前記有機絶縁材料内に埋め込まれた複数のトレースのそれぞれを備えたパッドの前記第１のセットおよびパッドの前記第２のセットと一体的に形成された 複数のトレースと、
    前記支持基板と反対の前記有機絶縁材料の側に形成された接着層と
    を備える、相互接続層担持構造。
  12. パッドの前記第１のセット内の各パッドは前記トレースの１つに接続し、パッドの前記第２のセット内の各パッドは前記トレースの対応する１つに接続し、パッドの前記第１のセットの前記パッドおよびパッドの前記第２のセットの前記パッドは、前記有機絶縁材料の底面において露出される、請求項１１に記載の相互接続層担持構造。
  13. 前記相互接続層担持構造は、
    前記剥離層上の金属層をさらに備え、前記有機絶縁材料は前記金属層上に配置され、パッドの前記第１のセットおよびパッドの前記第２のセット内の各パッドは、前記金属層上に形成された金属スタックを含む、請求項１１に記載の相互接続層担持構造。
  14. その上に搭載されたチップを相互接続するために用いられる相互接続基板を製作する方法であって、
    その上の第１のチップのための電極の第１のグループおよび第２のチップのための電極の第２のグループが設けられた有機ベース基板を用意することと、
    相互接続層が電極の前記第１のグループと前記電極の前記第２のグループとの間の前記有機ベース基板上の画定された領域に位置付けられるように、前記相互接続層を前記有機ベース基板に取り付けることであって、前記相互接続層は、前記第１のチップのためのパッドの第１のセット、前記第２のチップのためのパッドの第２のセットであって、前記第１のセットおよび前記第２のセットの各パッドは、相互接続層の内側に配置され、片側を除くすべてが相互接続層によって囲まれ、前記有機ベース基板の反対側にある相互接続層の表面と同一平面上にある表面を有するセット、有機絶縁材料内で同一平面上にある複数のトレースのそれぞれを備えたパッドの前記第１のセットおよびパッドの前記第２のセットと一体的に形成された複数のトレースを備える、前記取り付けることと
    を含む方法。
  15. 前記相互接続層を取り付けることは、
    相互接続層担持構造を前記有機ベース基板上に置くことであって、前記相互接続層担持構造は、相互接続層、前記相互接続層上の剥離層、および前記剥離層上の支持基板を含む、前記置くことと、
    前記剥離層を除去することによって、前記相互接続層を前記支持基板から剥離することと
    を含む、請求項１４に記載の方法。
  16. 前記相互接続層は底部接着層を含み、前記相互接続層を取り付けることは、
    前記相互接続層を剥離する前に、前記相互接続層を前記有機ベース基板に接合するように、前記底部接着層を硬化させること
    をさらに含む、請求項１４に記載の方法。
JP2020506738A 2017-08-10 2018-08-01 チップを相互接続する構造を含む基板、電子デバイス、およびその製作する方法 Active JP7116380B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/673,954 2017-08-10
US15/673,954 US10622311B2 (en) 2017-08-10 2017-08-10 High-density interconnecting adhesive tape
PCT/IB2018/055761 WO2019030617A1 (en) 2017-08-10 2018-08-01 HIGH DENSITY INTERCONNECTION ADHESIVE TAPE

Publications (3)

Publication Number Publication Date
JP2020529742A JP2020529742A (ja) 2020-10-08
JP2020529742A5 JP2020529742A5 (ja) 2020-11-19
JP7116380B2 true JP7116380B2 (ja) 2022-08-10

Family

ID=65270935

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020506738A Active JP7116380B2 (ja) 2017-08-10 2018-08-01 チップを相互接続する構造を含む基板、電子デバイス、およびその製作する方法

Country Status (6)

Country Link
US (2) US10622311B2 (ja)
JP (1) JP7116380B2 (ja)
CN (1) CN110999551B (ja)
DE (1) DE112018003103T5 (ja)
GB (1) GB2579325A (ja)
WO (1) WO2019030617A1 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6662337B2 (ja) * 2017-03-27 2020-03-11 信越化学工業株式会社 半導体装置及びその製造方法、並びに積層体
US11327259B2 (en) * 2017-12-07 2022-05-10 Intel Corporation Integrated circuit package with electro-optical interconnect circuitry
US11322444B2 (en) * 2018-03-23 2022-05-03 Intel Corporation Lithographic cavity formation to enable EMIB bump pitch scaling
US11127716B2 (en) * 2018-04-12 2021-09-21 Analog Devices International Unlimited Company Mounting structures for integrated device packages
US11557541B2 (en) * 2018-12-28 2023-01-17 Intel Corporation Interconnect architecture with silicon interposer and EMIB
US11412616B2 (en) * 2019-03-26 2022-08-09 Canon Kabushiki Kaisha Printed circuit board and electronic device
US11004819B2 (en) * 2019-09-27 2021-05-11 International Business Machines Corporation Prevention of bridging between solder joints
US11264314B2 (en) 2019-09-27 2022-03-01 International Business Machines Corporation Interconnection with side connection to substrate
US11393759B2 (en) * 2019-10-04 2022-07-19 International Business Machines Corporation Alignment carrier for interconnect bridge assembly
US11596659B2 (en) * 2020-05-12 2023-03-07 Intron Biotechnology, Inc. Compositions and methods for inhibiting the proliferation of pathogenic Escherichia coli
TWI776382B (zh) * 2020-07-20 2022-09-01 日商鎧俠股份有限公司 半導體裝置及半導體裝置之製造方法
US11574817B2 (en) 2021-05-05 2023-02-07 International Business Machines Corporation Fabricating an interconnection using a sacrificial layer
US11735529B2 (en) 2021-05-21 2023-08-22 International Business Machines Corporation Side pad anchored by next adjacent via
WO2023022179A1 (ja) * 2021-08-20 2023-02-23 アオイ電子株式会社 半導体モジュールおよびその製造方法、電子装置、電子モジュール、ならびに電子装置の製造方法
CN115497918A (zh) * 2022-09-28 2022-12-20 广东省科学院半导体研究所 一种封装结构及其制作方法
CN116092948A (zh) * 2023-04-10 2023-05-09 北京华封集芯电子有限公司 一种制作芯片的方法及芯片

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004079658A (ja) 2002-08-13 2004-03-11 Fujitsu Ltd 半導体装置及びその製造方法
JP2006261311A (ja) 2005-03-16 2006-09-28 Sony Corp 半導体装置及びその製造方法
JP2014140022A (ja) 2012-12-20 2014-07-31 Intel Corp 高密度有機ブリッジデバイスおよび方法
JP2015076477A (ja) 2013-10-08 2015-04-20 富士通株式会社 電子装置の製造方法及び回路基板
US20150235992A1 (en) 2011-12-28 2015-08-20 Broadcom Corporation Semiconductor package with a bridge interposer
KR20150120177A (ko) 2014-04-17 2015-10-27 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
US20160307870A1 (en) 2015-04-14 2016-10-20 Amkor Technology, Inc. Semiconductor package with high routing density patch
JP2016536787A (ja) 2013-10-30 2016-11-24 クアルコム，インコーポレイテッド 基板における埋込みブリッジ構造
WO2017034641A1 (en) 2015-08-21 2017-03-02 Qualcomm Incorporated Integrated device package comprising bridge in litho-etchable layer

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5501938A (en) 1989-03-30 1996-03-26 Rexham Graphics Inc. Ablation-transfer imaging/recording
JP4790157B2 (ja) 2001-06-07 2011-10-12 ルネサスエレクトロニクス株式会社 半導体装置
JP2003258189A (ja) 2002-03-01 2003-09-12 Toshiba Corp 半導体装置及びその製造方法
US7566960B1 (en) * 2003-10-31 2009-07-28 Xilinx, Inc. Interposing structure
KR100579191B1 (ko) 2004-02-24 2006-05-11 삼성에스디아이 주식회사 열전사 소자
KR100570514B1 (ko) 2004-06-18 2006-04-13 삼성전자주식회사 웨이퍼 레벨 칩 스택 패키지 제조 방법
US8008764B2 (en) 2008-04-28 2011-08-30 International Business Machines Corporation Bridges for interconnecting interposers in multi-chip integrated circuits
US8618649B2 (en) * 2009-06-02 2013-12-31 Hsio Technologies, Llc Compliant printed circuit semiconductor package
JP2012099648A (ja) 2010-11-02 2012-05-24 Fujitsu Semiconductor Ltd 半導体装置とその製造方法
JP5792592B2 (ja) 2011-11-02 2015-10-14 積水化学工業株式会社 半導体装置の製造方法、半導体装置、接着フィルム、及び、接着フィルムの貼り合わせ方法
US9548251B2 (en) * 2012-01-12 2017-01-17 Broadcom Corporation Semiconductor interposer having a cavity for intra-interposer die
KR20130124858A (ko) * 2012-05-07 2013-11-15 삼성전자주식회사 반도체 패키지
US8872349B2 (en) 2012-09-11 2014-10-28 Intel Corporation Bridge interconnect with air gap in package assembly
US9136236B2 (en) 2012-09-28 2015-09-15 Intel Corporation Localized high density substrate routing
US8946900B2 (en) * 2012-10-31 2015-02-03 Intel Corporation X-line routing for dense multi-chip-package interconnects
US8866308B2 (en) 2012-12-20 2014-10-21 Intel Corporation High density interconnect device and method
US8922739B2 (en) * 2012-12-28 2014-12-30 Au Optronics Corp. Liquid crystal display with particular structure for the pixel electrode and the common electrode
US10192810B2 (en) * 2013-06-28 2019-01-29 Intel Corporation Underfill material flow control for reduced die-to-die spacing in semiconductor packages
US20150075849A1 (en) * 2013-09-17 2015-03-19 Jia Lin Yap Semiconductor device and lead frame with interposer
JP2016533646A (ja) * 2013-10-16 2016-10-27 インテル・コーポレーション 集積回路パッケージ基板
US9147667B2 (en) 2013-10-25 2015-09-29 Bridge Semiconductor Corporation Semiconductor device with face-to-face chips on interposer and method of manufacturing the same
US9275955B2 (en) 2013-12-18 2016-03-01 Intel Corporation Integrated circuit package with embedded bridge
WO2015116749A1 (en) 2014-01-31 2015-08-06 Corning Incorporated Methods and apparatus for providing an interposer for interconnecting semiconductor chips
CN106165092B (zh) 2014-02-26 2020-02-18 英特尔公司 具有穿桥导电过孔信号连接的嵌入式多器件桥
JP6352034B2 (ja) 2014-04-21 2018-07-04 三井化学東セロ株式会社 多層離型フィルム
US9418877B2 (en) * 2014-05-05 2016-08-16 Qualcomm Incorporated Integrated device comprising high density interconnects in inorganic layers and redistribution layers in organic layers
US20160135292A1 (en) 2014-11-10 2016-05-12 Samsung Electro-Mechanics Co., Ltd. Detachable core substrate and method of manufacturing circuit board using the same
EP3333856A4 (en) 2015-08-03 2018-12-26 Furukawa Electric Co., Ltd. Conductive composition
US9601423B1 (en) 2015-12-18 2017-03-21 International Business Machines Corporation Under die surface mounted electrical elements
US9640459B1 (en) 2016-01-04 2017-05-02 Infineon Technologies Ag Semiconductor device including a solder barrier
CN206947296U (zh) 2017-07-07 2018-01-30 天津大学 一种功率模块全自动热压成型装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004079658A (ja) 2002-08-13 2004-03-11 Fujitsu Ltd 半導体装置及びその製造方法
JP2006261311A (ja) 2005-03-16 2006-09-28 Sony Corp 半導体装置及びその製造方法
US20150235992A1 (en) 2011-12-28 2015-08-20 Broadcom Corporation Semiconductor package with a bridge interposer
JP2014140022A (ja) 2012-12-20 2014-07-31 Intel Corp 高密度有機ブリッジデバイスおよび方法
JP2015076477A (ja) 2013-10-08 2015-04-20 富士通株式会社 電子装置の製造方法及び回路基板
JP2016536787A (ja) 2013-10-30 2016-11-24 クアルコム，インコーポレイテッド 基板における埋込みブリッジ構造
KR20150120177A (ko) 2014-04-17 2015-10-27 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
US20160307870A1 (en) 2015-04-14 2016-10-20 Amkor Technology, Inc. Semiconductor package with high routing density patch
WO2017034641A1 (en) 2015-08-21 2017-03-02 Qualcomm Incorporated Integrated device package comprising bridge in litho-etchable layer

Also Published As

Publication number Publication date
CN110999551A (zh) 2020-04-10
WO2019030617A1 (en) 2019-02-14
US10529665B2 (en) 2020-01-07
DE112018003103T5 (de) 2020-03-26
JP2020529742A (ja) 2020-10-08
GB2579325A (en) 2020-06-17
GB202003087D0 (en) 2020-04-15
US20190051605A1 (en) 2019-02-14
US20190051603A1 (en) 2019-02-14
CN110999551B (zh) 2023-08-11
US10622311B2 (en) 2020-04-14

Similar Documents

Publication Publication Date Title
JP7116380B2 (ja) チップを相互接続する構造を含む基板、電子デバイス、およびその製作する方法
US11164817B2 (en) Multi-chip package structures with discrete redistribution layers
US11177201B2 (en) Semiconductor packages including routing dies and methods of forming same
US20210134728A1 (en) Multi-chip package structures having embedded chip interconnect bridges and fan-out redistribution layers
US11114410B2 (en) Multi-chip package structures formed by joining chips to pre-positioned chip interconnect bridge devices
US11664350B2 (en) Semiconductor device and method of manufacture
US11749644B2 (en) Semiconductor device with curved conductive lines and method of forming the same
US11211341B2 (en) Package structure and method of fabrcating the same
US20210343545A1 (en) Controlling of height of high-density interconnection structure on substrate
US20220359427A1 (en) Semiconductor Device and Method of Manufacture
KR20210134211A (ko) 반도체 패키지 및 그 제조 방법
CN113223970B (zh) 半导体结构及其制造方法
US20240021511A1 (en) Semiconductor Package and Method of Forming Same
US20210391317A1 (en) Semiconductor devices and methods of manufacturing
US20210375785A1 (en) Semiconductor device and method of manufacture
TWI845116B (zh) 包括銅柱陣列的半導體結構及其形成方法
KR102473590B1 (ko) 반도체 디바이스 및 방법
US20230253368A1 (en) Semiconductor Device and Method of Manufacture
US20240063130A1 (en) Package structure and fabricating method thereof
US11444034B2 (en) Redistribution structure for integrated circuit package and method of forming same
EP3945568A1 (en) Semiconductor package and method of manufacture
US20220367374A1 (en) Redistribution structure for integrated circuit package and method of forming same
TW202339029A (zh) 包括銅柱陣列的半導體結構及其形成方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200904

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210122

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20211228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220111

RD12 Notification of acceptance of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7432

Effective date: 20220222

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220408

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20220502

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220705

RD14 Notification of resignation of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7434

Effective date: 20220707

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220713

R150 Certificate of patent or registration of utility model

Ref document number: 7116380

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150