JP2004079658A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2004079658A JP2004079658A JP2002235524A JP2002235524A JP2004079658A JP 2004079658 A JP2004079658 A JP 2004079658A JP 2002235524 A JP2002235524 A JP 2002235524A JP 2002235524 A JP2002235524 A JP 2002235524A JP 2004079658 A JP2004079658 A JP 2004079658A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- semiconductor device
- thin
- thin film
- multilayer substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
- H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
- H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
Landscapes
- Wire Bonding (AREA)
Abstract
【課題】本発明は、再配線基板中にシリコン基板があることに起因する問題を解消した半導体装置及びその製造方法を提供することを課題とする。
【解決手段】シリコン基板２３上にメタル薄膜層２４を形成し、その上に薄膜多層基板２１を形成する。薄膜多層基板２１に支持部材３６を接着フィルム３５により貼り付け、シリコン基板２３及びメタル薄膜層２４を除去する。薄膜多層基板２１を支持部材３６と共に個片化し、パッケージ基板１０に搭載する。薄膜多層基板２１をアンダーフィル２２によりパッケージ基板１０に固定する。接着フィルム３５の粘着力を低下させて、支持部材３６及び接着フィルム３５薄膜多層基板２１から剥離し、薄膜多層基板２１に半導体素子を搭載する。
【選択図】 図２
【解決手段】シリコン基板２３上にメタル薄膜層２４を形成し、その上に薄膜多層基板２１を形成する。薄膜多層基板２１に支持部材３６を接着フィルム３５により貼り付け、シリコン基板２３及びメタル薄膜層２４を除去する。薄膜多層基板２１を支持部材３６と共に個片化し、パッケージ基板１０に搭載する。薄膜多層基板２１をアンダーフィル２２によりパッケージ基板１０に固定する。接着フィルム３５の粘着力を低下させて、支持部材３６及び接着フィルム３５薄膜多層基板２１から剥離し、薄膜多層基板２１に半導体素子を搭載する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特にシリコン基板を用いて形成された再配線層上に半導体素子が搭載された半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
複数のＬＳＩ等の半導体素子を再配線基板上に搭載して一つの半導体装置として形成する技術が開発されている。図１はシリコン基板を用いて形成した配線基板上に複数のＬＳＩを搭載して形成した半導体装置の断面図である。図１に示す半導体装置は、５０〜２００μｍ程度の厚さのシリコン基板（Ｓｉ基板）１上に多層の配線層２を設けて形成した配線基板（インターポーザ）３を用いている。
【０００３】
図１に示す例では、再配線基板３の配線層２上に２つのＬＳＩ４，５及びチップ部品としてコンデンサ６が搭載されている。配線基板３の裏側にはポリイミド樹脂よりなる絶縁層７が設けられ、絶縁層７の表面に電極パッド８が形成される。電極パッド８は、銅充填ビア９により配線層２内のパターン配線接続される。これにより、ＬＳＩ４，５と電極パッド８とは電気的に接続される。銅充填ビア９は、シリコン基板１と絶縁層７とを貫通して形成された貫通孔内に銅メッキを充填して形成する。
【０００４】
配線基板３の電極パッド８は、パッケージ基板としてのガラスセラミック基板１０上に設けられた電極パッド１１にハンダボールやハンダバンプ等により接続される。ガラスセラミック基板１０の裏側に外部接続用端子としてのハンダボール１２が設けられて半導体装置が形成される。
【０００５】
【発明が解決しようとする課題】
図１に示す半導体装置において、上述のように、再配線基板３のＳｉ基板１及び絶縁層７とを貫通して形成された貫通孔内に銅メッキを充填する必要がある。Ｓｉ基板の厚みは５０〜２００μｍであり、このような厚みの基板に小さな貫通孔を形成するには特殊な工程が必要である。例えば、誘導結合プラズマ−反応性イオンエッチング（ＩＣＰ−ＲＩＥ）により貫通孔を形成し、貫通孔の内面をＣＶＤにより絶縁処理する必要がある。このような処理は比較的高価な処理であり、その分半導体装置の製造コストが上昇する。また、銅メッキを貫通孔に充填する際に、ボイドの発生を防止することは技術的に難しい。銅ビア内にボイドが発生すると、導通不良など信頼性低下の原因となる。
【０００６】
また、Ｓｉ基板１の厚さは５０〜２００μｍ程度と非常に薄いため、配線基板３を製造工程内で単体で扱うことは難しいという問題もある。
【０００７】
さらに、Ｓｉ基板１の片面に配線層２が設けられ、反対側の面に絶縁層７が設けられるため、配線基板３自体に反りが生じ易い。すなわち、配線層２は多層構造であり、その厚みは単層である絶縁層７より大きいため、厚みの相違に起因して反りが発生する。配線基板３に反りが発生すると、配線基板３上に微細ピッチ電極のＬＳＩを搭載することが困難となるという問題もある。
【０００８】
また、配線基板３のＳｉ基板１は、製造工程において必要な部材であるが、完成した半導体装置としては必ずしも必要ではない。したがって、半導体装置の高さ（厚み）には、必ずしも必要ではないＳｉ基板１の厚みが含まれるという問題もある。
【０００９】
本発明は上記の点に鑑みてなされたものであり、配線基板中にＳｉ基板があることに起因する上述の問題を解消した半導体装置及びその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
【００１１】
請求項１記載の発明は、薄膜多層基板と、該薄膜多層基板に搭載された少なくとも一つの半導体素子と、前記薄膜多層基板が接続されたパッケージ基板と、該パッケージ基板に設けられた外部接続用端子とよりなる半導体装置であって、前記薄膜多層基板は前記パッケージ基板に対して固定されていることを特徴とするものである。
【００１２】
請求項１記載の発明によれば、薄膜多層基板自体がハンダ等でパッケージ基板に固定されており、薄膜多層基板の強度を維持するためシリコン基板を必要としない。このため、半導体装置の高さ（厚み）が減少する。また、シリコン基板を貫通して導電部を設ける必要はなく、該導電部に関る不具合を防止することができ、且つ製造コストも低減される。
【００１３】
請求項２記載の発明は、半導体装置の製造方法であって、シリコン基板上に金属薄膜層を形成し、該金属薄膜層上に導電層及び絶縁層を多段に形成して薄膜多層基板を形成し、前記薄膜多層基板に支持部材を接着部材により貼り付け、前記シリコン基板及び前記金属薄膜層を除去し、前記薄膜多層基板を前記支持部材と共に個片化し、前記薄膜多層基板をパッケージ基板に搭載し、前記薄膜多層基板を前記パッケージ基板に固定し、前記接着部材の粘着力を低下させて、前記支持部材及び前記接着部材を前記薄膜多層基板から剥離し、前記薄膜多層基板に半導体素子を搭載することを特徴とするものである。
【００１４】
請求項２記載の発明によれば、薄膜多層基板は製造工程においてシリコン基板が除去されても支持部材により平坦に維持され、変形することなく容易に取り扱うことができる。
【００１５】
請求項３記載の発明は、請求項２記載の半導体装置の製造方法であって、前記接着部材は、前記薄膜多層基板に接触する面に熱発泡粘着材を有しており、前記接着部材を剥離する工程は、前記接着部材を前記熱発泡粘着材の発泡開始温度以上の温度に加熱する工程を含むことを特徴とするものである。
【００１６】
請求項３記載の発明によれば、発泡性粘着材を発泡させて粘着力を低下させることにより接着部材を支持部材と共に容易に剥離することができる。
【００１７】
請求項４記載の発明は、請求項３記載の半導体装置の製造方法であって、前記シリコン基板を除去する工程の前に、前記薄膜多層基板が前記シリコン基板に固定された状態で前記薄膜多層基板のみを切断して個片化しておくことを特徴とするものである。
【００１８】
請求項４記載の発明によれば、シリコン基板上において薄膜多層基板が分割されて面積が小さくなるので、シリコン基板が除去されたときに薄膜基板の表面に割れが生じることを防止することができる。
【００１９】
請求項５記載の発明は、薄膜多層基板と、該薄膜多層基板に搭載された少なくとも一つの半導体素子と、前記薄膜多層基板が接続されたパッケージ基板と、該パッケージ基板に設けられた外部接続用端子とよりなる半導体装置であって、前記半導体素子は背面を露出した状態で前記薄膜多層基板上で封止樹脂により封止されており、前記薄膜多層基板は前記パッケージ基板に対して固定されていることを特徴とするものである。
【００２０】
請求項５記載の発明によれば、薄膜多層基板は搭載された半導体素子と封止樹脂により平坦に維持されるため、製造工程で剛性を維持するために設けられているシリコン基板が不要となる。このため、半導体装置の高さ（厚み）が減少する。また、シリコン基板を貫通して導電部を設ける必要はなく、該導電部に関る不具合を防止することができ、且つ製造コストも低減される。
【００２１】
請求項６記載の発明は、半導体装置の製造方法であって、シリコン基板上に金属薄膜層を形成し、該金属薄膜層上に導電層及び絶縁層を多段に形成して薄膜多層基板を形成し、前記薄膜多層基板に半導体素子を搭載し、該半導体素子を前記薄膜多層基板上で樹脂封止し、前記シリコン基板及び前記金属薄膜層を除去し、前記薄膜多層基板を個片化し、前記個片化された薄膜多層基板をパッケージ基板に搭載し、前記薄膜多層基板を前記パッケージ基板に固定することを特徴とするものである。
【００２２】
請求項６記載の発明によれば、製造工程においてシリコン基板を除去しても、半導体素子と封止樹脂により薄膜多層基板が平坦に維持される。これにより、薄膜多層基板を容易に扱うことができる。
【００２３】
請求項７記載の発明は、請求項２又は６記載の半導体装置の製造方法であって、前記シリコン基板及び金属薄膜層を除去する工程は、フッ硝酸を用いたスピンエッチングを含むことを特徴とするものである。
【００２４】
請求項７記載の発明によれば、シリコン基板及び金属薄膜層を容易に且つ効率的に除去することができる。
【００２５】
請求項８記載の発明は、請求項７記載の半導体装置の製造方法であって、前記シリコン基板及び金属薄膜層を除去する工程は、フッ硝酸を用いたスピンエッチングの後に、フッ硝酸を中和剤により中和する工程を含むことを特徴とするものである。
【００２６】
請求項８記載の発明によれば、フッ硝酸を中和することにより後工程においてフッ硝酸が残留することによる問題を解消することができる。
【００２７】
請求項９記載の発明は、請求項２又は６記載の半導体装置の製造方法であって、前記金属薄膜層及び前記薄膜多層基板を形成する工程は、前記金属薄膜層及び前記薄膜多層基板を前記シリコン基板上で予め個片化された状態に形成することを特徴とするものである。
【００２８】
請求項９記載の発明によれば、薄膜多層基板をシリコン基板上で予め個片化してしまうため、薄膜多層基板の面積が小さくなり、シリコン基板が除去されたときに薄膜基板の表面に割れが生じることを防止することができる。
【００２９】
請求項１０記載の発明は、請求項２又は６記載の半導体装置の製造方法であって、前記シリコン基板及び前記金属薄膜層を除去した後、露出した前記絶縁層にレーザを照射して開口を形成し、該開口内で前記導電層を露出させることを特徴とするものである。
【００３０】
請求項１０記載の発明によれば、シリコン基板を除去した後に薄膜多層基板の導電層を容易に露出させることができる。
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。
【００３１】
図２は本発明の第１実施例による半導体装置の断面図である。図２において、図１に示す構成部品と同等な部品は同じ符号を付す。
【００３２】
本発明の第１実施例による半導体装置２０は、薄膜多層基板２１上にＬＳＩ４，５を搭載し、薄膜多層基板２１をパッケージ基板１０に搭載して形成したものである。薄膜多層基板２１は図１における配線層２に相当する部分である。薄膜多層基板２１とパッケージ基板１０との間にはアンダーフィル２２が充填され、薄膜多層基板２１は比較的剛性の高いパッケージ基板１０に固定される。薄膜多層基板２１は、ポリイミドやＢＣＢ（Ｂｅｎｚｏ−Ｃｙｃｌｏ−Ｂｕｔｅｎｅ）等の絶縁層と銅（Ｃｕ）等の配線層が積層されて形成される。パッケージ基板１０は、ガラスセラミック基板（ＧＣ基板）やビルドアップ基板等の比較的剛性を有する基板である。なお、薄膜多層基板２１はハンダ等によりパッケージ基板１０に固定されるため、必ずしもアンダーフィル２２を充填する必要はない。
【００３３】
図１と図２を比較すると明らかなように、図２に示す半導体装置２０において再配線基板として機能する部分は薄膜多層基板２１だけである。すなわち、半導体装置２０は、図１におけるＳｉ基板１及び絶縁層７を有していない。したがって、Ｓｉ基板１を貫通する銅ビア９も不要であり、銅ビア９を設けるために形成する貫通孔の加工も不要である。
【００３４】
以上のように、半導体装置２０は再配線基板としてＳｉ基板を含んでいないため、Ｓｉ基板中に銅ビアを形成する工程が不要であり、その分の製造コストを低減することができる。また、Ｓｉ基板と絶縁層の厚み分だけ、半導体装置の高さ（厚み）を減少することができる。
【００３５】
なお、図２に示す半導体装置２０において、薄膜多層基板２１とパッケージ基板１０との接続は、ボールグリッドアレイ（ＢＧＡ）構造の接続としたが、図３に示すようにランドグリッドアレイ（ＬＧＡ）構造とすることもできる。
【００３６】
次に、図２に示す半導体装置２０の製造工程について、図４乃至１４を参照しながら説明する。図４，６，８〜１４は、半導体装置２０の製造工程を順に示している。
【００３７】
まず、図４に示すように、厚さ５００〜７００μｍ程度のシリコンウェハ２３上にメタル薄膜層２４を形成し、メタル薄膜層２４の上に薄膜配線層２５を形成する。薄膜配線層２５は図２における薄膜多層基板２１に相当する。以上の工程は通常のウェハプロセスに用いる装置類をそのまま用いて行うことができ、薄膜配線層２５は微細な多層配線構造とすることができる。
【００３８】
図５は図４におけるＡ部の拡大図である。メタル薄膜層２４は、図５に示すように、シリコンウェハ２３の上に形成されたＴｉスパッタ層２４Ａと、Ｔｉスパッタ層２３Ａ上に形成されたＣｕスパッタ層２４Ｂとよりなる。したがって、薄膜配線層２５はＣｕスパッタ層２４Ｂ上に形成される。Ｔｉスパッタ層２３ＡはＣｒスパッタ層やＮｉスパッタ層に置き換えられてもよい。メタル薄膜層２４は、シリコンウェハ２３上に配線メッキ層を形成するためのシードレイヤとして機能する。
【００３９】
薄膜配線層２５は、ポリイミド等の絶縁層の間に銅メッキ層による配線パターンを形成したもので、通常の多層配線基板の製造方法により形成される。図５に示すように、薄膜配線層２５の内部には、下部電極２６と上部電極２７とが形成される。下部電極２６は、後述のようにシリコンウェハを除去した最に露出して最配線基板の外部接続端子用の電極パッドとして機能する。上部電極２７は、ＬＳＩ４，５やチップ部品を搭載するための電極パッドとして機能する。
【００４０】
下部電極２６は、Ｃｕスパッタ層２４Ｂ上に形成された金（Ａｕ）メッキ層２８と、金（Ａｕ）メッキ層２８の上に形成されたニッケル（Ｎｉ）メッキ層２９と、ニッケル（Ｎｉ）メッキ層２９の上に形成された銅（Ｃｕ）メッキ層３０とよりなる。Ｃｕメッキ３０層が電極パッドの本体であり、Ａｕメッキ層２８はハンダの濡れ性を確保するために設けられ、Ｎｉメッキ層２９はハンダの拡散を防止するバリアメタル層として機能する。また、Ａｕメッキ層２８は、後述するエッチング工程において、下部電極のエッチングを防止するためのバリア層としても機能する。
【００４１】
上部電極２７は下部電極２８と同様な構成であり、銅（Ｃｕ）メッキ層３１の上にニッケル（Ｎｉ）メッキ層３２が形成され、その上に金（Ａｕ）メッキ層３３が形成される。
【００４２】
また、薄膜配線層１５の中に形成された下部電極や上部電極に対向するように電極を形成し、その間に高誘電率材料を配して内部キャパシタを形成することもできる。
【００４３】
次に、図６に示すように、薄膜配線層２５の上に接着フィルム３５（接着部材）を介してガラス板等からなる支持部材３６を貼り付ける。支持部材３６は製造工程中に薄膜配線層と平坦な状態に維持して容易にハンドリングできるようにするために貼り付けられる。図７は接着フィルム３５の構造を示す断面図である。接着フィルム３５は、ポリエチレン（ＰＥＴ）フィルム３５Ａの一面に通常の粘着剤３５Ｂが塗布され、反対側の面に熱発泡粘着材又はＵＶ硬化型粘着材３５Ｃが設けられた構造である。
【００４４】
接着フィルム３５において、粘着剤３５Ｂは支持部材３６であるガラス板を貼り付けるためのものであり、熱発泡粘着材又はＵＶ硬化型粘着材３５Ｃは薄膜配線層２５を貼り付けるためのものである。熱発泡粘着材３５Ｃは、所定の温度以上に加熱したときに内部で発泡が生じて粘着力が低下する粘着材である。また、ＵＶ硬化型粘着材３５Ｃは紫外線を照射すると硬化して粘着力が低下する粘着材である。なお、熱発泡粘着材又はＵＶ硬化型粘着材３５Ｃを接着層として支持部材３６に直接設けることとしてもよい。
【００４５】
次に、図８に示すように、支持部材３６にバックグラインド（ＢＧ）テープ３７を貼り付け、支持部材３６を回転させながらシリコンウェハ２３を研磨（バックグラインド）する。この際、シリコンウェハの厚みが５０μｍ程度となるまで研磨する。続いて、図９に示すように、研磨して薄くなったシリコンウェハ２３を上側にして回転させながら、スピンエッチングによりシリコンウェハ２３の残りの部分及びメタル薄膜層２４を除去する。これにより、薄膜配線層２５の最下層の絶縁層と下部電極２６のＡｕメッキ層２８とが露出する。
【００４６】
ここで、本実施例では、スピンエッチングのエッチング液としてフッ硝酸（５％ＨＦ＋５５％ＨＮＯ３＋Ｈ２Ｏ）を用いる。フッ硝酸は、シリコンとＴｉ及びＣｕを溶解するが、Ａｕメッキ層やポリイミドの絶縁層は溶解しない。したがって、研磨されずに残っていたシリコンウェハ２３のみがフッ硝酸に溶解されて除去され、薄膜配線層２５の最下層の絶縁層と下部電極２６のＡｕメッキ層２８とが露出する。
【００４７】
スピンエッチングが終了したら、フッ硝酸を中和して洗浄する処理を行い、洗浄後に乾燥させる。フッ硝酸の中和処理は、燐酸ソーダを露出面に滴下させながらスピンさせることにより行うことができる。すなわち、スピンエッチングの処理でフッ硝酸を滴下する代わりに燐酸ソーダ（燐酸３ナトリウム）を滴下することにより、露出面に残ったフッ硝酸中和する。その後、純粋で露出面を洗浄し、乾燥空気や窒素を吹き付けて乾燥させる。
【００４８】
上述の中和剤としての燐酸３ナトリウムの化学式はＮａ３ＰＯ４・６Ｈ２Ｏである。燐酸３ナトリウムの濃度は５ｗｔ％（０．１〜１０％程度が実用範囲）が好ましく、温度は５０℃（２０〜７０℃程度で使用可）が好ましい。また、中和に必要な時間は１０〜２０秒程度である。
【００４９】
次に、図１０に示すように、薄膜配線層２５が支持部材３６に固定されている状態で、露出した下部電極２６のＡｕメッキ層２８の上にハンダバンプ３８を形成する。ハンダバンプ３８はメッキ法により形成することが一般的である。この際、接着フィルム３５が熱発泡粘着材３５Ｃを用いていた場合には、熱発泡粘着材３５Ｃの発泡開始温度よりも処理温度を低く維持することが必要である。また、図３に示すようなＬＧＡ構造であれば、ハンダバンプ３８を形成する必要はない。ここで、薄膜配線層２５が支持部材３６に固定されているので、薄膜配線層２５を例えばメッキバンプ形成のためのフォトリソグラフィ処理を施すことが可能である。
【００５０】
次に、図１１に示すように、支持部材３６にダイシングテープ３９を貼り付け、ダイシングブレード４０により薄膜配線層２５を切断して個片化する。この際接着フィルム３５及び支持部材３６も切断する。したがって、個片化された薄膜配線層２５（図２における薄膜多層基板２１に相当する）は支持部材３６に固定された状態で維持される。
【００５１】
続いて、図１２に示すように、個片化された薄膜多層基板２１をハンダバンプ３８を介してパッケージ基板１０にフリップチップボンディングにより接続する。薄膜多層基板２１はガラス板よりなる支持部材３６に固定されているため、良好な平坦度に維持されており、ハンダバンプ３８のコプラナリティも良好である。したがって、微細構造の薄膜多層基板２１をパッケージ基板に容易に搭載することができる。この際、ボンディング温度を接着フィルムの発泡開始温度より低くする必要がある。その後、薄膜多層基板２１とパッケージ基板１０との間にアンダーフィル２２を充填し、硬化させる。
【００５２】
アンダーフィル２２が硬化した後に、図１３に示すように、接着フィルム３５を薄膜多層基板２１から剥離する。この際、接着フィルム３５に熱発泡粘着材３５Ｃが用いられている場合は、発泡開始温度以上に加熱して粘着力を低下させて粘着材３５Ｃと薄膜多層基板２１との間で剥離して、接着フィルム３５を除去する。粘着材３５Ｃの加熱は、アンダーフィル２２を硬化させるための加熱と同時に行ってもよい。接着フィルム３５にＵＶ硬化型泡粘着材３５Ｃが用いられている場合は、ガラス板よりなる支持部材３６を介して紫外線を粘着材３５Ｃに照射し、粘着力を低下させてから、粘着材３５Ｃと薄膜多層基板２１との間で剥離して、接着フィルム３５を除去する。
【００５３】
その後、図１４に示すように、ＬＳＩ４，５をフリップチップ接続により薄膜多層基板２１に搭載し、また、チップ部品６を薄膜多層基板２１に搭載する。その後、ＬＳＩ４，５と薄膜多層基板２１との間にアンダーフィル３９を充填する。そして、パッケージ基板１０の裏面に外部接続用端子としてハンダボール１２を形成し、図２に示す半導体装置２０が完成する。なお、図１４ではチップ部品６の図示を省略している。
【００５４】
なお、図１５に示すように、半導体装置２０のＬＳＩチップ４，５の上に銀（Ａｇ）ペースト４０を介してヒートスプレッダやヒートシンク４１を取り付けて、放熱を促進することとしてもよい。
【００５５】
以上の半導体装置２０の製造工程では、薄膜配線層２５を支持部材３６により平坦な状態に固定しておき、シリコン基板２３を除去してしまうので、シリコン基板を貫通して延在する銅ビア等を形成する必要がない。また、薄膜配線層２５を個片化して多層薄膜基板２１とし、パッケージ基板１０に搭載した後に支持部材３６を剥離して除去するため、多層薄膜基板２１は常に平坦な状態に固定されており、容易に取り扱うことができる。
【００５６】
次に、本発明の第２実施例による半導体装置について説明する。図１６は本発明の第２実施例による半導体装置５０の断面図である。図１６において、図２に示す半導体装置２０の構成部品と同等な部品には同じ符号を付し、その説明は省略する。
【００５７】
図１６に示す半導体装置５０は、上述の第１実施例による半導体装置２０のＬＳＩチップ４，５を封止樹脂５１により封止したものであり、基本的な構成は半導体装置２０と同じである。
【００５８】
図１７乃至図２３は図１６に示す半導体装置５０の製造工程を順を追って説明する図である。半導体装置５０の製造工程は、ＬＳＩ４，５を薄膜配線層２５に搭載するまでは、上述の半導体装置２０の製造工程と同様であり、その説明は省略する。
【００５９】
図１７に示すようにＬＳＩ４，５を薄膜配線層２５に搭載した後、図１８に示すように、ＬＳＩ４，５をエポキシ樹脂等の封止樹脂５１（モールドタイプ又は液状樹脂タイプ）により封止する。封止樹脂５１はＬＳＩ４，５の間に充填し、封止樹脂５１の上面がＬＳＩ４，５の背面と同じ高さとなるようにする。したがって、封止樹脂の上面とＬＳＩ４，５の背面とにより平坦な面が形成される。
【００６０】
この際、封止樹脂５１の線膨張率α＝８〜２０ｐｐｍであり、シリコンの線膨張率に比べて大きいため、線膨張率の相違に起因してシリコンウェハ２３に反りが生じるおそれがある。しかし、本実施例ではＬＳＩ４，５の周囲にのみ封止樹脂５１を充填するので、封止樹脂５１の体積は小さくなり、反りが発生しても大き反りにはならない。
【００６１】
次に、図１９に示すように、封止樹脂５１の上面とＬＳＩ４，５の背面にバックグライドテープ３７を貼り付けて、シリコンウェハ２３の厚さが５０μｍ程度となるまで研磨する。本実施例では、封止樹脂５１が薄膜配線層２５を平坦に維持する支持部材として機能するため、上述の第１実施例のように支持部材３６を貼り付ける必要はない。そして、図２０に示すように、フッ硝酸を用いたスピンエッチングにより残ったシリコンウェハ２３とメタル薄膜層２４を除去し、フッ硝酸の中和処理及、洗浄及び乾燥を行う。
【００６２】
次に、図２１に示すように、露出した下部電極２６のＡｕメッキ層２８の上にハンダバンプ３８を形成する。そして、図２２に示すように、封止樹脂５１の上面とＬＳＩ４，５の背面にダイシングテープ３９を貼り付け、ダイシングブレード４０により薄膜配線層２５及び封止樹脂５１を切断して個片化する。
【００６３】
続いて、図２３に示すように、個片化された薄膜多層基板２１をハンダバンプ３８を介してパッケージ基板１０にフリップチップボンディングにより接続する。薄膜多層基板２１は封止樹脂５１により固定されているため、良好な平坦度に維持されており、ハンダバンプ３８のコプラナリティも良好である。したがって、微細構造の薄膜多層基板２１をパッケージ基板に容易に搭載することができる。その後、薄膜多層基板２１とパッケージ基板１０との間にアンダーフィル２２を充填し、硬化させることにより、図１６に示す半導体装置５０が完成する。
【００６４】
なお、図２４に示すように、半導体装置５０のＬＳＩチップ４，５の上に銀（Ａｇ）ペースト４０を介してヒートスプレッダやヒートシンク４１を取り付けて、放熱を促進することとしてもよい。
【００６５】
また、上述の製造工程において、図１９に示すバックグラインド工程の前に、図２５に示すようにＬＳＩ４，５の背面及び封止樹脂５１を研磨することとしてもよい。すなわち、図２５に示すようにＬＳＩ４，５の背面及び封止樹脂５１を研磨した後、図２６に示すようにシリコンウェハ２３を研磨する。これにより、ＬＳＩ４，５と封止樹脂５１の上面を更に平坦化することができる。また、半導体装置５０の厚みを減少することができる。更に、封止樹脂５１の体積が小さくなるので、反りの発生を防止することができる。
【００６６】
次に、上述の第１及び第２実施例に適用可能な変形例について説明する。
【００６７】
図２７は薄膜配線層２５の変形例を説明するための拡大断面図である。図２７に示す部分は、図４のＡ部に相当する部分、すなわち図５に相当する部分である。図２７に示す薄膜配線層２５では、絶縁層１乃至４が積み重ねられており、それらの間に電極や配線パターンが形成されている。ここで、シリコンウェハ２３に最も近い絶縁層１を形成する絶縁材料（例えばポリイミド）を、その他の絶縁層２乃至４を形成する絶縁材料より低応力のもの（すなわち、より柔軟性を有する材料）とする。以下にその理由について説明する。
【００６８】
通常、ポリイミドなどの絶縁薄膜は硬化した後に内部に残留応力が残る。上述の実施例のように、シリコンウェハ２３及びメタル薄膜層２４をエッチングにより除去すると、残留応力を有する絶縁層が露出して開放される。このような状態となると、図２８に示すように、露出した絶縁層に内部の残留応力に起因して絶縁層の表面からクラックが発生するおそれがある。そこで、図２７に示すように、絶縁層１を柔軟性の高い材料としておけば、残留応力は緩和されて小さくなるので、絶縁層１の表面からクラックが発生することが防止される。
【００６９】
また、スピンエッチングによるシリコンウェハ２３の除去後に、薄膜配線層２５の下部電極２６をレーザ等による孔開けにより露出させることとしてもよい。すなわち、図２９に示すように、下部電極２６となるＣｕメッキ層３０を絶縁層１の上に形成しておき、シリコンウェハ２３及びメタル薄膜層２４を除去した後で、図３０に示すように絶縁層１にレーザにより開口を形成してＣｕメッキ層３０を露出させる。そして、図３１に示すように、Ｃｕメッキ層３０の上にＮｉメキ層２９及びＡｕメッキ層２８を無電解メッキ法により形成する。
【００７０】
次に、薄膜配線層２５を最初から個片化された状態で形成する方法について、図３２乃至３４を参照しながら説明する。図３２は薄膜配線層を形成する段階から分割して個片化する工程を説明するための図である。図３３は個片化された薄膜配線層が形成されたシリコンウェハの平面図である。図３４は図３２に示す薄膜配線層が固定された支持部材をダイシングする工程を示す図である。
【００７１】
上述の実施例では薄膜配線層２５をダイシングすることにより個片化して薄膜多層基板２１を形成しているが、薄膜配線層２５をシリコンウェハ２３上に形成する段階から最終的な大きさに分割しておくこともできる。図３２に示すように、メタル薄膜層２４及び薄膜配線層２５の各層をシリコンウェハ２３上に形成する際に、フォトエッチング等により最初から所望の大きさにとして積層していく。このようにして形成された薄膜配線層を上からみると図３３に示す状態となる。すなわち、最終的にダイシングにより切断する部分にはメタル薄膜層２４及び薄膜配線層２５を形成しない。
【００７２】
図３３に示すようにシリコンウェハ２３上に配列された薄膜配線層２５（薄膜多層基板２１に相当）は、接着フィルム３５を介して支持部材３６に固定されて、シリコンウェハ２３及びメタル薄膜層２４がエッチングにより除去される。そして、薄膜配線層２５にハンダバンプ３８が形成された後、図３４に示すように、支持部材３６をダイシングして個片化する。この際、支持部材３６は薄膜配線層２５が形成されなかった部分に沿って切断されることとなる。
【００７３】
以上のように、最初から個片化された状態で薄膜配線層２５を形成することにより、一つでつながっている薄膜配線層２５の面積が小さくなり、エッチングによりシリコンウェハ２３を除去した際に薄膜配線層２５に生じるクラックが発生し難くなる。また、薄膜配線層２５はダイシングにより切断されることはなく、ダイシングに起因する損傷を防止することができる。
【００７４】
上述のように薄膜配線層２５を最初から個片化して形成する代わりに、薄膜配線層２５がシリコンウェハ２３に形成されている状態で薄膜配線層２５を個片化しておくこととしてもよい。図３５乃至３９は薄膜配線層２５がシリコンウェハ２３に形成されている状態で薄膜配線層２５を個片化しておく工程を説明するための図である。
【００７５】
まず、図３５に示すように、シリコンウェハ２３上に形成された薄膜配線層２５をダイシングにより個片化する。この際、シリコンウェハ２３は完全に切断せず、僅かに切り込みが入った程度（ハーフカット）とする。そして、図３６に示すように、薄膜配線層２５に接着フィルム３５を介して支持部材３６を貼り付ける。その後、図３７に示すように、シリコンウェハを研磨（バックグラインド）することにより厚みを薄くする。この際、バックグラインドはシリコンウェハ２３の切り込みの手前で止めてもよいし、切り込みまで進めてしまってもよい。
【００７６】
続いて、図３８に示すように、残ったシリコンウェハ２３お呼びメタル薄膜層２４をスピネンエッチングにより除去する。そして、図３９に示すように、支持部材３６にダイシングテープ３９を貼り付けた状態で、接着フィルム３５及び支持部材３６をダイシングにより切断して個片化する。この際、ダイサーブレード４０は、薄膜配線層２５を切断する際に用いたダイサーブレードのより薄いものとし、薄膜配線層２５が切断された線に沿ってダイシングする。
【００７７】
以上のように、シリコンウェハに形成された状態で薄膜配線層２５を個片化しておくことにより、一つでつながっている薄膜配線層２５の面積が小さくなり、エッチングによりシリコンウェハ２３を除去した際に薄膜配線層２５に生じるクラックが発生し難くなる。
【００７８】
次に、上述の方法で形成した薄膜多層基板の試験方法について説明する。
【００７９】
まず、図４０に示すように、薄膜配線層２５（薄膜多層基板２１に相当）がシリコンウェハ２３上に形成された状態で、電気的導通試験を行うことができる。シリコンウェハ２３の厚さは５００〜７００μｍであり、剛性を有しているため、試験用のプローブ５５を薄膜配線層２５の上部電極に接触させて電気的導通をチェックすることができる。これによりウェハ状態での試験が可能となり、多数の薄膜多層基板２１を効率的に試験することができる。
【００８０】
また、図４１に示すように、薄膜配線層２５内を貫通してメタル薄膜層２４から反対側の表面まで延在する導通部２５ａを設けておき、メタル薄膜層２４と薄膜配線層２５の表面の配線層との間の静電容量を測定することで、薄膜多層基板２１の良否をチェックすることができる。この場合、メタル配線層２４は最終的に除去されるため、薄膜多層基板２１の機能に影響を及ぼすことはない。また、薄膜配線層２５をダイシングにより切断する部分に導通部２５ａを設けておくことにより、薄膜配線層２５を個片化する際のダイシングにより導通部２５ａを除去することもできる。
【００８１】
また、図４２に示すように、薄膜配線層２５（薄膜多層基板２１に相当）をシリコンウェハ２３上に形成した後に、テスト配線層５６を薄膜配線層２５上に形成して所定の試験を行うこともできる。テスト配線層５６はスパッタ等により形成し、試験終了後にエッチングにより除去すればよい。
【００８２】
更に、図４３に示すように、シリコンウェハ２３およびメタル薄膜層２４をスピンエッチングにより除去した後に、薄膜配線層２５を支持部材３６に貼り付けた状態で試験を行うこととしてもよい。この場合も、支持部材３６は剛性を有しているため、試験用のプローブ５５を薄膜配線層２５の下部電極に接触させて電気的導通をチェックすることができる。これによりウェハ状態と同様に、多数の薄膜多層基板２１を効率的に試験することができる。
【００８３】
以上の如く、本明細書は以下の発明を開示する。
【００８４】
（付記１） 薄膜多層基板と、
該薄膜多層基板に搭載された少なくとの一つの半導体素子と、
前記薄膜多層基板が接続されたパッケージ基板と、
該パッケージ基板に設けられた外部接続用端子と
よりなる半導体装置であって、
前記薄膜多層基板は前記パッケージ基板に対して固定されていることを特徴とする半導体装置。
【００８５】
（付記２） 付記１記載の半導体装置であって、
前記半導体素子の背面に放熱部材が取り付けられたことを特徴とする半導体装置。
【００８６】
（付記３） 半導体装置の製造方法であって、
シリコン基板上に金属薄膜層を形成し、
該金属薄膜層上に導電層及び絶縁層を多段に形成して薄膜多層基板を形成し、
前記薄膜多層基板に支持部材を接着部材により貼り付け、
前記シリコン基板及び前記金属薄膜層を除去し、
前記薄膜多層基板を前記支持部材と共に個片化し、
前記薄膜多層基板をパッケージ基板に搭載して、前記薄膜多層基板を前記パッケージ基板に固定し、
前記接着部材の粘着力を低下させて、前記支持部材及び前記接着部材を前記薄膜多層基板から剥離し、
前記薄膜多層基板に半導体素子を搭載する
ことを特徴とする半導体装置の製造方法。
【００８７】
（付記４） 付記３記載の半導体装置の製造方法であって、
前記接着部材は、前記薄膜多層基板に接触する面に熱発泡粘着材を有しており、
前記接着部材を剥離する工程は、前記接着部材を前記熱発泡粘着材の発泡開始温度以上の温度に加熱する工程を含むことを特徴とする半導体装置の製造方法。
【００８８】
（付記５） 付記３記載の半導体装置の製造方法であって、
前記接着部材は、前記薄膜多層基板に接触する面にＵＶ硬化型粘着材を有しており、
前記接着部材を剥離する工程は、前記接着部材に紫外線を照射する工程を含むことを特徴とする半導体装置の製造方法。
【００８９】
（付記６） 付記３記載の半導体装置の製造方法であって、
前記シリコン基板を前記薄膜多層基板から除去する工程から前記薄膜多層基板を前記パッケージ基板に搭載して固定する工程まで、前記支持部材を前記接着部材により前記薄膜多層基板に貼り付けておくことを特徴とする半導体装置の製造方法。
【００９０】
（付記７） 付記３記載の半導体装置の製造方法であって、
前記薄膜多層基板を個片化する工程において、前記薄膜多層基板と前記接着剤部材と前記支持部材とを同時に切断することを特徴とする半導体装置の製造方法。
【００９１】
（付記８） 付記３記載の半導体装置の製造方法であって、
前記シリコン基板を除去する工程の前に、前記薄膜多層基板が前記シリコン基板に固定された状態で前記薄膜多層基板のみを切断して個片化しておくことを特徴とする半導体装置の製造方法。
【００９２】
（付記９） 薄膜多層基板と、
該薄膜多層基板に搭載された少なくとの一つの半導体素子と、
前記薄膜多層基板が接続されたパッケージ基板と、
該パッケージ基板に設けられた外部接続用端子と
よりなる半導体装置であって、
前記半導体素子は背面を露出した状態で前記薄膜多層基板上で封止樹脂により封止されており、
前記薄膜多層基板は前記パッケージ基板に対して固定されていることを特徴とする半導体装置。
【００９３】
（付記１０） 付記９記載の半導体装置であって、
前記半導体素子の背面に放熱部材が取り付けられたことを特徴とする半導体装置。
【００９４】
（付記１１） 半導体装置の製造方法であって、
シリコン基板上に金属薄膜層を形成し、
該金属薄膜層上に導電層及び絶縁層を多段に形成して薄膜多層基板を形成し、
前記薄膜多層基板に半導体素子を搭載し、
該半導体素子を前記薄膜多層基板上で樹脂封止し、
前記シリコン基板及び前記金属薄膜層を除去し、
前記薄膜多層基板を個片化し、
前記個片化された薄膜多層基板をパッケージ基板に搭載して、前記薄膜多層基板を前記パッケージ基板に固定する
ことを特徴とする半導体装置の製造方法。
【００９５】
（付記１２） 付記３又は１１記載の半導体装置の製造方法であって、
前記シリコン基板及び金属薄膜層を除去する工程は、フッ硝酸を用いたスピンエッチングを含むことを特徴とする半導体装置の製造方法。
【００９６】
（付記１３） 付記１２記載の半導体装置の製造方法であって、
前記シリコン基板及び金属薄膜層を除去する工程は、フッ硝酸を用いたスピンエッチングの後に、フッ硝酸を中和剤により中和する工程を含むことを特徴とする半導体装置の製造方法。
【００９７】
（付記１４） 付記３又は１１記載の半導体装置の製造方法であって、
前記絶縁層のうち前記金属薄膜層に接する絶縁層を、他の絶縁層より柔軟性が高い材料より形成することを特徴とする半導体装置の製造方法。
【００９８】
（付記１５） 付記３又は１１記載の半導体装置の製造方法であって、
前記金属薄膜層及び前記薄膜多層基板を形成する工程は、前記金属薄膜層及び前記薄膜多層基板を前記シリコン基板上で予め個片化された状態に形成することを特徴とする半導体装置の製造方法。
【００９９】
（付記１６） 付記３又は１１記載の半導体装置の製造方法であって、
前記シリコン基板及び前記金属薄膜層を除去した後、露出した前記絶縁層にレーザを照射して開口を形成し、該開口内で前記導電層を露出させることを特徴とする半導体装置の製造方法。
【０１００】
（付記１７） 付記３又は１１記載の半導体装置の製造方法であって、
前記薄膜多層基板から前記シリコン基板を除去する前に、前記薄膜多層基板の試験を行うことを特徴とする半導体装置の製造方法。
【０１０１】
（付記１８） 付記１７記載の半導体装置の製造方法であって、
前記薄膜多層基板を貫通して前記金属薄膜層から前記薄膜多層基板の表面まで延在する導通部を形成し、
前記導通部と前記薄膜多層基板の導電層とを用いて前記薄膜倒す基板の試験を行うことを特徴とする半導体装置の試験方法。
【０１０２】
（付記１９） 付記１７記載の半導体装置の製造方法であって、
前記薄膜多層基板が前記シリコン基板に固定されている状態で、前記薄膜多層基板の表面にテスト配線層を形成して試験を行い、試験終了後に該テスト配線層を除去することを特徴とする半導体装置の製造方法。
【０１０３】
（付記２０） 付記３記載の半導体装置の製造方法であって、
前記薄膜多層基板が前記支持部材に固定された状態で、前記薄膜多層基板の試験を行うことを特徴とする半導体装置の製造方法。
【発明の効果】
上述の如く本発明によれば、次に述べる種々の効果を実現することができる。
【０１０４】
請求項１記載の発明によれば、薄膜多層基板自体がハンダ等によりパッケージ基板に固定されており、薄膜多層基板の強度を維持するためシリコン基板を必要としない。このため、半導体装置の高さ（厚み）が減少する。また、シリコン基板を貫通して導電部を設ける必要はなく、該導電部に関る不具合を防止することができ、且つ製造コストも低減される。
【０１０５】
請求項２記載の発明によれば、薄膜多層基板は製造工程においてシリコン基板が除去されても支持部材により平坦に維持され、変形することなく容易に取り扱うことができる。
【０１０６】
請求項３記載の発明によれば、発泡性粘着材を発泡させて粘着力を低下させることにより接着部材を支持部材と共に容易に剥離することができる。
【０１０７】
請求項４記載の発明によれば、シリコン基板上において薄膜多層基板が分割されて面積が小さくなるので、シリコン基板が除去されたときに薄膜基板の表面に割れが生じることを防止することができる。
【０１０８】
請求項５記載の発明によれば、薄膜多層基板は搭載された半導体素子と封止樹脂により平坦に維持されるため、製造工程で剛性を維持するために設けられているシリコン基板が不要となる。このため、半導体装置の高さ（厚み）が減少する。また、シリコン基板を貫通して導電部を設ける必要はなく、該導電部に関る不具合を防止することができ、且つ製造コストも低減される。
【０１０９】
請求項６記載の発明によれば、製造工程においてシリコン基板を除去しても、半導体素子と封止樹脂により薄膜多層基板が平坦に維持される。これにより、薄膜多層基板を容易に扱うことができる。
【０１１０】
請求項７記載の発明によれば、シリコン基板及び金属薄膜層を容易に且つ効率的に除去することができる。
【０１１１】
請求項８記載の発明によれば、フッ硝酸を中和することにより後工程においてフッ硝酸が残留することによる問題を解消することができる。
【０１１２】
請求項９記載の発明によれば、薄膜多層基板をシリコン基板上で予め個片化してしまうため、薄膜多層基板の面積が小さくなり、シリコン基板が除去されたときに薄膜基板の表面に割れが生じることを防止することができる。
【０１１３】
請求項１０記載の発明によれば、シリコン基板を除去した後に薄膜多層基板の導電層を容易に露出させることができる。
【図面の簡単な説明】
【図１】シリコン基板を用いて形成した再配線基板上に複数のＬＳＩを搭載して形成した半導体装置の断面図である。
【図２】本発明の第１実施例による半導体装置の断面図である。
【図３】本発明の第１実施例による半導体装置の変形例の断面図である。
【図４】図２に示す半導体装置の製造工程を説明するための図（その１）である。
【図５】図４に示すＡ部の拡大図である。
【図６】図２に示す半導体装置の製造工程を説明するための図（その２）である。
【図７】図６に示す接着フィルムの構造を示す断面図である。
【図８】図２に示す半導体装置の製造工程を説明するための図（その３）である。
【図９】図２に示す半導体装置の製造工程を説明するための図（その４）である。
【図１０】図２に示す半導体装置の製造工程を説明するための図（その５）である。
【図１１】図２に示す半導体装置の製造工程を説明するための図（その６）である。
【図１２】図２に示す半導体装置の製造工程を説明するための図（その７）である。
【図１３】図２に示す半導体装置の製造工程を説明するための図（その８）である。
【図１４】図２に示す半導体装置の製造工程を説明するための図（その９）である。
【図１５】図２に示す半導体装置の変形例を示す断面図である。
【図１６】本発明の第２実施例による半導体装置の断面図である。
【図１７】図１６に示す半導体装置の製造工程を説明するための図（その１）である。
【図１８】図１６に示す半導体装置の製造工程を説明するための図（その２）である。
【図１９】図１６に示す半導体装置の製造工程を説明するための図（その３）である。
【図２０】図１６に示す半導体装置の製造工程を説明するための図（その４）である。
【図２１】図１６に示す半導体装置の製造工程を説明するための図（その５）である。
【図２２】図１６に示す半導体装置の製造工程を説明するための図（その６）である。
【図２３】図１６に示す半導体装置の製造工程を説明するための図（その７）である。
【図２４】図１６に示す半導体装置の変形例を示す断面図である。
【図２５】図１６に示す半導体装置において、ＬＳＩの背面を研磨する工程を示す図である。
【図２６】図１６に示す半導体装置において、ＬＳＩの背面を研磨した後の工程を示す図である。
【図２７】薄膜配線層の変形例を示す断面図である。
【図２８】薄膜配線層に生じるクラックを示す図である。
【図２９】薄膜配線層の変形例の製造工程を説明するための図（その１）である。
【図３０】薄膜配線層の変形例の製造工程を説明するための図（その２）である。
【図３１】薄膜配線層の変形例の製造工程を説明するための図（その３）である。
【図３２】薄膜配線層を形成する段階から分割して個片化する工程を説明するための図である。
【図３３】個片化された薄膜配線層が形成されたシリコンウェハの平面図である。
【図３４】図３２に示す薄膜配線層が固定された支持部材をダイシングする工程を示す図である。
【図３５】薄膜配線層がシリコンウェハに形成されている状態で薄膜配線層を個片化しておく工程を説明するための図（その１）である。
【図３６】薄膜配線層がシリコンウェハに形成されている状態で薄膜配線層を個片化しておく工程を説明するための図（その２）である。
【図３７】薄膜配線層がシリコンウェハに形成されている状態で薄膜配線層を個片化しておく工程を説明するための図（その３）である。
【図３８】薄膜配線層がシリコンウェハに形成されている状態で薄膜配線層を個片化しておく工程を説明するための図（その４）である。
【図３９】薄膜配線層がシリコンウェハに形成されている状態で薄膜配線層を個片化しておく工程を説明するための図（その５）である。
【図４０】半導体装置の製造工程中に薄膜多層基板を試験する方法を説明する図である。
【図４１】半導体装置の製造工程中に薄膜多層基板を試験する方法を説明する図である。
【図４２】半導体装置の製造工程中に薄膜多層基板を試験する方法を説明する図である。
【図４３】半導体装置の製造工程中に薄膜多層基板を試験する方法を説明する図である。
【符号の説明】
４，５ ＬＳＩ
６ チップ部品
８ 電極パッド
１０ パッケージ基板
１２ ハンダボール
２０，５０ 半導体装置
２１ 薄膜多層基板
２２ アンダーフィル
２３ シリコンウェハ
２４ メタル薄膜層
２５ 薄膜配線層
２６ 下部電極
２７ 上部電極
２８，３３ Ａｕメッキ層
２９，３２ Ｎｉメッキ層
３０，３１ Ｃメッキ層
３５ 接着フィルム
３６ 支持部材
３８ ハンダバンプ
４１ ヒートスプレッダ
５１ 封止樹脂
【発明の属する技術分野】
本発明は半導体装置に係り、特にシリコン基板を用いて形成された再配線層上に半導体素子が搭載された半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
複数のＬＳＩ等の半導体素子を再配線基板上に搭載して一つの半導体装置として形成する技術が開発されている。図１はシリコン基板を用いて形成した配線基板上に複数のＬＳＩを搭載して形成した半導体装置の断面図である。図１に示す半導体装置は、５０〜２００μｍ程度の厚さのシリコン基板（Ｓｉ基板）１上に多層の配線層２を設けて形成した配線基板（インターポーザ）３を用いている。
【０００３】
図１に示す例では、再配線基板３の配線層２上に２つのＬＳＩ４，５及びチップ部品としてコンデンサ６が搭載されている。配線基板３の裏側にはポリイミド樹脂よりなる絶縁層７が設けられ、絶縁層７の表面に電極パッド８が形成される。電極パッド８は、銅充填ビア９により配線層２内のパターン配線接続される。これにより、ＬＳＩ４，５と電極パッド８とは電気的に接続される。銅充填ビア９は、シリコン基板１と絶縁層７とを貫通して形成された貫通孔内に銅メッキを充填して形成する。
【０００４】
配線基板３の電極パッド８は、パッケージ基板としてのガラスセラミック基板１０上に設けられた電極パッド１１にハンダボールやハンダバンプ等により接続される。ガラスセラミック基板１０の裏側に外部接続用端子としてのハンダボール１２が設けられて半導体装置が形成される。
【０００５】
【発明が解決しようとする課題】
図１に示す半導体装置において、上述のように、再配線基板３のＳｉ基板１及び絶縁層７とを貫通して形成された貫通孔内に銅メッキを充填する必要がある。Ｓｉ基板の厚みは５０〜２００μｍであり、このような厚みの基板に小さな貫通孔を形成するには特殊な工程が必要である。例えば、誘導結合プラズマ−反応性イオンエッチング（ＩＣＰ−ＲＩＥ）により貫通孔を形成し、貫通孔の内面をＣＶＤにより絶縁処理する必要がある。このような処理は比較的高価な処理であり、その分半導体装置の製造コストが上昇する。また、銅メッキを貫通孔に充填する際に、ボイドの発生を防止することは技術的に難しい。銅ビア内にボイドが発生すると、導通不良など信頼性低下の原因となる。
【０００６】
また、Ｓｉ基板１の厚さは５０〜２００μｍ程度と非常に薄いため、配線基板３を製造工程内で単体で扱うことは難しいという問題もある。
【０００７】
さらに、Ｓｉ基板１の片面に配線層２が設けられ、反対側の面に絶縁層７が設けられるため、配線基板３自体に反りが生じ易い。すなわち、配線層２は多層構造であり、その厚みは単層である絶縁層７より大きいため、厚みの相違に起因して反りが発生する。配線基板３に反りが発生すると、配線基板３上に微細ピッチ電極のＬＳＩを搭載することが困難となるという問題もある。
【０００８】
また、配線基板３のＳｉ基板１は、製造工程において必要な部材であるが、完成した半導体装置としては必ずしも必要ではない。したがって、半導体装置の高さ（厚み）には、必ずしも必要ではないＳｉ基板１の厚みが含まれるという問題もある。
【０００９】
本発明は上記の点に鑑みてなされたものであり、配線基板中にＳｉ基板があることに起因する上述の問題を解消した半導体装置及びその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
【００１１】
請求項１記載の発明は、薄膜多層基板と、該薄膜多層基板に搭載された少なくとも一つの半導体素子と、前記薄膜多層基板が接続されたパッケージ基板と、該パッケージ基板に設けられた外部接続用端子とよりなる半導体装置であって、前記薄膜多層基板は前記パッケージ基板に対して固定されていることを特徴とするものである。
【００１２】
請求項１記載の発明によれば、薄膜多層基板自体がハンダ等でパッケージ基板に固定されており、薄膜多層基板の強度を維持するためシリコン基板を必要としない。このため、半導体装置の高さ（厚み）が減少する。また、シリコン基板を貫通して導電部を設ける必要はなく、該導電部に関る不具合を防止することができ、且つ製造コストも低減される。
【００１３】
請求項２記載の発明は、半導体装置の製造方法であって、シリコン基板上に金属薄膜層を形成し、該金属薄膜層上に導電層及び絶縁層を多段に形成して薄膜多層基板を形成し、前記薄膜多層基板に支持部材を接着部材により貼り付け、前記シリコン基板及び前記金属薄膜層を除去し、前記薄膜多層基板を前記支持部材と共に個片化し、前記薄膜多層基板をパッケージ基板に搭載し、前記薄膜多層基板を前記パッケージ基板に固定し、前記接着部材の粘着力を低下させて、前記支持部材及び前記接着部材を前記薄膜多層基板から剥離し、前記薄膜多層基板に半導体素子を搭載することを特徴とするものである。
【００１４】
請求項２記載の発明によれば、薄膜多層基板は製造工程においてシリコン基板が除去されても支持部材により平坦に維持され、変形することなく容易に取り扱うことができる。
【００１５】
請求項３記載の発明は、請求項２記載の半導体装置の製造方法であって、前記接着部材は、前記薄膜多層基板に接触する面に熱発泡粘着材を有しており、前記接着部材を剥離する工程は、前記接着部材を前記熱発泡粘着材の発泡開始温度以上の温度に加熱する工程を含むことを特徴とするものである。
【００１６】
請求項３記載の発明によれば、発泡性粘着材を発泡させて粘着力を低下させることにより接着部材を支持部材と共に容易に剥離することができる。
【００１７】
請求項４記載の発明は、請求項３記載の半導体装置の製造方法であって、前記シリコン基板を除去する工程の前に、前記薄膜多層基板が前記シリコン基板に固定された状態で前記薄膜多層基板のみを切断して個片化しておくことを特徴とするものである。
【００１８】
請求項４記載の発明によれば、シリコン基板上において薄膜多層基板が分割されて面積が小さくなるので、シリコン基板が除去されたときに薄膜基板の表面に割れが生じることを防止することができる。
【００１９】
請求項５記載の発明は、薄膜多層基板と、該薄膜多層基板に搭載された少なくとも一つの半導体素子と、前記薄膜多層基板が接続されたパッケージ基板と、該パッケージ基板に設けられた外部接続用端子とよりなる半導体装置であって、前記半導体素子は背面を露出した状態で前記薄膜多層基板上で封止樹脂により封止されており、前記薄膜多層基板は前記パッケージ基板に対して固定されていることを特徴とするものである。
【００２０】
請求項５記載の発明によれば、薄膜多層基板は搭載された半導体素子と封止樹脂により平坦に維持されるため、製造工程で剛性を維持するために設けられているシリコン基板が不要となる。このため、半導体装置の高さ（厚み）が減少する。また、シリコン基板を貫通して導電部を設ける必要はなく、該導電部に関る不具合を防止することができ、且つ製造コストも低減される。
【００２１】
請求項６記載の発明は、半導体装置の製造方法であって、シリコン基板上に金属薄膜層を形成し、該金属薄膜層上に導電層及び絶縁層を多段に形成して薄膜多層基板を形成し、前記薄膜多層基板に半導体素子を搭載し、該半導体素子を前記薄膜多層基板上で樹脂封止し、前記シリコン基板及び前記金属薄膜層を除去し、前記薄膜多層基板を個片化し、前記個片化された薄膜多層基板をパッケージ基板に搭載し、前記薄膜多層基板を前記パッケージ基板に固定することを特徴とするものである。
【００２２】
請求項６記載の発明によれば、製造工程においてシリコン基板を除去しても、半導体素子と封止樹脂により薄膜多層基板が平坦に維持される。これにより、薄膜多層基板を容易に扱うことができる。
【００２３】
請求項７記載の発明は、請求項２又は６記載の半導体装置の製造方法であって、前記シリコン基板及び金属薄膜層を除去する工程は、フッ硝酸を用いたスピンエッチングを含むことを特徴とするものである。
【００２４】
請求項７記載の発明によれば、シリコン基板及び金属薄膜層を容易に且つ効率的に除去することができる。
【００２５】
請求項８記載の発明は、請求項７記載の半導体装置の製造方法であって、前記シリコン基板及び金属薄膜層を除去する工程は、フッ硝酸を用いたスピンエッチングの後に、フッ硝酸を中和剤により中和する工程を含むことを特徴とするものである。
【００２６】
請求項８記載の発明によれば、フッ硝酸を中和することにより後工程においてフッ硝酸が残留することによる問題を解消することができる。
【００２７】
請求項９記載の発明は、請求項２又は６記載の半導体装置の製造方法であって、前記金属薄膜層及び前記薄膜多層基板を形成する工程は、前記金属薄膜層及び前記薄膜多層基板を前記シリコン基板上で予め個片化された状態に形成することを特徴とするものである。
【００２８】
請求項９記載の発明によれば、薄膜多層基板をシリコン基板上で予め個片化してしまうため、薄膜多層基板の面積が小さくなり、シリコン基板が除去されたときに薄膜基板の表面に割れが生じることを防止することができる。
【００２９】
請求項１０記載の発明は、請求項２又は６記載の半導体装置の製造方法であって、前記シリコン基板及び前記金属薄膜層を除去した後、露出した前記絶縁層にレーザを照射して開口を形成し、該開口内で前記導電層を露出させることを特徴とするものである。
【００３０】
請求項１０記載の発明によれば、シリコン基板を除去した後に薄膜多層基板の導電層を容易に露出させることができる。
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。
【００３１】
図２は本発明の第１実施例による半導体装置の断面図である。図２において、図１に示す構成部品と同等な部品は同じ符号を付す。
【００３２】
本発明の第１実施例による半導体装置２０は、薄膜多層基板２１上にＬＳＩ４，５を搭載し、薄膜多層基板２１をパッケージ基板１０に搭載して形成したものである。薄膜多層基板２１は図１における配線層２に相当する部分である。薄膜多層基板２１とパッケージ基板１０との間にはアンダーフィル２２が充填され、薄膜多層基板２１は比較的剛性の高いパッケージ基板１０に固定される。薄膜多層基板２１は、ポリイミドやＢＣＢ（Ｂｅｎｚｏ−Ｃｙｃｌｏ−Ｂｕｔｅｎｅ）等の絶縁層と銅（Ｃｕ）等の配線層が積層されて形成される。パッケージ基板１０は、ガラスセラミック基板（ＧＣ基板）やビルドアップ基板等の比較的剛性を有する基板である。なお、薄膜多層基板２１はハンダ等によりパッケージ基板１０に固定されるため、必ずしもアンダーフィル２２を充填する必要はない。
【００３３】
図１と図２を比較すると明らかなように、図２に示す半導体装置２０において再配線基板として機能する部分は薄膜多層基板２１だけである。すなわち、半導体装置２０は、図１におけるＳｉ基板１及び絶縁層７を有していない。したがって、Ｓｉ基板１を貫通する銅ビア９も不要であり、銅ビア９を設けるために形成する貫通孔の加工も不要である。
【００３４】
以上のように、半導体装置２０は再配線基板としてＳｉ基板を含んでいないため、Ｓｉ基板中に銅ビアを形成する工程が不要であり、その分の製造コストを低減することができる。また、Ｓｉ基板と絶縁層の厚み分だけ、半導体装置の高さ（厚み）を減少することができる。
【００３５】
なお、図２に示す半導体装置２０において、薄膜多層基板２１とパッケージ基板１０との接続は、ボールグリッドアレイ（ＢＧＡ）構造の接続としたが、図３に示すようにランドグリッドアレイ（ＬＧＡ）構造とすることもできる。
【００３６】
次に、図２に示す半導体装置２０の製造工程について、図４乃至１４を参照しながら説明する。図４，６，８〜１４は、半導体装置２０の製造工程を順に示している。
【００３７】
まず、図４に示すように、厚さ５００〜７００μｍ程度のシリコンウェハ２３上にメタル薄膜層２４を形成し、メタル薄膜層２４の上に薄膜配線層２５を形成する。薄膜配線層２５は図２における薄膜多層基板２１に相当する。以上の工程は通常のウェハプロセスに用いる装置類をそのまま用いて行うことができ、薄膜配線層２５は微細な多層配線構造とすることができる。
【００３８】
図５は図４におけるＡ部の拡大図である。メタル薄膜層２４は、図５に示すように、シリコンウェハ２３の上に形成されたＴｉスパッタ層２４Ａと、Ｔｉスパッタ層２３Ａ上に形成されたＣｕスパッタ層２４Ｂとよりなる。したがって、薄膜配線層２５はＣｕスパッタ層２４Ｂ上に形成される。Ｔｉスパッタ層２３ＡはＣｒスパッタ層やＮｉスパッタ層に置き換えられてもよい。メタル薄膜層２４は、シリコンウェハ２３上に配線メッキ層を形成するためのシードレイヤとして機能する。
【００３９】
薄膜配線層２５は、ポリイミド等の絶縁層の間に銅メッキ層による配線パターンを形成したもので、通常の多層配線基板の製造方法により形成される。図５に示すように、薄膜配線層２５の内部には、下部電極２６と上部電極２７とが形成される。下部電極２６は、後述のようにシリコンウェハを除去した最に露出して最配線基板の外部接続端子用の電極パッドとして機能する。上部電極２７は、ＬＳＩ４，５やチップ部品を搭載するための電極パッドとして機能する。
【００４０】
下部電極２６は、Ｃｕスパッタ層２４Ｂ上に形成された金（Ａｕ）メッキ層２８と、金（Ａｕ）メッキ層２８の上に形成されたニッケル（Ｎｉ）メッキ層２９と、ニッケル（Ｎｉ）メッキ層２９の上に形成された銅（Ｃｕ）メッキ層３０とよりなる。Ｃｕメッキ３０層が電極パッドの本体であり、Ａｕメッキ層２８はハンダの濡れ性を確保するために設けられ、Ｎｉメッキ層２９はハンダの拡散を防止するバリアメタル層として機能する。また、Ａｕメッキ層２８は、後述するエッチング工程において、下部電極のエッチングを防止するためのバリア層としても機能する。
【００４１】
上部電極２７は下部電極２８と同様な構成であり、銅（Ｃｕ）メッキ層３１の上にニッケル（Ｎｉ）メッキ層３２が形成され、その上に金（Ａｕ）メッキ層３３が形成される。
【００４２】
また、薄膜配線層１５の中に形成された下部電極や上部電極に対向するように電極を形成し、その間に高誘電率材料を配して内部キャパシタを形成することもできる。
【００４３】
次に、図６に示すように、薄膜配線層２５の上に接着フィルム３５（接着部材）を介してガラス板等からなる支持部材３６を貼り付ける。支持部材３６は製造工程中に薄膜配線層と平坦な状態に維持して容易にハンドリングできるようにするために貼り付けられる。図７は接着フィルム３５の構造を示す断面図である。接着フィルム３５は、ポリエチレン（ＰＥＴ）フィルム３５Ａの一面に通常の粘着剤３５Ｂが塗布され、反対側の面に熱発泡粘着材又はＵＶ硬化型粘着材３５Ｃが設けられた構造である。
【００４４】
接着フィルム３５において、粘着剤３５Ｂは支持部材３６であるガラス板を貼り付けるためのものであり、熱発泡粘着材又はＵＶ硬化型粘着材３５Ｃは薄膜配線層２５を貼り付けるためのものである。熱発泡粘着材３５Ｃは、所定の温度以上に加熱したときに内部で発泡が生じて粘着力が低下する粘着材である。また、ＵＶ硬化型粘着材３５Ｃは紫外線を照射すると硬化して粘着力が低下する粘着材である。なお、熱発泡粘着材又はＵＶ硬化型粘着材３５Ｃを接着層として支持部材３６に直接設けることとしてもよい。
【００４５】
次に、図８に示すように、支持部材３６にバックグラインド（ＢＧ）テープ３７を貼り付け、支持部材３６を回転させながらシリコンウェハ２３を研磨（バックグラインド）する。この際、シリコンウェハの厚みが５０μｍ程度となるまで研磨する。続いて、図９に示すように、研磨して薄くなったシリコンウェハ２３を上側にして回転させながら、スピンエッチングによりシリコンウェハ２３の残りの部分及びメタル薄膜層２４を除去する。これにより、薄膜配線層２５の最下層の絶縁層と下部電極２６のＡｕメッキ層２８とが露出する。
【００４６】
ここで、本実施例では、スピンエッチングのエッチング液としてフッ硝酸（５％ＨＦ＋５５％ＨＮＯ３＋Ｈ２Ｏ）を用いる。フッ硝酸は、シリコンとＴｉ及びＣｕを溶解するが、Ａｕメッキ層やポリイミドの絶縁層は溶解しない。したがって、研磨されずに残っていたシリコンウェハ２３のみがフッ硝酸に溶解されて除去され、薄膜配線層２５の最下層の絶縁層と下部電極２６のＡｕメッキ層２８とが露出する。
【００４７】
スピンエッチングが終了したら、フッ硝酸を中和して洗浄する処理を行い、洗浄後に乾燥させる。フッ硝酸の中和処理は、燐酸ソーダを露出面に滴下させながらスピンさせることにより行うことができる。すなわち、スピンエッチングの処理でフッ硝酸を滴下する代わりに燐酸ソーダ（燐酸３ナトリウム）を滴下することにより、露出面に残ったフッ硝酸中和する。その後、純粋で露出面を洗浄し、乾燥空気や窒素を吹き付けて乾燥させる。
【００４８】
上述の中和剤としての燐酸３ナトリウムの化学式はＮａ３ＰＯ４・６Ｈ２Ｏである。燐酸３ナトリウムの濃度は５ｗｔ％（０．１〜１０％程度が実用範囲）が好ましく、温度は５０℃（２０〜７０℃程度で使用可）が好ましい。また、中和に必要な時間は１０〜２０秒程度である。
【００４９】
次に、図１０に示すように、薄膜配線層２５が支持部材３６に固定されている状態で、露出した下部電極２６のＡｕメッキ層２８の上にハンダバンプ３８を形成する。ハンダバンプ３８はメッキ法により形成することが一般的である。この際、接着フィルム３５が熱発泡粘着材３５Ｃを用いていた場合には、熱発泡粘着材３５Ｃの発泡開始温度よりも処理温度を低く維持することが必要である。また、図３に示すようなＬＧＡ構造であれば、ハンダバンプ３８を形成する必要はない。ここで、薄膜配線層２５が支持部材３６に固定されているので、薄膜配線層２５を例えばメッキバンプ形成のためのフォトリソグラフィ処理を施すことが可能である。
【００５０】
次に、図１１に示すように、支持部材３６にダイシングテープ３９を貼り付け、ダイシングブレード４０により薄膜配線層２５を切断して個片化する。この際接着フィルム３５及び支持部材３６も切断する。したがって、個片化された薄膜配線層２５（図２における薄膜多層基板２１に相当する）は支持部材３６に固定された状態で維持される。
【００５１】
続いて、図１２に示すように、個片化された薄膜多層基板２１をハンダバンプ３８を介してパッケージ基板１０にフリップチップボンディングにより接続する。薄膜多層基板２１はガラス板よりなる支持部材３６に固定されているため、良好な平坦度に維持されており、ハンダバンプ３８のコプラナリティも良好である。したがって、微細構造の薄膜多層基板２１をパッケージ基板に容易に搭載することができる。この際、ボンディング温度を接着フィルムの発泡開始温度より低くする必要がある。その後、薄膜多層基板２１とパッケージ基板１０との間にアンダーフィル２２を充填し、硬化させる。
【００５２】
アンダーフィル２２が硬化した後に、図１３に示すように、接着フィルム３５を薄膜多層基板２１から剥離する。この際、接着フィルム３５に熱発泡粘着材３５Ｃが用いられている場合は、発泡開始温度以上に加熱して粘着力を低下させて粘着材３５Ｃと薄膜多層基板２１との間で剥離して、接着フィルム３５を除去する。粘着材３５Ｃの加熱は、アンダーフィル２２を硬化させるための加熱と同時に行ってもよい。接着フィルム３５にＵＶ硬化型泡粘着材３５Ｃが用いられている場合は、ガラス板よりなる支持部材３６を介して紫外線を粘着材３５Ｃに照射し、粘着力を低下させてから、粘着材３５Ｃと薄膜多層基板２１との間で剥離して、接着フィルム３５を除去する。
【００５３】
その後、図１４に示すように、ＬＳＩ４，５をフリップチップ接続により薄膜多層基板２１に搭載し、また、チップ部品６を薄膜多層基板２１に搭載する。その後、ＬＳＩ４，５と薄膜多層基板２１との間にアンダーフィル３９を充填する。そして、パッケージ基板１０の裏面に外部接続用端子としてハンダボール１２を形成し、図２に示す半導体装置２０が完成する。なお、図１４ではチップ部品６の図示を省略している。
【００５４】
なお、図１５に示すように、半導体装置２０のＬＳＩチップ４，５の上に銀（Ａｇ）ペースト４０を介してヒートスプレッダやヒートシンク４１を取り付けて、放熱を促進することとしてもよい。
【００５５】
以上の半導体装置２０の製造工程では、薄膜配線層２５を支持部材３６により平坦な状態に固定しておき、シリコン基板２３を除去してしまうので、シリコン基板を貫通して延在する銅ビア等を形成する必要がない。また、薄膜配線層２５を個片化して多層薄膜基板２１とし、パッケージ基板１０に搭載した後に支持部材３６を剥離して除去するため、多層薄膜基板２１は常に平坦な状態に固定されており、容易に取り扱うことができる。
【００５６】
次に、本発明の第２実施例による半導体装置について説明する。図１６は本発明の第２実施例による半導体装置５０の断面図である。図１６において、図２に示す半導体装置２０の構成部品と同等な部品には同じ符号を付し、その説明は省略する。
【００５７】
図１６に示す半導体装置５０は、上述の第１実施例による半導体装置２０のＬＳＩチップ４，５を封止樹脂５１により封止したものであり、基本的な構成は半導体装置２０と同じである。
【００５８】
図１７乃至図２３は図１６に示す半導体装置５０の製造工程を順を追って説明する図である。半導体装置５０の製造工程は、ＬＳＩ４，５を薄膜配線層２５に搭載するまでは、上述の半導体装置２０の製造工程と同様であり、その説明は省略する。
【００５９】
図１７に示すようにＬＳＩ４，５を薄膜配線層２５に搭載した後、図１８に示すように、ＬＳＩ４，５をエポキシ樹脂等の封止樹脂５１（モールドタイプ又は液状樹脂タイプ）により封止する。封止樹脂５１はＬＳＩ４，５の間に充填し、封止樹脂５１の上面がＬＳＩ４，５の背面と同じ高さとなるようにする。したがって、封止樹脂の上面とＬＳＩ４，５の背面とにより平坦な面が形成される。
【００６０】
この際、封止樹脂５１の線膨張率α＝８〜２０ｐｐｍであり、シリコンの線膨張率に比べて大きいため、線膨張率の相違に起因してシリコンウェハ２３に反りが生じるおそれがある。しかし、本実施例ではＬＳＩ４，５の周囲にのみ封止樹脂５１を充填するので、封止樹脂５１の体積は小さくなり、反りが発生しても大き反りにはならない。
【００６１】
次に、図１９に示すように、封止樹脂５１の上面とＬＳＩ４，５の背面にバックグライドテープ３７を貼り付けて、シリコンウェハ２３の厚さが５０μｍ程度となるまで研磨する。本実施例では、封止樹脂５１が薄膜配線層２５を平坦に維持する支持部材として機能するため、上述の第１実施例のように支持部材３６を貼り付ける必要はない。そして、図２０に示すように、フッ硝酸を用いたスピンエッチングにより残ったシリコンウェハ２３とメタル薄膜層２４を除去し、フッ硝酸の中和処理及、洗浄及び乾燥を行う。
【００６２】
次に、図２１に示すように、露出した下部電極２６のＡｕメッキ層２８の上にハンダバンプ３８を形成する。そして、図２２に示すように、封止樹脂５１の上面とＬＳＩ４，５の背面にダイシングテープ３９を貼り付け、ダイシングブレード４０により薄膜配線層２５及び封止樹脂５１を切断して個片化する。
【００６３】
続いて、図２３に示すように、個片化された薄膜多層基板２１をハンダバンプ３８を介してパッケージ基板１０にフリップチップボンディングにより接続する。薄膜多層基板２１は封止樹脂５１により固定されているため、良好な平坦度に維持されており、ハンダバンプ３８のコプラナリティも良好である。したがって、微細構造の薄膜多層基板２１をパッケージ基板に容易に搭載することができる。その後、薄膜多層基板２１とパッケージ基板１０との間にアンダーフィル２２を充填し、硬化させることにより、図１６に示す半導体装置５０が完成する。
【００６４】
なお、図２４に示すように、半導体装置５０のＬＳＩチップ４，５の上に銀（Ａｇ）ペースト４０を介してヒートスプレッダやヒートシンク４１を取り付けて、放熱を促進することとしてもよい。
【００６５】
また、上述の製造工程において、図１９に示すバックグラインド工程の前に、図２５に示すようにＬＳＩ４，５の背面及び封止樹脂５１を研磨することとしてもよい。すなわち、図２５に示すようにＬＳＩ４，５の背面及び封止樹脂５１を研磨した後、図２６に示すようにシリコンウェハ２３を研磨する。これにより、ＬＳＩ４，５と封止樹脂５１の上面を更に平坦化することができる。また、半導体装置５０の厚みを減少することができる。更に、封止樹脂５１の体積が小さくなるので、反りの発生を防止することができる。
【００６６】
次に、上述の第１及び第２実施例に適用可能な変形例について説明する。
【００６７】
図２７は薄膜配線層２５の変形例を説明するための拡大断面図である。図２７に示す部分は、図４のＡ部に相当する部分、すなわち図５に相当する部分である。図２７に示す薄膜配線層２５では、絶縁層１乃至４が積み重ねられており、それらの間に電極や配線パターンが形成されている。ここで、シリコンウェハ２３に最も近い絶縁層１を形成する絶縁材料（例えばポリイミド）を、その他の絶縁層２乃至４を形成する絶縁材料より低応力のもの（すなわち、より柔軟性を有する材料）とする。以下にその理由について説明する。
【００６８】
通常、ポリイミドなどの絶縁薄膜は硬化した後に内部に残留応力が残る。上述の実施例のように、シリコンウェハ２３及びメタル薄膜層２４をエッチングにより除去すると、残留応力を有する絶縁層が露出して開放される。このような状態となると、図２８に示すように、露出した絶縁層に内部の残留応力に起因して絶縁層の表面からクラックが発生するおそれがある。そこで、図２７に示すように、絶縁層１を柔軟性の高い材料としておけば、残留応力は緩和されて小さくなるので、絶縁層１の表面からクラックが発生することが防止される。
【００６９】
また、スピンエッチングによるシリコンウェハ２３の除去後に、薄膜配線層２５の下部電極２６をレーザ等による孔開けにより露出させることとしてもよい。すなわち、図２９に示すように、下部電極２６となるＣｕメッキ層３０を絶縁層１の上に形成しておき、シリコンウェハ２３及びメタル薄膜層２４を除去した後で、図３０に示すように絶縁層１にレーザにより開口を形成してＣｕメッキ層３０を露出させる。そして、図３１に示すように、Ｃｕメッキ層３０の上にＮｉメキ層２９及びＡｕメッキ層２８を無電解メッキ法により形成する。
【００７０】
次に、薄膜配線層２５を最初から個片化された状態で形成する方法について、図３２乃至３４を参照しながら説明する。図３２は薄膜配線層を形成する段階から分割して個片化する工程を説明するための図である。図３３は個片化された薄膜配線層が形成されたシリコンウェハの平面図である。図３４は図３２に示す薄膜配線層が固定された支持部材をダイシングする工程を示す図である。
【００７１】
上述の実施例では薄膜配線層２５をダイシングすることにより個片化して薄膜多層基板２１を形成しているが、薄膜配線層２５をシリコンウェハ２３上に形成する段階から最終的な大きさに分割しておくこともできる。図３２に示すように、メタル薄膜層２４及び薄膜配線層２５の各層をシリコンウェハ２３上に形成する際に、フォトエッチング等により最初から所望の大きさにとして積層していく。このようにして形成された薄膜配線層を上からみると図３３に示す状態となる。すなわち、最終的にダイシングにより切断する部分にはメタル薄膜層２４及び薄膜配線層２５を形成しない。
【００７２】
図３３に示すようにシリコンウェハ２３上に配列された薄膜配線層２５（薄膜多層基板２１に相当）は、接着フィルム３５を介して支持部材３６に固定されて、シリコンウェハ２３及びメタル薄膜層２４がエッチングにより除去される。そして、薄膜配線層２５にハンダバンプ３８が形成された後、図３４に示すように、支持部材３６をダイシングして個片化する。この際、支持部材３６は薄膜配線層２５が形成されなかった部分に沿って切断されることとなる。
【００７３】
以上のように、最初から個片化された状態で薄膜配線層２５を形成することにより、一つでつながっている薄膜配線層２５の面積が小さくなり、エッチングによりシリコンウェハ２３を除去した際に薄膜配線層２５に生じるクラックが発生し難くなる。また、薄膜配線層２５はダイシングにより切断されることはなく、ダイシングに起因する損傷を防止することができる。
【００７４】
上述のように薄膜配線層２５を最初から個片化して形成する代わりに、薄膜配線層２５がシリコンウェハ２３に形成されている状態で薄膜配線層２５を個片化しておくこととしてもよい。図３５乃至３９は薄膜配線層２５がシリコンウェハ２３に形成されている状態で薄膜配線層２５を個片化しておく工程を説明するための図である。
【００７５】
まず、図３５に示すように、シリコンウェハ２３上に形成された薄膜配線層２５をダイシングにより個片化する。この際、シリコンウェハ２３は完全に切断せず、僅かに切り込みが入った程度（ハーフカット）とする。そして、図３６に示すように、薄膜配線層２５に接着フィルム３５を介して支持部材３６を貼り付ける。その後、図３７に示すように、シリコンウェハを研磨（バックグラインド）することにより厚みを薄くする。この際、バックグラインドはシリコンウェハ２３の切り込みの手前で止めてもよいし、切り込みまで進めてしまってもよい。
【００７６】
続いて、図３８に示すように、残ったシリコンウェハ２３お呼びメタル薄膜層２４をスピネンエッチングにより除去する。そして、図３９に示すように、支持部材３６にダイシングテープ３９を貼り付けた状態で、接着フィルム３５及び支持部材３６をダイシングにより切断して個片化する。この際、ダイサーブレード４０は、薄膜配線層２５を切断する際に用いたダイサーブレードのより薄いものとし、薄膜配線層２５が切断された線に沿ってダイシングする。
【００７７】
以上のように、シリコンウェハに形成された状態で薄膜配線層２５を個片化しておくことにより、一つでつながっている薄膜配線層２５の面積が小さくなり、エッチングによりシリコンウェハ２３を除去した際に薄膜配線層２５に生じるクラックが発生し難くなる。
【００７８】
次に、上述の方法で形成した薄膜多層基板の試験方法について説明する。
【００７９】
まず、図４０に示すように、薄膜配線層２５（薄膜多層基板２１に相当）がシリコンウェハ２３上に形成された状態で、電気的導通試験を行うことができる。シリコンウェハ２３の厚さは５００〜７００μｍであり、剛性を有しているため、試験用のプローブ５５を薄膜配線層２５の上部電極に接触させて電気的導通をチェックすることができる。これによりウェハ状態での試験が可能となり、多数の薄膜多層基板２１を効率的に試験することができる。
【００８０】
また、図４１に示すように、薄膜配線層２５内を貫通してメタル薄膜層２４から反対側の表面まで延在する導通部２５ａを設けておき、メタル薄膜層２４と薄膜配線層２５の表面の配線層との間の静電容量を測定することで、薄膜多層基板２１の良否をチェックすることができる。この場合、メタル配線層２４は最終的に除去されるため、薄膜多層基板２１の機能に影響を及ぼすことはない。また、薄膜配線層２５をダイシングにより切断する部分に導通部２５ａを設けておくことにより、薄膜配線層２５を個片化する際のダイシングにより導通部２５ａを除去することもできる。
【００８１】
また、図４２に示すように、薄膜配線層２５（薄膜多層基板２１に相当）をシリコンウェハ２３上に形成した後に、テスト配線層５６を薄膜配線層２５上に形成して所定の試験を行うこともできる。テスト配線層５６はスパッタ等により形成し、試験終了後にエッチングにより除去すればよい。
【００８２】
更に、図４３に示すように、シリコンウェハ２３およびメタル薄膜層２４をスピンエッチングにより除去した後に、薄膜配線層２５を支持部材３６に貼り付けた状態で試験を行うこととしてもよい。この場合も、支持部材３６は剛性を有しているため、試験用のプローブ５５を薄膜配線層２５の下部電極に接触させて電気的導通をチェックすることができる。これによりウェハ状態と同様に、多数の薄膜多層基板２１を効率的に試験することができる。
【００８３】
以上の如く、本明細書は以下の発明を開示する。
【００８４】
（付記１） 薄膜多層基板と、
該薄膜多層基板に搭載された少なくとの一つの半導体素子と、
前記薄膜多層基板が接続されたパッケージ基板と、
該パッケージ基板に設けられた外部接続用端子と
よりなる半導体装置であって、
前記薄膜多層基板は前記パッケージ基板に対して固定されていることを特徴とする半導体装置。
【００８５】
（付記２） 付記１記載の半導体装置であって、
前記半導体素子の背面に放熱部材が取り付けられたことを特徴とする半導体装置。
【００８６】
（付記３） 半導体装置の製造方法であって、
シリコン基板上に金属薄膜層を形成し、
該金属薄膜層上に導電層及び絶縁層を多段に形成して薄膜多層基板を形成し、
前記薄膜多層基板に支持部材を接着部材により貼り付け、
前記シリコン基板及び前記金属薄膜層を除去し、
前記薄膜多層基板を前記支持部材と共に個片化し、
前記薄膜多層基板をパッケージ基板に搭載して、前記薄膜多層基板を前記パッケージ基板に固定し、
前記接着部材の粘着力を低下させて、前記支持部材及び前記接着部材を前記薄膜多層基板から剥離し、
前記薄膜多層基板に半導体素子を搭載する
ことを特徴とする半導体装置の製造方法。
【００８７】
（付記４） 付記３記載の半導体装置の製造方法であって、
前記接着部材は、前記薄膜多層基板に接触する面に熱発泡粘着材を有しており、
前記接着部材を剥離する工程は、前記接着部材を前記熱発泡粘着材の発泡開始温度以上の温度に加熱する工程を含むことを特徴とする半導体装置の製造方法。
【００８８】
（付記５） 付記３記載の半導体装置の製造方法であって、
前記接着部材は、前記薄膜多層基板に接触する面にＵＶ硬化型粘着材を有しており、
前記接着部材を剥離する工程は、前記接着部材に紫外線を照射する工程を含むことを特徴とする半導体装置の製造方法。
【００８９】
（付記６） 付記３記載の半導体装置の製造方法であって、
前記シリコン基板を前記薄膜多層基板から除去する工程から前記薄膜多層基板を前記パッケージ基板に搭載して固定する工程まで、前記支持部材を前記接着部材により前記薄膜多層基板に貼り付けておくことを特徴とする半導体装置の製造方法。
【００９０】
（付記７） 付記３記載の半導体装置の製造方法であって、
前記薄膜多層基板を個片化する工程において、前記薄膜多層基板と前記接着剤部材と前記支持部材とを同時に切断することを特徴とする半導体装置の製造方法。
【００９１】
（付記８） 付記３記載の半導体装置の製造方法であって、
前記シリコン基板を除去する工程の前に、前記薄膜多層基板が前記シリコン基板に固定された状態で前記薄膜多層基板のみを切断して個片化しておくことを特徴とする半導体装置の製造方法。
【００９２】
（付記９） 薄膜多層基板と、
該薄膜多層基板に搭載された少なくとの一つの半導体素子と、
前記薄膜多層基板が接続されたパッケージ基板と、
該パッケージ基板に設けられた外部接続用端子と
よりなる半導体装置であって、
前記半導体素子は背面を露出した状態で前記薄膜多層基板上で封止樹脂により封止されており、
前記薄膜多層基板は前記パッケージ基板に対して固定されていることを特徴とする半導体装置。
【００９３】
（付記１０） 付記９記載の半導体装置であって、
前記半導体素子の背面に放熱部材が取り付けられたことを特徴とする半導体装置。
【００９４】
（付記１１） 半導体装置の製造方法であって、
シリコン基板上に金属薄膜層を形成し、
該金属薄膜層上に導電層及び絶縁層を多段に形成して薄膜多層基板を形成し、
前記薄膜多層基板に半導体素子を搭載し、
該半導体素子を前記薄膜多層基板上で樹脂封止し、
前記シリコン基板及び前記金属薄膜層を除去し、
前記薄膜多層基板を個片化し、
前記個片化された薄膜多層基板をパッケージ基板に搭載して、前記薄膜多層基板を前記パッケージ基板に固定する
ことを特徴とする半導体装置の製造方法。
【００９５】
（付記１２） 付記３又は１１記載の半導体装置の製造方法であって、
前記シリコン基板及び金属薄膜層を除去する工程は、フッ硝酸を用いたスピンエッチングを含むことを特徴とする半導体装置の製造方法。
【００９６】
（付記１３） 付記１２記載の半導体装置の製造方法であって、
前記シリコン基板及び金属薄膜層を除去する工程は、フッ硝酸を用いたスピンエッチングの後に、フッ硝酸を中和剤により中和する工程を含むことを特徴とする半導体装置の製造方法。
【００９７】
（付記１４） 付記３又は１１記載の半導体装置の製造方法であって、
前記絶縁層のうち前記金属薄膜層に接する絶縁層を、他の絶縁層より柔軟性が高い材料より形成することを特徴とする半導体装置の製造方法。
【００９８】
（付記１５） 付記３又は１１記載の半導体装置の製造方法であって、
前記金属薄膜層及び前記薄膜多層基板を形成する工程は、前記金属薄膜層及び前記薄膜多層基板を前記シリコン基板上で予め個片化された状態に形成することを特徴とする半導体装置の製造方法。
【００９９】
（付記１６） 付記３又は１１記載の半導体装置の製造方法であって、
前記シリコン基板及び前記金属薄膜層を除去した後、露出した前記絶縁層にレーザを照射して開口を形成し、該開口内で前記導電層を露出させることを特徴とする半導体装置の製造方法。
【０１００】
（付記１７） 付記３又は１１記載の半導体装置の製造方法であって、
前記薄膜多層基板から前記シリコン基板を除去する前に、前記薄膜多層基板の試験を行うことを特徴とする半導体装置の製造方法。
【０１０１】
（付記１８） 付記１７記載の半導体装置の製造方法であって、
前記薄膜多層基板を貫通して前記金属薄膜層から前記薄膜多層基板の表面まで延在する導通部を形成し、
前記導通部と前記薄膜多層基板の導電層とを用いて前記薄膜倒す基板の試験を行うことを特徴とする半導体装置の試験方法。
【０１０２】
（付記１９） 付記１７記載の半導体装置の製造方法であって、
前記薄膜多層基板が前記シリコン基板に固定されている状態で、前記薄膜多層基板の表面にテスト配線層を形成して試験を行い、試験終了後に該テスト配線層を除去することを特徴とする半導体装置の製造方法。
【０１０３】
（付記２０） 付記３記載の半導体装置の製造方法であって、
前記薄膜多層基板が前記支持部材に固定された状態で、前記薄膜多層基板の試験を行うことを特徴とする半導体装置の製造方法。
【発明の効果】
上述の如く本発明によれば、次に述べる種々の効果を実現することができる。
【０１０４】
請求項１記載の発明によれば、薄膜多層基板自体がハンダ等によりパッケージ基板に固定されており、薄膜多層基板の強度を維持するためシリコン基板を必要としない。このため、半導体装置の高さ（厚み）が減少する。また、シリコン基板を貫通して導電部を設ける必要はなく、該導電部に関る不具合を防止することができ、且つ製造コストも低減される。
【０１０５】
請求項２記載の発明によれば、薄膜多層基板は製造工程においてシリコン基板が除去されても支持部材により平坦に維持され、変形することなく容易に取り扱うことができる。
【０１０６】
請求項３記載の発明によれば、発泡性粘着材を発泡させて粘着力を低下させることにより接着部材を支持部材と共に容易に剥離することができる。
【０１０７】
請求項４記載の発明によれば、シリコン基板上において薄膜多層基板が分割されて面積が小さくなるので、シリコン基板が除去されたときに薄膜基板の表面に割れが生じることを防止することができる。
【０１０８】
請求項５記載の発明によれば、薄膜多層基板は搭載された半導体素子と封止樹脂により平坦に維持されるため、製造工程で剛性を維持するために設けられているシリコン基板が不要となる。このため、半導体装置の高さ（厚み）が減少する。また、シリコン基板を貫通して導電部を設ける必要はなく、該導電部に関る不具合を防止することができ、且つ製造コストも低減される。
【０１０９】
請求項６記載の発明によれば、製造工程においてシリコン基板を除去しても、半導体素子と封止樹脂により薄膜多層基板が平坦に維持される。これにより、薄膜多層基板を容易に扱うことができる。
【０１１０】
請求項７記載の発明によれば、シリコン基板及び金属薄膜層を容易に且つ効率的に除去することができる。
【０１１１】
請求項８記載の発明によれば、フッ硝酸を中和することにより後工程においてフッ硝酸が残留することによる問題を解消することができる。
【０１１２】
請求項９記載の発明によれば、薄膜多層基板をシリコン基板上で予め個片化してしまうため、薄膜多層基板の面積が小さくなり、シリコン基板が除去されたときに薄膜基板の表面に割れが生じることを防止することができる。
【０１１３】
請求項１０記載の発明によれば、シリコン基板を除去した後に薄膜多層基板の導電層を容易に露出させることができる。
【図面の簡単な説明】
【図１】シリコン基板を用いて形成した再配線基板上に複数のＬＳＩを搭載して形成した半導体装置の断面図である。
【図２】本発明の第１実施例による半導体装置の断面図である。
【図３】本発明の第１実施例による半導体装置の変形例の断面図である。
【図４】図２に示す半導体装置の製造工程を説明するための図（その１）である。
【図５】図４に示すＡ部の拡大図である。
【図６】図２に示す半導体装置の製造工程を説明するための図（その２）である。
【図７】図６に示す接着フィルムの構造を示す断面図である。
【図８】図２に示す半導体装置の製造工程を説明するための図（その３）である。
【図９】図２に示す半導体装置の製造工程を説明するための図（その４）である。
【図１０】図２に示す半導体装置の製造工程を説明するための図（その５）である。
【図１１】図２に示す半導体装置の製造工程を説明するための図（その６）である。
【図１２】図２に示す半導体装置の製造工程を説明するための図（その７）である。
【図１３】図２に示す半導体装置の製造工程を説明するための図（その８）である。
【図１４】図２に示す半導体装置の製造工程を説明するための図（その９）である。
【図１５】図２に示す半導体装置の変形例を示す断面図である。
【図１６】本発明の第２実施例による半導体装置の断面図である。
【図１７】図１６に示す半導体装置の製造工程を説明するための図（その１）である。
【図１８】図１６に示す半導体装置の製造工程を説明するための図（その２）である。
【図１９】図１６に示す半導体装置の製造工程を説明するための図（その３）である。
【図２０】図１６に示す半導体装置の製造工程を説明するための図（その４）である。
【図２１】図１６に示す半導体装置の製造工程を説明するための図（その５）である。
【図２２】図１６に示す半導体装置の製造工程を説明するための図（その６）である。
【図２３】図１６に示す半導体装置の製造工程を説明するための図（その７）である。
【図２４】図１６に示す半導体装置の変形例を示す断面図である。
【図２５】図１６に示す半導体装置において、ＬＳＩの背面を研磨する工程を示す図である。
【図２６】図１６に示す半導体装置において、ＬＳＩの背面を研磨した後の工程を示す図である。
【図２７】薄膜配線層の変形例を示す断面図である。
【図２８】薄膜配線層に生じるクラックを示す図である。
【図２９】薄膜配線層の変形例の製造工程を説明するための図（その１）である。
【図３０】薄膜配線層の変形例の製造工程を説明するための図（その２）である。
【図３１】薄膜配線層の変形例の製造工程を説明するための図（その３）である。
【図３２】薄膜配線層を形成する段階から分割して個片化する工程を説明するための図である。
【図３３】個片化された薄膜配線層が形成されたシリコンウェハの平面図である。
【図３４】図３２に示す薄膜配線層が固定された支持部材をダイシングする工程を示す図である。
【図３５】薄膜配線層がシリコンウェハに形成されている状態で薄膜配線層を個片化しておく工程を説明するための図（その１）である。
【図３６】薄膜配線層がシリコンウェハに形成されている状態で薄膜配線層を個片化しておく工程を説明するための図（その２）である。
【図３７】薄膜配線層がシリコンウェハに形成されている状態で薄膜配線層を個片化しておく工程を説明するための図（その３）である。
【図３８】薄膜配線層がシリコンウェハに形成されている状態で薄膜配線層を個片化しておく工程を説明するための図（その４）である。
【図３９】薄膜配線層がシリコンウェハに形成されている状態で薄膜配線層を個片化しておく工程を説明するための図（その５）である。
【図４０】半導体装置の製造工程中に薄膜多層基板を試験する方法を説明する図である。
【図４１】半導体装置の製造工程中に薄膜多層基板を試験する方法を説明する図である。
【図４２】半導体装置の製造工程中に薄膜多層基板を試験する方法を説明する図である。
【図４３】半導体装置の製造工程中に薄膜多層基板を試験する方法を説明する図である。
【符号の説明】
４，５ ＬＳＩ
６ チップ部品
８ 電極パッド
１０ パッケージ基板
１２ ハンダボール
２０，５０ 半導体装置
２１ 薄膜多層基板
２２ アンダーフィル
２３ シリコンウェハ
２４ メタル薄膜層
２５ 薄膜配線層
２６ 下部電極
２７ 上部電極
２８，３３ Ａｕメッキ層
２９，３２ Ｎｉメッキ層
３０，３１ Ｃメッキ層
３５ 接着フィルム
３６ 支持部材
３８ ハンダバンプ
４１ ヒートスプレッダ
５１ 封止樹脂
Claims (10)
- 薄膜多層基板と、
該薄膜多層基板に搭載された少なくとも一つの半導体素子と、
前記薄膜多層基板が接続されたパッケージ基板と、
該パッケージ基板に設けられた外部接続用端子と
よりなる半導体装置であって、
前記薄膜多層基板は前記パッケージ基板に対して固定されていることを特徴とする半導体装置。 - 半導体装置の製造方法であって、
シリコン基板上に金属薄膜層を形成し、
該金属薄膜層上に導電層及び絶縁層を多段に形成して薄膜多層基板を形成し、
前記薄膜多層基板に支持部材を接着部材により貼り付け、
前記シリコン基板及び前記金属薄膜層を除去し、
前記薄膜多層基板を前記支持部材と共に個片化し、
前記薄膜多層基板をパッケージ基板に搭載して、前記薄膜多層基板を前記パッケージ基板に固定し、
前記接着部材の粘着力を低下させて、前記支持部材及び前記接着部材を前記薄膜多層基板から剥離し、
前記薄膜多層基板に半導体素子を搭載する
ことを特徴とする半導体装置の製造方法。 - 請求項２記載の半導体装置の製造方法であって、
前記接着部材は、前記薄膜多層基板に接触する面に熱発泡粘着材を有しており、
前記接着部材を剥離する工程は、前記接着部材を前記熱発泡粘着材の発泡開始温度以上の温度に加熱する工程を含むことを特徴とする半導体装置の製造方法。 - 請求項３記載の半導体装置の製造方法であって、
前記シリコン基板を除去する工程の前に、前記薄膜多層基板が前記シリコン基板に固定された状態で前記薄膜多層基板のみを切断して個片化しておくことを特徴とする半導体装置の製造方法。 - 薄膜多層基板と、
該薄膜多層基板に搭載された少なくとも一つの半導体素子と、
前記薄膜多層基板が接続されたパッケージ基板と、
該パッケージ基板に設けられた外部接続用端子と
よりなる半導体装置であって、
前記半導体素子は背面を露出した状態で前記薄膜多層基板上で封止樹脂により封止されており、
前記薄膜多層基板は前記パッケージ基板に対して固定されていることを特徴とする半導体装置。 - 半導体装置の製造方法であって、
シリコン基板上に金属薄膜層を形成し、
該金属薄膜層上に導電層及び絶縁層を多段に形成して薄膜多層基板を形成し、
前記薄膜多層基板に半導体素子を搭載し、
該半導体素子を前記薄膜多層基板上で樹脂封止し、
前記シリコン基板及び前記金属薄膜層を除去し、
前記薄膜多層基板を個片化し、
前記個片化された薄膜多層基板をパッケージ基板に搭載し、前記薄膜多層基板を前記パッケージ基板に固定する
ことを特徴とする半導体装置の製造方法。 - 請求項２又は６記載の半導体装置の製造方法であって、
前記シリコン基板及び金属薄膜層を除去する工程は、フッ硝酸を用いたスピンエッチングを含むことを特徴とする半導体装置の製造方法。 - 請求項７記載の半導体装置の製造方法であって、
前記シリコン基板及び金属薄膜層を除去する工程は、フッ硝酸を用いたスピンエッチングの後に、フッ硝酸を中和剤により中和する工程を含むことを特徴とする半導体装置の製造方法。 - 請求項２又は６記載の半導体装置の製造方法であって、
前記金属薄膜層及び前記薄膜多層基板を形成する工程は、前記金属薄膜層及び前記薄膜多層基板を前記シリコン基板上で予め個片化された状態に形成することを特徴とする半導体装置の製造方法。 - 請求項２又は６記載の半導体装置の製造方法であって、
前記シリコン基板及び前記金属薄膜層を除去した後、露出した前記絶縁層にレーザを照射して開口を形成し、該開口内で前記導電層を露出させることを特徴とする半導体装置の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002235524A JP3892774B2 (ja) | 2002-08-13 | 2002-08-13 | 半導体装置の製造方法 |
| US10/331,560 US6794273B2 (en) | 2002-05-24 | 2002-12-31 | Semiconductor device and manufacturing method thereof |
| TW092100357A TW594958B (en) | 2002-05-24 | 2003-01-08 | Semiconductor device and manufacturing method thereof |
| KR1020030004889A KR100810673B1 (ko) | 2002-05-24 | 2003-01-24 | 반도체 장치 및 그 제조 방법 |
| CNB031204309A CN1264207C (zh) | 2002-05-24 | 2003-03-14 | 半导体器件及其制造方法 |
| US10/878,206 US20040232549A1 (en) | 2002-05-24 | 2004-06-29 | Semiconductor device and manufacturing method thereof |
| US12/081,723 US7754534B2 (en) | 2002-05-24 | 2008-04-21 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002235524A JP3892774B2 (ja) | 2002-08-13 | 2002-08-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004079658A true JP2004079658A (ja) | 2004-03-11 |
| JP3892774B2 JP3892774B2 (ja) | 2007-03-14 |
Family
ID=32019991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002235524A Expired - Fee Related JP3892774B2 (ja) | 2002-05-24 | 2002-08-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3892774B2 (ja) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006080295A (ja) * | 2004-09-09 | 2006-03-23 | Sony Corp | 配線基板の製造方法および半導体モジュールの製造方法 |
| WO2007010863A1 (ja) * | 2005-07-15 | 2007-01-25 | Ryo Takatsuki | 集積回路チップ部品及びマルチチップモジュールとそれらの集積構造とそれらの製造方法 |
| JP2007242864A (ja) * | 2006-03-08 | 2007-09-20 | Oki Electric Ind Co Ltd | 半導体装置 |
| JP2007294832A (ja) * | 2005-07-15 | 2007-11-08 | ▲高▼築 良 | 集積回路チップ部品及びマルチチップモジュールとその製造方法 |
| JP2010141365A (ja) * | 2010-03-23 | 2010-06-24 | Panasonic Electric Works Co Ltd | 半導体装置及びその製造方法 |
| JP2011014944A (ja) * | 2004-12-01 | 2011-01-20 | Shinko Electric Ind Co Ltd | 電子部品実装構造体の製造方法 |
| JP2011044561A (ja) * | 2009-08-20 | 2011-03-03 | Fujitsu Ltd | マルチチップモジュール及びマルチチップモジュールの製造方法 |
| JP2011086820A (ja) * | 2009-10-16 | 2011-04-28 | Fujitsu Ltd | マルチチップモジュール |
| JP2013539226A (ja) * | 2010-09-27 | 2013-10-17 | ザイリンクス インコーポレイテッド | Ｉｃダイのためのコーナー構造 |
| KR20150130338A (ko) * | 2013-03-08 | 2015-11-23 | 자일링크스 인코포레이티드 | 스택된 실리콘 상호연결 기술(ssit) 제품을 위한 무-기판 인터포저 기술 |
| JP2015534287A (ja) * | 2012-11-09 | 2015-11-26 | アムコア テクノロジー インコーポレイテッドＡｍｋｏｒ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 半導体デバイス及びその製造方法 |
| JP2019106475A (ja) * | 2017-12-13 | 2019-06-27 | 凸版印刷株式会社 | 微細配線層付きキャリア基板、微細配線層付き半導体パッケージ基板、半導体パッケージおよび半導体装置並びに微細配線層付き半導体パッケージ基板の製造方法 |
| CN110999551A (zh) * | 2017-08-10 | 2020-04-10 | 国际商业机器公司 | 高密度互连粘合带 |
| WO2020085382A1 (ja) * | 2018-10-26 | 2020-04-30 | 凸版印刷株式会社 | 半導体パッケージ用配線基板、および半導体パッケージ用配線基板の製造方法 |
| WO2020235684A1 (ja) * | 2019-05-23 | 2020-11-26 | 凸版印刷株式会社 | 配線基板の製造方法 |
| US11233001B2 (en) | 2018-12-26 | 2022-01-25 | Shinko Electric Industries Co., Ltd. | Adhesive layer bonding a plurality of substrates having a fillet raised portion |
| JP7458969B2 (ja) | 2020-03-25 | 2024-04-01 | インテル コーポレイション | モールド貫通ビアを有する成形領域を有するマイクロ電子コンポーネント |
-
2002
- 2002-08-13 JP JP2002235524A patent/JP3892774B2/ja not_active Expired - Fee Related
Cited By (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006080295A (ja) * | 2004-09-09 | 2006-03-23 | Sony Corp | 配線基板の製造方法および半導体モジュールの製造方法 |
| JP2011014944A (ja) * | 2004-12-01 | 2011-01-20 | Shinko Electric Ind Co Ltd | 電子部品実装構造体の製造方法 |
| JP4699953B2 (ja) * | 2005-07-15 | 2011-06-15 | ▲高▼築 良 | マルチチップモジュールとその製造方法 |
| JP2007294832A (ja) * | 2005-07-15 | 2007-11-08 | ▲高▼築 良 | 集積回路チップ部品及びマルチチップモジュールとその製造方法 |
| WO2007010863A1 (ja) * | 2005-07-15 | 2007-01-25 | Ryo Takatsuki | 集積回路チップ部品及びマルチチップモジュールとそれらの集積構造とそれらの製造方法 |
| US7977801B2 (en) | 2005-07-15 | 2011-07-12 | Ryo Takatsuki | Integrated circuit chip component, multi-chip module, their integration structure, and their fabrication method |
| US8076179B2 (en) | 2005-07-15 | 2011-12-13 | Ryo Takatsuki | Fabrication method for integrated circuit chip component, multi-chip module, and their integration structure |
| JP2007242864A (ja) * | 2006-03-08 | 2007-09-20 | Oki Electric Ind Co Ltd | 半導体装置 |
| JP4668814B2 (ja) * | 2006-03-08 | 2011-04-13 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置 |
| JP2011044561A (ja) * | 2009-08-20 | 2011-03-03 | Fujitsu Ltd | マルチチップモジュール及びマルチチップモジュールの製造方法 |
| US8811031B2 (en) | 2009-08-20 | 2014-08-19 | Fujitsu Limited | Multichip module and method for manufacturing the same |
| JP2011086820A (ja) * | 2009-10-16 | 2011-04-28 | Fujitsu Ltd | マルチチップモジュール |
| JP2010141365A (ja) * | 2010-03-23 | 2010-06-24 | Panasonic Electric Works Co Ltd | 半導体装置及びその製造方法 |
| JP2013539226A (ja) * | 2010-09-27 | 2013-10-17 | ザイリンクス インコーポレイテッド | Ｉｃダイのためのコーナー構造 |
| KR101562717B1 (ko) * | 2010-09-27 | 2015-10-22 | 자일링크스 인코포레이티드 | Ｉｃ 다이를 위한 코너 구조 |
| US9536858B2 (en) | 2012-11-09 | 2017-01-03 | Amkor Technology, Inc. | Semiconductor device and manufacturing method thereof |
| US10985031B2 (en) | 2012-11-09 | 2021-04-20 | Amkor Technology Singapore Holding Pte. Ltd. | Semiconductor device and manufacturing method thereof |
| US11501978B2 (en) | 2012-11-09 | 2022-11-15 | Amkor Technology Singapore Holding Pte. Ltd. | Semiconductor device and manufacturing method thereof |
| JP2015534287A (ja) * | 2012-11-09 | 2015-11-26 | アムコア テクノロジー インコーポレイテッドＡｍｋｏｒ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 半導体デバイス及びその製造方法 |
| US9966276B2 (en) | 2012-11-09 | 2018-05-08 | Amkor Technology, Inc. | Semiconductor device and manufacturing method thereof |
| US10297466B2 (en) | 2012-11-09 | 2019-05-21 | Amkor Technology, Inc. | Semiconductor device and manufacturing method thereof |
| CN110085523B (zh) * | 2012-11-09 | 2024-04-12 | 安默克技术股份公司 | 半导体器件以及其制造方法 |
| CN110085523A (zh) * | 2012-11-09 | 2019-08-02 | 安默克技术股份公司 | 半导体器件以及其制造方法 |
| KR102223473B1 (ko) * | 2013-03-08 | 2021-03-08 | 자일링크스 인코포레이티드 | 스택된 실리콘 상호연결 기술(ssit) 제품을 위한 무-기판 인터포저 및 무-기판 인터포저를 갖는 ssit 제품을 형성하기 위한 방법(substrate-less interposer for a stacked silicon interconnect technology (ssit) product and method for forming a ssit product with a substrate-less interposer). |
| KR20150130338A (ko) * | 2013-03-08 | 2015-11-23 | 자일링크스 인코포레이티드 | 스택된 실리콘 상호연결 기술(ssit) 제품을 위한 무-기판 인터포저 기술 |
| JP2016510176A (ja) * | 2013-03-08 | 2016-04-04 | ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ | スタックドシリコンインターコネクト技術（ｓｓｉｔ）製品のための、基板レスインターポーザ技術 |
| CN110999551A (zh) * | 2017-08-10 | 2020-04-10 | 国际商业机器公司 | 高密度互连粘合带 |
| JP2020529742A (ja) * | 2017-08-10 | 2020-10-08 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | チップを相互接続する構造を含む基板、電子デバイス、およびその製作する方法 |
| CN110999551B (zh) * | 2017-08-10 | 2023-08-11 | 国际商业机器公司 | 高密度互连粘合带 |
| JP7116380B2 (ja) | 2017-08-10 | 2022-08-10 | インターナショナル・ビジネス・マシーンズ・コーポレーション | チップを相互接続する構造を含む基板、電子デバイス、およびその製作する方法 |
| JP2019106475A (ja) * | 2017-12-13 | 2019-06-27 | 凸版印刷株式会社 | 微細配線層付きキャリア基板、微細配線層付き半導体パッケージ基板、半導体パッケージおよび半導体装置並びに微細配線層付き半導体パッケージ基板の製造方法 |
| JP7087369B2 (ja) | 2017-12-13 | 2022-06-21 | 凸版印刷株式会社 | 微細配線層付きキャリア基板および微細配線層付き半導体パッケージ基板の製造方法 |
| WO2020085382A1 (ja) * | 2018-10-26 | 2020-04-30 | 凸版印刷株式会社 | 半導体パッケージ用配線基板、および半導体パッケージ用配線基板の製造方法 |
| JPWO2020085382A1 (ja) * | 2018-10-26 | 2021-09-30 | 凸版印刷株式会社 | 半導体パッケージ用配線基板、および半導体パッケージ用配線基板の製造方法 |
| JP7347440B2 (ja) | 2018-10-26 | 2023-09-20 | 凸版印刷株式会社 | 半導体パッケージ用配線基板の製造方法 |
| US11233001B2 (en) | 2018-12-26 | 2022-01-25 | Shinko Electric Industries Co., Ltd. | Adhesive layer bonding a plurality of substrates having a fillet raised portion |
| JPWO2020235684A1 (ja) * | 2019-05-23 | 2021-12-02 | 凸版印刷株式会社 | 配線基板の製造方法 |
| WO2020235684A1 (ja) * | 2019-05-23 | 2020-11-26 | 凸版印刷株式会社 | 配線基板の製造方法 |
| JP7458969B2 (ja) | 2020-03-25 | 2024-04-01 | インテル コーポレイション | モールド貫通ビアを有する成形領域を有するマイクロ電子コンポーネント |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3892774B2 (ja) | 2007-03-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW594958B (en) | Semiconductor device and manufacturing method thereof | |
| US6743661B1 (en) | Method of fabricating an integrated circuit package utilizing an interposer surrounded by a flexible dielectric material with conductive posts | |
| US9768090B2 (en) | Substrate design for semiconductor packages and method of forming same | |
| US8379400B2 (en) | Interposer mounted wiring board and electronic component device | |
| US9136159B2 (en) | Method and system for a semiconductor for device package with a die-to-packaging substrate first bond | |
| CN110660753B (zh) | 半导体封装件和方法 | |
| JP3892774B2 (ja) | 半導体装置の製造方法 | |
| JP2008258621A (ja) | 半導体デバイスパッケージの構造、および半導体デバイスパッケージ構造の形成方法 | |
| JP2008160084A (ja) | ダイ収容キャビティを備えたウェーハレベルパッケージおよびその方法 | |
| KR20010070217A (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2008211213A (ja) | 減少した構造を有するマルチチップパッケージおよびそれを形成するための方法 | |
| US11600575B2 (en) | Method for forming chip package structure | |
| JP2008130704A (ja) | 半導体装置の製造方法 | |
| US11121089B2 (en) | Integrated circuit package and method | |
| US20230109128A1 (en) | Heat Dissipation in Semiconductor Packages and Methods of Forming Same | |
| US11881458B2 (en) | Semiconductor devices and methods of manufacturing semiconductor devices | |
| KR20190055715A (ko) | 반도체 디바이스 및 그 제조 방법 | |
| CN115295507A (zh) | 集成电路器件和其形成方法 | |
| CN116936378A (zh) | 一种高密度扇出型封装结构及封装方法 | |
| TW202238706A (zh) | 半導體元件及其製作方法 | |
| CN110660751A (zh) | 芯片封装件 | |
| JP3825370B2 (ja) | 半導体装置の製造方法 | |
| CN111261531B (zh) | 半导体器件和形成集成电路封装件的方法 | |
| WO2022052072A1 (zh) | 一种扇出型封装结构及其制备方法 | |
| US20230369263A1 (en) | Semiconductor package |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050606 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060530 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060727 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060829 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061025 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061205 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061207 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3892774 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091215 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091215 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101215 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111215 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111215 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111215 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111215 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121215 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121215 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131215 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |