KR101562717B1 - Ｉｃ 다이를 위한 코너 구조 - Google Patents

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모흐센 에이치 마르디
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Abstract

하나 이상의 집적 회로 칩(102)이 기판(104)의 제1 표면 상에 플립칩 본딩된다. 콘택 어레이(120)가 기판의 제2 표면 상에 제조된다. 집적 회로 칩에 부착되는 코너 구조들(108, 110)이 IC 칩의 적어도 2개의 코너들을 커버한다.

Description

ＩＣ 다이를 위한 코너 구조{CORNER STRUCTURE FOR IC DIE}
본 발명은 일반적으로 집적 회로에 관한 것으로, 보다 구체적으로는 패키지 집적 회로의 다이들을 보호하기 위한 코너 구조에 관한 것이다.
수많은 집적 회로(IC) 칩(다이)들은 패키지 기판에 장착된 IC 칩 및 보통의 다른 칩들을 기본적으로 둘러싸는 덮개(lid)와 함께 있다. 전자 테스트 동안에, 테스트 고정 장치에 맞서 패키지 기판의 바텀(bottom) 상에 콘택 어레이를 유지시키도록 패키지 IC의 탑(top) 면에 힘이 대부분 적용된다. 덮개 설계에 따라, 패키지 덮개는 덮개 주위 둘레에 패키지 IC의 상단 면에 적용된 힘을 분배할 수 있고, 이는 IC 칩에 대한 직접적인 힘을 방지하고 또한 콘택의 일부가 테스트 고정 장치와 맞물리지 않게 될 수 있는 패키지 기판의 휨을 방지한다. 상당한 힘이 덮개 없는(non-lidded) 패키지 IC의 콘택 어레이를 유지시키는데 필요하면, 다이 균열 또는 솔더 파괴가 발생할 수 있다.
다이 균열 및 솔더 파괴를 방지하기 위한 한 방식은 테스트 동안 IC 다이 및 패키지 기판에 대해 동시에 다수의 힘들을 유지하는 것이었다. 유감스럽게도, 특히, 칩 커패시터와 같은 다른 컴포넌트들이 패키지 기판에 표면 장착되면, 이것은 테스트 고정 장치를 복잡하게 한다.
콘택 어레이를 갖는 덮개 없는(lidless) 패키지 IC를 테스트하기 위한 기술이 필요하다.
일 실시예에서, 집적 회로(IC)는 패키지 기판 또는 실리콘 인터포저와 같은, 기판, 및 기판의 제1 표면에 플립칩(flip-chip) 본딩되는 IC 칩을 포함할 수 있다. IC 칩은 제1 코너, 제2 코너, 제3 코너 및 제4 코너를 가질 수 있다. 기판은 제2 표면에 콘택 어레이를 가질 수 있다. 제1 코너 구조는 IC 칩에 부착될 수 있고, 적어도 제1 코너를 커버할 수 있다. 제2 코너 구조는 IC 칩에 부착될 수 있고, 제1 코너 구조 및 제2 코너 구조에 의해 커버되지 않은 IC 칩의 중앙 영역을 남기기 위하여 적어도 제2 코너를 커버할 수 있다.
이 실시예에서, 제1 코너 구조는 제3 코너를 커버할 수 있고, 제2 코너 구조는 제4 코너를 커버할 수 있다. 제1 코너 구조는 제1 측벽 부분을 포함하는 제1 에지 코너 구조일 수 있고, 제2 코너 구조는 제2 측벽 부분을 포함하는 제2 에지 코너 구조일 수 있다. 제1 측벽 부분 및 제2 측벽 부분 각각은 기판의 제1 표면으로 확장될 수 있다. 제품 표시가 제1 코너 구조에 있을 수 있다. IC 칩은 필드 프로그램 가능 게이트 어레이일 수 있고, 필드 프로그램 가능 게이트 어레이에 제품 표시를 더 포함할 수 있다. 제3 코너 구조는 제3 코너를 커버할 수 있고, 제4 코너 구조는 제4 코너를 커버할 수 있다. 제1 코너 구조, 제2 코너 구조, 제3 코너 구조, 및 제4 코너 구조 각각은 하나 이상의 측벽 부분들을 포함할 수 있다. 측벽 부분들은 기판의 제1 표면으로 확장될 수 있다. 갭이 IC 칩의 에지와 측벽 부분 사이에 존재할 수 있고; 언더필이 에지와 측벽 부분 사이에 존재할 수 있다.
전기 컴포넌트가 제1 코너 구조와 제2 코너 구조 사이의 IC 칩에 장착될 수 있다. 전기 컴포넌트는 제2 IC 칩일 수 있다. 기판은 실리콘 인터포저일 수 있고, 패키지 기판; 및 실리콘 인터포저의 제1 표면에 플립칩 본딩되는 제2 IC 칩을 더 포함할 수 있으며, 실리콘 인터포저는 패키지 기판에 장착될 수 있다. 제3 코너 구조가 IC 칩에 부착될 수 있고; 제4 코너 구조가 IC 칩에 부착될 수 있고; 제5 코너 구조가 제2 IC 칩에 부착될 수 있고; 제6 코너 구조가 제2 IC 칩에 부착될 수 있고; 제6 코너 구조가 제2 IC 칩에 부착될 수 있으며; 제8 코너 구조가 제2 IC 칩에 부착될 수 있다. IC 칩은 제1 필드 프로그램 가능 게이트 어레이일 수 있고, 제2 칩은 제2 필드 프로그램 가능 게이트 어레이일 수 있다.
다른 실시예에서, 집적 회로(IC)는 패키지 기판을 포함할 수 있고, 제1 IC 칩은 패키지 기판의 제1 표면에 플립칩 본딩될 수 있고, 제2 IC 칩은 제1 IC 칩에 적층될 수 있고; 제1 코너 구조는 패키지 기판의 제1 표면으로 확장되는 제1 푸팅(footing)을 갖는 제1 코너에서 제2 IC 칩에 부착될 수 있으며; 제2 코너 구조는 패키지 기판의 제1 표면으로 확장되는 제2 푸팅을 갖는 제2 코너에서 제2 IC 칩에 부착될 수 있다. 제1 IC 칩은 제2 IC 칩보다 얇을 수 있다. 제1 IC 칩은 제1 IC 칩과 제2 IC 칩 사이에 콘택 어레이를 이용하여 제2 IC 칩에 전기적으로 연결될 수 있다.
일 실시예에서, 덮개 없는 패키지 집적 회로(IC)를 제조하는 방법은, 패키지 기판의 제1 면에 IC 칩을 플립칩 본딩하는 단계; IC 칩의 적어도 2개의 코너에 코너 구조를 부착하는 단계; 테스트 고정 장치의 테스트 고정 장치 소켓에 덮개 없는 패키지 IC를 배치하는 단계; 및 테스트 고정 장치의 전기 테스트 콘택 어레이 쪽으로 패키지 기판의 제2 면의 콘택 어레이를 누르기 위해서, 테스트 고정 장치의 워크 프레스(work press)로 덮개 없는 패키지 IC의 코너 구조를 접촉하는 단계를 포함할 수 있다. 제2 IC 칩은 패키지 기판에 플립칩 본딩될 수 있고; 제2 코너 구조는 제2 IC 칩에 부착될 수 있으며, 코너 구조를 접촉하는 단계는 제2 코너 구조를 접촉하는 단계를 포함할 수 있다.
다른 실시예에서, 집적 회로(IC)를 제조하는 방법은, 기판의 제1 면에 IC 칩을 플립칩 본딩하는 단계로서, IC 칩은 제1 코너, 제2 코너, 제3 코너, 및 제4 코너를 갖는 것인, 플립칩 본딩 단계; 적어도 제1 코너를 커버하기 위해 IC 칩에 제1 코너 구조를 부착하는 단계; 및 제1 코너 구조 및 제2 코너 구조에 의해 커버되지 않은 IC 칩의 중앙 영역을 남기기 위하여 적어도 제2 코너를 커버하기 위해 IC 칩에 제2 코너 구조를 부착하는 단계를 포함할 수 있다. 이 방법은 기판의 제1 면에 다른 IC 칩을 플립칩 본딩하는 단계; 및 패키지 기판에 기판을 장착하는 단계를 더 포함할 수 있다. 게다가, 방법은 IC 칩에 제3 코너 구조를 부착하는 단계; IC 칩에 제4 코너 구조를 부착하는 단계; 다른 IC 칩에 제5 코너 구조를 부착하는 단계; 다른 IC 칩에 제6 코너 구조를 부착하는 단계; 다른 IC 칩에 제7 코너 구조를 부착하는 단계; 및 다른 IC 칩에 제8 코너 구조를 부착하는 단계를 더 포함할 수 있다. 방법은 제1 코너 구조와 제2 코너 구조 사이의 IC 칩에 전기 컴포넌트를 장착하는 단계를 더 포함할 수 있다. 더욱이, 방법은 테스트 고정 장치의 테스트 고정 장치 소켓에 IC를 배치하는 단계; 및 테스트 고정 장치의 전기 테스트 콘택 어레이 쪽으로 패키지 기판의 제2 면의 콘택 어레이를 누르기 위해 테스트 고정 장치의 워크 프레스로 IC의 코너 구조를 접촉하는 단계를 더 포함할 수 있다.
본 발명에 따르면, IC 다이를 위한 코너 구조를 제공하는 것이 가능하다.
도 1a는 일 실시예에 따른 패키지 IC의 평면도이다.
도 1b는 도 1a의 패키지 IC의 일부의 단면도이다.
도 2는 다른 실시예에 따른 패키지 IC의 평면도이다.
도 3a는 다른 실시예에 따른 패키지 IC의 평면도이다.
도 3b는 도 3a의 패키지 IC의 단면도이다.
도 3c는 추가의 실시예에 따라 도 3a에 따른 패키지 IC의 측면도이다.
도 4는 다른 실시예에 따른 패키지 IC의 평면도이다.
도 5a는 실시예에 따른 합성 패키지 IC(500)의 평면도이다.
도 5b는 단면선(D-D)을 따라 취해진 도 5a의 패키지 IC의 단면도이다.
도 6은 실시예에 따라 패키지 IC를 테스트하기 위한 테스트 고정 장치의 단면도이다.
도 7은 다른 실시예에 따라 패키지 IC를 테스트하기 위한 테스트 고정 장치의 단면도이다.
도 8은 실시예에 따라 IC를 제조하는 프로세스의 흐름도이다.
도 9는 실시예에 이용하기에 적합한 FPGA의 평면도이다.
덮개 없는 플립칩 패키지 IC의 생산 테스트는 일반적으로 패키지 IC의 콘택 어레이(예컨대, 볼 그리드 어레이 또는 솔더 범프 어레이)를 테스트 고정 장치의 대응하는 바늘 침대(bed-of-nails) 또는 포고핀(pogo-pin) 어레이로 누르는 워크 프레스를 포함한다. 종래의 테스트 흐름에서, 플립칩 IC는 더욱 큰 패키지 기판에 본딩되고, 워크 프레스는 이 IC 다이를 누른다. 패키지 기판의 뒤틀림 또는 휨은 전기적 고장 또는 시각적 고장을 야기하는 IC 다이의 변형을 일으킬 수 있다. 실시예는 덮개 없는 패키지 다이(들)의 하나 이상의 코너 또는 에지에 지지 구조를 포함하여, 워크 프레스가 IC 다이(들)의 보호된 코너를 통해, 또는 지지 구조를 통해 힘을 생성하도록 하여, 휨 문제 및 그 관련된 문제를 줄인다.
도 1a는 실시예에 따른 패키지 IC(100)의 평면도이다. IC 다이(102)는 패키지 기판(104)에 플립칩 장착(본딩)된다. 칩 커패시터와 같은 추가적인 컴포넌트(106)들이 IC 다이(102)가 장착되는 패키지 기판 표면에 선택적으로 장착된다. 패키지 기판의 반대 면(도시되지 않음)은 볼 그리드 어레이 또는 솔더 범프 어레이와 같은, 콘택 어레이를 갖는다. 패키지 기판(104)은, 예를 들어, IC 다이의 콘택 어레이를 패키지 기판의 바텀 상의 대응하는 콘택에 연결하는 하나 이상의 패턴화된 금속층들 및 비아를 갖는, 다층 인쇄 배선 보드이다. 특정한 실시예에서, 패키지 기판은 실리콘 인터포저 또는 실리콘 패키지 기판 상에 장착된 다수의 IC 다이들을 상호접속하는 실리콘 인터포저이다. 유사하게, 패키지 기판은 패키지 기판의 바텀 상의 콘택들 또는 IC 다이에 컴포넌트(106)를 연결한다.
직사각형 (정사각형) 코너 구조들(108, 110, 112, 114)이 IC 다이(102)에 부착된다. 특정한 실시예에서, 코너 구조는 구리 시트로부터 찍히거나 눌려지고, 에폭시 또는 다른 접착제를 이용하여 IC 다이에 부착된다. 대안적으로, 인듐 또는 인듐 합금과 같은, 압축성 금속성 열 전달 물질이 이용되어 구리를 코너 구조에 부착한다. 구리는 높은 열 전도성 및 상대적 연성으로 인해 코너 구조를 제조하기 위한 바람직한 물질이다. 대안적으로, 코너 구조는 덮개 물질, 즉, 종래의 덮개를 제조하는데 이용되는 물질로부터 제조된다.
코너 구조들(108, 110, 112, 114)은 IC 다이(102)의 코너들을 커버하고, 커버되지 않은 IC 다이(102)의 중앙 영역(116)을 남기고, 이 중앙 영역은 제품 표시를 위해 이용될 수 있다. 대안적인 또는 추가적인 실시예에서, 제품 표시(111)는 코너 구조에 배치된다. 특정한 실시예에서, 패키지 기판은 대략 15 mm x 15 mm이고 대략 0.69 mm의 두께이며, IC 다이는 대략 5.6 mm x 5.6 mm이고 대략 0.8 mm (31 mils) 두께이다. 전기 컴포넌트는 대략 0.50 mm 높이의 표면 장착 디커플링 커패시터를 포함한다.
도 1b는 부분 단면선(B)을 따라 취해진 도 1a의 패키지 IC(100)의 일부의 단면도이다. 코너 구조(114)는 IC 다이(102)의 측면 에지로부터 오프셋된 푸팅(115)을 포함하여, 이 푸팅(115)이 때때로 다이의 에지로부터 확장되는 언더필 물질(117)에 영향을 미치지 않도록 한다. 푸팅(115)은 코너 구조(114)의 탑에 적용되는 힘(119)을 패키지 기판(104)에 전달한다.
도 2는 다른 실시예에 따른 패키지 IC(200)의 평면도이다. IC 다이(202)는 패키지 기판(204)에 플립칩 장착(본딩)된다. 칩 커패시터와 같은 추가적인 컴포넌트(206)들이 IC 다이(202)가 장착되는 패키지 기판 표면에 선택적으로 장착된다. 패키지 기판의 반대 면(도시되지 않음)은 볼 그리드 어레이 또는 솔더 범프 어레이와 같은, 콘택 어레이를 갖는다. 삼각형 코너 구조들(208, 210, 212, 214)이 IC 다이(202)에 장착되어, 커버되지 않은 IC 다이(202)의 중앙 영역(216)을 남긴다. 추가의 실시예에서, 칩 커패시터 또는 다른 IC 다이와 같은 하나 이상의 컴포넌트들(218)이 IC 다이의 후면에 장착되고, 코너 구조들은 충분한 두께여서(즉, IC 다이(202) 위에 충분한 높이로 상승), 워크 프레스가 테스트 동안에 이 컴포넌트들을 접촉하지 않고, 가능하게는 으스러트리지 않는다.
특정한 실시예에서, IC 다이(202)는 적층된 IC 다이(예컨대, 컴포넌트 218)를 연결하는 실리콘 관통 비아를 포함하고, 이 실리콘 관통 비아는 적층된 다이의 콘택 어레이에 대응한다. 실리콘 관통 비아를 갖는 IC 다이는 대개 종래의 다이보다 얇은데, 왜냐하면 실리콘 관통 비아를 갖는 IC 다이가 제조되는 웨이퍼는 비아의 에칭을 용이하게 하거나 이전에 에칭된 비아를 노출하기 위해 후면 연마(씨닝)되기 때문이다. 실시예들에 따른 코너 구조들은 특히 실리콘 관통 비아를 갖는 IC 다이와 같은 얇은 IC 다이에 이용하는 것이 바람직하다.
도 3a는 다른 실시예에 따른 패키지 IC(300)의 평면도이다. IC 다이(302)는 패키지 기판(304)에 플립칩 장착(본딩)된다. 칩 커패시터와 같은 추가적인 컴포넌트(306)들이 IC 다이(302)가 장착되는 패키지 기판 표면에 선택적으로 장착된다. 패키지 기판의 반대 면은 볼 그리드 어레이 또는 솔더 범프 어레이와 같은, 콘택 어레이(도시되지 않음, 도 3b를 참조하시오, 도면 번호 328)를 갖는다. 에지 코너 구조들(즉, 하나 이상의 코너들을 커버하기 위해 에지를 끼고 나 있는 구조들)(308, 310)이 IC 다이(302)의 대향 에지들에 부착된다. 일 실시예에서, 에지 코너 구조들은 근본적으로 평판형(도 7을 참조하시오)이다. 대안적인 실시예에서, 에지 코너 구조들은 앵글 부재(도 3b를 참조하시오)이거나, 워크 프레스(일반적으로, 도 6을 참조하시오)로부터의 힘을 패키지 기판에 전달하기 위해 패키지 기판으로 확장된 푸팅을 포함한다.
도 3b는 단면선(C-C)을 따라 취해진 도 3a의 패키지 IC의 단면도이다. 에지 코너 구조들(308, 310)은 IC 다이(302)의 후면(324)을 따라 확장되는 제1 (수평) 또는 탑 부분(322) 및 그 탑 부분으로부터 확장되는 푸팅 측벽 부분(326)을 갖는다. 특정한 실시예에서, 측벽 부분은 패키지 기판(304)으로 확장되는 푸팅이다. 탑 부분(322)은 테스트 고정 장치의 워크 프레스로부터의 힘을 IC 다이에 전달하고, 푸팅 부분(326)은 워크 프레스로부터의 힘을 패키지 기판에 전달한다. 워크 프레스로부터의 힘은 패키지 IC의 콘택 어레이(328)를 전기 테스트 베드와 접촉하도록 한다. 대안적인 실시예에서, 푸팅 부분은 패키지 기판으로 확장되지 않으나, 에지 코너 구조에 강성을 제공하고 IC 다이에 추가적인 본딩 표면을 제공한다. 대안적으로, 푸팅(측벽 부분)을 갖는 코너 구조가 기판으로 완전히 확장되지 않고, 이는 IC 다이 또는 패키지 기판의 표면 상의 구조에 인접한 패키지 기판에 대한 접촉이 방지되는 애플리케이션에 바람직하다.
도 3c는 추가의 실시예에 따라 도 3a에 따른 패키지 IC의 측면도이다. 직사각형 IC 다이(302)가 밑에 있는 IC 다이(303)에 적층된다. 특정한 실시예에서, 밑에 있는 IC 다이(303)는 위에 놓여 있는 다이(302)와 같은 풋프린트(footprint)를 갖고, 활성 실리콘으로부터 IC 다이(303)의 후면으로 확장되는 실리콘 관통 비아(도시되지 않음)를 포함한다. 실리콘 관통 비아를 갖는 IC 다이는 실리콘 관통 비아가 없는 IC 보다, 대개 상당히 얇으므로, 더욱 부서지기 쉬운데, 실리콘 관통 비아가 제한된 가로세로 비율(aspect ratio)을 갖고, 실리콘 관통 비아를 갖는 IC들이 대개 후면 연마되는 웨이퍼가 미세 간격 비아를 허용하기 때문이다. 코너 구조들은 패키지 IC의 전자 테스트 동안에 워크 프레스에 의해 코너 구조의 표면(317)에 적용되는 힘을 전달하는 푸팅(313, 315)을 갖는다.
도 4는 다른 실시예에 따른 패키지 IC(400)의 평면도이다. 직사각형 IC 다이(402)는 패키지 기판(404)에 플립칩 장착(본딩)된다. 칩 커패시터 또는 다른 IC들과 같은 추가적인 컴포넌트(406)들이 IC 다이(402)가 장착되는 패키지 기판 표면에, 또는 IC 다이 상에 선택적으로 장착된다. 패키지 기판의 반대 면(도시되지 않음)은 볼 그리드 어레이 또는 솔더 범프 어레이와 같은, 콘택 어레이를 갖는다. 스트립 코너 구조들(408, 410, 412, 414)이 IC 다이(402)에 장착되어, IC 다이의 코너(409)로부터 IC 다이의 비커버된 중앙 영역(416)을 향해 확장된다. 일 실시예에서, 스트립 코너 구조는 패키지 기판으로 확장되는 푸팅을 포함한다. 푸팅은 프레스 힘의 일부를 코너 구조로부터 IC 다이 밖의 패키지 기판에 결합하기 위해 Z 방향에 추가적인 강도를 제공한다. 대안적인 실시예는 푸팅을 생략하고 프레스 힘은 IC를 통해 패키기 지판에 전달된다.
도 5a는 실시예에 따른 합성 패키지 IC(500)의 평면도이다. 다수의 IC 다이들(502, 504, 506)이 제1 면(탑 면)에 장착되고, 실리콘 인터포저(508)에 전기적으로 연결되며, 특정한 실시예에서 이 실리콘 인터포저(508)는 IC 다이들과 인터페이스하는 면에 패턴화된 금속층을 갖고, 패턴화된 금속층으로부터 인터포저의 반대면(바텀 면)으로 확장되는 실리콘 관통 비아(도시되지 않음)를 갖는 실리콘 인터포저이다. 실리콘 관통 비아는 일반적으로 패키지 기판(510)(인터포저 밑에 있기 때문에 도시되지 않음)의 대응하는 콘택 어레이에 연결하는 실리콘 인터포저(508)의 바텀 상의 볼 그리드 어레이 또는 솔더 범프 어레이와 같은, 콘택 어레이를 형성하도록 범프(도시되지 않음)된다. 패키지 기판(510)은 일반적으로 개재 유전체에 의해 분리되는 패턴화된 금속층을 갖고, 인쇄 배선 보드 또는 다른 어셈블리, 또는 대안적으로 본딩 패드 상의 대응하는 콘택 어레이에 연결되도록 의도되는 다른 콘택 어레이(도시되지 않음)를 바텀 면(즉, 인터포저가 장착된 면에 반대인 면)에 갖는다.
특히, 실리콘 인터포저는 합성 패키지 IC에 이용하는 것이 바람직한데, 실리콘 인터포저의 열 팽창 특성이 실리콘 IC 다이들의 열 팽창 특성과 일치하기 때문이다. 대안적인 실시예에서, 패키지 기판은 인쇄 배선 보드이다. 예를 들어, IC 다이들은 다수의 필드 프로그램 가능 게이트 어레이(FPGA)이고, 프로세서, ASIC, 또는 메모리 칩과 결합한 FPGA, 또는 프로세서, ASIC, 또는 메모리 칩과 결합한 다수의 FPGA이다.
IC 다이들(502, 504, 506) 각각은 코너 구조들(510, 512, 514, 516, 518, 520, 522, 524, 526, 528, 530, 532)를 포함한다. 대안적으로, 코너 구조는 코너들 중 일부 또는 다이들 중 일부에서 생략된다. 커패시터와 같은, 다른 표면 장착 컴포넌트들이 합성 패키지 IC(500)에 선택적으로 포함되지만, 설명의 간결함을 위해 도 5에서 생략된다.
도 5b는 단면선(D-D)을 따라 취해진 도 5a의 패키지 IC(500)의 단면도이다. 코너 구조들(514, 516)은 특정한 실시예에서 솔더 범프 어레이인, 콘택 어레이(515)를 이용하여 실리콘 인터포저(508)에 전기적으로 연결되고 장착되는 IC 다이들(502, 504, 506) 상에 있다. 실리콘 인터포저(508)는 특정한 실시예에서 솔더 범프 어레이 또는 솔더 볼 어레이인, 콘택 어레이(509)를 이용하여 패키지 기판(510)에 전기적으로 연결되고 장착된다. 패키지 기판(510)은 패키지 IC(500)를 인쇄 배선 보드 또는 다른 어셈블리에 연결하는데 이용되는 콘택 어레이(511)를 실리콘 인터포저(508) 반대 면에 갖는다.
도 6은 실시예에 따라 덮개 없는 패키지 IC를 테스트하기 위한 테스트 고정 장치(600)의 단면도이다. 테스트 고정 장치(600)는 덮개 없는 패키지 IC(608)의 바텀 상의 솔더 볼 또는 다른 콘택(606)과 전기 접촉하고 이에 대응하는 포코핀 어레이 또는 바늘 침대 유형의 콘택(604)을 갖는 베이스(602)를 포함한다. 콘택(604)은 IC 테스트 및 측정의 기술 분야에서 잘 공지된 바와 같은, 바이어스 전압, 신호, 및 측정 인터페이스를 제공하는 전기 테스트 스테이션(도시되지 않음)에 연결된다.
테스트 고정 장치(600)는 덮개 없는 패키지 IC(608)가 콘택(콘택 요소 또는 콘택 핀)(604)으로 얼마나 멀리 눌려질 수 있는지를 제한하는 제1 스톱(계측 표면)(610), 및 워크 프레스(614)가 베이스(602)를 향해 얼마나 멀리 확장될 수 있는지를 제한하는 제2 스톱(하드 스톱)(612)을 갖는다. 다시 말히면, 베이스는 워크 프레스의 이동을 제한하는 하드 스톱을 포함한다. 덮개 없는 패키지 IC와 워크 프레스 사이의 힘은 IC가 부서지지 않도록 제어되고, 하드 스톱은 패키지 기판 상의 볼 그리드와 콘택 핀 사이에 신뢰성 있는 전기 접촉을 제공하기 위해서 선택된 거리에서 콘택 핀을 디프레스하도록 선택된다.
덮개 없는 패키지 IC(608)는 하나 이상의 실시예들에 따라 워크 프레스(614)의 콘택 표면으로부터 패키지 IC의 패키지 기판(624)을 향해 일반적으로 확장되는 측벽 부분(620, 622)을 갖는 코너 구조(616, 618)를 포함한다. 대안적으로, 측벽 부분은 패키지 기판으로 완전히 확장되지 않는다. 워크 프레스(614)는 코너 구조(616, 618) 및 패키지 기판(624)에 접촉한다. 일부 실시예들에서, 워크 프레스(614)는 전기 테스트 동안에 에지 코너 구조(616, 618)를 통해 IC 다이로부터의 열을 제거하는 열 싱크(thermal sink)의 역할을 한다. 특정한 실시예에서, 워크 프레스는 생산 테스트 동안에 열 안정성을 위해 다이의 탑을 접촉하는 구리 블록을 포함한다. 대안적으로, 인듐과 같은 유연성 열 전도성 물질이 코너 구조에 의해 커버되지 않은 적어도 하나의 영역에서 IC 다이를 접촉한다. 유연성 열 전도성 물질은 IC 다이에 상당한 힘을 부가하지 않고, 전기 테스트 동안에 IC 다이로부터 열 싱크를 제공한다.
테스트 동안에 패키지 IC의 뒤틀림을 방지하는 것이 바람직한데, 왜냐하면 뒤틀림은 하나 이상의 콘택 쌍(즉, 테스트 핀-콘택 볼/범프 쌍)에서 믿을 수 없는 전기 접속을 야기할 수 있기 때문이다. 과도한 뒤틀림은 또한 IC 다이 또는 기판의 균열을 야기할 수 있다.
도 7은 다른 실시예에 따라 덮개 없는 패키지 IC를 테스트하기 위한 테스트 고정 장치(700)의 단면도이다. 테스트 고정 장치(700)는 덮개 없는 패키지 IC(708)의 바텀 상의 솔더 볼 또는 다른 콘택(706)과 전기 접촉하고 이에 대응하는 포코핀 어레이 또는 바늘 침대 유형의 콘택(704)을 갖는 베이스(702)를 포함한다. 콘택(704)은 IC 테스트 및 측정의 기술 분야에서 잘 공지된 바와 같은, 바이어스 전압, 신호, 및 측정 인터페이스를 제공하는 전기 테스트 스테이션(도시되지 않음)에 연결된다.
테스트 고정 장치(700)는 덮개 없는 패키지 IC(708)가 콘택(704)으로 얼마나 멀리 눌려질 수 있는지를 제한하는 제1 스톱(계측 표면)(710), 및 워크 프레스(714)가 베이스(702)를 향해 얼마나 멀리 확장될 수 있는지를 제한하는 제2 스톱(712)을 갖는다. 다시 말히면, 베이스는 워크 프레스의 이동을 제한하는 하드 스톱을 포함한다.
덮개 없는 패키지 IC(708)는 하나 이상의 실시예들에 따라 코너 구조(716, 718)를 포함한다. 워크 프레스(714)는 코너 구조(716, 618) 및 패키지 기판(724)에 접촉한다. 일부 실시예들에서, 워크 프레스(714)는 전기 테스트 동안에 코너 구조(716, 718)를 통해 IC 다이로부터의 열을 제거하는 열 싱크의 역할을 한다. 특정한 실시예에서, 워크 프레스는 생산 테스트 동안에 열 안정성을 위해 다이의 탑을 접촉하는 구리 블록을 포함한다.
코너 구조는 패키지 IC에 분산 및 통합되는, 다이를 접촉하기 위한 표면을 제공한다. 코너 구조는, 다이 프레스 또는 다른 툴이 베어 다이 BGA 플립칩 패키지, 또는 다른 베어 다이 패키지를 접촉할 때 종래의 패키지 IC에서 발생할 수 있거나, 또는 패키지 IC의 조정 동안에 발생할 수 있는 손상으로부터 IC 다이를 보호한다. 실시예들에 따른 코너 구조는 또한 다이와 다른 식으로 직접 접촉할 수 있는 워크 프레스로 다이의 후면이 긁히거나 손상되는 것을 방지한다. 이와 같은 긁힘은 제품 표시를 방해하고, 또한 기계적 변형으로 인해 균열 또는 다른 실패에 대한 잠재적 시작 부위를 제공한다.
도 8은 실시예에 따라 코너 구조를 갖는 덮개 없는 패키지 IC를 제조하는 프로세스(800)의 흐름도이다. 프로세스는 덮개 없는 패키지 IC를 어셈블리하는 단계(즉, 단계 802 및 804), 및 덮개 없는 패키지 IC를 전기적 테스트하는 단계(즉, 단계 806)를 포함하고, 특정한 실시예에서, 이 테스트는 최종 전기 테스트이다. 하나 이상의 IC 칩들은 패키지 기판의 표면에 플립칩 본딩되고, 특정한 실시예에서, 패키지 기판은 인터포저이다(단계 802). 칩 커패시터와 같은 다른 컴포넌트들이 패키지 기판의 표면에 선택적으로 본딩된다. 코너 구조들이 IC 칩의 코너를 커버하기 위해 부착된다(단계 804). 특정한 실시예에서, 2개의 에지 코너 구조가 IC 칩의 4개의 코너를 커버한다. 대안적인 실시예에서, 4개의 코너 구조가 IC 칩의 코너들을 커버한다. 멀티 칩 패키지 IC에서, 코너 구조들은 모든 IC 칩들의 모든 코너들을 커버한다. 대안적인 실시예에서, 멀티 칩 패키지 IC의 코너들 중 하나 이상은 코너 구조로 커버되지 않는다.
일 실시예에서, 각각의 코너 구조는 IC의 표면(후면) 상에 장착된 코너 구조로부터 패키지 기판의 표면으로 확장되는 푸팅을 갖는다. 대안적인 실시예에서, 어떠한 코너 구조들도 패키지 기판의 표면으로 확장되는 푸팅을 갖지 않는다. 또 다른 실시예에서, 코너들 중 일부가 패키지 기판의 표면으로 확장되는 푸팅을 갖고, 일부는 푸팅을 갖지 않는다.
패키지 IC는 전기 테스트 고정 장치 소켓에 배치되고(단계 806), 워크 프레스는 코너 구조 및 패키지 기판을 접촉하고, 테스트 고정 장치의 전기 테스트 콘택의 대응하는 어레이 쪽으로 패키지 IC의 바텀 상의 콘택 어레이를 누른다(단계 808). 특정한 실시예에서, 테스트 고정 장치 소켓은 전기 테스트 콘택의 어레이를 향해 패키지 IC의 이동을 제한하기 위한 제1 스톱 및 패키지 IC를 향해 워크 프레스의 이동을 제한하기 위한 제2 스톱을 포함한다.
도 9는 실시예에 이용하기에 적합한 FPGA(900)의 평면도이다. 예를 들어, 도 5의 IC들(502, 504, 506) 중 하나 이상은 도 9에 따른 FPGA이다. FPGA는 CMOS 제조 프로세스 또는 혼합 CMOS/NMOS 프로세스를 이용하여 제조된다.
FPGA 아키텍쳐는 멀티 기가비트 트랜스시버(multi-gigabit transceiver; MGT)(901), 구성 가능 로직 블록(configurable logic block; CLB)(902), 랜덤 액세스 메모리 블록(random access memory block; BRAM)(903), 입력/출력 블록(input/output block; lOB)(904), 구성 및 클록 로직(configuration and clocking logic; CONFIG/CLOCKS)(905), 디지털 신호 프로세싱(digital signal processing; DSP) 블록(906), (예컨대, 구성 포트 및 클록 포트와 같은) 특수화된 입력/출력 블록(input/output block; I/O)(907), 및 디지털 클록 관리기, 아날로그-디지털 컨버터, 시스템 모니터링 로직 등과 같은 기타 프로그램 가능 로직(908)을 포함한 많은 수의 상이한 프로그램 가능 타일들을 포함한다. 몇몇의 FPGA는 또한 전용 프로세서 블록(processor block; PROC)(910)을 포함한다. CONFIG/CLOCKS(905) 컬럼(column)으로부터 확장되는 수평 영역(909)은 FPGA(900)의 폭에 걸쳐 클록 및 구성 신호들을 분배하는데 이용된다.
몇몇의 FPGA에서, 각각의 프로그램 가능 타일은 각각의 인접한 타일 내의 대응하는 상호접속 요소에 대한 표준화된 접속부들을 갖는 프로그램 가능 상호접속 요소(interconnect element; INT)(911)를 포함한다. 그러므로, 함께 고려되는 프로그램 가능 상호접속 요소는 예시된 FPGS를 위한 프로그램 가능 상호접속 구조를 구현한다. 도 9의 상단부에 포함된 예시들에 의해 도시된 바와 같이, 프로그램 가능 상호접속 요소(INT)(911)는 또한 동일 타일 내의 프로그램 가능 로직 요소에 대한 접속부들을 포함한다.
예를 들어, CLB(902)는 사용자 로직을 구현하도록 프로그램될 수 있는 구성 가능 로직 요소(configurable logic element; CLE)(912) 및 단일 프로그램 가능 상호접속 요소(INT)(911)를 포함할 수 있다. BRAM(903)은 하나 이상의 프로그램 가능 상호접속 요소들에 더하여 BRAM 로직 요소(BRAM logic element; BRL)(913)를 포함할 수 있다. 일반적으로, 타일 내에 포함된 상호접속 요소들의 수는 타일의 높이에 좌우된다. 도시된 실시예에서, BRAM 타일은 다섯 개의 CLB와 동일한 높이를 가지지만, 다른 수들(예컨대, 네 개)이 또한 이용될 수 있다. DSP 타일(906)은 적절한 수의 프로그램 가능 상호접속 요소들에 더하여 DSP 로직 요소(DSP logic element; DSPL)(914)를 포함할 수 있다. IOB(904)는, 예컨대 프로그램 가능 상호접속 요소(INT)(911)의 하나의 인스턴스에 더하여 입력/출력 요소(IOL)(915)의 두 개의 인스턴스를 포함할 수 있다. 도 9에서 도시된 아키텍쳐를 활용한 몇몇의 FPGA들은 FPGA의 대부분을 구성하는 정규의 기둥형 구조를 분열시키는 추가적인 로직 블록들을 포함한다. 추가적인 로직 블록들은 프로그램 가능 블록들 및/또는 전용 로직일 수 있다. 예를 들어, 도 9에 도시된 프로세서 블록(PROC)(910)은 CLB 및 BRAM의 여러 컬럼들에 뻗쳐있다. PROC(910)는 단일 전력 도메인을 포함하거나, 다수의 전력 도메인을 포함하거나, FPGA(900)의 다른 블록들과 전력 블록을 공유할 수 있다.
도 9는 단지 예시적인 FPGA 아키텍쳐를 도시하려고 의도한 것임을 주목하라. 컬럼 내의 로직 블록들의 수, 컬럼들의 상대적 폭, 컬럼들의 수 및 배열, 컬럼들 내에 포함된 로직 블록들의 유형, 로직 블록들의 상대적 크기, 및 도 9의 상단부에 포함된 상호접속/로직 구현부들은 단순한 예시에 불과하다. 예를 들어, 실제의 FPGA에서는, 일반적으로 사용자 로직의 효율적인 구현을 촉진시키기 위해, CLB가 나타나는 곳이라면 어디라도 하나 보다 많은 인접 CLB 컬럼이 포함된다.
본 발명이 특정한 실시예와 관련하여 설명되었지만, 이러한 실시예들의 변형은 당업자에게 자명할 것이다. 예를 들어, 대안적인 푸팅, 포스트, 또는 측벽을 갖는 코너 구조의 대안적인 정렬 또는 코너 구조의 대안적인 구성이 이용될 수 있다. 그러므로, 첨부된 특허청구 범위 및 사상은 전술한 설명으로 제한되어서는 안 된다.

Claims (15)

  1. 덮개 없는(lidless) 패키지 집적 회로(IC)에 있어서,
    기판;
    제1 콘택 어레이에 의해 상기 기판의 제1 표면에 플립칩(flip-chip) 본딩되는 IC 칩 - 상기 IC 칩은 제1 코너, 제2 코너, 제3 코너 및 제4 코너를 구비함 - ;
    상기 기판의 제1 표면 상의 언더필 물질;
    상기 기판의 제2 표면 상의 제2 콘택 어레이;
    적어도 상기 제1 코너를 커버하는 상기 IC 칩에 부착되는 제1 코너 구조 - 상기 제1 코너 구조는 상기 제1 코너 구조의 탑에 적용되는 힘을 상기 기판에 전달하며 상기 기판과 수직 접촉하는 제1 푸팅(footing)을 구비함 - ; 및
    상기 제1 코너 구조 및 제2 코너 구조에 의해 커버되지 않은 상기 IC 칩의 중앙 영역을 남기기 위하여 적어도 상기 제2 코너를 커버하는 상기 IC 칩에 부착되는 제2 코너 구조 - 상기 제2 코너 구조는 상기 제2 코너 구조의 탑에 적용되는 힘을 상기 기판에 전달하며 상기 기판과 수직 접촉하는 제2 푸팅을 구비함 - 를 포함하고,
    상기 제1 푸팅 및 제2 푸팅은 상기 IC 칩의 측면 에지로부터 오프셋되어 상기 제1 푸팅 및 제2 푸팅이 상기 언더필 물질에 영향을 미치지 않도록 하며,
    상기 제1 푸팅 및 제2 푸팅은 상기 기판의 상기 제1 표면으로 상기 제1 콘택 어레이를 넘어 확장하는 것인 집적 회로(IC).
  2. 제1항에 있어서, 상기 제1 코너 구조는 또한 상기 제3 코너를 커버하고, 상기 제2 코너 구조는 또한 상기 제4 코너를 커버하는 것인, 집적 회로(IC).
  3. 제1항 또는 제2항에 있어서, 상기 제1 코너 구조는 제1 측벽 부분을 포함하는 제1 에지 코너 구조이고, 상기 제2 코너 구조는 제2 측벽 부분을 포함하는 제2 에지 코너 구조인 것인, 집적 회로(IC).
  4. 제3항에 있어서, 상기 제1 측벽 부분 및 상기 제2 측벽 부분 각각은 상기 기판의 상기 제1 표면으로 확장되는 것인, 집적 회로(IC).
  5. 제1항 또는 제2항에 있어서,
    상기 제1 코너 구조 상에 제품 표시
    를 더 포함하는 집적 회로(IC).
  6. 제1항 또는 제2항에 있어서,
    상기 제3 코너를 커버하는 제3 코너 구조 및 상기 제4 코너를 커버하는 제4 코너 구조
    를 더 포함하는 집적 회로(IC).
  7. 제1항 또는 제2항에 있어서,
    상기 제1 코너 구조와 상기 제2 코너 구조 사이에 상기 IC 칩 상에 장착된 전기 컴포넌트
    를 더 포함하는 집적 회로(IC).
  8. 제7항에 있어서, 상기 전기 컴포넌트는 제2 IC 칩인 것인, 집적 회로(IC).
  9. 제1항 또는 제2항에 있어서, 상기 기판은 실리콘 인터포저이고,
    상기 집적 회로(IC)는,
    패키지 기판; 및
    상기 실리콘 인터포저의 제1 표면에 플립칩 본딩되는 다른 IC 칩
    을 더 포함하고,
    상기 실리콘 인터포저는 상기 패키지 기판 상에 장착되는 것인, 집적 회로(IC).
  10. 제9항에 있어서,
    상기 IC 칩에 부착되는 제3 코너 구조;
    상기 IC 칩에 부착되는 제4 코너 구조;
    상기 다른 IC 칩에 부착되는 제5 코너 구조;
    상기 다른 IC 칩에 부착되는 제6 코너 구조;
    상기 다른 IC 칩에 부착되는 제7 코너 구조; 및
    상기 다른 IC 칩에 부착되는 제8 코너 구조를 더 포함하는 집적 회로(IC).
  11. 덮개 없는 패키지 집적 회로(IC)를 제조하는 방법에 있어서,
    제1 콘택 어레이에 의해 기판의 제1 면에 IC 칩 - 상기 IC 칩은 제1 코너, 제2 코너, 제3 코너 및 제4 코너를 구비함 - 을 플립칩 본딩하는 단계;
    상기 기판의 상기 제1 면에 언더필 물질을 적용하는 단계;
    적어도 상기 제1 코너를 커버하도록 상기 IC 칩에 제1 코너 구조를 부착하는 단계로서, 상기 제1 코너 구조는 상기 제1 코너 구조의 탑에 적용되는 힘을 상기 기판에 전달하며 상기 기판과 수직 접촉하는 제1 푸팅을 구비하는 것인, 제1 코너 구조 부착 단계; 및
    상기 제1 코너 구조 및 제2 코너 구조에 의해 커버되지 않은 상기 IC 칩의 중앙 영역을 남기기 위하여 적어도 상기 제2 코너를 커버하도록 상기 IC 칩에 제2 코너 구조를 부착하는 단계로서, 상기 제2 코너 구조는 상기 제2 코너 구조의 탑에 적용되는 힘을 상기 기판에 전달하며 상기 기판과 수직 접촉하는 제2 푸팅을 구비하는 것인, 제2 코너 구조 부착 단계를 포함하고,
    상기 제1 푸팅 및 제2 푸팅은 상기 IC 칩의 측면 에지로부터 오프셋되어 상기 제1 푸팅 및 제2 푸팅이 상기 언더필 물질에 영향을 미치지 않도록 하며,
    상기 제1 푸팅 및 제2 푸팅은 상기 기판의 상기 제1 면으로 상기 제1 콘택 어레이를 넘어 확장하는 것인, 집적 회로(IC)를 제조하는 방법.
  12. 제11항에 있어서,
    상기 기판의 상기 제1 면에 다른 IC 칩을 플립칩 본딩하는 단계; 및
    상기 기판을 패키지 기판에 장착하는 단계
    를 더 포함하는 집적 회로(IC)를 제조하는 방법.
  13. 제12항에 있어서,
    상기 IC 칩에 제3 코너 구조를 부착하는 단계;
    상기 IC 칩에 제4 코너 구조를 부착하는 단계;
    상기 다른 IC 칩에 제5 코너 구조를 부착하는 단계;
    상기 다른 IC 칩에 제6 코너 구조를 부착하는 단계;
    상기 다른 IC 칩에 제7 코너 구조를 부착하는 단계; 및
    상기 다른 IC 칩에 제8 코너 구조를 부착하는 단계
    를 더 포함하는 집적 회로(IC)를 제조하는 방법.
  14. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 제1 코너 구조와 상기 제2 코너 구조 사이에 상기 IC 칩 상에 전기 컴포넌트를 장착하는 단계
    를 더 포함하는 집적 회로(IC)를 제조하는 방법.
  15. 제11항 내지 제13항 중 어느 한 항에 있어서,
    테스트 고정 장치의 테스트 고정 장치 소켓에 상기 IC를 배치하는 단계; 및
    상기 테스트 고정 장치의 전기 테스트 콘택 어레이 쪽으로 상기 패키지 기판의 제2 면 상의 제2 콘택 어레이를 누르기 위하여 상기 테스트 고정 장치의 워크 프레스로 상기 IC의 코너 구조를 접촉하는 단계
    를 더 포함하는 집적 회로(IC)를 제조하는 방법.
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