TW202416484A - 內部接合半導體積體電路晶片 - Google Patents

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Abstract

本發明提供用於內部接合多個半導體積體電路晶片以形成多晶片封裝結構之技術。舉例而言，一裝置包含一第一半導體晶粒及一第二半導體晶粒。該第一半導體晶粒包含一第一重疊區，該第一重疊區包含一第一金屬接點陣列。該第二半導體晶粒包含一第二重疊區，該第二重疊區包含一第二金屬接點陣列。該第一重疊區及該第二重疊區重疊且接合在一起，其中該第一金屬接點陣列與該第二金屬接點陣列對準，且其中該第一半導體晶粒及該第二半導體晶粒安置成彼此橫向鄰近。

Description

內部接合半導體積體電路晶片
本發明大體上係關於半導體封裝技術，且特定言之，係關於用於建構多晶片封裝結構之技術。
半導體製造及封裝技術之創新已實現更小規模、更高密度半導體積體電路(IC)晶片的開發，以及具有佈線及區域陣列輸入/輸出(I/O)接觸密度之高度積體晶片模組的開發，此實現IC晶片之密集封裝。對於某些應用，高效能電子器件經建構有一或多個多晶片模組(MCM)，其使用用於模組對板I/O互連(例如，地柵陣列(LGA)或球柵陣列(BGA)連接)之合適的區域陣列連接技術安裝至電路板(例如，系統板(或節點卡)、印刷電路板、印刷佈線板等)。MCM技術可用於形成具有用於電腦伺服器應用之多個IC處理器晶片或用於自訂應用之多個異構晶片等之高密度封裝的第一層級封裝結構。
諸如二維(2-D)封裝及三維(3-D)封裝技術之各種習知技術可用於建構MCM封裝結構。在2-D封裝之情況下，MCM可藉由使用直接晶片附接(DCA)技術(例如，覆晶接合)將多個半導體IC晶粒直接連接至封裝基板來建構，其中半導體IC晶片安裝於彼此橫向鄰近(例如，在單一平面中或彼此共面)的封裝中。就此而言，2-D封裝技術可能需要相對大的封裝佔據面積以容納多個半導體IC晶片。另外，鄰近晶片之間的I/O通信路徑可能非常長，此係因為晶片對晶片I/O通信經由晶片-基板-晶片連接及介面進行，此可導致有雜訊及長互連長度，此可降低信號完整性。
另一方面，在3-D封裝之情況下，另外兩個半導體IC晶片豎直地堆疊於彼此之頂部上，且使用諸如矽穿孔(TSV)互連結構之豎直互連結構互連(不具有中間層或封裝基板)。雖然3-D封裝可提供堆疊晶片之間的通信頻寬的改良，但存在與3-D封裝相關聯的各種難以解決的問題。
舉例而言，當前晶片堆疊製程主要基於TSV技術，其中3-D封裝中之最底部晶片及中間晶片需要TSV結構來實現晶片之間及至封裝基板的I/O通信，以及自封裝基板至堆疊晶片中之各者的接地及電力連接之遞送。就此而言，I/O及電力遞送可能需要的大量TSV可消耗堆疊晶片之相對大量實際面積(其可限制TSV密度)且造成關於TSV對準準確度之問題。另外，用於電力遞送之TSV可導致上部晶片之電壓降，對於下部晶片中所需之較大電力TSV而言需要相對大實際面積消耗以降低TSV電阻。
另外，歸因於自下部及中間晶片至上部封裝封蓋及散熱器之熱傳導路徑較長且較暖，3-D堆疊使得冷卻最底部晶片更加困難，該等上部封裝封蓋及散熱器熱耦接至3-D堆疊中之最上部晶片。與3-D封裝相關聯之其他問題包括但不限於(i)由與習知晶粒內導線相比具有高得多的寄生電容之3-D佈線之寄生電容引起的延遲，(ii)堆疊總成良率及/或需要更多晶片實際面積以經由例如冗餘來減輕良率損失，(iii)對額外晶片處理之要求，諸如背側薄化以保持堆疊晶片儘可能薄以及TSV之額外製造特定步驟，(iv)晶片堆疊極限等。
本發明之實施例包括多晶片封裝結構及用於內部接合多個半導體積體電路晶片(或半導體晶粒)以形成多晶片封裝結構之技術。舉例而言，例示性實施例包括包含第一半導體晶粒及第二半導體晶粒之裝置。該第一半導體晶粒包含一第一重疊區，該第一重疊區包含一第一金屬接點陣列。該第二半導體晶粒包含一第二重疊區，該第二重疊區包含一第二金屬接點陣列。該第一重疊區及該第二重疊區重疊且接合在一起，其中該第一金屬接點陣列與該第二金屬接點陣列對準，且其中該第一半導體晶粒及該第二半導體晶粒安置成彼此橫向鄰近。
有利地，第一半導體晶粒及第二半導體晶粒之第一重疊區及第二重疊區之重疊及接合(其中第一金屬接點陣列與第二金屬接點陣列對準)提供第一半導體晶粒及第二半導體晶粒之重疊及內部接合區中的直接晶粒對晶粒連接，而不需要經由底層封裝基板路由晶粒對晶粒連接。此外，此類直接晶粒對晶粒連接提供第一積體電路晶粒與第二積體電路晶粒之間的短、低電阻及低電容連接。此外，與第一半導體晶粒及第二半導體晶粒將分別安裝於封裝基板上之標準2-D封裝結構相比，第一半導體晶粒及第二半導體晶粒之第一重疊區及第二重疊區之接合導致減小之封裝佔據面積。此外，第一半導體晶粒及第二半導體晶粒之第一重疊區及第二重疊區之內部接合允許高密度整合，而不具有與如上文所論述之3-D封裝相關聯的缺點。
另一例示性實施例包括一種裝置，其包含一第一半導體晶粒及一第二半導體晶粒。該第一半導體晶粒包含一第一重疊區，該第一重疊區包含一第一金屬接點陣列。該第二半導體晶粒包含一第二金屬接點陣列。該第二半導體晶粒接合至該第一半導體晶粒之該第一重疊區，其中該第二金屬接點陣列與該第一金屬接點陣列的至少一部分對準，且其中該第一半導體晶粒及該第二半導體晶粒安置成彼此橫向鄰近。
另一例示性實施例包括一種設備，其包含一封裝基板及安裝於該封裝基板上之一多晶片封裝結構。該多晶片封裝結構包含一第一半導體晶粒及一第二半導體晶粒。該第一半導體晶粒包含一第一重疊區，該第一重疊區包含一第一金屬接點陣列。該第二半導體晶粒包含一第二重疊區，該第二重疊區包含一第二金屬接點陣列。該第一重疊區及該第二重疊區重疊且接合在一起，其中該第一金屬接點陣列與該第二金屬接點陣列對準，且其中該第一半導體晶粒及該第二半導體晶粒安置成彼此橫向鄰近。
另一例示性實施例包括一種設備，其包含一封裝基板、安裝於該封裝基板上之一多晶片封裝結構。該多晶片封裝結構包含一第一半導體晶粒及一第二半導體晶粒。該第一半導體晶粒包含一第一重疊區，該第一重疊區包含一第一金屬接點陣列。該第二半導體晶粒包含一第二金屬接點陣列。該第二半導體晶粒接合至該第一半導體晶粒之該第一重疊區，其中該第二金屬接點陣列與該第一金屬接點陣列的至少一部分對準，且其中該第一半導體晶粒及該第二半導體晶粒安置成彼此橫向鄰近。
在另一例示性實施例中，如可與前述段落組合，該第一金屬接點陣列包含安置於一第一絕緣層中之一第一銅柱陣列，且該第二金屬接點陣列包含安置於一第二絕緣層中之一第二銅柱陣列。
在另一例示性實施例中，如可與前述段落組合，該第一重疊區及該第二重疊區藉由以下中之至少一者接合在一起：該第一銅柱陣列與該第二銅柱陣列之熱壓接合；及該第一絕緣層與該第二絕緣層之共價接合。
另一例示性實施例包括一種方法，其包含：在一第一半導體晶圓上形成一第一半導體晶粒，其中該第一半導體晶粒包含一第一重疊區，該第一重疊區包含一第一金屬接點陣列；在一第二半導體晶圓上形成一第二半導體晶粒，其中該第二半導體晶粒包含一第二重疊區，該第二重疊區包含一第二金屬接點陣列；將該第一半導體晶粒自該第一半導體晶圓傳送至一處置器基板；將該第二半導體晶粒自該第二半導體晶圓傳送至該處置器基板，其中將該第二半導體晶粒傳送至該處置器基板包含使該第二重疊區與該第一重疊區重疊且使該第二金屬接點陣列與該第一金屬接點陣列對準；及接合該第一重疊區及該第二重疊區，其中該第一金屬接點陣列與該第二金屬接點陣列對準，且其中該第一半導體晶粒及該第二半導體晶粒在該處置器基板上安置成彼此橫向鄰近。
將在將結合隨附圖式閱讀的實施例的以下詳細描述中描述本發明之其他實施例。
現將關於多晶片封裝結構及用於內部接合多個半導體積體電路晶片以形成多晶片封裝結構的技術更詳細地論述本發明之實施例。應理解，隨附圖式中所展示之各種層、結構及區為未按比例繪製之示意性說明。另外，為了易於解釋，通常用於形成半導體裝置或結構之類型的一或多個層、結構及區可不在給定圖式中明確地展示。此並不隱示未明確展示之任何層、結構及區自實際半導體結構省略。此外，應理解，本文所論述之實施例不限於本文中所展示及描述之特定材料、特徵及處理步驟。特定言之，相對於半導體處理步驟，應強調，本文中所提供之描述並不意欲涵蓋可為形成功能性半導體積體電路裝置所需的所有處理步驟。實情為，本文中出於描述之經濟性而有目的地不描述常用於形成半導體裝置之某些處理步驟，諸如濕式清潔及退火步驟。
此外，在整個圖式中使用相同或類似參考編號來表示相同或類似特徵、元件或結構，且因此，針對圖式中之各者將不重複相同或類似特徵、元件或結構之詳細解釋。應理解，如本文中所使用之關於厚度、寬度、百分比、範圍等的術語「約」或「實質上」意謂表示接近或近似，但並不準確。舉例而言，如本文中所使用之術語「約」或「實質上」隱示可存在小的誤差邊際，諸如1%或小於所陳述量。如本文中所使用之術語「例示性」意謂「充當實例、例子或說明」。本文中描述為「例示性」之任何實施例或設計不應解釋為比其他實施例或設計更佳或更有利。如本文中所使用的用以描述「在」側或表面「上方」形成特徵(例如，層)的字詞「在…上方」意謂特徵(例如，層)可「直接」形成於所隱示側或表面「上」(亦即，與所隱示側或表面直接接觸)，或特徵(例如，層)可「間接」形成於所隱示側或表面「上」，其中一或多個額外層安置於特徵(例如，層)與所隱示側或表面之間。
此外，如本文中所使用之術語「半導體積體電路晶片」係指包含積體電路之半導體晶粒，該積體電路製造於包含多個晶粒之半導體晶圓上，且可使用晶粒單體化製程自半導體晶圓分割(切割)以提供用於封裝之單體化晶粒。在半導體積體電路之內容背景中，晶粒為其上製造有給定功能電路(例如，記憶體電路、處理器電路系統等)之半導體材料之塊。術語「晶片」與「晶粒」在本文中可互換地使用。
為將空間情境提供至圖式中所展示之半導體結構的不同結構定向，在該等圖式中展示XYZ笛卡爾座標(Cartesian coordinates)。如本文中所使用之術語「豎直」或「豎直方向」或「豎直高度」表示圖式中所展示之笛卡爾座標的Z方向，且如本文中所使用之術語「水平」、「水平方向」、「橫向」或「橫向方向」表示圖式中所展示之笛卡爾座標之X方向及/或Y方向。
圖1A及圖1B示意性地繪示根據本發明之例示性實施例之包含內部接合的半導體積體電路晶片之多晶片封裝結構100。圖1A為多晶片封裝結構100之頂部平面視圖，且圖1B為沿著圖1A中之線1B-1B的多晶片封裝結構100之示意性橫截面側視圖。如圖1A及圖1B中共同展示，多晶片封裝結構100包含經由後段製程(BEOL)連接內部接合之第一半導體積體電路(IC)晶片110 (或第一半導體晶粒)及第二半導體IC晶片120 (或第二半導體晶粒)。第一半導體IC晶片110包含基底半導體基板110S、FEOL (前段製程)/MOL (中段製程)結構111 (其形成於基底半導體基板110S之前側上)及BEOL結構110B，該BEOL結構包含蝕刻停止層112、嵌入於蝕刻停止層112中之金屬接點113 (例如，金屬柱)陣列、多個佈線層級114以及接觸襯墊115及安置於接觸襯墊115上之焊料球116 (例如，C4焊料球)陣列。在一些實施例中，接觸襯墊115陣列自BEOL結構110B之最後金屬化層級圖案化。
第二半導體IC晶片120包含基底半導體基板120S、FEOL/MOL結構121 (其形成於基底半導體基板120S之前側上)及BEOL結構120B，該BEOL結構包含蝕刻停止層122、嵌入於蝕刻停止層122中之金屬接點123 (例如，金屬柱)陣列、多個佈線層級124以及接觸襯墊125及安置於接觸襯墊125上之焊料球126 (例如，受控塌陷晶片連接(C4)焊料球)陣列。在一些實施例中，接觸襯墊125陣列自BEOL結構120B之最後金屬化層級圖案化。
如圖1B中示意性地繪示，第一半導體IC晶片110及第二半導體IC晶片120安置成彼此橫向鄰近(例如，共面)且在重疊區100-1中接合在一起，其中第一半導體IC晶片110之重疊區110-1 (其包含金屬接點113陣列)及第二半導體IC晶片120之重疊區120-1 (其包含金屬接點123陣列)對準且經由金屬接點113陣列及金屬接點123陣列的接合而接合在一起以提供高密度晶片對晶片互連陣列。
在一些實施例中，如圖1B中所展示，第一半導體IC晶片110之重疊區110-1藉由圖案化及蝕刻BEOL結構110B向下至蝕刻停止層112以暴露形成為BEOL結構110B之第一金屬化層級之部分的金屬接點113陣列來形成。另一方面，第二半導體IC晶片120之重疊區120-1藉由背側圖案化及蝕刻基底半導體基板120S (及FEOL/MOL層)向下至蝕刻停止層122以暴露形成為BEOL結構120B之第一金屬化層級之部分的金屬接點123陣列來形成。在製造期間，各別第一半導體IC晶片110及第二半導體IC晶片120之重疊部分110-1及120-1對準安置，使得金屬接點113陣列與金屬接點123陣列對準且接著使用如下文所論述的技術接合。
藉由接合金屬接點113陣列與金屬接點123陣列形成的高密度晶片對晶片互連陣列提供第一半導體IC晶片110與第二半導體IC晶片120之間的直接I/O連接，而無需經由例如高密度橋接晶片或經由封裝基板路由第一半導體IC晶片110與第二半導體IC晶片120之間的I/O通信，如在習知封裝結構及技術中。晶片內部I/O接合之另一優點為，與習知較大晶片外(亦即，晶片間) I/O封裝層級接合(亦即，C4焊料互連)相比，歸因於由最先進半導體積體電路製造製程提供之較小基本規則及較佳微影對準，可獲得較小I/O金屬接觸節距。在圖1B中，金屬接點113陣列連接至第一半導體積體電路晶片110之FEOL/MOL結構111中的主動/被動組件，且金屬接點123陣列經由第二半導體積體電路晶片120之BEOL結構120B的佈線層級124中之橫向/豎直佈線連接至第二半導體積體電路晶片120之FEOL/MOL結構121中的主動/被動組件。在一些實施例中，取決於應用，金屬接點113陣列及金屬接點123陣列形成有相對小的接觸節距，例如75微米或更小，或更佳55微米或更小。另外，金屬接點113陣列及金屬接點123陣列可形成有符合最先進微製造及接合對準基本規則的微米或亞微米尺寸。
如圖1B中所展示，C4焊料球116陣列及C4焊料球126陣列可用於將第一半導體IC晶片110及第二半導體IC晶片120接合至第一層級封裝基板，以提供提供至第一半導體IC晶片110及第二半導體IC晶片120之電力連接(供應電力及接地)以及與安裝至第一層級封裝基板之其他半導體IC晶片之I/O通信等的晶片至基板連接。在一些實施例中，取決於應用，焊料球116及126的陣列具有約40微米或更大之接觸節距。
對於異構封裝應用，第一半導體IC晶片110及第二半導體IC晶片120可包含用以實施給定應用之各種類型的積體電路及系統。舉例而言，取決於應用，第一半導體IC晶片110及第二半導體IC晶片120可包含不同類型之IC晶片。在一些實施例中，第一半導體IC晶片110及第二半導體IC晶片120可包含以下中之任一者：記憶體裝置(例如，高頻寬記憶體(HBM)、動態隨機存取記憶體(DRAM)裝置)、硬體加速器裝置、開關或控制器晶片及/或多核心處理器裝置，例如中央處理單元(CPU)、微控制器、特殊應用積體電路(ASIC)、場可程式化閘陣列(FPGA)，及其他類型之通用處理器或工作負載最佳化處理器，諸如圖形處理單元(GPU)、數位信號處理器(DSP)、系統晶片(SoC)，及經組態以執行一或多個固定功能之其它類型的專用處理器或共處理器。
圖2A及圖2B示意性地繪示根據本發明之另一實施例之包含內部接合的半導體積體電路晶片之多晶片封裝結構200。圖2A為多晶片封裝結構200之頂部平面視圖，且圖2B為沿著圖2A中之線2B-2B的多晶片封裝結構200之示意性橫截面側視圖。如圖2A及圖2B中共同展示，多晶片封裝結構200包含經由BEOL連接內部接合的第一半導體IC晶片210 (或第一半導體晶粒)、第二半導體IC晶片220 (或第二半導體晶粒)及第三半導體IC晶片230。如圖2B中具體展示，第一半導體IC晶片210包含基底半導體基板210S、FEOL/MOL結構211 (其形成於基底半導體基板210S之前側上)及BEOL結構，該BEOL結構包含蝕刻停止層212及嵌入於蝕刻停止層212中之金屬接點213 (例如，金屬柱)陣列。類似地，第二半導體IC晶片220包含基底半導體基板220S、FEOL/MOL結構221 (其形成於基底半導體基板220S之前側上)及BEOL結構，該BEOL結構包含蝕刻停止層222及嵌入於蝕刻停止層222中之金屬接點223 (例如，金屬柱)陣列。
第三半導體IC晶片230包含基底半導體基板230S、FEOL/MOL結構231 (其形成於基底半導體基板230S之前側上)及BEOL結構230B，該BEOL結構包含蝕刻停止層232、嵌入於蝕刻停止層232中之第一金屬接點233-1 (例如，金屬柱)陣列及第二金屬接點233-2 (例如，金屬柱)陣列、多個佈線層級234以及接觸襯墊235及安置於接觸襯墊235上之焊料球236 (例如，C4焊料球)陣列。在一些實施例中，接觸襯墊235陣列自BEOL結構230B之最後金屬化層級圖案化，且第一金屬接點233-1陣列及第二金屬接點233-2陣列自BEOL結構230B之第一金屬化層級圖案化。
如圖2B中示意性地繪示，第一半導體IC晶片210及第三半導體IC晶片230安置成彼此橫向鄰近(例如，共面)且在第一重疊區200-1中接合在一起。另外，第二半導體IC晶片220及第三半導體IC晶片230安置成彼此橫向鄰近(例如，共面)且在第二重疊區200-2中接合在一起。更具體言之，第三半導體IC晶片230包含第一重疊區230-1及第二重疊區230-2。第一重疊區230-1及第二重疊區230-2藉由背側圖案化及蝕刻第三半導體IC晶片230之基底半導體基板230S (及FEOL/MOL結構231)之不同區向下至蝕刻停止層232以暴露第一金屬接點233-1陣列及第二金屬接點233-2陣列來形成。
在第一重疊區200-1中，第一半導體IC晶片210具有與第三半導體IC晶片230之第一重疊區230-1之佔據面積相同(或實質上相同)的佔據面積，使得整個第一半導體積體電路晶片210與第三半導體IC晶片230之第一重疊區230-1重疊。第一半導體IC晶片210之金屬接點213陣列與第三半導體IC晶片230之第一重疊區230-1內的第一金屬接點233-1陣列之對應接點對準且接合至該等對應接點。類似地，在第二重疊區200-2中，第二半導體IC晶片220具有與第三半導體IC晶片230之第二重疊區230-2之佔據面積相同(或實質上相同)的佔據面積，使得整個第二半導體積體電路晶片220與第三半導體IC晶片230之第二重疊區230-2重疊。第二半導體IC晶片220之金屬接點223陣列與第三半導體IC晶片230之第二重疊區230-2內的第二金屬接點233-2陣列之對應接點對準且接合至該等對應接點。
圖2A及圖2B示意性地繪示例示性多晶片封裝結構，其中與第三半導體IC晶片230相比，第一半導體IC晶片210及第二半導體IC晶片220相對較小。舉例而言，第一半導體IC晶片210及第二半導體IC晶片220可為記憶體晶片(例如，HBM DRAM晶片)，而第三半導體IC晶片230可為例如硬體處理器晶片或硬體加速器晶片等。第一半導體IC晶片210及第三半導體IC晶片230經由藉由接合金屬接點213陣列與第一金屬接點233-1陣列形成之高密度晶片對晶片互連(直接I/O連接)陣列進行通信。第二半導體IC晶片220及第三半導體IC晶片230經由藉由接合金屬接點223陣列與第二金屬接點233-2陣列形成之高密度晶片對晶片互連(直接I/O連接)陣列進行通信。
在例示性多晶片封裝結構200中，不存在自第一半導體IC晶片210及第二半導體IC晶片220至封裝基板(未展示)之直接晶片至基板連接。實情為，封裝基板與第一半導體IC晶片210及第二半導體IC晶片220之間的所有晶片至基板連接經由第三半導體IC晶片230之BEOL結構230B提供。在此類組態中，第三半導體IC晶片230之BEOL結構230B可具有橫向及豎直佈線，以使用藉由第一半導體IC晶片210與第三半導體IC晶片230之間的內部接合之金屬接點213及233-1陣列形成之高密度互連的一部分將電力/接地連接及其他I/O連接自封裝基板路由至第一半導體IC晶片210。類似地，第三半導體IC晶片230之BEOL結構230B可具有橫向及豎直佈線，以使用藉由第二半導體IC晶片220與第三半導體IC晶片230之間的內部接合之金屬接點223及233-2陣列形成之高密度互連的一部分將電力/接地連接及其他I/O連接自封裝基板路由至第二半導體IC晶片220。
圖3A及圖3B示意性地繪示根據本發明之另一實施例之包含內部接合的半導體積體電路晶片之多晶片封裝結構300。圖3A為多晶片封裝結構300之頂部平面視圖，且圖3B為沿著圖3A中之線3B-3B的多晶片封裝結構300之示意性橫截面側視圖。如圖3A及圖3B中共同展示，多晶片封裝結構300包含經由BEOL連接內部接合的第一半導體IC晶片310 (或第一半導體晶粒)、第二半導體IC晶片320 (或第二半導體晶粒)及第三半導體IC晶片330。如圖3B中具體展示，第一半導體IC晶片310包含基底半導體基板310S、FEOL/MOL結構311 (其形成於基底半導體基板310S之前側上)及BEOL結構，該BEOL結構包含蝕刻停止層312及嵌入於蝕刻停止層312中之金屬接點313 (例如，金屬柱)陣列。雖然未在圖3B中具體展示，但類似於第一半導體IC晶片310之結構組態，第二半導體IC晶片320包含基底半導體基板320S、FEOL/MOL結構(其形成於基底半導體基板320S之前側上)及BEOL結構，該BEOL結構包含蝕刻停止層及嵌入於蝕刻停止層中之金屬接點(例如，金屬柱)陣列。
第三半導體IC晶片330包含基底半導體基板330S、FEOL/MOL結構331 (其形成於基底半導體基板330S之前側上)及BEOL結構330B，該BEOL結構包含蝕刻停止層332、嵌入於蝕刻停止層332中之金屬接點333陣列、多個佈線層級334以及接觸襯墊335及安置於接觸襯墊335上之焊料球336 (例如，C4焊料球)陣列。在一些實施例中，接觸襯墊335陣列自BEOL結構330B之最後金屬化層級圖案化，且金屬接點333陣列自BEOL結構330B之第一金屬化層級圖案化。
如圖3B中示意性地繪示，第一半導體IC晶片310及第三半導體IC晶片330安置成彼此橫向鄰近(例如，共面)且在重疊區300-1中接合在一起。另外，第二半導體IC晶片320及第三半導體IC晶片330安置成彼此橫向鄰近(例如，共面)且在重疊區300-1中接合在一起。更具體言之，第三半導體IC晶片330包含藉由背側圖案化及蝕刻第三半導體IC晶片330之基底半導體基板330S (及FEOL/MOL結構331)之區向下至蝕刻停止層332以暴露金屬接點333陣列來形成的重疊區330-1。
在重疊區300-1中，第一半導體IC晶片310及第二半導體IC晶片320各自具有小於第三半導體IC晶片330之重疊區330-1之佔據面積的各別佔據面積，使得整個第一半導體積體電路晶片310及第二半導體積體電路晶片320與第三半導體IC晶片330之重疊區330-1之不同區重疊。第一半導體IC晶片310之金屬接點313陣列與第三半導體IC晶片330之重疊區330-1內的金屬接點333陣列之對應接點對準且接合至該等對應接點。類似地，第二半導體IC晶片320之金屬接點陣列(未具體展示)與第三半導體IC晶片330之重疊區330-1內的金屬接點333陣列之對應接點對準且接合至該等對應接點。
類似於上文所論述之圖2A及圖2B的例示性實施例，圖3A及圖3B示意性地繪示例示性多晶片封裝結構，其中與第三半導體IC晶片330相比，第一半導體IC晶片310及第二半導體IC晶片320相對較小。舉例而言，第一半導體IC晶片310及第二半導體IC晶片320可為記憶體晶片(例如，HBM DRAM晶片)，而第三半導體IC晶片330可為例如硬體處理器晶片或硬體加速器晶片等。第一半導體IC晶片310及第三半導體IC晶片330經由藉由將第一半導體IC晶片310之金屬接點313陣列接合至第三半導體IC晶片330之金屬接點333陣列之第一部分形成的高密度晶片對晶片互連(直接I/O連接)陣列進行通信。第二半導體IC晶片320及第三半導體IC晶片330經由藉由將第二半導體IC晶片320之金屬接點陣列(未展示)接合至第三半導體IC晶片330之金屬接點333陣列之第二部分形成的高密度晶片對晶片互連(直接I/O連接)陣列進行通信。
此外，類似於如上文所論述之例示性多晶片封裝結構200 (圖2A及圖2B)，在例示性多晶片封裝結構300中，不存在自第一半導體IC晶片310及第二半導體IC晶片320至封裝基板之直接晶片至基板連接。實情為，封裝基板與第一半導體IC晶片310及第二半導體IC晶片320之間的所有晶片至基板連接經由第三半導體IC晶片330之BEOL結構330B提供。
圖4A及圖4B示意性地繪示根據本發明之另一實施例之包含內部接合的半導體積體電路晶片之多晶片封裝結構400。圖4A為多晶片封裝結構400之頂部平面視圖，且圖4B為沿著圖4A中之線4B-4B的多晶片封裝結構400之示意性橫截面側視圖。多晶片封裝結構400在結構上類似於多晶片封裝結構100 (圖1A及圖1B)與多晶片封裝結構300 (圖3A及圖3B)之組合。特定言之，如圖4A及圖4B中共同展示，多晶片封裝結構400包含如所展示經由BEOL連接內部接合的第一半導體IC晶片410、第二半導體IC晶片420、第三半導體IC晶片430以及第四半導體IC晶片440。
如圖4B中具體展示，第一半導體IC晶片410包含基底半導體基板410S、FEOL/MOL結構411 (其形成於基底半導體基板410S之前側上)及BEOL結構，該BEOL結構包含蝕刻停止層412及嵌入於蝕刻停止層412中之金屬接點413 (例如，金屬柱)陣列。雖然未在圖4B中具體展示，但類似於第一半導體IC晶片410之結構組態，第二半導體IC晶片420包含基底半導體基板420S、FEOL/MOL結構(其形成於基底半導體基板420S之前側上)及BEOL結構，該BEOL結構包含蝕刻停止層及嵌入於蝕刻停止層中之金屬接點(例如，金屬柱)陣列。
第三半導體IC晶片430包含基底半導體基板430S、FEOL/MOL結構431 (其形成於基底半導體基板430S之前側上)及BEOL結構430B，該BEOL結構包含蝕刻停止層432、嵌入於蝕刻停止層432中之第一金屬接點433-1 (例如，金屬柱)陣列及第二金屬接點433-2 (例如，金屬柱)陣列、多個佈線層級434以及接觸襯墊435及安置於接觸襯墊435上之焊料球436 (例如，C4焊料球)陣列。在一些實施例中，接觸襯墊435陣列自BEOL結構430B之最後金屬化層級圖案化，且第一金屬接點433-1陣列及第二金屬接點433-2陣列自BEOL結構430B之第一金屬化層級圖案化。
第四半導體IC晶片440包含基底半導體基板440S、FEOL/MOL結構441 (其形成於基底半導體基板440S之前側上)及BEOL結構440B，該BEOL結構包含蝕刻停止層442、嵌入於蝕刻停止層442中之金屬接點443 (例如，金屬柱)陣列、多個佈線層級444以及接觸襯墊445及安置於接觸襯墊445上之焊料球446 (例如，C4焊料球)陣列。在一些實施例中，接觸襯墊445陣列自BEOL結構440B之最後金屬化層級圖案化，且金屬接點443陣列自BEOL結構440B之第一金屬化層級圖案化。
如圖4B中示意性地繪示，第一半導體IC晶片410及第三半導體IC晶片430安置成彼此橫向鄰近(例如，共面)且在多晶片封裝結構400之第一重疊區400-1中內部接合在一起。另外，第二半導體IC晶片420及第三半導體IC晶片430安置成彼此橫向鄰近(例如，共面)且在第一重疊區400-1中內部接合在一起。此外，第三半導體IC晶片430及第四半導體IC晶片440安置成彼此橫向鄰近(例如，共面)且在多晶片封裝結構400之第二重疊區400-2中內部接合在一起。第三半導體IC晶片430包含第一重疊區430-1及第二重疊區430-2，該等重疊區藉由背側圖案化及蝕刻第三半導體IC晶片430之基底半導體基板430S (及FEOL/MOL結構431)之不同區向下至蝕刻停止層432以暴露第一金屬接點433-1陣列及第二金屬接點433-2陣列來形成。第四半導體IC晶片440包含重疊區440-1，該重疊區藉由圖案化及蝕刻第四半導體IC晶片440之區前側區(亦即，蝕刻BEOL結構440B之區)向下至蝕刻停止層442以暴露形成為BEOL結構440B的第一金屬化層級之部分的金屬接點443陣列來形成。
在多晶片封裝結構400之第一重疊區400-1中，第一半導體IC晶片410及第二半導體IC晶片420各自具有小於第三半導體IC晶片430之第一重疊區430-1之佔據面積的各別佔據面積，使得第一半導體積體電路晶片410及第二半導體積體電路晶片420中之各者之整個佔據面積與第三半導體IC晶片430的第一重疊區430-1之不同區重疊。第一半導體IC晶片410之金屬接點413陣列與第三半導體IC晶片430之第一重疊區430-1內的第一金屬接點433-1陣列之對應接點對準且接合至該等對應接點。類似地，第二半導體IC晶片420之金屬接點陣列(未具體展示)與第三半導體IC晶片430之第一重疊區430-1內的第一金屬接點433-1陣列之對應接點對準且接合至該等對應接點。在第二重疊區400-2中，第三半導體IC晶片430之重疊區430-2及第四半導體IC晶片440之重疊區440-1對準且接合在一起，以經由第三半導體IC晶片430之第二金屬接點433-2陣列及第四半導體IC晶片430之金屬接點443陣列的接合提供高密度晶片對晶片互連陣列。
類似於上文所論述之圖3A及圖3B的例示性多晶片封裝結構300，圖4A及圖4B示意性地繪示例示性多晶片封裝結構，其中與第三半導體IC晶片430相比，第一半導體IC晶片410及第二半導體IC晶片420相對較小。舉例而言，第一半導體IC晶片410及第二半導體IC晶片420可為記憶體晶片(例如，HBM DRAM晶片)，而第三半導體IC晶片430可為例如硬體處理器晶片或硬體加速器晶片等。另外，第四半導體IC晶片440可為硬體處理器晶片或硬體加速器晶片。此外，在例示性多晶片封裝結構400中，不存在自第一半導體IC晶片410及第二半導體IC晶片420至封裝基板的直接晶片至基板連接。實情為，封裝基板與第一半導體IC晶片410及第二半導體IC晶片420之間的所有晶片至基板連接經由第三半導體IC晶片430之BEOL結構430B提供。
如例如圖1A至圖1B、圖2A至圖2B、圖3A至圖3B及圖4A至圖4B中示意性地繪示之例示性多晶片封裝結構包含兩個或更多個內部接合之半導體IC晶片，該等半導體IC晶片安置成(在橫向方向上)彼此「橫向鄰近」，具有橫向重疊區，此與半導體IC晶片堆疊成(在豎直方向上)彼此「豎直鄰近」的3-D晶片封裝結構形成對比。在一些實施例中，安置成彼此橫向鄰近的兩個或更多個內部接合之半導體IC晶片可共面，意為內部接合之半導體IC晶片形成平面上部表面及/或平面底部表面。在一些實施例中，安置成彼此橫向鄰近的兩個或更多個內部接合之半導體IC晶片可形成非平面表面。舉例而言，歸因於多晶片封裝結構之兩個或更多個內部接合的半導體IC晶片具有不同厚度或高度，多晶片封裝結構之背側表面可為非平面的。在此類情況下，可藉由利用匹配的熱蓋(例如，散熱片或封裝封蓋)來容納非平面背側表面，該熱蓋經設計以具有不同厚度之區，該等區與具有不同豎直高度或厚度之半導體IC晶片對準，使得熱蓋之內(非平面)表面將安置成接近不同厚度/高度半導體IC晶片之背側表面，同時熱蓋之上部表面將保持平面以例如容納安置於熱蓋之頂部上的平面散熱器。
現將參考圖5A至圖5E更詳細地論述用於製造包含兩個或更多個內部接合之半導體IC晶片之多晶片封裝結構(諸如圖1A/圖1B、圖2A/圖2B、圖3A/圖3B及圖4A/圖4B中所展示)的各種方法。特定言之，圖5A至圖5D示意性地繪示根據本發明之實施例之用於製造多晶片封裝結構的製程。出於說明之目的，圖5A至圖5E示意性地繪示用於製造包含第一半導體IC晶片及第二半導體IC晶片之多晶片封裝結構之製程，該等半導體IC晶片製造於單獨晶圓上且接著隨後使用如本文中所論述之內部接合技術組裝在一起。
首先，圖5A繪示在製造之初始階段處之第一半導體晶圓510W及第二半導體晶圓520W的示意性橫截面側視圖，其中FEOL/MOL結構511形成於第一半導體晶圓510W之前側上，且FEOL/MOL結構521形成於第二半導體晶圓520W之前側上。雖然第一半導體晶圓510W及第二半導體晶圓520W經繪示為通用基板層，但應理解，第一半導體晶圓510W及第二半導體晶圓520W可包含不同類型之半導體晶圓結構及材料中的一者。舉例而言，在一些實施例中，第一半導體晶圓510W及第二半導體晶圓520W包含由矽(Si)或鍺(Ge)形成之塊體半導體晶圓，或通常用於塊體半導體晶圓製造製程中之其他類型的半導體基板材料，諸如矽-鍺合金、化合物半導體材料(例如，III-V)等。在其他實施例中，第一半導體晶圓510W及第二半導體晶圓520W可包含SOI (絕緣層上矽)晶圓、GeOI (絕緣層上鍺)晶圓或其他類型之絕緣層上半導體晶圓，其包含安置於基底基板層(例如，矽基板)與主動半導體層(例如，Si、Ge等)之間的絕緣層(例如，氧化物層)，其中主動電路組件形成為FEOL之部分。
FEOL/MOL結構511及521各自包含形成於各別第一半導體晶圓510W及第二半導體晶圓520W之前側(主動)表面上的FEOL層。FEOL層包含形成於第一半導體晶圓510W及第二半導體晶圓520W之主動表面中或上之各種半導體裝置及組件，以提供用於給定應用的積體電路系統。舉例而言，FEOL層包含場效電晶體(FET)裝置(諸如FinFET裝置、豎直FET裝置、平面FET裝置等)、雙極電晶體、二極體、電容器、電感器、電阻器、隔離裝置等。FEOL層可使用目前先進技術FEOL處理模組製造。一般而言，FEOL製程通常包括：製備半導體晶圓；形成隔離結構(例如，淺溝槽隔離)；形成裝置井；圖案化閘極結構；形成間隔件；形成源極/汲極區(例如，通孔注入)；在源極/汲極區上形成矽化物接點；形成應力襯裡等。
FEOL/MOL結構511及521進一步包括形成於FEOL層上之MOL層。一般而言，MOL層包含PMD (預金屬介電層)及形成於PMD層中之導電接點(例如，通孔接點)。PMD層形成於FEOL層之組件及裝置上。開口圖案形成於PMD層中，且開口填充有諸如鎢的導電材料以形成與FEOL層之積體電路系統之裝置端子(例如，源極/汲極區、閘極接點等)電接觸的導電通孔接點。MOL層之導電通孔接點提供FEOL層之積體電路系統與形成於FEOL/MOL結構511及521上之BEOL結構的第一金屬化層級之間的電連接。另外，MOL層可形成有橫向互連以形成鄰近組件之間的連接。
在一些實施例中，如圖5A中示意性地繪示，第一半導體晶圓510W及第二半導體晶圓520W具有相同厚度，而FEOL/MOL結構511及521具有略微不同的厚度。舉例而言，形成於第二半導體晶圓520W上之例示性FEOL/MOL結構521比形成於第一半導體晶圓510W上之例示性FEOL/MOL層511更厚。不同厚度用以提供足夠的高度偏移，以用於在後續製造步驟期間適當地內部接合自第一半導體晶圓510W及第二半導體晶圓520W分割之單體化半導體IC晶片。
接下來，圖5B示意性地繪示根據本發明之例示性實施例之在形成具有嵌入式金屬接點陣列之蝕刻停止層之後的第一半導體晶圓510W及第二半導體晶圓520W之橫截面側視圖。特定言之，如圖5B中所展示，蝕刻停止層512及金屬接點513陣列形成於第一半導體晶圓510W之FEOL/MOL結構511上，且蝕刻停止層522及金屬接點523陣列形成於第二半導體晶圓520W之FEOL/MOL結構521上。在一些實施例中，蝕刻停止層512及522藉由在FEOL/MOL結構511及521中之各者上沈積諸如二氧化矽、氮化矽等的絕緣材料層來形成。如下文更詳細地解釋，蝕刻停止層512及522在後續蝕刻製程期間用作蝕刻終止層以暴露金屬接點513及金屬接點523的陣列。
在一些實施例中，金屬接點513及523之陣列經形成以執行光微影製程以在蝕刻停止層512及522之所要區中蝕刻開口圖案，形成用以對圖案化開口加襯的薄擴散障壁層，沈積諸如銅之金屬材料以填充開口，以及執行回蝕製程(例如，化學機械研磨(CMP)製程)以移除覆蓋金屬材料向下至蝕刻停止層512及522之上部表面。在一些實施例中，金屬接點513及523之陣列各自包含銅柱陣列，其用於在製造之後續階段中在內部接合的晶片之間提供I/O互連。如上文所提及，在一些實施例中，蝕刻停止層512及522以及嵌入式金屬接點513及523陣列包含形成於FEOL/MOL結構511及521上之BEOL結構的第一層。就此而言，在一些實施例中，金屬接點513及523之陣列可使用最先進金屬鑲嵌製程來製造，以在用作銅柱互連之蝕刻停止層512及522中之各者中形成銅通孔陣列。應注意，在一些實施例中，FEOL/MOL結構521之與金屬接點523陣列對準的區並不包括半導體積體電路組件、接點、佈線等，因為此類區將最終經移除以暴露金屬接點523陣列。
接下來，圖5C示意性地繪示根據本發明之例示性實施例之在形成BEOL結構510B及520B之後的第一半導體晶圓510W及第二半導體晶圓520W之橫截面側視圖。BEOL結構510B包含形成為BEOL結構510B之最後金屬化層級之部分的多個佈線層514及接觸襯墊515陣列。類似地，BEOL結構520B包含形成為BEOL結構520B之最後金屬化層級之部分的多個佈線層524及接觸襯墊525陣列。多個佈線層514及524各自包含多個層級金屬線及層級間金屬通孔，以連接製造為FEOL/MOL結構511及521之部分的各種積體電路組件、裝置、接點、佈線等，且提供電力分配網路以將電力/接地連接路由至FEOL裝置。BEOL結構510B及520B使用最先進BEOL製程模組來製造。如圖5C中示意性地繪示，BEOL結構510B之與金屬接點513陣列對準的區並不包括接觸襯墊515或多個佈線層514中之橫向或豎直佈線，因為BEOL結構510B之此類區最終將經移除以暴露金屬接點513陣列。
在一些實施例中，在完成BEOL處理時，第一半導體晶圓510W包含全部為相同類型之晶片(例如，處理器晶片)的複數個第一半導體IC晶片(或晶粒)，且第二半導體晶圓520W包含全部為相同類型之晶片(例如，記憶體晶片)的複數個第二半導體IC晶片(或晶粒)。製造的下一階段包括蝕刻第一半導體晶圓510W及第二半導體晶圓520W之區以暴露形成於第一半導體晶圓510W及第二半導體晶圓520W上之所有半導體IC晶片(晶粒)的金屬接點(例如，金屬接點513及523)陣列。
舉例而言，圖5D示意性地繪示根據本發明之例示性實施例之在執行蝕刻製程以暴露第一半導體IC晶片510及第二半導體IC晶片520的金屬接點陣列之後的第一半導體晶圓510W及第二半導體晶圓520W之橫截面側視圖。特定言之，使用光微影圖案化技術蝕刻第一半導體晶圓510W之BEOL結構510B，以蝕刻BEOL結構510B之區中的開口，以暴露形成於第一半導體晶圓510W上之所有半導體IC晶片的金屬接點陣列。為易於說明，圖5D展示由豎直虛線(例如，分割線)限定之第一半導體晶圓510W之單個半導體IC晶片(第一半導體IC晶片510)，其中開口510-1形成於BEOL結構510B中向下至蝕刻停止層512以暴露金屬接點513陣列。
此外，在如圖5D中所展示之例示性實施例中，使用光微影圖案化技術蝕刻第二半導體晶圓520W之背側，以蝕刻第二半導體晶圓520W之背側中之區中的開口，以暴露形成於第二半導體晶圓520W上之所有半導體IC晶片的金屬接點陣列。為易於說明，圖5D展示由豎直虛線(例如，分割線)限定之第二半導體晶圓520W之單個半導體IC晶片(第二半導體IC晶片520)，其中開口520-1形成為穿過第二半導體晶圓520W的背側且穿過FEOL/MOL結構521向下至蝕刻停止層522，以暴露金屬接點523陣列。
接下來，圖5E示意性地繪示根據本發明之例示性實施例之藉由內部接合自第一半導體晶圓510W及第二半導體晶圓520W移除的第一半導體IC晶片510及第二半導體IC晶片520而形成之多晶片封裝結構之橫截面側視圖。更具體言之，圖5E示意性地繪示多晶片封裝結構500，其包含背側安裝(臨時)至處置器基板530之第一半導體IC晶片510及第二半導體IC晶片520。第一半導體IC晶片510及第二半導體IC晶片520安置成彼此橫向鄰近(例如，共面)且在第一重疊區500-1中內部接合在一起，其中第一半導體IC晶片510之包含金屬接點513陣列的重疊區510-1 (對應於經蝕刻開口510-1)及第二半導體IC晶片520之包含金屬接點523陣列的重疊區520-1 (對應於經蝕刻開口520-1)對準且接合在一起，以經由金屬接點513陣列與金屬接點523陣列之接合提供高密度晶片對晶片互連陣列。
第一半導體IC晶片510及第二半導體IC晶片520可使用各種技術內部接合。舉例而言，在一些實施例中，內部接合製程包含精確對準金屬接點513及523之陣列及使用任何合適之接合製程來接合重疊區510-1及520-1。舉例而言，可經由在蝕刻停止層512及522之表面處之介電材料之間形成接合的凡得瓦(Van-der-Waals)力達成接合，其中凡得瓦力基本上將第一半導體IC晶片510及第二半導體IC晶片520之重疊區510-1及520-1在原子尺度上牽拉在一起。接著執行退火製程以引起金屬接點513及523陣列中之對準接點之間的金屬擴散，藉此形成直接互連。
更具體言之，在金屬接點513及523陣列由銅柱(或銅導柱)形成之例示性實施例中，歸因於銅的較大熱膨脹係數(CTE)，熱退火使得銅柱(其(在X及Y方向上)受蝕刻停止層512及522限制)在其自由表面處膨脹(在Z方向上)，且在對準的銅接點之間形成足夠的接觸以允許銅在對準的銅接點之間擴散以形成永久冶金接合。舉例而言，在200℃及400℃之範圍內執行熱退火製程導致在蝕刻停止層512及522之絕緣材料的介面處產生共價接合以及在金屬接點之銅-銅介面處產生金屬接合，此加強重疊區500-1中第一半導體IC晶片510與第二半導體IC晶片520之間的整個內部接合介面。就此而言，第一半導體IC晶片510及第二半導體IC晶片520之重疊區510-1及520-1之內部接合可藉由金屬接點513及523陣列的熱壓接合及/或蝕刻停止層512及522的共價接合(例如，氧化物接合)來達成。
在其他實施例中，形成金屬接點513及523陣列之銅柱(或導柱)在其上部表面上具有焊料層沈積物或焊料球之微凸塊。在此類實施例中，內部接合製程包含精確對準金屬接點513及523陣列且經由焊料材料將其結合在一起以形成連接接合。雖然焊料材料(例如，凸塊)可能在焊料回焊期間塌陷，但銅導柱在x、y及z方向上保持其形狀，這允許製造細節距互連。
在第一半導體積體電路晶片510及第二半導體積體電路晶片520經內部接合之後，使用已知技術分別在接觸襯墊515及525上形成焊料球516及526 (例如，C4焊料球)。接著利用處置器基板530將內部接合之第一半導體IC晶片510及第二半導體IC晶片520定位於封裝基板(例如，第一層級有機封裝基板)上且使用焊料凸塊516及526將內部接合之第一半導體IC晶片510及第二半導體IC晶片520覆晶接合至封裝基板。接著自第一半導體IC晶片510及第二半導體IC晶片520之背側表面移除處置器基板530。
圖6A示意性地繪示根據本發明之另一例示性實施例之用於製造包含複數個內部接合的半導體IC晶片之多晶片封裝結構的製程。特定言之，圖6A示意性地繪示包括第一半導體晶圓600-1、第二半導體晶圓600-2及第三半導體晶圓600-3之複數個半導體晶圓600。第一半導體晶圓600-1包含複數個相同半導體IC晶片610 (第一類型之半導體IC晶片)。第二半導體晶圓600-2包含複數個相同半導體IC晶片620 (第二類型之半導體IC晶片)。第三半導體晶圓600-3包含複數個相同半導體IC晶片630 (第三類型之半導體IC晶片)。使用如上文結合圖5A至圖5E所論述之相同或類似技術製造半導體晶圓600及對應半導體IC晶片。
圖6A示意性地繪示多晶片封裝結構640，其包含自半導體晶圓600中之各者獲得的複數個內部接合之半導體IC晶片。舉例而言，多晶片封裝結構640包含來自第一半導體晶圓600-1之一個半導體IC晶片610，來自第二半導體晶圓600-2之四個半導體IC晶片620-1、620-2、620-3及620-4，及來自第三半導體晶圓600-3之四個半導體IC晶片630-1、630-2、630-3及630-4，其如圖6A中示意性地繪示而配置。例示性第一類型之半導體IC晶片610包含十字形佔據面積且包含複數個重疊區，包括第一重疊區R1、第二重疊區R2、第三重疊區R3及第四重疊區R4。例示性四個半導體IC晶片620-1、620-2、620-3及620-4為第二類型之半導體IC晶片620之相同晶片，且各自包含矩形佔據面積及複數個重疊區(藉由虛線繪示)，包括第一重疊區R21及第二重疊區R22。例示性四個半導體IC晶片630-1、630-2、630-3及630-4為第三類型之半導體IC晶片630之相同晶片，且各自包含矩形佔據面積及一個重疊區R30。
在例示性實施例中，第一類型之半導體IC晶片610的各重疊區R1、R2、R3及R4經組態以接合至第二類型之半導體IC晶片620的第一重疊區R21，以使得能夠將第一類型之半導體IC晶片610內部接合至第二類型之半導體IC晶片620中的四(4)者。此外，第二類型之半導體IC晶片620的各重疊區R22經組態以接合至第三類型之半導體IC晶片630的重疊區R30，以實現第二類型之半導體IC晶片620及第三類型之半導體IC晶片620的內部接合。
在一些實施例中，多晶片封裝結構640最初組裝於處置器基板600-4上(例如，如上文結合圖5E所論述)，其中半導體晶圓600-1、600-2及600-3依序用於包含以下操作的製程中：將半導體晶圓與處置器基板600-4對準；及藉由例如雷射燒蝕一或多個目標半導體IC晶片以自半導體晶圓釋放晶片來將一或多個目標半導體IC晶片傳送至處置器基板600-4；及將經釋放半導體IC晶片臨時接合至處置器基板600-4。
舉例而言，在例示性實施例中，藉由將第一半導體晶圓600-1與處置器基板600-4對準且將半導體IC晶片610釋放及接合至處置器基板來組裝多晶片封裝結構640。組裝製程步驟中之下一階段包括將第二半導體晶圓600-2與處置器基板600-4對準，其中例如半導體積體電路晶片620-1與半導體IC晶片610適當地對準，且當半導體IC晶片610及620-1適當地對準時，將半導體IC晶片620-1釋放及接合至處置器基板600-4。對剩餘半導體IC晶片620-2、620-3及620-4重複該製程，但其中第二半導體晶圓600-2旋轉90度，以使半導體IC晶片620-2、620-3及620-4與半導體IC晶片610適當地定向及對準。組裝製程中之下一階段包括將第三半導體晶圓600-3與處置器基板600-4對準，其中例如半導體IC晶片630-1與半導體IC晶片620-1適當地對準，且當半導體IC晶片620-1及630-1適當地對準時，將半導體IC晶片630-1釋放及接合至處置器基板600-4。對剩餘半導體IC晶片630-2、630-3及630-4重複該製程。
圖6B、圖6C及圖6D為根據本發明之例示性實施例之多晶片封裝結構640的示意性橫截面側視圖。特定言之，圖6B為沿著圖6A中之線6B-6B之多晶片封裝結構640的示意性橫截面側視圖，圖6C為沿著圖6A中之線6C-6C之多晶片封裝結構640的示意性橫截面側視圖，且圖6D為沿著圖6A中之線6D-6D之多晶片封裝結構640的示意性橫截面側視圖。在圖6B、圖6C及圖6D中共同展示之例示性多晶片封裝結構640中，假定(i)第一類型之半導體IC晶片610包含藉由蝕刻半導體IC晶片610之背側形成的重疊區R1、R2、R3及R4，(ii)第二類型之半導體IC晶片620包含藉由蝕刻半導體IC晶片620之前側之區形成的第一重疊區R21及藉由蝕刻半導體IC晶片620之背側之區形成的第二重疊區R22，及 (iii)第三類型之半導體IC晶片630具有藉由蝕刻半導體IC晶片630之前側之區形成的重疊區R30。
更具體言之，如圖6B中所展示，半導體IC晶片610包含基底半導體基板610S、FEOL/MOL結構611 (其形成於基底半導體基板610S之前側上)及BEOL結構，該BEOL結構包含蝕刻停止層612、嵌入於蝕刻停止層612中的第一金屬接點613-1 (例如，金屬柱)陣列及第二金屬接點613-2 (例如，金屬柱)陣列、多個佈線層級614以及接觸襯墊615及安置於接觸襯墊615上之焊料球616 (例如，C4焊料球)陣列。第一金屬接點613-1陣列安置於半導體IC晶片610之第一重疊區R1中，且第二金屬接點613-2陣列安置於半導體IC晶片610之第二重疊區R2中。如上文所提及，在一些實施例中，如圖6B中示意性地展示，半導體IC晶片610之第一重疊區R1及第二重疊區R2藉由蝕刻半導體IC晶片610之背側的對應區向下至蝕刻停止層612以暴露第一金屬接點613-1陣列及第二金屬接點613-2陣列形成。
此外，半導體IC晶片620-1及620-4 (其為第二類型之半導體IC晶片620之相同晶片)各自包含基底半導體基板620S、FEOL/MOL結構621 (其形成於基底半導體基板620S的前側上)及BEOL結構，該BEOL結構包含蝕刻停止層622、安置於蝕刻停止層622中之第一金屬接點623-1陣列、多個佈線層級624以及接觸襯墊625及安置於接觸襯墊625上之焊料球626 (例如，C4焊料球)陣列。第一金屬接點623-1陣列安置於半導體IC晶片620-1及620-4之第一重疊區R21中。如上文所提及，在一些實施例中，如圖6B中示意性地展示，相同半導體IC晶片620-1及620-4之第一重疊區R21藉由蝕刻半導體IC晶片620-1及620-4之背側的對應區向下至蝕刻停止層622以暴露第一金屬接點623-1陣列形成。
如圖6B中示意性地繪示，半導體IC晶片610及620-1安置成彼此橫向鄰近(例如，共面)且在多晶片封裝結構640之第一重疊區600-1中接合在一起。另外，半導體IC晶片610及620-4安置成彼此橫向鄰近(例如，共面)且在多晶片封裝結構640之第二重疊區600-2中接合在一起。由於連接金屬接點613-1及623-1陣列，多晶片封裝結構640之第一重疊區600-1包含半導體IC晶片610與620-1之間的晶粒對晶粒連接。由於連接金屬接點613-2及623-1陣列，多晶片封裝結構640之第二重疊區600-2包含半導體IC晶片610與620-4之間的晶粒對晶粒連接。
接下來，圖6C示意性地繪示半導體IC晶片620-3與半導體IC晶片610 (特定言之，半導體IC晶片610之重疊區R3)及半導體IC晶片630-3之內部接合。如圖6C中所展示，半導體IC晶片630-3包含基底半導體基板630S、FEOL/MOL結構631 (其形成於基底半導體基板630S之前側上)及BEOL結構，該BEOL結構包含蝕刻停止層632、嵌入於蝕刻停止層632中之金屬接點633 (例如，金屬柱)陣列、多個佈線層級634以及接觸襯墊635及安置於接觸襯墊635上之焊料球636 (例如，C4焊料球)陣列。金屬接點633陣列安置於半導體IC晶片630-3的重疊區R30中。如上文所提及，在一些實施例中，如圖6C中示意性地展示，半導體IC晶片630-3之重疊區R30藉由蝕刻半導體IC晶片630-3之前側的對應區向下至蝕刻停止層632以暴露金屬接點633陣列形成。
除圖6C僅展示半導體IC晶片610之包含安置於半導體IC晶片610之蝕刻停止層612中的第三接點613-3陣列之第三重疊區R3以外，圖6C中所展示之半導體IC晶片610的結構與圖6B中所展示的相同。另外，圖6C中之半導體IC晶片620-3 (第二類型之半導體IC晶片620)之結構與如上文結合圖6B所論述的半導體IC晶片620-1及620-4 (第二類型之半導體IC晶片620)的結構相同，其細節將不重複。然而，圖6C展示半導體IC晶片620-3之第二重疊區R22，其包含安置於半導體IC晶片620-3之蝕刻停止層622中的第二接點623-2陣列。
如圖6C中示意性地繪示，半導體IC晶片620-3及630-3安置成彼此橫向鄰近(例如，共面)且在多晶片封裝結構640之第三重疊區600-3中接合在一起。另外，半導體IC晶片610及620-3安置成彼此橫向鄰近(例如，共面)且在多晶片封裝結構640之第四重疊區600-4中接合在一起。由於連接金屬接點623-2及633陣列，多晶片封裝結構640之第三重疊區600-3包含半導體IC晶片620-3與630-3之間的晶粒對晶粒連接。由於連接金屬接點613-3及623-1陣列，多晶片封裝結構640之第四重疊區600-4包含半導體IC晶片610與620-3之間的晶粒對晶粒連接。
接下來，圖6D示意性地繪示半導體IC晶片620-3及半導體IC晶片630-4之額外內部接合。圖6D中所展示之半導體IC晶片630-4 (第三類型之半導體IC晶片630)的結構具有與圖6C及圖6D中所展示之半導體IC晶片630-3相同的結構，其細節將不再重複。如圖6D中示意性地繪示，半導體IC晶片620-3及630-4安置成彼此橫向鄰近(例如，共面)且在多晶片封裝結構640之第五重疊區600-5中接合在一起。由於在各別重疊區R22及R30中連接金屬接點623-2及633陣列，多晶片封裝結構640之第五重疊區600-5包含半導體IC晶片620-3與630-4之間的晶粒對晶粒連接。
圖6A至圖6D中共同展示之例示性封裝結構640係基於如上文所提及之用於以下之特定蝕刻組態(背側及/或前側蝕刻)：(i)形成第一類型之半導體IC晶片610的重疊區R1、R2、R3及R4，(ii)形成第二類型之半導體IC晶片620的重疊區R21及R22，及(iii)形成第三類型之半導體IC晶片630的重疊區R30。然而，應理解，可針對不同類型之半導體IC晶片610、620及630實施其他蝕刻組態。舉例而言，在一些實施例中，(i)第一類型之半導體IC晶片610的重疊區R1、R2、R3及R4可藉由蝕刻半導體IC晶片610之前側中的對應區形成，(ii)第二類型之半導體IC晶片620的第一重疊區R21及第二重疊區R22可藉由蝕刻半導體IC晶片620之背側中的對應區形成，及(iii)第三類型之半導體IC晶片630的重疊區R30可藉由蝕刻半導體IC晶片630之背側之區形成。其他蝕刻組態係可能的。
在一些實施例中，半導體IC晶片可經製造為包括具有機械結構之內部接合區，該等機械結構在結構上經組態以促進半導體IC晶片之重疊部分的對準(例如，X及Y對準)且因此促進半導體IC晶片之重疊部分中之對應金屬接點(例如，銅柱)陣列的對準。在例示性對準製程之情況下，機械結構包含經由精確蝕刻製程形成之特徵，該等特徵實現用於對準的次微米解析度(歸因於可見光之繞射限制，該解析度無法使用視覺對準技術來達成，這不允許以次微米解析度進行視覺對準)。舉例而言，圖7A、圖7B、圖7C及圖7D示意性地繪示可用於實現內部接合之半導體IC晶片之重疊部分的自對準及互鎖之不同機械結構。
特定言之，圖7A示意性地繪示用於複數個半導體IC晶片710、711、712、713及714之內部接合的自對準製程。圖7A為展示半導體IC晶片710、711、712、713及714之背側的示意性頂部平面視圖。半導體IC晶片710包含矩形重疊區710-1、710-2、710-3及710-4 (由雜湊陰影區表示)，其藉由蝕刻半導體IC晶片710之背側之拐角區向下至蝕刻停止層以暴露安置於重疊區710-1、710-2、710-3及710-4中的各別金屬接點陣列形成。另外，半導體IC晶片711、712、713及714包含各別矩形重疊區711-1、712-1、713-1及714-1 (以虛線輪廓假想展示)，其藉由蝕刻各半導體IC晶片711、712、713及714之前側中之拐角區向下至各別蝕刻停止層以暴露安置於重疊區711-1、712-1、713-1及714-1中的各別金屬接點陣列形成。
在圖7A中，藉由對接限定兩個半導體IC晶片之重疊區之側壁表面來達成重疊區在X及Y方向上的自對準。舉例而言，圖7A展示使用自對準製程形成之多晶片封裝結構701，其中半導體IC晶片710在半導體IC晶片710之拐角處內部接合至半導體IC晶片711、712、713及714。舉例而言，為了實現半導體IC晶片710及711之自對準(在X及Y方向上)以用於內部接合重疊區710-1及711-1，限定半導體IC晶片711之重疊區711-1的側壁表面對接抵靠限定半導體IC晶片710之重疊區710-1的對應側壁表面。執行類似自對準製程以將其他半導體IC晶片712、713及714內部接合至半導體IC晶片710之各別拐角。
接下來，圖7B示意性地繪示實現複數個半導體IC晶片720、721、722、723及724之對準及內部接合的自對準製程。圖7B為展示半導體IC晶片720、721、722、723及724之背側的示意性頂部平面視圖。半導體IC晶片720包含三角形重疊區720-1、720-2、720-3及720-4 (由雜湊陰影區表示)，其藉由在半導體IC晶片720之各側處蝕刻半導體IC晶片720之背側的區向下至蝕刻停止層以暴露安置於重疊區720-1、720-2、720-3及720-4中的各別金屬接點陣列形成。另外，半導體IC晶片721、722、723及724包含各別三角形重疊區721-1、722-1、723-1及724-1 (以虛線輪廓假想展示)，其通過蝕刻各半導體IC晶片721、722、723及724之前側中之拐角區向下至各別蝕刻停止層以暴露安置於重疊區721-1、722-1、723-1及724-1中的各別金屬接點陣列形成。
在圖7B中，藉由對接限定兩個半導體IC晶片之重疊區之側壁表面來達成重疊區在X及Y方向上的自對準。舉例而言，圖7B展示使用自對準製程形成之多晶片封裝結構702，其中半導體IC晶片720在半導體IC晶片720之四個側處內部接合至半導體IC晶片721、722、723及724。舉例而言，為了實現半導體IC晶片720及721之自對準(在X及Y方向上)以用於內部接合重疊區720-1及721-1，限定半導體IC晶片721之重疊區721-1的側壁表面對接抵靠限定半導體IC晶片720之重疊區720-1的對應側壁表面。執行類似自對準製程以將其他半導體IC晶片722、723及724內部接合至半導體IC晶片720之各別側。
接下來，圖7C示意性地繪示實現複數個半導體IC晶片730及731之對準及內部接合的自對準製程。圖7C為展示半導體IC晶片730及731之背側的示意性頂部平面視圖。半導體IC晶片730包含三角形重疊區730-1 (由雜湊陰影區表示)，其藉由(在其一端處)蝕刻半導體IC晶片730之背側的區向下至蝕刻停止層以暴露安置於重疊區730-1中的金屬接點陣列形成。如圖7C中進一步所展示，蝕刻製程經組態以形成三角形舌片結構730-2。另外，半導體IC晶片731包含三角形重疊區731-1及對應三角形凹口結構731-2 (以虛線輪廓假想展示)，其通過(在其一端處)蝕刻半導體IC晶片731之前側中之區向下至各別蝕刻停止層以暴露安置於重疊區731-1中的金屬接點陣列形成。
在圖7C中，藉由對接限定兩個半導體IC晶片之重疊區之側壁表面來達成重疊區在X及Y方向上的自對準。舉例而言，圖7C展示使用自對準製程形成之多晶片封裝結構703，其中半導體IC晶片730內部接合至半導體IC晶片731。舉例而言，為了實現半導體IC晶片730及731之自對準(在X及Y方向上)及內部接合重疊區730-1及731-1，限定半導體IC晶片731之重疊區731-1的側壁表面對接抵靠限定半導體IC晶片730之重疊區730-1的對應側壁表面，其中三角形舌片結構730-2安置於三角形凹口元件731-2中，以提供互鎖、自對準之重疊區730-1及731-1。
圖7D示意性地繪示實現複數個半導體IC晶片740、741、742、743及744之對準及內部接合的自對準製程。圖7D為展示半導體IC晶片740、741、742、743及744之背側的示意性頂部平面視圖。半導體IC晶片740包含重疊區740-1 (由雜湊陰影區表示)，其藉由蝕刻半導體IC晶片740之背側的周邊區向下至蝕刻停止層以暴露安置於半導體IC晶片740之各側上之重疊區740-1中的各別金屬接點陣列而圍繞半導體IC晶片740之整個周邊區形成。
另外，半導體IC晶片741、742、743及744包含各別三角形重疊區741-1、742-1、743-1及744-1 (以虛線輪廓假想展示)，其通過蝕刻各半導體IC晶片741、742、743及744之前側中之側區的一部分向下至各別蝕刻停止層以暴露安置於重疊區741-1、742-1、743-1及744-1中的各別金屬接點陣列形成。如圖7D中示意性地繪示，重疊區741-1、742-1、743-1及744-1並不沿著各別半導體IC晶片741、742、743及744之整個長度形成，而實際上重疊區741-1、742-1、743-1及744-1具有各別停止邊緣741-2、742-2、743-2及744-2，以提供另一表面以便於X-Y對準。
在圖7D中，藉由對接限定兩個半導體IC晶片之重疊區之側壁表面來達成重疊區在X及Y方向上的自對準。舉例而言，圖7D展示使用自對準製程形成之多晶片封裝結構704，其中半導體IC晶片740在半導體IC晶片740之各側處內部接合至半導體IC晶片741、742、743及744。舉例而言，為了實現半導體IC晶片740及741之自對準(在X及Y方向上)以用於內部接合重疊區740-1及741-1，限定半導體IC晶片741之重疊區741-1的側壁表面對接抵靠限定半導體IC晶片740之重疊區740-1的對應側壁表面，如圖7D中所展示。執行類似自對準製程以將其他半導體IC晶片742、743及744內部接合至半導體IC晶片740之各別拐角。
圖8為根據本發明之例示性實施例之包含包含複數個內部接合的半導體IC晶片之多晶片模組之封裝結構的示意性橫截面側視圖。特定言之，圖8示意性地繪示封裝結構800，該封裝結構包含：多層印刷電路板810 (第二層級封裝基板)；第一層級封裝基板820；形成於第一層級封裝基板820之底側上之焊料球互連822 (例如，球柵陣列(BGA)焊料互連)之區域陣列；例示性多晶片封裝結構100 (圖1)，其包含安裝於第一層級封裝基板820上之內部接合的半導體積體電路晶片110及120、封裝封蓋830、散熱器840及安裝於第一層級封裝基板820上之複數個表面安裝裝置850及851。
在一些實施例中，第一層級封裝基板820包含陶瓷基板、矽中介層、高密度有機層壓堆積基板(具有重佈線扇出層)或適合於給定應用之任何其他類型之封裝基板技術。第一層級封裝基板820藉由形成於第一層級封裝基板820之底側上之焊料球互連822 (例如，BGA焊料互連)的區域陣列電及機械地接合至多層印刷電路板810。在一些實施例中，焊料球互連822 (例如，BGA C4s)之區域陣列形成有約300微米或更小之接觸節距，此取決於應用。例示性多晶片封裝結構100 (圖1)使用例如C4焊料球116及126電及機械地接合至第一層級封裝基板820，其中焊料凸塊連接包封於底部填充材料836之層中。底部填充材料836包含電絕緣黏著材料，其用於維持多晶片封裝結構100之第一半導體IC晶片110及第二半導體IC晶片120與下伏第一層級封裝基板820之間的覆晶C4焊料連接之結構完整性。
封裝封蓋830經組態以覆蓋、保護多晶片封裝結構100之散熱器840且向該散熱器提供更均勻的熱擴散。在一些實施例中，封裝封蓋830包含金屬封蓋(例如，銅封蓋)，其使用可為焊料或環氧樹脂等之接合材料832安裝至第一層級封裝基板820。封裝封蓋830經由熱介面材料(TIM)層834熱耦接至第一半導體IC晶片110及第二半導體IC晶片120之背側表面，該熱介面材料層安置於封裝封蓋830與第一半導體積體電路晶片110及第二半導體積體電路晶片120之背側表面之間。散熱器840安置於封裝封蓋830之頂部上。封裝封蓋830用作自第一半導體IC晶片110及第二半導體IC晶片120吸收熱量且將熱能傳送至散熱器840之散熱封蓋，其中散熱器840包含經組態以將熱量自散熱器840傳送至周圍環境之複數個散熱片842。
應注意，圖8繪示封裝封蓋830之例示性實施例，該封裝封蓋經組態以用於多晶片封裝結構100，其中如所展示，半導體IC晶片110及120在基板820上方具有基本上相同的厚度或相同的豎直高度(亦即，多晶片封裝結構100之背側表面為平面的)。在其他實施例中，歸因於內部接合之半導體IC晶片之不同豎直高度或厚度，具有內部接合之半導體IC晶片的多晶片封裝結構可具有非平面背側表面。如上文所提及，在此類實施例中，封裝封蓋830可經設計以具有不同厚度之區，該等區與具有不同豎直高度或厚度之半導體IC晶片對準，使得封裝封蓋830之內表面將安置成接近不同厚度/高度半導體IC晶片之背側表面，同時封裝封蓋830之上部表面將保持平面(如圖8中所展示)以將平面散熱器840容納於封裝封蓋830之頂部上。
如圖8中進一步所展示，複數個表面安裝裝置850及851安裝於第一層級封裝基板820上。表面安裝裝置850及851可為用於給定應用之任何類型之主動或被動電子裝置(例如，電晶體、電容器、電感器等)。
應瞭解，如本文中所揭示之晶片內部接合技術使得能夠建構多晶片封裝結構及模組，其提供優於如上文所論述之習知2-D及3-D封裝結構及技術的各種優點。舉例而言，與3-D堆疊技術相比，本文中所揭示之例示性晶片內部接合技術不需要使用TSV來提供鄰近晶片之間的互連，其中TSV提供如上文所論述之各種問題。另外，本文中所揭示之例示性晶片內部接合技術使得能夠形成具有低封裝佔據面積之高度積體封裝結構，同時允許冷卻結構(例如，封裝封蓋、散熱器等)直接熱耦接至多晶片封裝中之半導體IC晶片中的各者(諸如圖8中所展示)。另外，在內部接合之晶片之重疊區中提供的直接晶片對晶片連接能夠實現具有短互連長度之鄰近晶片之間的高密度及直接晶片對晶片I/O通信，同時在某些實施例中允許電力遞送自底層封裝基板提供至晶片。
此外，與2-D堆疊相比，儘管本文所揭示之例示性晶片內部接合技術提供具有安裝及安置成彼此橫向鄰近(例如，在單一平面中，彼此共面)之IC晶片的多晶片封裝結構，但內部接合之晶片之重疊有效地導致對於包含兩個或更多個內部接合的晶片之多晶片封裝的較小封裝佔據面積。此外，與需要使用晶片至基板及基板至晶片連接以及多個連接介面實施鄰近IC晶片之間的I/O的習知2-D封裝技術相比，在鄰近內部接合晶片之間的重疊區中提供之直接晶片對晶片連接實現具有短互連長度的鄰近晶片之間的高密度、直接晶片對晶片I/O通信。有利地，本文中所揭示之例示性晶片內部接合技術提供鄰近IC晶片之重疊、內部接合區域中之直接晶片對晶片連接而不需要經由底層封裝基板路由晶片對晶片I/O連接。舉例而言，在一些實施例中，本文中所揭示之例示性晶片內部接合技術提供兩個鄰近IC晶片之BEOL層之間的直接晶片對晶片連接，從而導致內部接合IC晶片之間的明顯短、低電阻及低電容的I/O連接。
儘管已在本文中參考隨附圖式描述例示性實施例，但應理解，本發明不限於彼等精確實施例，且在不脫離所附申請專利範圍之範疇的情況下，熟習此項技術者可在其中進行各種其他改變及修改。
1B-1B:線 2B-2B:線 3B-3B:線 4B-4B:線 6B-6B:線 6C-6C:線 6D-6D:線 100:多晶片封裝結構 100-1:重疊區 110:第一半導體IC晶片 110-1:重疊區 110B:BEOL結構 110S:基底半導體基板 111:FEOL/MOL結構 112:蝕刻停止層 113:金屬接點 114:佈線層級 115:接觸襯墊 116:焊料球 120:第二半導體IC晶片 120-1:重疊區 120B:BEOL結構 120S:基底半導體基板 121:FEOL/MOL結構 122:蝕刻停止層 123:金屬接點 124:佈線層級 125:接觸襯墊 126:焊料球 200:多晶片封裝結構 200-1:第一重疊區 200-2:第二重疊區 210:第一半導體IC晶片 210S:基底半導體基板 211:FEOL/MOL結構 212:蝕刻停止層 213:金屬接點 220:第二半導體IC晶片 220S:基底半導體基板 221:FEOL/MOL結構 222:蝕刻停止層 223:金屬接點 230:第三半導體IC晶片 230-1:第一重疊區 230-2:第二重疊區 230B:BEOL結構 230S:基底半導體基板 231:FEOL/MOL結構 232:蝕刻停止層 233-1:金屬接點 233-2:金屬接點 234:佈線層級 235:接觸襯墊 236:焊料球 300:多晶片封裝結構 300-1:重疊區 310:第一半導體IC晶片 310S:基底半導體基板 311:FEOL/MOL結構 312:蝕刻停止層 313:金屬接點 320:第二半導體IC晶片 320S:基底半導體基板 330:第三半導體IC晶片 330-1:重疊區 330B:BEOL結構 330S:基底半導體基板 331:FEOL/MOL結構 332:蝕刻停止層 333:金屬接點 334:佈線層級 335:接觸襯墊 336:焊料球 400:多晶片封裝結構 400-1:第一重疊區 400-2:第二重疊區 410:第一半導體IC晶片 410S:基底半導體基板 411:FEOL/MOL結構 412:蝕刻停止層 413:金屬接點 420:第二半導體IC晶片 420S:基底半導體基板 430:第三半導體IC晶片 430-1:第一重疊區 430-2:第二重疊區 430B:BEOL結構 430S:基底半導體基板 431:FEOL/MOL結構 432:蝕刻停止層 433-1:金屬接點 433-2:金屬接點 434:佈線層級 435:接觸襯墊 436:焊料球 440:第四半導體IC晶片 440-1:重疊區 440B:BEOL結構 440S:基底半導體基板 441:FEOL/MOL結構 442:蝕刻停止層 443:金屬接點 444:佈線層級 445:接觸襯墊 446:焊料球 500:多晶片封裝結構 500-1:第一重疊區 510:第一半導體IC晶片 510-1:開口/重疊區 510B:BEOL結構 510W:第一半導體晶圓 511:FEOL/MOL結構 512:蝕刻停止層 513:金屬接點 514:佈線層 515:接觸襯墊 516:焊料球 520:第二半導體IC晶片 520-1:開口/重疊區 520B:BEOL結構 520W:第二半導體晶圓 521:FEOL/MOL結構 522:蝕刻停止層 523:金屬接點 524:佈線層 525:接觸襯墊 526:焊料球 530:處置器基板 600:半導體晶圓 600-1:第一半導體晶圓/第一重疊區 600-2:第二半導體晶圓/第二重疊區 600-3:第三半導體晶圓/第三重疊區 600-4:處置器基板/第四重疊區 600-5:第五重疊區 610:半導體IC晶片 610S:基底半導體基板 611:FEOL/MOL結構 612:蝕刻停止層 613-1:金屬接點 613-2:金屬接點 613-3:金屬接點 614:佈線層級 615:接觸襯墊 616:焊料球 620:半導體IC晶片 620-1:半導體IC晶片 620-2:半導體IC晶片 620-3:半導體IC晶片 620-4:半導體IC晶片 620S:基底半導體基板 621:FEOL/MOL結構 622:蝕刻停止層 623-1:金屬接點 623-2:接點 624:佈線層級 625:接觸襯墊 626:焊料球 630:半導體IC晶片 630-1:半導體IC晶片 630-2:半導體IC晶片 630-3:半導體IC晶片 630-4:半導體IC晶片 630S:基底半導體基板 631:FEOL/MOL結構 632:蝕刻停止層 633:金屬接點 634:佈線層級 635:接觸襯墊 636:焊料球 640:多晶片封裝結構 701:多晶片封裝結構 702:多晶片封裝結構 703:多晶片封裝結構 704:多晶片封裝結構 710:半導體IC晶片 710-1:矩形重疊區 710-2:矩形重疊區 710-3:矩形重疊區 710-4:矩形重疊區 711:半導體IC晶片 711-1:矩形重疊區 712:半導體IC晶片 712-1:矩形重疊區 713:半導體IC晶片 713-1:矩形重疊區 714:半導體IC晶片 714-1:矩形重疊區 720:半導體IC晶片 720-1:三角形重疊區 720-2:三角形重疊區 720-3:三角形重疊區 720-4:三角形重疊區 721:半導體IC晶片 721-1:三角形重疊區 722:半導體IC晶片 722-1:三角形重疊區 723:半導體IC晶片 723-1:三角形重疊區 724:半導體IC晶片 724-1:三角形重疊區 730:半導體IC晶片 730-1:三角形重疊區 730-2:三角形舌片結構 731:半導體IC晶片 731-1:三角形重疊區 731-2:三角形凹口結構 740:半導體IC晶片 740-1:重疊區 741:半導體IC晶片 741-1:矩形重疊區 741-2:停止邊緣 742:半導體IC晶片 742-1:矩形重疊區 742-2:停止邊緣 743:半導體IC晶片 743-1:矩形重疊區 743-2:停止邊緣 744:半導體IC晶片 744-1:矩形重疊區 744-2:停止邊緣 800:封裝結構 810:多層印刷電路板 820:第一層級封裝基板 822:焊料球互連 830:封裝封蓋 832:接合材料 834:熱介面材料層 836:底部填充材料 840:散熱器 842:散熱片 850:表面安裝裝置 851:表面安裝裝置 R1:第一重疊區 R2:第二重疊區 R3:第三重疊區 R4:第四重疊區 R21:第一重疊區 R22:第二重疊區 R30:重疊區
圖1A及圖1B示意性地繪示根據本發明之例示性實施例之包含內部接合的半導體積體電路晶片之多晶片封裝結構，其中圖1A為多晶片封裝結構之頂部平面視圖，且圖1B為沿著圖1A中之線1B-1B的多晶片封裝結構之示意性橫截面側視圖。
圖2A及圖2B示意性地繪示根據本發明之另一例示性實施例之包含內部接合的半導體積體電路晶片之多晶片封裝結構，其中圖2A為多晶片封裝結構之頂部平面視圖，且圖2B為沿著圖2A中之線2B-2B的多晶片封裝結構之示意性橫截面側視圖。
圖3A及圖3B示意性地繪示根據本發明之另一例示性實施例之包含內部接合的半導體積體電路晶片之多晶片封裝結構，其中圖3A為多晶片封裝結構之頂部平面視圖，且圖3B為沿著圖3A中之線3B-3B的多晶片封裝結構之示意性橫截面側視圖。
圖4A及圖4B示意性地繪示根據本發明之另一例示性實施例之包含內部接合的半導體積體電路晶片之多晶片封裝結構，其中圖4A為多晶片封裝結構之頂部平面視圖，且圖4B為沿著圖4A中之線4B-4B的多晶片封裝結構之示意性橫截面側視圖。
圖5A、圖5B、圖5C、圖5D及圖5E示意性地繪示根據本發明之實施例之用於製造多晶片封裝結構的製程，其中：
圖5A繪示在製造之初始階段處之第一半導體晶圓及第二半導體晶圓的示意性橫截面側視圖，其中主動裝置層形成於第一半導體晶圓及第二半導體晶圓之前側上；
圖5B示意性地繪示在形成具有嵌入式金屬接點陣列之蝕刻停止層之後的第一半導體晶圓及第二半導體晶圓之橫截面側視圖；
圖5C示意性地繪示在第一半導體晶圓及第二半導體晶圓之前側上形成後段製程結構之後的第一半導體晶圓及第二半導體晶圓之橫截面側視圖；且
圖5D示意性地繪示在執行蝕刻製程以暴露第一半導體晶圓及第二半導體晶圓之第一半導體積體電路晶片及第二半導體積體電路晶片之金屬接點陣列之後的第一半導體晶圓及第二半導體晶圓之橫截面側視圖；
圖5E示意性地繪示在自第一半導體晶圓及第二半導體晶圓移除之後藉由內部接合第一半導體積體電路晶片及第二半導體積體電路晶片而形成的多晶片封裝結構之橫截面側視圖。
圖6A示意性地繪示根據本發明之另一例示性實施例之用於製造包含複數個內部接合的半導體IC晶片之多晶片封裝結構的製程。
圖6B為沿著圖6A中之線6B-6B之多晶片封裝結構的示意性橫截面側視圖。
圖6C為沿著圖6A中之線6C-6C之多晶片封裝結構的示意性橫截面側視圖。
圖6D為沿著圖6A中之線6D-6D之多晶片封裝結構的示意性橫截面側視圖。
圖7A示意性地繪示根據本發明之例示性實施例之用於內部接合複數個半導體積體電路晶片的自對準製程。
圖7B示意性地繪示根據本發明之另一例示性實施例之用於內部接合複數個半導體積體電路晶片的自對準製程。
圖7C示意性地繪示根據本發明之另一例示性實施例之用於內部接合複數個半導體積體電路晶片的自對準製程。
圖7D示意性地繪示根據本發明之另一例示性實施例之用於內部接合複數個半導體積體電路晶片的自對準製程。
圖8為根據本發明之例示性實施例之包含包含複數個內部接合的半導體積體電路晶片之多晶片封裝結構之封裝結構的示意性橫截面側視圖。
100:多晶片封裝結構
100-1:重疊區
110:第一半導體IC晶片
110-1:重疊區
110B:BEOL結構
110S:基底半導體基板
111:FEOL/MOL結構
112:蝕刻停止層
113:金屬接點
114:佈線層級
115:接觸襯墊
116:焊料球
120:第二半導體IC晶片
120-1:重疊區
120B:BEOL結構
120S:基底半導體基板
121:FEOL/MOL結構
122:蝕刻停止層
123:金屬接點
124:佈線層級
125:接觸襯墊
126:焊料球

Claims (25)

  1. 一種裝置，其包含： 一第一半導體晶粒，其包含一第一重疊區，該第一重疊區包含一第一金屬接點陣列； 一第二半導體晶粒，其包含一第二重疊區，該第二重疊區包含一第二金屬接點陣列； 其中該第一重疊區及該第二重疊區重疊且接合在一起，其中該第一金屬接點陣列與該第二金屬接點陣列對準，且其中該第一半導體晶粒及該第二半導體晶粒安置成彼此橫向鄰近。
  2. 如請求項1之裝置，其中： 該第一金屬接點陣列包含安置於一第一絕緣層中之一第一銅柱陣列；且 該第二金屬接點陣列包含安置於一第二絕緣層中之一第二銅柱陣列。
  3. 如請求項2之裝置，其中該第一重疊區及該第二重疊區藉由以下中之至少一者接合在一起：該第一銅柱陣列與該第二銅柱陣列之熱壓接合；及該第一絕緣層與該第二絕緣層之共價接合。
  4. 如請求項1之裝置，其中： 該第一半導體晶粒之該第一重疊區由該第一半導體晶粒之一背側的一蝕刻區界定；且 該第二半導體晶粒之該第二重疊區由該第二半導體晶粒之一前側的一蝕刻區界定。
  5. 如請求項1之裝置，其中該第一重疊區具有一第一佔據面積，且該第二重疊區具有與該第一佔據面積實質上相同的大小之一第二佔據面積。
  6. 如請求項1之裝置，其中該第一重疊區具有一第一佔據面積，且該第二重疊區具有小於該第一佔據面積之一第二佔據面積。
  7. 如請求項1之裝置，其中： 該第一金屬接點陣列安置於該第一半導體晶粒之一第一後段製程結構之一第一層級中；且 該第二金屬接點陣列安置於該第二半導體晶粒之一第二後段製程結構之一第一層級中。
  8. 如請求項1之裝置，其中該第一金屬接點陣列及第二金屬接點陣列接合在一起以形成實現該第一半導體晶粒與該第二半導體晶粒之間的輸入/輸出通信之一晶粒對晶粒互連陣列。
  9. 如請求項1之裝置，其中該第一半導體晶粒之該第一重疊區及該第二半導體晶粒之該第二重疊區中的至少一者包含一或多個結構對準特徵，當該第一重疊區及該第二重疊區重疊且接合在一起時，該一或多個結構對準特徵促進該第一重疊區及該第二重疊區之橫向自對準。
  10. 如請求項9之裝置，其中該一或多個結構對準特徵包含形成於該第一重疊區中之一舌片結構及形成於該第二重疊區中之一凹槽結構，其中該舌片結構置放於該凹槽結構中以達成該第一重疊區及該第二重疊區之橫向自對準。
  11. 一種裝置，其包含： 一第一半導體晶粒，其包含一第一重疊區，該第一重疊區包含一第一金屬接點陣列； 一第二半導體晶粒，其包含一第二金屬接點陣列； 其中該第二半導體晶粒接合至該第一半導體晶粒之該第一重疊區，其中該第二金屬接點陣列與該第一金屬接點陣列的至少一部分對準，且其中該第一半導體晶粒及該第二半導體晶粒安置成彼此橫向鄰近。
  12. 如請求項11之裝置，其進一步包含一第三半導體晶粒，該第三半導體晶粒包含一第三金屬接點陣列，其中該第三半導體晶粒接合至該第一半導體晶粒之該第一重疊區，其中該第三金屬接點陣列與該第一金屬接點陣列的至少一部分對準，且其中該第一半導體晶粒、該第二半導體晶粒及該第三半導體晶粒安置成彼此橫向鄰近。
  13. 如請求項11之裝置，其中： 該第一半導體晶粒包含一第二重疊區，該第二重疊區包含一第二金屬接點陣列； 該裝置進一步包含一第三半導體晶粒，該第三半導體晶粒包含一第三金屬接點陣列；且 該第三半導體晶粒接合至該第一半導體晶粒之該第二重疊區，其中該第三金屬接點陣列與該第二金屬接點陣列的至少一部分對準，且其中該第一半導體晶粒、該第二半導體晶粒及該第三半導體晶粒安置成彼此橫向鄰近。
  14. 一種設備，其包含： 一封裝基板；及 一多晶片封裝結構，其安裝於該封裝基板上，其中該多晶片封裝結構包含： 一第一半導體晶粒，其包含一第一重疊區，該第一重疊區包含一第一金屬接點陣列； 一第二半導體晶粒，其包含一第二重疊區，該第二重疊區包含一第二金屬接點陣列； 其中該第一重疊區及該第二重疊區重疊且接合在一起，其中該第一金屬接點陣列與該第二金屬接點陣列對準，且其中該第一半導體晶粒及該第二半導體晶粒安置成彼此橫向鄰近。
  15. 如請求項14之設備，其中： 該第一金屬接點陣列包含安置於一第一絕緣層中之一第一銅柱陣列；且 該第二金屬接點陣列包含安置於一第二絕緣層中之一第二銅柱陣列。
  16. 如請求項15之設備，其中該第一重疊區及該第二重疊區藉由以下中之至少一者接合在一起：該第一銅柱陣列與該第二銅柱陣列之熱壓接合；及該第一絕緣層與該第二絕緣層之共價接合。
  17. 如請求項14之設備，其中： 該第一半導體晶粒之該第一重疊區由該第一半導體晶粒之一背側的一蝕刻區界定；且 該第二半導體晶粒之該第二重疊區由該第二半導體晶粒之一前側的一蝕刻區界定。
  18. 如請求項14之設備，其中該多晶片封裝結構藉由該封裝基板與該第一半導體晶粒之間的焊料連接及該封裝基板與該第二半導體晶粒之間的焊料連接安裝於該封裝基板上。
  19. 如請求項14之設備，其進一步包含一熱覆蓋層，該熱覆蓋層熱耦接至該第一半導體晶粒之一第一背側表面且熱耦接至該第二半導體晶粒之一第二背側表面。
  20. 一種設備，其包含： 一封裝基板；及 一多晶片封裝結構，其安裝於該封裝基板上，其中該多晶片封裝結構包含： 一第一半導體晶粒，其包含一第一重疊區，該第一重疊區包含一第一金屬接點陣列； 一第二半導體晶粒，其包含一第二金屬接點陣列； 其中該第二半導體晶粒接合至該第一半導體晶粒之該第一重疊區，其中該第二金屬接點陣列與該第一金屬接點陣列的至少一部分對準，且其中該第一半導體晶粒及該第二半導體晶粒安置成彼此橫向鄰近。
  21. 如請求項20之設備，其進一步包含一第三半導體晶粒，該第三半導體晶粒包含一第三金屬接點陣列，其中該第三半導體晶粒接合至該第一半導體晶粒之該第一重疊區，其中該第三金屬接點陣列與該第一金屬接點陣列的至少一部分對準，且其中該第一半導體晶粒、該第二半導體晶粒及該第三半導體晶粒安置成彼此橫向鄰近。
  22. 如請求項20之設備，其中： 該第一半導體晶粒包含一第二重疊區，該第二重疊區包含一第二金屬接點陣列； 該多晶片封裝結構進一步包含一第三半導體晶粒，該第三半導體晶粒包含一第三金屬接點陣列；且 該第三半導體晶粒接合至該第一半導體晶粒之該第二重疊區，其中該第三金屬接點陣列與該第二金屬接點陣列的至少一部分對準，且其中該第一半導體晶粒、該第二半導體晶粒及該第三半導體晶粒安置成彼此橫向鄰近。
  23. 一種方法，其包含： 在一第一半導體晶圓上形成一第一半導體晶粒，其中該第一半導體晶粒包含一第一重疊區，該第一重疊區包含一第一金屬接點陣列； 在一第二半導體晶圓上形成一第二半導體晶粒，其中該第二半導體晶粒包含一第二重疊區，該第二重疊區包含一第二金屬接點陣列； 將該第一半導體晶粒自該第一半導體晶圓傳送至一處置器基板； 將該第二半導體晶粒自該第二半導體晶圓傳送至該處置器基板，其中將該第二半導體晶粒傳送至該處置器基板包含使該第二重疊區與該第一重疊區重疊且使該第二金屬接點陣列與該第一金屬接點陣列對準；及 接合該第一重疊區及該第二重疊區，其中該第一金屬接點陣列與該第二金屬接點陣列對準，且其中該第一半導體晶粒及該第二半導體晶粒在該處置器基板上安置成彼此橫向鄰近。
  24. 如請求項23之方法，其中該第一金屬接點陣列包含安置於一第一絕緣層中之一第一銅柱陣列，且該第二金屬接點陣列包含安置於一第二絕緣層中之一第二銅柱陣列，且其中接合該第一重疊區及該第二重疊區包含以下中之至少一者：熱壓接合該第一銅柱陣列及該第二銅柱陣列；及經由該第一絕緣層與該第二絕緣層之共價接合而接合該第一絕緣層及該第二絕緣層。
  25. 如請求項23之方法，其進一步包含： 在該第一半導體晶粒之一前側表面上及該第二半導體晶粒之一前側表面上形成焊料凸塊； 藉由回焊該等焊料凸塊將具有該等經接合的第一重疊區及第二重疊區之該第一半導體晶粒及該第二半導體晶粒安裝至一封裝基板；及 自該第一半導體晶粒及該第二半導體晶粒移除該處置器基板。
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