JP2011014944A - 電子部品実装構造体の製造方法 - Google Patents

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順一 中村
Tetsuo Sakaguchi
哲夫 坂口
Kazuya Mukoyama
和也 向山
Sachiko Oda
祥子 織田
Masahiro Yumoto
政寛 湯本
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Abstract

【課題】回路基板の接続パッドの数が増加してそのピッチが狭小化する場合であっても、不具合が発生することなく接続パッド上に電解めっき層を形成できる回路基板を使用する電子部品実装構造体の製造方法を提供する。
【解決手段】金属板１０の上に、配線層３８，３８ａ，３８ｂと絶縁層２０，２０ａとを積層することにより、金属板１０に電気的に接続されるｎ層（ｎは１以上の整数）の配線層を形成する工程と、金属板１０及び配線層３８，３８ａ，３８ｂをめっき給電経路に利用する電解めっきにより、ｎ層の配線層における最上の配線層３８ｂの接続パッド部に電解めっき層４４を形成する工程と、最上の配線層３８ｂに設けられた電解めっき層４４に電気的に接続される電子部品３０を実装する工程と、金属板１０を全体にわたって除去することにより、ｎ層の配線層における最下の配線層３８の下面を露出させる工程とを含む。
【選択図】図１２

Description

本発明は回路基板の製造方法及び電子部品実装構造体の製造方法に係り、さらに詳しくは、半導体チップなどの電子部品が実装される回路基板の製造方法及び該回路基板に電子部品を実装するための電子部品実装構造体の製造方法に関する。
従来、半導体チップなどの電子部品が実装される回路基板がある。そのような回路基板では、多層配線層が内蔵され、最上部に半導体チップが電気的に接続される接続パッドが設けられている。その接続パッドの上部には、ニッケル（Ｎｉ）／金（Ａｕ）層などからなるめっき層が設けられている。例えば、半導体チップと回路基板の接続パッドとがワイヤボンディングで接続される場合、接続パッドの硬度を高めるために接続パッドのめっき層が電解めっきによって形成されることがある。
図１（ａ）及び（ｂ）には従来技術における回路基板の接続パッドに電解めっき層を形成する方法が示されている。図１（ｂ）は図１（ａ）のＢ部で示される部分を拡大した平面図である。図１（ａ）に示すように、基板１００には各回路基板になる領域Ａが画定されており、その各領域Ａには所定の多層配線層（不図示）がそれぞれ形成されている。また、基板１００内には各領域Ａを画定するように複数のめっき給電ライン１０２が設けられており、各めっき給電ライン１０２は基板１００の外周部にリング状に設けられためっき給電部１０４に接続されている。さらに、図１（ｂ）に示すように、めっき給電ライン１０２には複数のめっき引き出し線１０８が接続されており、それらのめっき引き出し線１０８は各接続パッド１０６にそれぞれ電気的に接続されている。
このようして、各接続パッド１０６はめっき引き出し線１０８及びめっき給電ライン１０２を介してめっき給電部１０４にそれぞれ電気的に接続されており、めっき給電部１０４から電流が供給されることで電解めっきによって接続パッド１０６上に電解めっき層が形成される。その後に、各回路基板が得られるように基板１００が切断され、めっき給電ライン１０２及びめっき給電部１０４が破棄される。
特開２００１−３６２３８号公報 特開平９−２８３９２５号公報 特開２００４−６４０８２号公報
ところで、ＣＰＵなどの半導体チップではＩ／Ｏ数の増大に伴ってその接続部の数が増加することにより、回路基板の接続パッドの数も増加してそのピッチが狭小化される。回路基板の接続パッドのピッチが狭小化されると、接続パッド間に所要数のめっき給電ラインを平行して配置することが困難になり、電解めっき層を形成できない接続パッドが発生することになる。
本発明は以上の課題を鑑みて創作されたものであり、回路基板の接続パッドの数が増加してそのピッチが狭小化する場合であっても、何ら不具合が発生することなく接続パッド上に電解めっき層を形成できる回路基板の製造方法及び該回路基板上に電子部品を実装するための電子部品実装構造体の製造方法を提供することを目的とする。
上記課題を解決するため、本発明は回路基板の製造方法に係り、金属板の上に、該金属板に電気的に接続されるｎ層（ｎは１以上の整数）の配線層を形成する工程と、前記金属板及び前記配線層をめっき給電経路に利用する電解めっきにより、前記ｎ層の配線層における最上の配線層の接続パッド部に電解めっき層を形成する工程と、前記金属板を除去する工程とを有することを特徴とする。
本発明では、まず、金属板上にそれに電気的に接続される所要のビルドアップ配線層が形成される。その後に、金属板及びビルドアップ配線層をめっき給電経路に利用する電解めっきにより、最上の配線層の接続パッド部に電解めっき層（Ｎｉ／Ａｕ層など）が形成される。配線層の接続パッド部は、配線層上に形成される樹脂層（ソルダレジスト膜など）の開口部によって画定される。さらに、金属板が配線層に対して選択的に除去される。
以上のように、本発明では、金属板及びそれに電気的に接続された配線層を電解めっきのめっき給電経路として利用するようにしたので、従来技術と違って、各接続パッドにそれぞれ電気的に接続されるめっき給電ラインを形成する必要がない。従って、回路基板の接続パッドの数が増加してそのピッチが狭小化する場合であっても、何ら不具合が発生することなく、接続パッドに電解めっき層を容易に形成することができる。
本発明の製造方法で製造される回路基板では、その接続パッドに電解めっきによって形成された硬度の高いＮｉ／Ａｕ層などの電解めっき層がコンタクト層として形成される。このため、回路基板に半導体チップを実装し、該半導体チップと回路基板の接続パッドとをワイヤボンディング法によるワイヤで接続する場合、ワイヤは接続パッドに信頼性よく電気接続されて、半導体装置の信頼性を向上させることができる。
あるいは、金属板を除去した後に露出する最下の配線層に、半導体チップのバンプをフリップチップ接続するようにしてもよい。この態様の場合、最上の配線層の接続パッドはＬＧＡのランドとして使用される。
また、上記課題を解決するため、本発明は電子部品実装構造体の製造方法に係り、金属板の上に、該金属板に電気的に接続されるｎ層（ｎは１以上の整数）の配線層を形成する工程と、前記金属板及び前記配線層をめっき給電経路に利用する電解めっきにより、前記ｎ層の配線層における最上の配線層の接続パッド部に電解めっき層を形成する工程と、前記最上の配線層に設けられた電解めっき層に電気的に接続される電子部品を実装する工程と、前記金属板を除去することにより、前記ｎ層の配線層における最下の配線層の下面を露出させる工程とを有することを特徴とする。
本発明では、上記した回路基板の製造方法に基づいて電子部品（半導体チップなど）のファインピッチの端子に対応する高密度の接続パッドを備えた回路基板を製造し、その回路基板に半導体チップなどを実装した後に、金属板を除去することにより、高性能な電子部品実装構造体を容易に製造することができる。
なお、特許文献１〜３には、金属支持板上に、それをめっき給電層とする電解めっきに基づいて配線層を形成した後に、金属板を除去する方法が記載されている。しかしながら、特許文献１〜３では、配線層の接続パッドになる部分に、金属板をめっき給電層に利用して電解めっき層を局所的に形成することは何ら考慮されておらず、本発明の構成を示唆するものではない。
以上説明したように、本発明では、回路基板の接続パッドの数が増大してそのピッチが狭小化する場合であっても何ら不具合が発生することなく接続パッドに電解めっき層を容易に形成することができるようになる。
図１（ａ）は従来技術における回路基板の接続パッドに電解めっき層を形成する方法を示す平面図、図１（ｂ）は図１（ａ）のＢ部で示される部分を拡大した平面図である。 図２は本発明の第１実施形態の回路基板の製造方法を示す断面図（その１）である。 図３は本発明の第１実施形態の回路基板の製造方法を示す断面図（その２）である。 図４は本発明の第１実施形態の回路基板の製造方法を示す断面図（その３）である。 図５は本発明の第１実施形態の回路基板の製造方法を示す断面図（その４）である。 図６は本発明の第１実施形態に係る回路基板に半導体チップが実装された半導体装置を示す断面図である。 図７は本発明の第２実施形態の回路基板の製造方法を示す断面図（その１）である。 図８は本発明の第２実施形態の回路基板の製造方法を示す断面図（その２）である。 図９は本発明の第２実施形態の回路基板の製造方法を示す断面図（その３）である。 図１０は本発明の第２実施形態に係る回路基板に半導体チップが実装された半導体装置を示す断面図である。 図１１（ａ）〜（ｃ）は本発明の第３実施形態の電子部品実装構造体の製造方法を示す断面図（その１）である。 図１２（ａ）〜（ｃ）は本発明の第３実施形態の電子部品実装構造体の製造方法を示す断面図（その２）である。 図１３（ａ）〜（ｃ）は本発明の第３実施形態の電子部品実装構造体の製造方法を示す断面図（その３）である。 図１４は本発明の第３実施形態の電子部品実装構造体の製造方法を示す断面図（その４）である。 図１５は本発明の第３実施形態の変形例の電子部品実装構造体を示す断面図である。
以下、本発明の実施の形態について、添付の図面を参照して説明する。
（第１の実施の形態）
図２〜図５は本発明の第１実施形態の回路基板の製造方法を順に示す断面図である。図２（ａ）に示すように、まず、銅（Ｃｕ）などからなる支持板として機能する金属板１０を用意し、その金属板１０上に開口部１２ｘが設けられたドライフィルムレジスト（めっきレジスト）膜１２を形成する。金属板１０には、金属箔のようなフレキシブル金属材も含まれる。
その後に、図２（ｂ）に示すように、金属板１０をめっき給電層に利用する電解めっきにより、ドライフィルムレジスト膜１２の開口部１２ｘ内に露出する金属板１０の部分に金（Ａｕ）層を形成し、次いでニッケル（Ｎｉ）層を形成してＡｕ／Ｎｉめっき層１４を得る。なお、Ａｕ／Ｎｉめっき層の代わりに、すず（Ｓｎ）めっき層を形成してもよい。
次いで、図２（ｃ）に示すように、金属板１０をめっき給電層に利用する電解めっきにより、Ａｕ／Ｎｉめっき層１４上にＣｕなどからなる金属層１６を形成する。その後に、図２（ｄ）に示すように、ドライフィルムレジスト膜１２が除去されて、Ａｕ／Ｎｉめっき層１４と金属層１６とにより構成される第１配線層１８が得られる。
次いで、図３（ａ）に示すように、金属板１０の上面側に粗面化処理を施した後に、樹脂フィルム（エポキシ樹脂など）を貼着するなどして第１配線層１８を被覆する第１層間絶縁層２０を形成する。さらに、図３（ｂ）に示すように、第１層間絶縁層２０をレーザなどによって加工することにより、第１配線層１８に到達する深さの第１ビアホール２０ｘを形成する。
続いて、図３（ｃ）に示すように、例えばセミアディティブ法により、第１ビアホール２０ｘを介して第１配線層１８に接続される第２配線層１８ａを第１層間絶縁層２０上に形成する。詳しく説明すると、まず、無電解めっき又はスパッタ法により、Ｃｕなどからなるシード層（不図示）を第１ビアホール２０ｘ内及び第１層間絶縁層２０上に形成する。その後に、第２配線層１８ａが形成される部分に開口部が設けられたレジスト膜（不図示）をパターニングする。さらに、シード層をめっき給電層に利用する電解めっきによりレジスト膜の開口部内のシード層上に金属層パターン（不図示）を形成する。続いて、レジスト膜を剥離した後に、金属層パターンをマスクにしてシード層をエッチングすることにより第２配線層１８ａを得る。
次いで、図４（ａ）に示すように、上記した第１層間絶縁層２０と同様な第２層間絶縁層２０ａを第２配線層１８ａ上に形成した後に、第２層間絶縁層２０ａをレーザなどで加工することにより、第２配線層１８ａに到達する深さの第２ビアホール２０ｙを形成する。続いて、上記した第２配線層１８ａの形成方法と同様な方法により、第２ビアホール２０ｙを介して第２配線層１８ａに接続される第３配線層１８ｂを第２層間絶縁層２０ａ上に形成する。さらに、同じく図４（ａ）に示すように、第３配線層１８ｂの接続パッドになる部分に開口部２２ｘが設けられたソルダレジスト膜２２（樹脂層）を形成する。
続いて、図４（ｂ）に示すように、金属板１０、第１配線層１８、第２配線層１８ａ及び第３配線層１８ｂをめっき給電経路とする電解めっきにより、ソルダレジスト膜２２の開口部２２ｘ内の第３配線層１８ｂの接続パッドになる部分にＮｉ層を形成し、次いでＡｕ層を形成してＮｉ／Ａｕめっき層２４（電解めっき層）を得る。これにより、第３配線層１８ｂに接続パッドＣが形成される。
その後に、図５に示すように、金属板１０を第１配線層１８及び第１層間絶縁層２０に対して選択的にエッチングして除去する。金属板１０のエッチングは、金属板１０が銅からなる場合、塩化第二鉄水溶液、塩化第二銅水溶液又は過硫酸アンモニウム水溶液などを用いたウェットエッチングが採用され、金属板１０を第１配線層１８及び第１層間絶縁層２０に対して選択的に除去することができる。これにより、第１層間絶縁層２０の下面が露出すると共に、第１配線層１８のＡｕ／Ｎｉめっき層１４（又はＳｎめっき層）の下面が露出する。
以上により、本実施形態に係る回路基板１が得られる。なお、本実施形態では、３層のビルドアップ配線層を形成する形態を例示したが、積層数は任意に設定することができ、ｎ層（ｎは１以上の整数）のビルドアップ層が形成された形態としてもよい。また、複数の回路基板を得るような製造方法を採用する場合は、図５の構造体が切断されて複数の回路基板１が得られる。
図５に示すように、本実施形態の製造方法で製造された回路基板１では、第１層間絶縁層２０の中に第１配線層１８が埋設されており、そのＡｕ／Ｎｉめっき層１４（又はＳｎめっき層）の下面が露出した状態となっている。また、第１層間絶縁層２０に設けられた第１ビアホール２０ｘを介して第１配線層１８に接続される第２配線層１８ａが第１層間絶縁層２０上に形成されている。第２配線層１８ａ上には第２層間絶縁層２０ａが形成されており、第２層間絶縁層２０ａに設けられた第２ビアホール２０ｙを介して第２配線層１８ａに接続される第３配線層１８ｂが第２層間絶縁層２０ａ上に形成されている。このように、第１〜第３配線層１８〜１８ｂは第１、第２ビアホール２０ｘ，２０ｙを介して相互接続されている。
さらに、第３配線層１８ｂの接続パッドＣ上に開口部２２ｘが設けられたソルダレジスト膜２２が第３配線層１８ｂ上に形成されている。そして、最終的に除去された金属板１０及び、第１〜第３配線層１８〜１８ｂをめっき給電経路に利用する電解めっきによって形成されたＮｉ／Ａｕめっき層２４がソルダレジスト膜２２の開口部２２ｘ内の第３配線層１８ｂの接続パッドＣに形成されている。
本実施形態の製造方法では、前述したように、金属板１０及び第１〜第３配線層１８〜１８ｂを電解めっきのめっき給電経路として利用することによって第３配線層１８ｂの接続部Ｃに電解めっき層を形成するようにしている。このため、従来技術と違って、各接続パッドＣにそれぞれ接続されるめっき給電ラインを接続パッドＣ間の領域に並列に配置する必要がない。
従って、接続パッドＣの数が増加してそのピッチが狭小化する場合においても、電解めっきを施すことができない接続パッドが発生するといった不具合が解消され、全ての接続パッドＣに電解めっき層を容易に形成することができるようになる。このように、本実施形態では、回路基板１の接続パッドＣの数が増加してそのピッチが狭小化する場合であっても何ら不具合は発生せずに容易に対応することができる。
これに対して、各接続パッドにめっき引き出し線をそれぞれ接続して電解めっきを行う前述した従来技術では、例えば、接続パッドＣの径が７５０μｍ、ピッチが１０００μｍ（接続パッド間のスペースが２５０μｍ）で、４０行、４０列のフルグリッド配列の場合では、接続パッドＣ間に２０本程度のめっき引き出し線を配置する必要がある。その場合、配線ルールが６／６μｍ（ライン／ペース）となり、そのような配線を形成することは困難を極めることは容易に理解される。
図６には、本実施形態の回路基板に半導体チップが実装されてなる半導体装置の例が示されている。図６に示すように、半導体装置２では、上記で説明した回路基板１のソルダレジスト膜２２上に接着層２６を介して半導体チップ３０がその接続部が上側になった状態で固着されている。そして、半導体チップ３０の上面側の接続部と回路基板１の接続パッドＣとがワイヤボンディング法によって形成されたワイヤ２８で電気的に接続されている。さらに、半導体チップ３０及びワイヤ２８がモールド樹脂２９によって封止されている。
回路基板１の接続パッドＣの上部は電解めっきで形成された硬度の高いＮｉ／Ａｕめっき層２４からなるので、半導体チップ３０の接続部と回路基板１の接続パッドＣとが信頼性よくワイヤ２８で接続される。これにより、半導体装置２の信頼性を向上させることができる。
なお、図６には、回路基板１をＬＧＡ（Land Grid Array）型として使用する場合が例示されており、回路基板の下面に露出する第１配線層１８の接続部（Ａｕ／Ｎｉめっき層１４）がランドとして使用される。回路基板の用途に応じて第１配線層１８のＡｕ／Ｎｉめっき層１４をＳｎめっき層などの各種金属のめっき層に変えた形態としてもよい。
また、回路基板１をＢＧＡ（Ball Grid Array）型やＰＧＡ（Pin Grid Array）型として使用する場合は、回路基板１の下面に、第１配線層１８の接続部に開口部が設けられたソルダレジスト膜が形成され、第１配線層１８にはんだボールやリードピンなどの外部接続端子が接続される。そして、第１配線層１８の接続部（ランド）、又は外部接続端子が配線基板（マザーボード）に実装される。
（第２の実施の形態）
図７〜図１０は本発明の第２実施形態の回路基板の製造方法を示す断面図である。第２実施形態は、第１実施形態で説明した回路基板を上下反転させて、第１配線層の露出部に半導体チップをフリップチップ接続する形態である。第２実施形態では、第１実施形態と同じ工程についてはその詳しい説明を省略する。
図７（ａ）に示すように、まず、第１実施形態と同様に、金属板１０上にＡｕ／Ｎｉめっき層１４及び金属層１６より構成される第１配線層１８を形成する。なお、Ａｕ／Ｎｉめっき層１４の代わりにすず（Ｓｎ）めっき層を形成してもよい。その後に、図７（ｂ）に示すように、第１実施形態と同様な方法により、第１層間絶縁層２０に設けられた第１ビアホール２０ｘを介して第１配線層１８に接続される第２配線層１８ａを第１層間絶縁層２０上に形成した後に、第２層間絶縁層２０ａに設けられた第２ビアホール２０ｙを介して第２配線層１８ａに接続される第３配線層１８ｂを第２層間絶縁層２０ａ上に形成する。
次いで、図８に示すように、第３配線層１８ｂの接続パッドになる部分に開口部２２ｘが設けられたソルダレジスト膜２２を形成する。さらに、第１実施形態と同様に、金属板１０及び第１〜第３配線層１８〜１８ｂをめっき給電経路に利用する電解めっきにより、ソルダレジスト膜２２の開口部２２ｘ内の第３配線層１８ｂの部分にＮｉ／Ａｕめっき層２４を形成して接続パッドＣを得る。
続いて、図９に示すように、第１実施形態と同様に、金属板１０を第１配線層１８及び第１層間絶縁層２０に対して選択的に除去する。これにより、第２実施形態に係る回路基板１ａが得られる。なお、第２実施形態においても、ビルドアップ配線層の積層数は任意に設定することができ、ｎ層（ｎは１以上の整数）の配線層を形成してもよい。
さらに、図１０に示すように、図９の回路基板１ａを上下反転させて配置すると、回路基板１ａの上面に第１配線層１８のＡｕ／Ｎｉめっき層１４（又はＳｎめっき層）が露出した状態となる。そして、半導体チップ３０のバンプ３０ａを回路基板１ａの上面のＡｕ／Ｎｉめっき層１４（又はＳｎめっき層）にフリップチップ接続する。さらに、半導体チップ３０の下の隙間にアンダーフィル樹脂２７を充填する。
これにより、第２実施形態に係る回路基板１ａに半導体チップ３０が実装された半導体装置２ａが得られる。図１０には、回路基板１をＬＧＡ（Land Grid Array）型として使用する場合が例示されており、回路基板１ａの下面に露出する第３配線層１８ｂの接続部Ｃがランドとして使用される。第２実施形態では、回路基板１ａの第３配線層１８ｂの接続部Ｃ（ＬＧＡのランド）には、硬度の高い電解めっき層が形成されているので、ＬＧＡ型の回路基板１ａが配線基板（マザーボード）に信頼性よく電気接続されるようになる。
なお、回路基板１ａには、配線基板（マザーボード）に実装する際にバランスを確保するなどのために、電気的に使用しない接続パッドＣｘ（図１０の周縁側の接続パッド）を設ける場合があり、そのような接続パッドＣｘが混在していてもよい。
第２実施形態は、第１実施形態と同様な効果を奏する。なお、第２実施形態においても、第１配線層１８のＡｕ／Ｎｉめっき層１４や第３配線層１８ｂの接続パッドＣのＮｉ／Ａｕめっき層２４は、回路基板の用途に応じてその他の各種金属のめっき層を使用することができる。
特に、第２実施形態では、第１配線層１８のＡｕ／Ｎｉ層１４をＳｎめっき層に代える場合、半導体チップ３０を第１配線層１８にフリップチップ接続する際に、別工程ではんだバンプを形成する必要がなくなり、製造工程が簡易になる。
（第３の実施の形態）
図１１〜図１４は本発明の第３実施形態の電子部品実装構造体の製造方法を示す断面図である。第３実施形態では、本発明の回路基板の製造方法の技術思想に基づいて、回路基板上に電子部品を実装する方法について説明する。
図１１（ａ）に示すように、まず、第１実施形態と同様な支持基板として機能する金属板１０を用意する。その後に、金属板１０の上に、開口部３２ｘが設けられた第１ソルダレジスト膜３２を形成する。第１ソルダレジスト膜３２は、後に外部接続用パッドが配置される領域に対応する部分に開口部３２ｘが設けられるようにパターニングされて形成される。
その後に、図１１（ｂ）に示すように、第１ソルダレジスト膜３２の開口部３２ｘ内に、下から順に金（Ａｕ）層３８ｘとパラジウム（Ｐｄ）／ニッケル（Ｎｉ）層３８ｙとからなる第１配線層３８を、金属板１０をめっき給電層に利用する電解めっきによって形成する。第１配線層３８は、金属板１０に接触するＡｕ層３８ｘを最下に含んで構成される積層金属めっき層からなり、Ａｕ層／Ｎｉ層などからなる各種の積層金属めっき層であってもよい。後に説明するように、第１配線層３８は、最下のＡｕ層３８ｘが露出して外部接続用パッドとなる。
次いで、図１１（ｃ）に示すように、第１実施形態と同様な方法により、第１配線層３８を被覆する第１層間絶縁層２０に設けられた第１ビアホール２０ｘを介して第１配線層３８に電気接続される第２配線層３８ａを第１層間絶縁層２０上に形成する。さらに、第２配線層３８ａを被覆する第２層間絶縁層２０ａに設けられた第２ビアホール２０ｙを介して第２配線層３８ａに電気接続される第３配線層３８ｂを第２層間絶縁層２０ａ上に形成する。本実施形態では、金属板１０の上に第１〜第３配線層３８〜３８ｂが積層された形態を例示するが、金属板１０の上にｎ層（ｎは１以上の整数）のビルドアップ配線層が形成された形態としてもよい。
続いて、同じく図１１（ｃ）に示すように、第３配線層３８ｂの接続パッド部上に開口部３２ｙが設けられた第２ソルダレジスト膜３２ａを形成する。さらに、図１２（ａ）に示すように、第１実施形態と同様に、金属板１０と第１、第２、第３配線層３８，３８ａ，３８ｂをめっき給電経路に利用する電解めっきにより、第２ソルダレジスト膜３２ａの開口部３２ｙ内の第３配線層３８ｂの接続パッド部に、下から順にＮｉ／Ｐｄ層４４ｘとＡｕ層４４ｙからなる電解めっき層４４を形成して上側接続パッドＣ１とする。なお、電解めっき層４４は、最上にＡｕ層４４ｙが露出する積層金属めっき層から構成され、Ｎｉ層／Ａｕ層などの各種の積層金属めっき層を使用してもよい。
このように、ビルドアップ配線層の最上の配線層に設けられる電解めっき層４４は、Ａｕ層４４ｙが外部に露出して形成される。
次いで、図１２（ｂ）に示すように、電子部品として、上面側に接続部（不図示）を備えた半導体チップ３０を用意し、その接続部を上側にして半導体チップ３０を第２ソルダレジスト膜３２ａの上に固着して実装した後に、ワイヤボンディング法によるワイヤ２８によって半導体チップ３０の接続部と第３配線層３８ｂの上側接続パッドＣ１（電解めっき層４４）の最上のＡｕ層４４ｙとを電気的に接続する。さらに、図１２（ｃ）に示すように、半導体チップ３０をモールド樹脂２９によって封止する。その後に、図１３（ａ）に示すように、第１実施形態と同様なウェットエッチングによって金属板１０を第１ソルダレジスト膜３２及び第１配線層３８に対して選択的に除去することにより、第１配線層３８の最下のＡｕ層３８ｘを露出させて下側接続パッドＣ２を得る。
続いて、図１３（ｂ）に示すように、下側接続パッドＣ２（第１配線層３８）にはんだボールを搭載するなどして外部接続端子４０を形成する。なお、ＬＧＡタイプとする場合は、外部接続端子４０は省略され、下側接続パッドＣ２（第１配線層３８）が外部接続用パッドとして機能する。
さらに、図１３（ｃ）に示すように、本実施形態では金属板１０上に複数の半導体チップ搭載領域が設けられており、各半導体チップ３０の実装領域が個別に得られるように、モールド樹脂２９及びその下の回路基板を切断する。
以上により、図１４に示すように、第３実施形態に係る回路基板に半導体チップが実装されて構成される電子部品実装構造体３（半導体装置）が得られる。
図１５には第３実施形態の変形例の電子部品実装構造体３ａが示されている。図１５に示すように、前述した図１２（ｂ）の工程において電子部品としてバンプ３０ａが設けられた半導体チップ３０を用意し、半導体チップ３０のバンプ３０ａを第３配線層３８ｂの上側接続パッドＣ１（電解めっき層４４）にフリップチップ実装するようにしてもよい。この変形例の場合、半導体チップ３０とその下の回路基板との隙間にアンダーフィル樹脂３１が充填される。なお、半導体チップ３０をフリップチップ実装する形態では、半導体チップ３０を被覆する封止樹脂を必ずしも形成する必要はなく、図１５では封止樹脂が省略された例が示されている。
本実施形態では、ワイヤボンディング法やフリップチップ実装によって電子部品を実装する方法を例示したが、その他の各種の実装方法によって電子部品を実装してもよい。また、電子部品として半導体チップを例示したが、キャパシタ部品などの各種の電子部品を使用してもよい。
以上のように、第３実施形態の電子部品実装構造体の製造方法では、まず、金属板１０の上の外部接続用パッドが配置される部分に最下にＡｕ層３８ｘを含む第１配線層３８を形成する。その後に、第１配線層３８に接続される所要のビルドアップ配線層を形成する。さらに、金属板１０とビルドアップ配線層（第１〜第３配線層３８〜３８ｂ）をめっき給電経路に利用する電解めっきにより、最上の配線層（第３配線層３８ｂ）の接続パッド部にＡｕ層４４ｙを最上に含む電解めっき層４４を形成する。そして、この電解めっき層４４が上側接続パッドＣ１となる。
次いで、上側接続パッドＣ１に電気接続される電子部品（半導体チップなど）を実装した後に、金属板１０を除去する、これにより、第１配線層３８の下面が露出して外部接続用パッドとして機能する下側接続パッドＣ２となる。さらに、必要に応じて下側接続パッドＣ２に外部接続端子４０が設けられる。
第３実施形態では、第１実施形態と同様に、金属板及びビルドアップ配線層を電解めっきのめっき給電経路として利用することにより、最上の配線層に電解めっき層４４を形成して上側接続パッドＣ１が得られる。このため、上側接続パッドＣ１の数が増加してそのピッチが狭小化する場合においても、電解めっきを施すことができない接続パッドが発生するといった不具合が解消され、全ての接続パッドに電解めっき層を容易に形成することができるようになる。
このような製造方法を採用することにより、高性能な電子部品のファインピッチの端子に対応する高密度の接続パッドを備えた回路基板の製造が容易になるので、高性能な半導体チップなどが実装された電子部品実装構造体を容易に製造することができる。
１，１ａ…回路基板、２，２ａ…半導体装置、３，３ａ…電子部品実装構造体、１２…ドライフィルムレジスト膜、１２ｘ，３２ｘ、３２ｙ…開口部、１４…Ａｕ／Ｎｉ層，２４…Ｎｉ／Ａｕ層、１６…金属層、１８，３８…第１配線層、１８ａ，３８ａ…第２配線層、１８ｂ，３８ｂ…第３配線層、２０…第１層間絶縁層、２０ａ…第２層間絶縁層、２０ｘ…第１ビアホール、２０ｙ…第２ビアホール、２２，３２，３２ａ…ソルダレジスト膜、２２ｘ…開口部、２８…ワイヤ、２９…モールド樹脂、３０…半導体チップ、３０ａ…バンプ、２７，３１…アンダーフィル樹脂、３８ｘ，４４ｙ…Ａｕ層、３８ｙ…Ｐｄ／Ｎｉ層、４０…外部接続端子、４４ｘ…Ｎｉ／Ｐｄ層、Ｃ，Ｃｘ…接続パッド、Ｃ１…上側接続パッド、Ｃ２…下側接続パッド。

Claims (8)

  1. 金属板の上に、配線層と絶縁層とを積層することにより、該金属板に電気的に接続されるｎ層（ｎは１以上の整数）の配線層を形成する工程と、
    前記金属板及び前記配線層をめっき給電経路に利用する電解めっきにより、前記ｎ層の配線層における最上の配線層の接続パッド部に電解めっき層を形成する工程と、
    前記最上の配線層に設けられた電解めっき層に電気的に接続される電子部品を実装する工程と、
    前記金属板を全体にわたって除去することにより、前記ｎ層の配線層における最下の配線層の下面を露出させる工程とを有することを特徴とする電子部品実装構造体の製造方法。
  2. 前記金属板の上には複数の搭載領域が設けられており、前記電子部品を実装する工程において、前記複数の搭載領域に前記電子部品をそれぞれ実装し、
    前記金属板を除去する工程の後に、前記配線層と前記絶縁層とを切断することにより、前記電子部品が実装された個別の電子部品実装構造体を得ることを特徴とする請求項１に記載の電子部品実装構造体の製造方法。
  3. 前記金属板の上には複数の搭載領域が設けられており、前記電子部品を実装する工程において、前記複数の搭載領域に前記電子部品をそれぞれ実装し、
    前記複数の搭載領域に前記電子部品をそれぞれ実装した後に、複数の前記電子部品を一体的にモールド樹脂で封止し、
    前記金属板を除去する工程の後に、前記モールド樹脂、前記絶縁層及び前記配線層を切断することにより、前記電子部品が実装された個別の電子部品実装構造体を得ることを特徴とする請求項１又は２に記載の電子部品実装構造体の製造方法。
  4. 前記電子部品は半導体チップであり、該半導体チップがワイヤボンディングによって前記最上の配線層に設けられた電解めっき層に接続されることを特徴とする１又は３に記載の電子部品実装構造体の製造方法。
  5. 前記電子部品は半導体チップであり、該半導体チップがフリップチップ接続によって前記最上の配線層に設けられた電解めっき層に接続されることを特徴とする１乃至３のいずれか一項に記載の電子部品実装構造体の製造方法。
  6. 前記金属板の上に配線層を形成する工程において、
    前記配線層を形成する前に、前記金属板の上面に粗面化処理を行うことを特徴とする請求項１乃至３のいずれか一項に記載の電子部品実装構造体の製造方法。
  7. 前記電解めっき層は、最上に金層を含むことを特徴とする請求項１乃至６のいずれか一項に記載の電子部品実装構造体の製造方法。
  8. 前記金属板を除去する工程の後に、前記最下の配線層の下面に外部接続端子を設ける工程をさらに有することを特徴とする請求項１乃至６のいずれか一項に記載の電子部品実装構造体の製造方法。
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