CN1791311B - 制造电路基板的方法和制造电子部件封装结构的方法 - Google Patents

制造电路基板的方法和制造电子部件封装结构的方法 Download PDF

Info

Publication number
CN1791311B
CN1791311B CN 200510129078 CN200510129078A CN1791311B CN 1791311 B CN1791311 B CN 1791311B CN 200510129078 CN200510129078 CN 200510129078 CN 200510129078 A CN200510129078 A CN 200510129078A CN 1791311 B CN1791311 B CN 1791311B
Authority
CN
China
Prior art keywords
wiring layer
layer
metallic plate
connection pads
circuit substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN 200510129078
Other languages
English (en)
Other versions
CN1791311A (zh
Inventor
中村顺一
坂口哲夫
向山和也
织田祥子
汤本政宽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Co Ltd
Original Assignee
Shinko Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2005327314A external-priority patent/JP2006186321A/ja
Application filed by Shinko Electric Co Ltd filed Critical Shinko Electric Co Ltd
Publication of CN1791311A publication Critical patent/CN1791311A/zh
Application granted granted Critical
Publication of CN1791311B publication Critical patent/CN1791311B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15182—Fan-in arrangement of the internal vias
    • H01L2924/15184—Fan-in arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Manufacturing Of Printed Wiring (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本发明的制造电路基板的方法包括以下步骤：在由铜制成的金属板上形成电连接到所述金属板的第一布线层，第一布线层为具有多层结构的接合区，该多层结构的底面侧由金/镍镀层或锡镀层制成而该多层结构的顶面侧由铜层制成；在金属板上形成通过通孔与第一布线层电连接的n层布线层，第一布线层的铜层连接到通孔，其中n是2或更大的整数；形成树脂层，在该树脂层中，在最上布线层的连接焊盘区域上提供有开口部分；通过使用该金属板和所述布线层作为镀覆供电路径进行电镀，在所述最上布线层的连接焊盘区域上形成电镀层；以及去除金属板的步骤，将由铜制成的金属板选择性地去除至金/镍镀层或锡镀层。

Description

制造电路基板的方法和制造电子部件封装结构的方法
技术领域
本发明涉及制造电路基板的方法和制造电子部件封装结构的方法，更具体地，涉及制造其上安装有诸如半导体芯片等的电子部件的电路基板的方法，和制造用于在所述电路基板上安装电子部件的电子部件封装结构的方法。
背景技术
在现有技术中，存在着其上安装有诸如半导体芯片等的电子部件的电路基板。在这种电路基板中，内置有多层布线层，并且在其最上部提供有与该半导体芯片电连接的连接焊盘。在该连接焊盘的上部提供有由镍(Ni)/金(Au)层等制成的镀层。例如，在通过引线接合(wire bonding)来连接电路基板上的半导体芯片和连接焊盘时，往往通过电镀来形成连接焊盘的镀层以增大连接焊盘的硬度。
在图1和图2中示出了现有技术的在电路基板的连接焊盘上形成电镀层的方法。图2是示出了作为图1中的B部分所指示的部分的放大平面图。如图1所示，在基板100上限定有作为各电路基板的多个区域A，并在各区域A中分别形成有预定的多层布线层(未示出)。此外，在基板100中设置有多条镀覆供电线102以限定各个区域A。各镀覆供电线102与环状设置在基板100的外围部分的电镀供电部分104相连。此外，如图2所示，多条镀覆引线108与镀覆供电线102相连，并且这些镀覆引线108分别与各连接焊盘106电连接。
通过这种方式，各连接焊盘106通过镀覆引线108和镀覆供电线102与电镀供电部分104电连接。随后，当从电镀供电部分104提供电流时，通过电镀在连接焊盘106上形成了电镀层。随后，对基板100进行切割从而可以获得各个电路基板，然后丢弃镀覆供电线102和电镀供电部分104。
同时，在诸如CPU等的半导体芯片中，因为连接部分的数量随I/O数量的增大而增大，因而电路基板上的连接焊盘的数量也增大，由此连接焊盘之间的中心距离变窄。当电路基板上的连接焊盘之间的中心距离被减小得较小时，将难以在相互平行的连接焊盘之间提供预定数量的镀覆供电线。结果，产生了不能在其上形成电镀层的连接焊盘。
发明内容
本发明的目的是提供一种制造电路基板的方法以及制造用于在该电路基板上安装电子部件的电子部件封装结构的方法，该制造电路基板的方法即使在电路基板上的连接焊盘的数量增大而使这些连接焊盘之间的中心距离变窄的情况下，也能够无任何不利地在连接焊盘上形成电镀层。
本发明涉及一种制造电路基板的方法，其包括如下步骤：在由铜制成的金属板上形成第一布线层，该第一布线层为具有多层结构的接合区，该多层结构的底面侧由金/镍镀层或锡镀层制成，而该多层结构的顶面侧由铜层制成，该第一布线层电连接到所述金属板；在所述金属板上形成通过通孔与所述第一布线层电连接的n层布线层，所述第一布线层的所述铜层连接到所述通孔，其中n是2或更大的整数；形成树脂层，在该树脂层中，在最上布线层的连接焊盘区域上提供有开口部分；通过使用所述金属板和所述布线层作为镀覆供电路径进行电镀，在所述最上布线层的连接焊盘区域上形成电镀层；以及去除金属板的步骤，将所述由铜制成的金属板选择性地去除至所述金/镍镀层或锡镀层。
在本发明中，首先，在金属板上形成与该金属板电连接的预定组合布线层(built-up wiring layer)。随后，通过使用该金属板和所述组合布线层作为镀覆供电路径进行电镀，在最上布线层的连接焊盘部分上形成电镀层(Ni/Au层等)。通过形成在布线层上的树脂层(阻焊剂膜等)的开口部分来限定布线层的连接焊盘部分。随后，针对该布线层选择性地去除该金属板。
如上所述，在本发明中，使用了金属板和与该金属板电连接的布线层作为电镀的镀覆供电路径。因此，与现有技术不同，无需形成与各连接焊盘电连接的镀覆供电线。因此，即使在增大了电路基板上的连接焊盘的数量并且使连接焊盘之间的中心距离变窄的情况下，也可以没有任何不利地容易地在连接焊盘上形成电镀层。
在通过本发明的制造方法所制造的电路基板中，形成诸如Ni/Au层等的电镀层(该电镀层是通过在连接焊盘上进行电镀而形成的，以具有高的硬度)作为接触层。因此，当将半导体芯片安装在该电路基板上，并随后通过由引线接合法提供的引线来连接该半导体芯片和电路基板的连接焊盘时，可以以优异的可靠性将该引线电连接到连接焊盘上，从而可以提高半导体器件的可靠性。
另选地，可以以倒装芯片的方式将半导体芯片的凸点连接到在去除金属板之后露出的最下布线层。在这种方式的情况下，将最上布线层的连接焊盘用作LGA的接合区(land)。
此外，本发明涉及一种制造电子部件封装结构的方法，其包括以下步骤：在由铜制成的金属板上形成第一布线层，该第一布线层为具有多层结构的接合区，该多层结构的底面侧由金/镍镀层或锡镀层制成，而该多层结构的顶面侧由铜层制成，该第一布线层电连接到所述金属板；在所述金属板上形成通过通孔与所述第一布线层电连接的n层布线层，所述第一布线层的所述铜层连接到所述通孔，其中n是2或更大的整数；形成树脂层，在该树脂层中，在最上布线层的连接焊盘区域上提供有开口部分；通过使用所述金属板和所述布线层作为镀覆供电路径进行电镀，在所述最上布线层的连接焊盘区域上形成电镀层；安装与所述最上布线层的连接焊盘区域上提供的电镀层电连接的电子部件；以及去除所述金属板的步骤，将所述由铜制成的金属板选择性地去除至所述金/镍镀层或锡镀层。
在本发明中，基于上述的制造电路基板方法制造了具有与电子部件(半导体芯片等)的精细中心距离端子相对应的高密度的连接焊盘的电路基板，然后将半导体芯片等安装在该电路基板上，并随后去除金属板。由此，可以容易地制造高性能的电子部件封装结构。
此处，在专利文献1(专利申请公开(特开)2001-36238)、专利文献2(专利申请公开(特开平)9-283925)以及专利文献3(专利申请公开(特开)2004-64082)中，阐述了如下方法：通过使用金属支撑板作为镀覆供电层进行电镀，来在该金属支撑板上形成布线层，并随后去除该金属板。然而，在专利文献1到3中，根本没有考虑通过使用该金属板作为镀覆供电层，来在用作布线层的连接焊盘的部分上局部地形成电镀层。因此，可以断定，该专利文献1到3没有提供关于构建本发明的建议。
附图说明
图1是示出了现有技术中的在电路基板的连接焊盘上形成电镀层的方法的平面图；
图2是示出了作为图1中B部分所指示的部分的放大平面图；
图3A到图3J是示出了根据本发明第一实施例的制造电路基板的方法的剖面图；
图4是示出了在根据本发明第一实施例的电路基板上安装有半导体芯片的半导体器件的剖面图；
图5A到图5D是示出了根据本发明第二实施例的制造电路基板的方法的剖面图；
图6是示出了在根据本发明第二实施例的电路基板上安装有半导体芯片的半导体器件的剖面图；
图7A到图7J是示出了根据本发明第三实施例的制造电子部件封装结构的方法的剖面图；
图8是示出了根据本发明第三实施例的变型例的电子部件封装结构的剖面图。
具体实施方式
下面将参照附图说明本发明的实施例。
(第一实施例)
图3A到图3J是依次示出了根据本发明第一实施例的制造电路基板的方法的剖面图。如图3A所示，首先准备用作支撑板的由铜(Cu)等制成的金属板10，随后在金属板10上形成其中提供有开口部分12x的干膜抗蚀剂(电镀抗蚀剂)12。在金属板10中还包含有揉性金属件(诸如金属箔)。
随后，如图3B所示，通过使用金属板10作为镀覆供电层进行电镀，在金属板10的从干膜抗蚀剂12的开口部分12x中露出的部分中形成金(Au)层，并随后形成镍(Ni)层。从而获得了Au/Ni镀层14。在这种情况下，可以形成锡(Sn)镀层来代替Au/Ni镀层。
随后，如图3C所示，通过使用该金属板10作为镀覆供电层进行电镀，在该Au/Ni镀层14上形成了由铜等制成的金属层16。随后，如图3D所示，去除干膜抗蚀剂12。因此，获得了包括Au/Ni镀层14和金属层16的第一布线层18。
随后，如图3E所示，对金属板10的上表面进行表面粗糙(roughtening)处理，并随后通过粘贴树脂膜(环氧树脂等)等形成用于覆盖第一布线层18的第一层间绝缘层20。随后，如图3F所示，通过激光等对第一层间绝缘层20进行处理，并因此形成具有到达第一布线层18的深度的第一通孔20x。
随后，如图3G所示，通过例如半加成处理(semi-additive process)在第一层间绝缘层20上形成通过第一通孔20x与第一布线层18相连的第二布线层18a。具体地，首先通过无电镀(electroless plating)或溅射法，在第一层间绝缘层20上以及第一通孔20x中形成由Cu等制成的种晶层(未示出)。随后，对抗蚀剂膜(未示出)进行构图，在该抗蚀剂膜中，对形成有第二布线层18a的部分提供有开口部分。随后通过使用种晶层作为镀覆供电层进行电镀，在抗蚀剂膜中的开口部分中的种晶层上形成金属层图案(未示出)。随后，通过去除抗蚀剂膜并随后使用该金属层图案作为掩模刻蚀该种晶层，来形成第二布线层18a。
随后如图3H所示，在第二布线层18a上形成类似于上述第一层间绝缘层20的第二层间绝缘层20a。随后，通过激光等处理第二层间绝缘层20a，并因此形成具有到达第二布线层18a的深度的第二通孔20y。随后，利用与上述形成第二布线层18a的方法相同的方法，在第二层间绝缘层20a上形成通过第二通孔20y与第二布线层18a相连的第三布线层18b。随后，亦如图3H所示，形成阻焊剂膜22(树脂层)，其中在用作第三布线层18b的连接焊盘的部分中提供有开口部分22x。
随后，如图3I所示，通过使用金属板10、第一布线层18、第二布线层18a和第三布线层18b作为镀覆供电路径进行电镀，在阻焊剂膜22的开口部分22x中，在用作第三布线层18b上的连接焊盘的部分上形成Ni层，然后形成Au层，由此获得Ni/Au镀层24(电镀层)。因此在第三布线层18b上形成了连接焊盘C。
随后，如图3J所示，相对于第一布线层18和第一层间绝缘层20选择性地刻蚀金属板10，并将其去除。在金属板10由铜制成的情况下，采用使用氯化铁(III)水溶液、氯化铜(II)水溶液、胺过氧硫酸氢盐(Ammonium peroxodisulfate)水溶液等的湿刻蚀来刻蚀金属板10，从而可以相对第一布线层18和第一层间绝缘层20选择性地去除金属板10。因此，露出了第一层间绝缘层20的下表面，并且还露出了第一布线层18的Au/Ni镀层14(或Sn镀层)的下表面。
利用上述方法，可以获得根据本实施例的电路基板1。在本实施例中，例示了这样的模式：形成了三层组合布线层。但可以任意设置堆叠的层的数量，并且可以采用这样的模式：形成n层(n是1或更大的整数)组合布线层。此外，当采用该制造方法来获得多个电路基板时，将图3J中的所得到的结构切割成多个电路基板1。
随后，如图3J所示，在通过本实施例的制造方法制造的电路基板1中，将第一布线层18埋入第一层间绝缘层20中，并露出Au/Ni镀层14(或Sn镀层)的下表面。此外，在第一层间绝缘层20上形成通过在一层间绝缘层20内提供的第一通孔20x与第一布线层18相连的第二布线层18a。在第二布线层18a上形成第二层间绝缘层20a，并且在第二层间绝缘层20a上形成通过在第二层间绝缘层20a中提供的第二通孔20y与第二布线层18a相连的第三布线层18b。通过这种方式，通过第一通孔20x和第二通孔20y，使第一布线层18到第三布线层18b相互连接。
随后，在第三布线层18b上形成阻焊剂膜22(在该阻焊剂膜22中，在第三布线层18b的连接焊盘C上提供有开口部分22x)。随后，在第三布线层18b的位于阻焊剂膜22的开口部分22x中的连接焊盘C上形成通过使用金属板10(其最终被去除)以及第一布线层18到第三布线层18b作为镀覆供电路径来进行电镀而形成的Ni/Au镀层24。
在本实施例的制造方法中，如上所述，通过使用金属板10和第一布线层18到第三布线层18b作为电镀的镀覆供电路径，在第三布线层18b的连接焊盘C上形成电镀层。因此，与现有技术不同，无需在相互平行的连接焊盘C之间的区域提供分别与连接焊盘C相连的镀覆供电线。
因此，即使当连接焊盘C的数量增大并且它们之间的中心距离变窄时，也可以克服会产生不能对其进行电镀的连接焊盘的缺点，使得能够容易地在所有的连接焊盘C上形成电镀层。以这种方式，本实施例可以方便地、无困难地处理电路基板1的连接焊盘C的数量增大、并且其间的中心距离变窄的情况。
相反地，在上述现有技术中，镀覆引线分别与连接焊盘相连，并随后对它们进行电镀，例如在连接焊盘C的直径为750μm、中心距离为1000μm(连接焊盘之间的间距为250μm)，并采用40行×40列的全网格结构的情况下，在连接焊盘C之间必须提供大约20条镀覆引线。在这种情况下，很容易理解，因为布线规则为6/6μm(行/空间)，因而很难形成这种布线。
图4中示出了其中在第一实施例的电路基板上安装有半导体芯片的半导体器件。如图4所示，在半导体器件2中，以将其连接部分朝上的方式将半导体芯片30通过粘合层26安装在如上说明的电路基板1的阻焊剂膜22上。随后，通过由引线接合法形成的引线28，将半导体芯片30的上表面侧上的连接部分与电路基板1的连接焊盘C电连接。随后，利用成型树脂29密封半导体芯片30和引线28。
由于电路基板1的连接焊盘C的上部由Ni/Au镀层24(其通过电镀形成以具有高的硬度)形成，所以电路基板1的半导体芯片30和连接焊盘C的连接部分由引线28以良好的可靠性相连接。因此，可以提高半导体器件2的可靠性。
在图4中，通过示例示出了将电路基板1用作LGA(land grid array，接合区栅格阵列)型的情况。并且将从电路基板的下表面露出的第一布线层18的连接部分(Au/Ni镀层14)用作接合区。根据该电路基板的应用，可以采用另一种模式：利用另一金属镀层(例如Sn镀层)来替代第一布线层18的Au/Ni镀层14。
此外，在将电路基板1用作BGA(Ball Grid Array，球状栅格阵列)型的情况下，在电路基板1的下表面上形成有阻焊剂膜(在该阻焊剂膜中对第一布线层18的连接部分提供有开口部分)，并随后将诸如焊球、引脚等的外部连接端子连接到第一布线层18。随后将第一布线层18的连接部分(接合区)或外部连接端子安装在布线板(母板)上。
(第二实施例)
图5A到5D是示出了根据本发明第二实施例的制造电路基板的方法的剖面图。第二实施例示出了这样的模式：将第一实施例所说明的电路基板正面向下地翻转，随后将半导体芯片以倒装芯片的方式(flip-chip)连接到第一布线层的露出部分。在第二实施例中，将省略对与第一实施例中相同的步骤的解释。
如图5A所示，与第一实施例类似，首先在金属板10上形成分别包括Au/Ni镀层14和金属层16的多个第一布线层18。此处，可以形成锡(Sn)镀层来替代Ai/Ni镀层14。随后，如图5B所示，根据与第一实施例相同的方法，在第一层间绝缘层20上形成通过在第一层间绝缘层20内提供的第一通孔20x与第一布线层18相连的第二布线层18a，并随后在第二层间绝缘层20a上形成通过在第二层间绝缘层20a内提供的第二通孔20y与第二布线层18a相连的第三布线层18b。
随后，如图5C所示，形成阻焊剂膜22，在该阻焊剂膜22中，对用作第三布线层18b的连接焊盘的部分提供开口部分22x。随后，与第一实施例类似，通过使用金属板10和第一布线层18到第三布线层18b作为镀覆供电路径进行电镀，在第三布线层18b的位于阻焊剂膜22的开口部分22x中的部分中形成Ni/Au镀层24。从而获得了连接焊盘C。
随后如图5D所示，与第一实施例类似，相对于第一布线层18和第一层间绝缘层20选择性地去除金属板10。因此，获得了根据第二实施例的电路基板1a。在第二实施例中，可以任意设置堆叠的组合布线层的层数，并且也可以形成n层(n为1或更大的整数)组合布线层。
然后，如图6所示，当将图5D中的电路基板1a正面向下地翻转时，从电路基板1a的上表面露出了第一布线层18的Au/Ni镀层14(或Sn镀层)。随后，将半导体芯片30的凸点30a以倒装芯片的方式连接到电路基板1a的上表面上的Au/Ni镀层14(或Sn镀层)。随后，在半导体芯片30下方的间隙中填充底层填充树脂27。
因而，获得了半导体器件2a，在该半导体器件2a中，在根据第二实施例的电路基板1a上安装有半导体芯片30。通过图6中的示例示出了在将电路基板1a用作LGA(接合区栅格阵列)型的情况，将从电路基板1a的下表面露出的第三布线层18b的连接部分C用作接合区。在第二实施例中，由于在电路基板1b的第三布线层18b的连接部分C(LGA的接合区)上形成有具有高硬度的电镀层，所以能够以良好的可靠性将LGA型的电路基板1a与布线板(母板)电连接。
在这种情况下，为了在将电路基板1a安装到布线板(母板)等的过程中保持平衡，往往向电路基板1a提供连接焊盘Cx(图6中周边侧上的连接焊盘)，并不与电相关地使用这些连接焊盘Cx。因而，可以混合使用这种连接焊盘Cx。
第二实施例可以获得与实施例类似的优点。在第二实施例中，根据电路基板的应用，可以采用各种金属镀层作为第一布线层18的Au/Ni镀层14和第三布线层18b的连接焊盘C的Ni/Au镀层24。
具体地，在利用Sn镀层来替代第一布线层18的Au/Ni镀层14的情况下，在以倒装芯片的方式将半导体芯片30与第一布线层18相连时，无需通过另外的步骤来形成焊点。因此可以简化制造步骤。
(第三实施例)
图7A到7J是示出了根据本发明第三实施例的制造电子部件封装结构的方法的剖面图。在第三实施例中，下面将解释基于本发明的制造电路基板的方法的技术原理而在电路基板上安装电子部件的方法。
如图7A所示，首先，准备类似于第一实施例的用作支撑基板的金属板10。随后，形成其中提供有开口部分32x的第一阻焊剂膜32。将第一阻焊剂膜32形成为按照以下方式进行构图：在与随后将形成外部连接焊盘的区域相对应的部分中提供有开口部分32x。
随后，如图7B所示，通过使用金属板10作为镀覆供电层进行电镀，在第一阻焊剂膜32的开口部分32x中，形成从底面开始依次包括金(Au)层38x和钯(Pd)/镍(Ni)层38y的第一布线层38。第一布线层38由包含Au层38x(作为与金属板10接触的最下层)的层叠金属镀层形成。此外，第一布线层38可以由诸如Au/Ni层等的各种层叠的镀层形成。如随后描述的，当露出了最下的Au层38x时，将第一布线层38用作外部连接焊盘。
随后，如图7C所示，根据与第一实施例相同的方法，在第一层间绝缘层20上形成通过在覆盖第一布线层38的第一层间绝缘层20内提供的第一通孔20x分别与第一布线层38电连接的多个第二布线层38a。随后，在第二层间绝缘层20a上形成通过在覆盖第二布线层38a的第二层间绝缘层20a内提供的第二通孔20y分别与第二布线层38a电相连的多个第三布线层38b。在本实施例中，例示了在金属板10上堆叠第一布线层38到第三布线层38b的模式。但也可采用如下模式：在金属板10上形成有n层(n是1或大于1的整数)组合布线层。
随后，如图7C所示，形成第二阻焊剂膜32a，在该第二阻焊剂膜32a中，在第三布线层38b的连接焊盘上提供有开口部分32y。随后，如图7D所示，与第一实施例类似地，通过使用金属板10和第一布线层38、第二布线层38a和第三布线层38b作为镀覆供电路径进行电镀，在第三布线层38b的位于第二阻焊剂膜32a的开口部分32y中的连接焊盘中形成作为上连接焊盘C1的多个电镀层44(各电镀层44从底面开始依次包括Ni/Pd层44x和Au层44y)。在这种情况下，电镀层44由层叠的金属镀层形成，从其最上侧露出Au层44y。可以将各种层叠的镀层(例如Au/Ni层等)用作电镀层44。
以这种方式，将在组合布线层的最上布线层上提供的电镀层44形成为：将Au层44y露出到外部。
随后，如图7E所示，准备了在上表面侧具有多个连接部分(未示出)的半导体芯片30，作为电子部件。随后将半导体芯片30贴附并安装在第二阻焊剂膜32a上，以使连接部分朝上。随后，利用引线接合法，通过引线28将半导体芯片30的连接部分与第三布线层38b的上连接焊盘C1(电镀层44)的最上的Au层44y相互电连接。
随后，如图7F所示，利用成型树脂(mold resin)29密封半导体芯片30。随后，如图7G所示，通过利用与第一实施例类似的湿刻蚀，从第一阻焊剂膜32和第一布线层38选择性地去除金属板10来露出第一布线层38的最下的Au层38x。由此，获得了下连接焊盘C2。
随后，如图7H所示，通过在下连接焊盘C2(第一布线层38)等上安装焊球来形成外部连接端子40。在LGA型的情况下，省去了外部连接端子40，并将下连接焊盘C2(第一布线层38)用作外部连接焊盘。
随后，如图7I所示，在本实施例中，由于在金属板10上提供了多个半导体芯片安装区域，所以对成型树脂29和下面的电路基板进行切割，以分别获得各半导体芯片30的安装区。
利用以上步骤，如图7J所示，获得了根据第三实施例的通过在电路基板上安装半导体芯片而构成的电子部件封装结构(半导体器件)3。
图8示出了根据第三实施例的变型例的电子部件封装结构3a。如图8所示，可以准备提供有多个凸点30a的半导体芯片30作为图7E的步骤中的电子部件，随后以倒装芯片的方式将半导体芯片30的凸点30a接合到第三布线层38b上的上连接焊盘C1(电镀层44)。在该变型例的情况下，将底层填充树脂31填充在半导体芯片30与下面的电路基板之间的空隙中。在将半导体芯片30以倒装芯片的方式进行安装的模式中，并不总是形成覆盖半导体芯片30的密封树脂。在图8中示出了略去了密封树脂的示例。
在本实施例中，例示了通过引线接合法安装电子部件或以倒装芯片的方式安装电子部件的方法，但是可以通过不同的安装方法安装电子部件。此外，例示了作为电子部件的半导体芯片，但可以采用诸如电容器部件等的各种电子部件。
如上所述，在根据第三实施例的制造电子部件封装结构的方法中，首先，在金属板10的其上设置有外部连接焊盘的部分上形成在最下侧分别具有Au层38x的第一布线层38。随后，形成所需的与第一布线层38相连的组合布线层。随后，通过使用金属板10以及组合布线层(第一布线层38到第三布线层38b)作为镀覆供电路径进行电镀，在最上布线层(第三布线层38b)的连接焊盘部分上形成在最上侧分别具有Au层44y的多个电镀层44。随后，将电镀层44用作上连接焊盘C1。
随后，安装与上连接焊盘C1电连接的电子部件(半导体芯片等)，并随后去除金属板10。因而，露出了第一布线层38的下表面，并且将第一布线层38用作下连接焊盘C2(其用作外部连接焊盘)。随后，在必要的情况下，对下连接焊盘C2提供外部连接端子40。
在第三实施例中，与第一实施例类似，通过使用金属板和组合布线层作为进行电镀的镀覆供电路径而在最上布线层上形成电镀层44，获得了上连接焊盘C1。由此，即使当上连接焊盘C1的数量增大并且它们之间的中心距离变窄时，也可以消除产生了不能对其进行电镀的连接焊盘的缺点，因此可以在所有连接焊盘上容易地形成电镀层。
因此，采用这种制造方法使得可以容易地制造具有高密度连接焊盘(其与高性能电子部件的精细中心距离的端子)的电路基板，结果，可以容易地制造其中安装有高性能的半导体芯片的电子部件封装结构。

Claims (9)

1.一种制造电路基板的方法，包括以下步骤：
在由铜制成的金属板上形成第一布线层，该第一布线层为具有多层结构的接合区，该多层结构的底面侧由金/镍镀层或锡镀层制成，而该多层结构的顶面侧由铜层制成，该第一布线层电连接到所述金属板；
在所述金属板上形成通过通孔与所述第一布线层电连接的n层布线层，所述第一布线层的所述铜层连接到所述通孔，其中n是2或更大的整数；
形成树脂层，在该树脂层中，在最上布线层的连接焊盘区域上提供有开口部分；
通过使用所述金属板和所述布线层作为镀覆供电路径进行电镀，在所述最上布线层的连接焊盘区域上形成电镀层；以及
去除金属板的步骤，将所述由铜制成的金属板选择性地去除至所述金/镍镀层或锡镀层。
2.根据权利要求1所述的制造电路基板的方法，其中，将半导体芯片安装在所述n层布线层的上方，并通过由引线接合法提供的引线来将该半导体芯片与所述连接焊盘部分的电镀层相连。
3.根据权利要求1所述的制造电路基板的方法，其中，在所述去除金属板的步骤中，将所述第一布线层的接合区的底面侧露出，并且
以倒装芯片的方式，通过凸点将所述半导体芯片连接到所述接合区。
4.根据权利要求1所述的制造电路基板的方法，其中，所述电镀层包括位于最上侧的金层。
5.根据权利要求1所述的制造电路基板的方法，其中，通过湿刻蚀来去除所述金属板。
6.一种制造电子部件封装结构的方法，包括以下步骤：
在由铜制成的金属板上形成第一布线层，该第一布线层为具有多层结构的接合区，该多层结构的底面侧由金/镍镀层或锡镀层制成，而该多层结构的顶面侧由铜层制成，该第一布线层电连接到所述金属板；
在所述金属板上形成通过通孔与所述第一布线层电连接的n层布线层，所述第一布线层的所述铜层连接到所述通孔，其中n是2或更大的整数；
形成树脂层，在该树脂层中，在最上布线层的连接焊盘区域上提供有开口部分；
通过使用所述金属板和所述布线层作为镀覆供电路径进行电镀，在所述最上布线层的连接焊盘区域上形成电镀层；
安装与所述最上布线层的连接焊盘区域上提供的电镀层电连接的电子部件；以及
去除金属板的步骤，将所述由铜制成的金属板选择性地去除至所述金/镍镀层或锡镀层。
7.根据权利要求6所述的制造电子部件封装结构的方法，其中，所述电镀层包括位于最上侧的金层。
8.根据权利要求6所述的制造电子部件封装结构的方法，还包括如下步骤：
在所述去除金属板的步骤之后，在所述接合区的底面上提供外部连接端子。
9.根据权利要求6所述的制造电子部件封装结构的方法，其中所述电子部件是半导体芯片。
CN 200510129078 2004-12-01 2005-11-30 制造电路基板的方法和制造电子部件封装结构的方法 Expired - Fee Related CN1791311B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP2004348504 2004-12-01
JP2004348504 2004-12-01
JP2004-348504 2004-12-01
JP2005327314A JP2006186321A (ja) 2004-12-01 2005-11-11 回路基板の製造方法及び電子部品実装構造体の製造方法
JP2005327314 2005-11-11
JP2005-327314 2005-11-11

Publications (2)

Publication Number Publication Date
CN1791311A CN1791311A (zh) 2006-06-21
CN1791311B true CN1791311B (zh) 2012-02-22

Family

ID=36788709

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 200510129078 Expired - Fee Related CN1791311B (zh) 2004-12-01 2005-11-30 制造电路基板的方法和制造电子部件封装结构的方法

Country Status (2)

Country Link
JP (1) JP2011014944A (zh)
CN (1) CN1791311B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5510323B2 (ja) * 2008-07-23 2014-06-04 日本電気株式会社 コアレス配線基板、半導体装置及びそれらの製造方法
TWI463925B (zh) 2011-07-08 2014-12-01 Unimicron Technology Corp 封裝基板及其製法
JP2013069807A (ja) * 2011-09-21 2013-04-18 Shinko Electric Ind Co Ltd 半導体パッケージ及びその製造方法
CN104254197B (zh) * 2013-06-27 2017-10-27 碁鼎科技秦皇岛有限公司 电路板及其制作方法
CN105185716A (zh) * 2014-02-13 2015-12-23 群成科技股份有限公司 电子封装件、封装载板及两者的制造方法
CN105448883B (zh) * 2014-08-12 2017-11-24 碁鼎科技秦皇岛有限公司 芯片封装基板及、芯片封装结构及二者之制作方法
JP6907765B2 (ja) * 2017-07-04 2021-07-21 昭和電工マテリアルズ株式会社 ファンアウト・ウエハレベルパッケージの仮固定方法
US10347507B2 (en) 2017-09-29 2019-07-09 Lg Innotek Co., Ltd. Printed circuit board
KR102531762B1 (ko) 2017-09-29 2023-05-12 엘지이노텍 주식회사 인쇄회로기판 및 이의 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6662442B1 (en) * 1999-07-19 2003-12-16 Nitto Denko Corporation Process for manufacturing printed wiring board using metal plating techniques
US6670718B2 (en) * 2000-12-19 2003-12-30 Hitachi Cable, Ltd. Wiring board utilizing a conductive member having a reduced thickness
CN1491076A (zh) * 2002-09-17 2004-04-21 �¹������ҵ��ʽ���� 布线基板的制备方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002111205A (ja) * 2000-07-27 2002-04-12 Sumitomo Bakelite Co Ltd 多層配線板の製造方法および多層配線板
JP2002110717A (ja) * 2000-10-02 2002-04-12 Sanyo Electric Co Ltd 回路装置の製造方法
JP4589519B2 (ja) * 2000-11-09 2010-12-01 ルネサスエレクトロニクス株式会社 半導体回路部品の製造方法
JP3892774B2 (ja) * 2002-08-13 2007-03-14 富士通株式会社 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6662442B1 (en) * 1999-07-19 2003-12-16 Nitto Denko Corporation Process for manufacturing printed wiring board using metal plating techniques
US6670718B2 (en) * 2000-12-19 2003-12-30 Hitachi Cable, Ltd. Wiring board utilizing a conductive member having a reduced thickness
CN1491076A (zh) * 2002-09-17 2004-04-21 �¹������ҵ��ʽ���� 布线基板的制备方法

Also Published As

Publication number Publication date
JP2011014944A (ja) 2011-01-20
CN1791311A (zh) 2006-06-21

Similar Documents

Publication Publication Date Title
CN1791311B (zh) 制造电路基板的方法和制造电子部件封装结构的方法
US7435680B2 (en) Method of manufacturing a circuit substrate and method of manufacturing an electronic parts packaging structure
US7687899B1 (en) Dual laminate package structure with embedded elements
CN100583423C (zh) 多层配线基板及其制造方法
CN101286456B (zh) 布线板制造方法、半导体器件制造方法以及布线板
US8011086B2 (en) Method of manufacturing a component-embedded printed circuit board
US20130008705A1 (en) Coreless package substrate and fabrication method thereof
CN101404258B (zh) 制造晶片级封装的方法
US20090134528A1 (en) Semiconductor package, electronic device including the semiconductor package, and method of manufacturing the semiconductor package
US7763982B2 (en) Package substrate strip, metal surface treatment method thereof and chip package structure
KR100966336B1 (ko) 고밀도 회로기판 및 그 형성방법
CN105637633A (zh) 具有预形成过孔的嵌入式封装
CN101257775A (zh) 制造布线基板的方法和制造电子元件装置的方法
KR20080088403A (ko) 배선 기판의 제조 방법, 반도체 장치의 제조 방법 및 배선기판
KR20080007893A (ko) 적층형 반도체 패키지 및 그의 제조방법
US8120148B2 (en) Package structure with embedded die and method of fabricating the same
CN104284514A (zh) 印刷电路板及其制造方法
CN101364586B (zh) 封装基板结构
KR102055139B1 (ko) 메탈 코어 인쇄회로기판 및 그 제조 방법
US6278185B1 (en) Semi-additive process (SAP) architecture for organic leadless grid array packages
KR100722634B1 (ko) 고밀도 반도체 패키지 및 그 제조 방법
CN101937901B (zh) 线路基板及其制作方法与封装结构
US7190056B2 (en) Thermally enhanced component interposer: finger and net structures
CN101677069A (zh) 具消耗性金属基核心载体的半导体芯片制造组装方法
US20240145373A1 (en) Semiconductor package

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120222

Termination date: 20161130

CF01 Termination of patent right due to non-payment of annual fee