WO2010010910A1 - コアレス配線基板、半導体装置及びそれらの製造方法 - Google Patents

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layer
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insulating layer
sectional shape
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森　健太郎
山道　新太郎
佐々木　英樹
大輔 大島
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日本電気株式会社
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Definitions

  • the present invention relates to a coreless substrate, a semiconductor device using the coreless substrate, and a manufacturing method thereof.
  • the present invention relates to a multilayer coreless substrate, a semiconductor device using the multilayer coreless substrate, and a manufacturing method thereof.
  • a buildup substrate having a core layer has been mainly used as an interposer substrate for a semiconductor package.
  • the through-hole (TH) and wiring width of the core substrate are several times larger than the via diameter and wiring width of the build-up layer, the scale difference becomes an obstacle to the high-speed and high-density wiring of the package substrate. It was. Further, one side of the build-up board is an unnecessary layer in terms of design, but it has been a factor in increasing the cost because it is provided for the convenience of warpage prevention.
  • an electric element connection pad 115 is disposed immediately above the terminal pad 117, and the diameter of the via conductor is gradually reduced from the terminal pad 117 to the electric element connection pad 115.
  • a coreless wiring board is described that improves connection reliability even when the arrangement positions of the upper and lower via conductors are slightly shifted. Therefore, the pitch of the terminal pads is equal to the pitch of the electrical element connection pads.
  • the resin material and the resin thickness of the resin generally laminated on the build-up substrate are not changed in each layer. This is because changing the resin changes the stacking conditions, via formation conditions, and wiring formation conditions, which affects the process cost and yield.
  • Patent Documents 2 and 3 describe a multilayer printed board in which an IC chip is built in a core board.
  • FIG. 12 is a cross-sectional view of the multilayer printed board described in Patent Document 3.
  • the build-up board with a core layer has a through-hole (TH) and wiring width of the core board several times larger than the via diameter and wiring width of the build-up layer, so the scale difference increases the speed of the package board. It becomes an obstacle to high density and fine wiring.
  • a coreless board that does not use a core layer as a wiring layer can achieve higher speed and higher density and finer wiring than a build-up board, but because of the structure in which wiring bodies are sequentially stacked on a support. It is known that as the number of layers increases, the yield deteriorates with the factorial of the number of layers. Since a coreless substrate connected to a narrow-pitch, multi-pin semiconductor element must have a multi-layer structure, a coreless substrate that realizes a multi-layer structure with a high yield is indispensable.
  • the aspect ratio of the via which represents the height of the via with respect to the via diameter, is required to be around 1 in terms of process and reliability.
  • the aspect ratio is 1 or more, the electroplating in the via is poor and the via connection point is defective.
  • the aspect ratio is 1 or less, the electroplating inside the via is good, but when a thin resin thickness is adopted, there is a concern that the interlayer wiring may be short-circuited. Therefore, if the resin thickness is constant in each layer as in Patent Document 1, the aspect ratio of the via diameter changes greatly from layer to layer as the pitch becomes narrower, leading to a decrease in yield.
  • the pad pitch of the electrode terminals connected to a narrow pitch semiconductor element or the like needs to be narrower than the electrode terminals on the opposite surface.
  • Patent Documents 2 to 3 do not disclose a coreless substrate corresponding to a narrow pitch and a semiconductor device in which a semiconductor element is built in the coreless substrate.
  • the present invention has been made in view of the above problems, and in a coreless wiring substrate connected to a narrow-pitch, multi-pin semiconductor element, it is possible to realize a multilayered number of layers without deteriorating the yield.
  • a high-yield, high-reliability wiring board, semiconductor device, and manufacturing method thereof are provided.
  • the present invention provides a high yield that can realize a multi-layered number of coreless wiring layers without deteriorating the yield in a semiconductor element embedded substrate in which a coreless wiring substrate includes a semiconductor device having a narrow pitch and multiple pins.
  • a highly reliable semiconductor device and a manufacturing method thereof are provided.
  • a coreless wiring board includes a plurality of stacked wiring layers and insulating layers, wirings provided in the wiring layers, and the upper and lower sides of the insulating layers provided in the insulating layers.
  • the first electrode terminal and the second electrode terminal are connected via at least one of the wiring or the via.
  • at least one of the via or the wiring has a cross-sectional shape different from that of the via or the wiring provided in another insulating layer or wiring layer.
  • the difference in the wiring cross-sectional shape includes a case where at least one of the minimum wiring width, the minimum pitch between the wirings, and the wiring thickness is different.
  • a semiconductor device includes the coreless wiring board and at least one semiconductor element connected to the coreless wiring board.
  • a semiconductor device including one or more semiconductor elements having electrode terminals on a surface thereof, a coreless wiring substrate incorporating the semiconductor elements, and a plurality of stacked wiring layers and insulating layers, A coreless wiring board having a wiring provided in the wiring layer, and a via provided in the insulating layer for electrically connecting the wiring above and below the insulating layer, and having an external connection terminal provided on a surface thereof;
  • the semiconductor element is embedded in the insulating layer, and the external connection terminal and the electrode terminal are electrically connected via at least one of the wiring or the via, and the insulation A layer and the wiring layer are laminated on the front and back of the semiconductor element, and at least one of the via or the wiring has a cross-sectional shape different from that of the via or the wiring provided in another insulating layer or the wiring layer.
  • the Rukoto wherein the Rukoto.
  • the coreless wiring board manufacturing method further includes a first wiring body forming step of forming a wiring body including a wiring layer, an insulating layer, and a via on a support, and further on the wiring body.
  • a method of manufacturing a coreless wiring board comprising: a second wiring body forming step of forming a wiring layer, an insulating layer, and a via to form a laminated new wiring body; and a step of removing the support.
  • the second wiring body forming step is repeated one or more times, and at least one second wiring body forming step is performed by a wiring cross-sectional shape or a via cross-sectional shape formed by a wiring body newly formed in the step. It is a step of forming a wiring body different from the wiring cross-sectional shape and via cross-sectional shape of the wiring body formed by the previous process.
  • a semiconductor device manufacturing method includes a step of mounting a semiconductor element on a coreless wiring substrate manufactured by the manufacturing method.
  • a method of manufacturing a semiconductor device includes a step of mounting a semiconductor element on a support body with an electrode terminal formation surface as a surface, and a step of forming an insulating layer covering the semiconductor element.
  • a step of forming a via and a wiring layer for electrically connecting the electrode terminal and the external connection terminal; a step of removing the support and forming a wiring substrate containing a semiconductor element; and a step of incorporating the semiconductor element Forming a coreless circuit board including a wiring layer on both sides of the wiring board.
  • At least one of vias or the wiring is a cross section different from vias or wirings provided in other insulating layers or wiring layers.
  • the via cross-sectional shape and wiring cross-sectional shape are expanded step by step from the layer near the electrode connected to the semiconductor element, the signal reflection is reduced by suppressing a large change in the shape at each boundary surface, Signal quality is improved.
  • FIG. It is the second half of the process diagram shown in FIG. It is sectional drawing of the conventional multilayer wiring board. It is sectional drawing of the conventional electronic component built-in type multilayer substrate. It is sectional drawing of the coreless wiring board by the modification 1 of Embodiment 1 of this invention. It is sectional drawing of the coreless wiring board by the modification 2 of Embodiment 1 of this invention. It is sectional drawing of the coreless wiring board by the modification 3 of Embodiment 1 of this invention.
  • the coreless wiring board according to the embodiment of the present invention includes a plurality of stacked wiring layers (17, 20, 23) and insulating layers (15, 18, 21), Wirings (17, 20, 23) provided in the wiring layer and vias (16, 19, 22) electrically connecting the wirings (17, 20, 23) above and below the insulating layer provided in the insulating layer,
  • the first electrode terminal 14 is provided on the first surface
  • the second electrode terminal 23 is provided on the opposite surface of the first surface
  • the pad pitch of the first electrode terminal 14 is the second electrode terminal 23.
  • the first electrode terminal 14 and the second electrode terminal 23 are electrically connected to each other via at least one of the wiring or the via. 19, 22) or at least one of the wirings (17, 20, 23) But having a via or a wiring different cross-sectional shape provided in the other insulating layer or the wiring layer.
  • a suitable configuration can be obtained for each layer due to a difference in pad pitch or a difference in density required for each layer.
  • the cross-sectional shape of the via (16, 19, 22) is the smallest in the closest layer 16 of the first electrode terminal 14, as shown in FIGS. be able to.
  • the cross-sectional shape of the vias (16, 19, 22) is changed from the closest layer 16 of the first electrode terminal 14 to the second electrode terminal as shown in FIGS. It can be assumed that it is expanding stepwise toward the layer on the 23 side. The number of stages can be increased as needed.
  • the diameter and height of the vias (16, 19, and 22) are different from those of the closest layer 16 of the first electrode terminal 14. It can be expanded stepwise toward the layer on the electrode terminal 23 side.
  • vias (16, 19, 22) are directed from the insulating layer 15 in contact with the first surface to the insulating layer 21 in contact with the second surface.
  • the cross-sectional shape of each layer may be enlarged for each layer while maintaining a substantially similar shape.
  • the aspect ratio which is the ratio of the via height to the via diameter, is preferably about 1. In particular, when the aspect ratio exceeds 3, it becomes difficult to form a wiring in the via, and when the aspect ratio is less than 0.3, the via diameter is too large for the thickness of the insulating layer, and the wiring height is high. This hinders densification. Therefore, in order to make the aspect ratio as uniform as possible for each layer, it is desirable to simultaneously increase the height of the via (the thickness of the insulating layer) when the diameter of the via is increased.
  • the cross-sectional shape of the wiring (17, 20, 23) is the smallest in the nearest layer 17 of the first electrode terminal 14 as shown in FIGS. be able to. Even when an electronic component with a narrow pitch is connected to the first electrode terminal 14, if the wiring of the nearest layer 17 is made compatible with the narrow pitch, the wiring pitch is increased using the wiring of the nearest layer 17. Therefore, the vias and wirings closer to the second electrode terminal 23 side than the nearest layer 17 can be enlarged in cross-sectional shape, and can be used with loose pitch vias and wirings. A substrate is made.
  • the cross-sectional shape of the wiring (17, 20, 23) is changed from the closest layer 17 of the first electrode terminal 14 to the second electrode terminal. It can be assumed that it is expanding stepwise toward the layer on the 23 side.
  • the vias (16, 19, 22) have a larger diameter on the second electrode terminal 23 side than on the first electrode terminal 14 side. It can be a via.
  • the via itself also increases the diameter of the via on the second electrode terminal 23 side.
  • the insulating material of the plurality of insulating layers (15, 18, 21) is different from the other insulating layers (15, 18, 21). It can have an insulating layer.
  • the semiconductor device includes a coreless wiring substrate 31 and at least one semiconductor element 13 connected to the coreless wiring substrate 31.
  • the semiconductor device includes one or more semiconductor elements 13 having electrode terminals 14 on the surface and a coreless wiring substrate 31 incorporating the semiconductor elements 13.
  • the cross-sectional shape of the vias (16, 19, 22, 30, 32) can be the smallest in the closest layer of the electrode terminal 14.
  • the cross-sectional shape of the via gradually increases from the nearest layer (16, 30) of the electrode terminal 14 to the layer on the front and back external connection terminal 23 side. Can be expanded.
  • the cross-sectional shape of the via has a substantially similar shape from the closest layer (16, 30) of the electrode terminal 14 to the layer on the external connection terminal 23 side. It can be assumed that each layer is enlarged while keeping.
  • the cross-sectional shape of the wiring (17, 20, 23, 33) is the smallest in the nearest layer (17, 33) of the electrode terminal 14. Can do.
  • the wiring cross-sectional shape gradually increases from the nearest layers (17, 33) of the electrode terminal 14 to the layer 24 on the front and back of the external connection terminal side.
  • the number of stages can be increased as needed, and particularly desirably can be gradually increasing from layer to layer.
  • the pitch of the electrode terminals 14 may be narrower than the pitch of the external connection terminals 23.
  • the vias (16, 19, and 22) can be made larger in diameter on the external connection terminal 23 side than on the electrode terminal 14 side.
  • the insulating layer 15 for sealing the surface of the electrode terminal 14 of the semiconductor element and the insulating layer 15 for sealing the side surface of the semiconductor element 13 can be different. 3 and 4, the region of the insulating layer 15 is not divided between the surface of the electrode terminal 14 and the side surface of the semiconductor element 13, but after the insulating film is formed up to the side surface portion of the semiconductor element by a known method, the conditions are changed. By forming the insulating film so as to cover the surface of the electrode, different insulating films can be formed on the side surface and the surface of the semiconductor element.
  • the metal post 30 is provided on the surface of the electrode terminal 14 of the semiconductor element 13, and the metal post 30 functions as a via.
  • a formation process (FIG. 5B at the end of the process) and a wiring layer (20), an insulating layer (18), and a via (19) are further formed on the wiring body to form a new wiring body.
  • a second wiring body forming step including a second wiring body forming step (FIG. 5C at the end of the process) and a step of removing the support body (25) (FIG. 5D at the end of the process).
  • At least one second wiring body forming step is a wiring cross-sectional shape of a wiring body formed by a wiring body newly formed in the step or a wiring cross-sectional shape that can be formed by a step before the step execution.
  • Wiring body different from the wiring cross-sectional shape and via cross-sectional shape of the body A step of forming.
  • the at least one second wiring body forming step can be performed by enlarging the wiring cross-sectional shape from the wiring cross-sectional shape and via cross-sectional shape formed by the process before the implementation of the process, thereby enlarging the via cross-sectional shape. Furthermore, in all the second wiring body forming steps, the wiring cross-sectional shape can be enlarged and the via cross-sectional shape can be enlarged.
  • a method of manufacturing a semiconductor device includes a step of mounting a semiconductor element on a coreless wiring substrate manufactured by the above method of manufacturing a coreless wiring substrate (process end drawing). 6 (e)).
  • the method of manufacturing a semiconductor device is a process of mounting the semiconductor element 13 on the support 25 with the electrode terminal 14 formation surface facing ( 7C and 9C at the end of the process, the process of forming the insulating layer 15 covering the semiconductor element 13 (FIGS. 7D and 9D at the end of the process), and the electrode terminal 14 Steps for forming vias (16, 30) and wiring layers 17 for electrically connecting the external connection terminals 23 and the external connection terminals 23 (FIG. 7 (e) and FIG.
  • the semiconductor element 13 is a semiconductor element 13 having a metal post 30 provided on the surface of the electrode terminal 14, and the electrode terminal 14 and the external connection terminal 23 are connected to each other.
  • the step of forming the via 30 and the wiring layer 17 for electrical connection includes the step of removing a part of the insulating layer 15 so that the surface of the metal post 30 is exposed (FIG. 9F at the end of the step).
  • the method may include a step of forming the wiring layer 17 on the surface of the exposed metal post 30 and the insulating layer 15 (FIG. 10G at the end of the process), and the metal post 30 functions as a via.
  • a process of removing the support 25 and forming a wiring board incorporating the semiconductor element 13 may further include a step (FIG. 7 (e) or FIG. 10 (g) at the end of the process) of forming a via 32 that connects the front and back with the semiconductor element 13 interposed therebetween.
  • the step of forming the wiring layer 33 on the support 25 (FIG. 7B or FIG. 9B at the end of the step) is performed. Further, the step of mounting the semiconductor element 13 on the support 25 (FIG. 7C or FIG. 9C at the end of the process) places the semiconductor element 13 on the support 25 on which the wiring layer 33 is formed. It can be set as the process to mount.
  • FIG. 1 is a cross-sectional view of the coreless wiring board according to the first embodiment.
  • this coreless wiring board is a coreless board made of an all-layer buildup layer without a core layer, and electrically connects an electrode terminal 14 connected to a semiconductor element and a wiring C (23) as an external connection terminal.
  • Insulating layer A (15), via A (16), wiring A (17), insulating layer B (18), via B (19), wiring B (20), insulating layer C (21), via C (22) is provided.
  • the number of layers is three. However, the number of layers is not limited to this, and any number of layers may be used as long as it is a plurality of layers. In this embodiment, three wiring layers and three insulating layers are used.
  • the electrode terminal 14 and the insulating layer A (15) are substantially flat, but the electrode terminal 14 may be recessed or protruding from the insulating layer A (15).
  • the electrode terminal 14 and the insulating layer A (15) are substantially flat, it is easy to connect to this surface when connecting to another wiring board or semiconductor device.
  • the electrode terminal 14 is recessed from the surface of the insulating layer A (15)
  • the insulating layer A (15) functions as a resist when a solder ball or the like is formed on this surface, and the solder ball or the like is formed only in the recessed portion. This eliminates the need for providing a resist pattern for forming solder balls separately.
  • the external connection terminal 23 protrudes from the insulating layer C (21).
  • the external connection terminal 23 is in the insulating layer C (21). It may be substantially flat or may be recessed from the insulating layer C (21).
  • the via cross-sectional shape is enlarged in the order of via A (16), via B (19), and via C (22), and wiring A (17), wiring B (20), and wiring C (23).
  • the wiring cross-sectional shape expands in this order, and the insulating layer becomes thicker in the order of insulating layer A (15), insulating layer B (18), and insulating layer C (21) between electrode terminal 14 and wiring A (17). Yes.
  • the via cross-sectional shape and the wiring cross-sectional shape may be changed as necessary, and either the via cross-sectional shape or the wiring cross-sectional shape may be different in any layer.
  • the via cross-sectional shape indicates the top diameter, bottom diameter and height of the via.
  • the enlargement of the via cross-sectional shape may be that one or more of them are enlarged unless otherwise specified.
  • the larger via diameter is the top of the via, and the smaller via diameter is the bottom of the via.
  • the bottom side of the via be a connection portion with a semiconductor element having a narrow pitch.
  • the aspect ratio of the via height to the via diameter is preferably about 1. In particular, when the aspect ratio exceeds 3, it is difficult to form a wiring in the via.
  • the surrounding area of the electrolytic copper plating in the via serving as the wiring is deteriorated, and disconnection failure tends to occur.
  • the aspect ratio is less than 0.3, the via diameter becomes too large with respect to the thickness of the insulating layer, which hinders high density wiring, which is not desirable.
  • the thickness of the insulating layer is too thin, there is a concern that the interlayer wiring may be short-circuited, and thus it cannot be reduced beyond the limit. Therefore, in order to keep the via aspect ratio of each layer as uniform as possible, when the via diameter is enlarged, it is desirable to simultaneously enlarge the height of the via while maintaining a similar shape.
  • the wiring cross-sectional shape indicates a minimum wiring width, a minimum pitch between wirings, a so-called wiring rule, and a wiring thickness, and one or more of them may be enlarged.
  • the expansion of the wiring cross-sectional shape indicates that the wiring rule shifts from a narrow pitch / narrow width to a gentle pitch / slow width, and the wiring thickness shifts from a thin one to a thick one. It is desirable that the wiring cross-sectional shape gradually expands from the adjacent layer of the semiconductor element.
  • the via cross-sectional shape and the wiring cross-sectional shape gradually increase from the layer close to the electrode terminal 14, and the insulating layer becomes thicker accordingly.
  • the wiring rule is narrow pitch / narrow to slow pitch / slow width
  • the via diameter is from small diameter to large diameter
  • the via height that is, the thickness of the insulating layer is thin to thick.
  • the present invention is not limited to this, and may be changed as necessary.
  • the wiring rule is shifted from narrow pitch / narrow width to gentle pitch / gentle width, via diameter is changed from small diameter to large diameter, and via height (insulating layer thickness) is changed from thin to thick, thereby the wiring board 11. Reliability can be improved.
  • the insulating layer A (15), the insulating layer B (18), and the insulating layer C (21) are made of, for example, a photosensitive or non-photosensitive organic material.
  • the organic material include an epoxy resin and an epoxy acrylate. Resin, urethane acrylate resin, polyester resin, phenol resin, polyimide resin, BCB (benzocycle), PBO (polybenzoxazole), polynorbornene resin, etc., woven fabric and non-woven fabric made of glass cloth or aramid fiber, epoxy resin, epoxy A material impregnated with an acrylate resin, a urethane acrylate resin, a polyester resin, a phenol resin, a polyimide resin, BCB (benzocyclobenzene), PBO (polybenzoxazole), a polynorbornene resin, or the like is used.
  • each insulating layer is composed of oxides such as silicon nitride, barium titanate, boron nitride, lead zirconate titanate, silicon carbide, steatite, zinc oxide, hydroxides, Carbide-based, carbonate-based, nitride-based, halide-based, phosphate-based ceramics and composite materials containing the above ceramics and glass as fillers, or materials such as carbon nanotubes, diamond-like carbon, and parylene may also be used. it can.
  • oxides such as silicon nitride, barium titanate, boron nitride, lead zirconate titanate, silicon carbide, steatite, zinc oxide, hydroxides, Carbide-based, carbonate-based, nitride-based, halide-based, phosphate-based ceramics and composite materials containing the above ceramics and glass as fillers, or materials such as carbon nanotubes, diamond-like carbon, and parylene may also be used.
  • photosensitive resin for the insulating layer closest to the electrode terminal on the semiconductor element side, which requires the finest via diameter and wiring rule, and a thin insulating layer.
  • the next layer uses a non-photosensitive resin that can form vias with a UV-YAG laser, the largest via diameter, the loosest wiring rule, and the insulating material for the proximity layer of the external connection terminal that requires a thick insulating layer
  • a non-photosensitive resin impregnated with a reinforcing material such as a glass cloth capable of forming a via with a CO 2 laser.
  • the insulating layer A (15), the insulating layer B (18), and the insulating layer C (21) are made of an epoxy resin that is a non-photosensitive resin.
  • the wiring A (17), the wiring B (20), and the wiring C (23) are, for example, at least one metal selected from the group consisting of copper, silver, gold, nickel, aluminum, and palladium, or a main component thereof. An alloy is used. In particular, it is desirable to form with copper from the viewpoint of electrical resistance value and cost.
  • the wiring A (17), the wiring B (20), and the wiring C (23) are made of copper.
  • the via A (16), the via B (19), and the via C (22) are, for example, at least one metal selected from the group consisting of copper, silver, gold, nickel, aluminum, and palladium, or a main component thereof.
  • An alloy is used.
  • copper is used for the via A (16), the via B (19), and the via C (22).
  • a capacitor that serves as a noise filter of the circuit may be provided at a desired position in each layer.
  • the dielectric material constituting the capacitor include metal oxides such as titanium oxide, tantalum oxide, Al 2 O 3 , SiO 2 , ZrO 2 , HfO 2, or Nb 2 O 5 , BST (Ba x Sr 1-x TiO 3). ), in PZT (PbZr x Ti 1-x O 3) or PLZT (Pb 1-y La y Zr x Ti 1-x O 3) perovskite material or SrBi 2 Ta Bi-based layered compounds such as 2 O 9, such as Preferably there is. However, 0 ⁇ x ⁇ 1 and 0 ⁇ y ⁇ 1. Further, as a dielectric material constituting the capacitor, an organic material mixed with an inorganic material or a magnetic material may be used. In addition to semiconductor elements and capacitors, discrete parts may be provided.
  • the multilayered wiring board that is a coreless wiring board connected to a narrow pitch, multi-pin semiconductor element, high yield and high reliability of the wiring board are realized.
  • the insulating layer becomes thicker, thereby suppressing a large change in shape at each boundary surface, Signal reflection is reduced and signal quality is improved.
  • FIG. 13 is a cross-sectional view of a coreless wiring board according to the first modification of the first embodiment.
  • FIG. 13 is made thin by making the thickness of the insulating layer B (18 A) and the insulating layer C (21 A) substantially the same as the thickness of the insulating layer A (15). Therefore, the entire coreless wiring board can be reduced in thickness.
  • the wiring cross-sectional shapes of the wiring B (20) and the wiring C (23) are made larger than those of the wiring A (17) as in FIG.
  • the wiring layer 17 that is the closest layer to the first electrode terminal 14 with a narrow pitch is used as a fan-out layer, and the wiring is led out to the outside, and the wiring layer closer to the second electrode terminal 23 than the wiring layer 17 has a wider pitch. I can do it. Therefore, although the first electrode terminals 14 have a narrow pitch, the wiring cross-sectional shape of the wiring layers other than the wiring layer 17 that is the closest layer to the first electrode terminals 14 can be enlarged.
  • the minimum wiring width and the minimum wiring interval of the wiring layer 17 are 10 ⁇ m and the thickness is 10 ⁇ m
  • the minimum wiring width and the minimum wiring interval of the wiring layer 20 and the wiring layer 23 are 50 ⁇ m or more and the thickness is 15 ⁇ m. This can be done.
  • the via cross-sectional shapes of the via B (19) and the via C (22) are substantially the same as the via A (16) so that the aspect ratio does not collapse. . According to this modification, it is possible to reduce the thickness of the coreless wiring board, and further, it is possible to expand the wiring cross-sectional shape of the wiring layer other than the wiring layer 17 that is the closest layer of the first electrode terminal 13, thereby reducing the cost. Can be manufactured.
  • the subtractive method is a method of forming a circuit by performing copper foil or copper plating on the entire surface of a substrate and removing (etching) unnecessary portions.
  • the wiring layer 17 closest to the first electrode terminal 14 is a fan-out layer, only the wiring layer 17 is formed by the additive method, and the wiring layers other than the wiring layer 17 are reduced. It can also be formed using a cost subtractive method.
  • FIG. 14 is a cross-sectional view of a coreless wiring board according to the second modification of the first embodiment. Compared to FIG. 1, FIG. 14 shows that the wiring cross-sectional shapes of the wiring B (20 ⁇ / b> A) and the wiring C (23 ⁇ / b> A) are almost the same as the wiring A (17).
  • a highly accurate wiring forming process is required, which tends to be expensive.
  • the wiring of the wiring B (20A) and the wiring C (23A) is as shown in FIG.
  • the wiring width is increased.
  • the minimum wiring width on the design rule is the same as that of the wiring A (17).
  • the minimum wiring interval and the wiring thickness of the wiring B (20A) and the wiring C (23A) are the same as those of the wiring A (17).
  • FIG. 15 is a cross-sectional view of a coreless wiring board according to the third modification of the first embodiment.
  • solder resist 24 is formed on the surface of the wiring C (23) that is an external electrode so as to expose a part of the wiring C (23) and cover the remaining part.
  • a photosensitive resist ink is used as the material of the solder resist 24.
  • the surface of the wiring C (23) opened from the solder resist 24 may be formed of at least one metal or alloy selected from the group consisting of gold, silver, copper, tin, and a solder material.
  • nickel having a thickness of 3 ⁇ m and gold having a thickness of 0.5 ⁇ m were sequentially laminated. Note that the solder resist 24 may be provided on both sides as well as on one side.
  • FIG. 2 is a cross-sectional view of the semiconductor device of the second embodiment.
  • the semiconductor device of this embodiment has the semiconductor element 13 mounted on the electrode terminal 14 of the coreless substrate 11 shown in FIG. 15, and the electrical connection between the coreless wiring substrate 11 and the semiconductor element 13 is established.
  • Solder balls 41 are used.
  • the coreless wiring substrate 11 includes an insulating layer A (15), a via A (16), a wiring A (17), and an insulating layer B (electrically connecting the electrode terminal 14 and the wiring C (23) as an external connection terminal. 18), via B (19), wiring B (20), insulating layer C (21), and via C (22). Further, a solder resist 24 is provided so as to open a part of the wiring C (23).
  • the solder resist 24 may be provided not only on one side but also on both sides.
  • the number of layers is three.
  • the number of layers is not limited to this, and any number of layers may be used as long as it is a plurality of layers.
  • three wiring layers and three insulating layers are used.
  • the via cross-sectional shape is enlarged in order of via A (16), via B (19), and via C (22), and wiring A (17), wiring B (20), and wiring C (23).
  • the cross-sectional shape of the wiring expands in order, and the insulating layers become thicker in the order of insulating layer A (15), insulating layer B (18), and insulating layer C (21) between electrode terminal 14 and wiring A (17).
  • the via cross-sectional shape and the wiring cross-sectional shape may be changed as necessary, and either the via cross-sectional shape or the wiring cross-sectional shape may be different in any layer.
  • the material and thickness of the insulating layer may be changed for each layer as necessary.
  • the via cross-sectional shape refers to the top diameter, bottom diameter, and height of the via.
  • the enlargement of the via cross-sectional shape may be that one or more of them are enlarged unless otherwise specified.
  • the larger via diameter is the top of the via, and the smaller via diameter is the bottom of the via.
  • the bottom side of the via has a narrow pitch, it is desirable that the bottom side be a connection portion with the semiconductor element. That is, as shown in FIG. 2, it is desirable to mount a semiconductor element on the electrode terminal 14 and the insulating layer A (15) side. In particular, it is desirable in terms of signal quality that the via cross-sectional shape is similarly expanded from the adjacent layer of the semiconductor element.
  • the wiring cross-sectional shape means a minimum wiring width (top diameter, bottom diameter), a minimum pitch between wirings, a so-called wiring rule, and a wiring thickness, and only one or more of them may be enlarged. Absent.
  • the expansion of the wiring cross-sectional shape indicates that the wiring rule shifts from a narrow pitch / narrow width to a gentle pitch / slow width, and the wiring thickness shifts from a thin one to a thick one. It is desirable that the wiring cross-sectional shape gradually expands from the adjacent layer of the semiconductor element.
  • the via cross-sectional shape and the wiring cross-sectional shape gradually increase from the layer close to the electrode terminal 14 and the insulating layer becomes thicker accordingly. It is desirable to move the wiring rule from the near layer to narrow pitch / narrow width to slow pitch / slow width, via diameter from small diameter to large diameter, and insulation layer (via height) from thin to thick. It is not limited.
  • the wiring rule is changed from narrow pitch / narrow width to gentle pitch / gentle width, via diameter is changed from small diameter to large diameter, and the insulating layer (via height) is changed from thin to thick. Reliability can be improved.
  • the semiconductor element 13 can be adjusted according to the thickness of the semiconductor device whose thickness is aimed.
  • the thickness of the semiconductor element 13 is 30 to 50 ⁇ m.
  • the number of the semiconductor elements 13 is one but may be plural.
  • solder ball 41 is used for the connection between the semiconductor element 13 and the coreless wiring substrate 11, but wire bonding may be used. Moreover, the structure which sealed the chip
  • the insulating layer A (15), the insulating layer B (18), and the insulating layer C (21) are made of, for example, a photosensitive or non-photosensitive organic material.
  • the organic material include an epoxy resin and an epoxy acrylate. Resin, urethane acrylate resin, polyester resin, phenol resin, polyimide resin, BCB (benzocycle), PBO (polybenzoxazole), polynorbornene resin, etc., woven fabric and non-woven fabric made of glass cloth or aramid fiber, epoxy resin, epoxy A material impregnated with an acrylate resin, a urethane acrylate resin, a polyester resin, a phenol resin, a polyimide resin, BCB (benzocyclobenzene), PBO (polybenzoxazole), a polynorbornene resin, or the like is used.
  • each insulating layer includes oxides such as silicon nitride, barium titanate, boron nitride, lead zirconate titanate, silicon carbide, steatite, zinc oxide, hydroxides, Carbide-based, carbonate-based, nitride-based, halide-based, phosphate-based ceramics and composite materials containing the above ceramics and glass as fillers, or materials such as carbon nanotubes, diamond-like carbon, and parylene may also be used. it can.
  • oxides such as silicon nitride, barium titanate, boron nitride, lead zirconate titanate, silicon carbide, steatite, zinc oxide, hydroxides, Carbide-based, carbonate-based, nitride-based, halide-based, phosphate-based ceramics and composite materials containing the above ceramics and glass as fillers, or materials such as carbon nanotubes, diamond-like carbon, and parylene may also be used. it can.
  • photosensitive resin for the insulating layer closest to the electrode terminal on the semiconductor element side, which requires the finest via diameter and wiring rule, and a thin insulating layer.
  • the next layer uses a non-photosensitive resin that can form vias with a UV-YAG laser, the largest via diameter, the loosest wiring rule, and the insulating material for the proximity layer of the external connection terminal that requires a thick insulating layer
  • a non-photosensitive resin impregnated with a reinforcing material such as a glass cloth capable of forming a via with a CO 2 laser.
  • the insulating layer A (15), the insulating layer B (18), and the insulating layer C (21) are made of an epoxy resin that is a non-photosensitive resin.
  • the wiring A (17), the wiring B (20), and the wiring C (23) are, for example, at least one metal selected from the group consisting of copper, silver, gold, nickel, aluminum, and palladium, or a main component thereof. An alloy is used. In particular, it is desirable to form with copper from the viewpoint of electrical resistance value and cost.
  • the wiring A (17), the wiring B (20), and the wiring C (23) are made of copper.
  • the via A (16), the via B (19), and the via C (22) are, for example, at least one metal selected from the group consisting of copper, silver, gold, nickel, aluminum, and palladium, or a main component thereof.
  • An alloy is used.
  • copper is used for the via A (16), the via B (19), and the via C (22).
  • a solder resist 24 is formed on the uppermost surface of the semiconductor device 12 so as to expose a part of the wiring C (23) as an external electrode and cover the remaining part.
  • a photosensitive resist ink is used as the material of the solder resist 24.
  • the surface of the wiring C (23) opened from the solder resist 24 may be formed of at least one metal or alloy selected from the group consisting of gold, silver, copper, tin, and a solder material.
  • nickel having a thickness of 3 ⁇ m and gold having a thickness of 0.5 ⁇ m are sequentially stacked.
  • a capacitor that serves as a noise filter of the circuit may be provided at a desired position in each layer.
  • the dielectric material constituting the capacitor include metal oxides such as titanium oxide, tantalum oxide, Al 2 O 3 , SiO 2 , ZrO 2 , HfO 2, or Nb 2 O 5 , BST (Ba x Sr 1-x TiO 3). ), in PZT (PbZr x Ti 1-x O 3) or PLZT (Pb 1-y La y Zr x Ti 1-x O 3) perovskite material or SrBi 2 Ta Bi-based layered compounds such as 2 O 9, such as Preferably there is. However, 0 ⁇ x ⁇ 1 and 0 ⁇ y ⁇ 1. Further, as a dielectric material constituting the capacitor, an organic material mixed with an inorganic material or a magnetic material may be used. In addition to semiconductor elements and capacitors, discrete parts may be provided.
  • the via cross-sectional shape and wiring cross-sectional shape gradually increase from the layer on which the semiconductor element is mounted, and the insulating layer becomes thicker accordingly. And the signal quality is improved.
  • FIG. 3 is a cross-sectional view of the semiconductor device of the third embodiment.
  • the semiconductor device 12 of FIG. 3 at least a part of the side surface of the semiconductor element 13 and the surface having the electrode terminal 14 is in contact with the insulating layer A (15).
  • Via A (16), Wiring A (17), Insulating layer B (18), Via B (19), Wiring B (20), Insulating A layer C (21), a via C (22), a via D (32), and a wiring D (33) are provided.
  • a solder resist 24 is provided so as to open a part of the wiring C (23).
  • the number of layers is three on both sides of the semiconductor element 13, but the number is not limited to this, and any number of layers may be used as long as it is a plurality of layers.
  • three wiring layers and three insulating layers are provided on the front and back.
  • the via cross-sectional shape is enlarged in the order of via A (16), via B (19), and via C (22), and wiring A (17) (wiring D (33)) and wiring B (20 ),
  • the cross-sectional shape of the wiring expands in the order of the wiring C (23), and the order of the insulating layer A (15), the insulating layer B (18), and the insulating layer C (21) between the electrode terminal 14 and the wiring A (17).
  • it is sufficient that either the via cross-sectional shape or the wiring cross-sectional shape is different in any layer.
  • the via diameter is increased, it is desirable to increase the thickness of the insulating layer as the via diameter increases.
  • the via cross-sectional shape refers to the top diameter, bottom diameter and height of the via.
  • the enlargement of the via cross-sectional shape may be that one or more of them are enlarged unless otherwise specified.
  • the larger via diameter is the top of the via, and the smaller via diameter is the bottom of the via.
  • the bottom side of the via be a connection portion with a semiconductor element having a narrow pitch.
  • the wiring cross-sectional shape means a minimum wiring width (top diameter, bottom diameter), a minimum pitch between wirings, a so-called wiring rule, and a wiring thickness, and only one or more of them may be enlarged. Absent.
  • the expansion of the wiring cross-sectional shape indicates that the wiring rule shifts from a narrow pitch / narrow width to a gentle pitch / slow width, and the wiring thickness shifts from a thin one to a thick one. It is desirable that the wiring cross-sectional shape gradually expands from the adjacent layer of the semiconductor element.
  • the via cross-sectional shape and the wiring cross-sectional shape gradually increase from the layer close to the semiconductor element 13, and accordingly the insulating layer becomes thicker. It is desirable to move the wiring rule from the adjacent layer to narrow pitch / narrow width to gentle pitch / low width, via diameter from small diameter to large diameter, and insulating layer from thin to thick, but it is not limited to this. .
  • the reliability of the semiconductor device 12 is improved by shifting the wiring rule from narrow pitch / narrow width to gentle pitch / low width, via diameter from small diameter to large diameter, and insulating layer from thin to thick. be able to.
  • the semiconductor element 13 can be adjusted according to the thickness of the semiconductor device whose thickness is aimed.
  • the thickness of the semiconductor element 13 is 30 to 50 ⁇ m.
  • the number of semiconductor elements 13 is one, but a plurality of semiconductor elements 13 may be used.
  • the insulating layer A (15), the insulating layer B (18), and the insulating layer C (21) are made of, for example, a photosensitive or non-photosensitive organic material.
  • the organic material include an epoxy resin and an epoxy acrylate. Resin, urethane acrylate resin, polyester resin, phenol resin, polyimide resin, BCB (benzocycle), PBO (polybenzoxazole), polynorbornene resin, etc., woven fabric and non-woven fabric made of glass cloth or aramid fiber, epoxy resin, epoxy A material impregnated with an acrylate resin, a urethane acrylate resin, a polyester resin, a phenol resin, a polyimide resin, BCB (benzocyclobenzene), PBO (polybenzoxazole), a polynorbornene resin, or the like is used.
  • each insulating layer includes oxides such as silicon nitride, barium titanate, boron nitride, lead zirconate titanate, silicon carbide, steatite, zinc oxide, hydroxides, Carbide-based, carbonate-based, nitride-based, halide-based, phosphate-based ceramics and composite materials containing the above ceramics and glass as fillers, or materials such as carbon nanotubes, diamond-like carbon, and parylene may also be used. it can.
  • oxides such as silicon nitride, barium titanate, boron nitride, lead zirconate titanate, silicon carbide, steatite, zinc oxide, hydroxides, Carbide-based, carbonate-based, nitride-based, halide-based, phosphate-based ceramics and composite materials containing the above ceramics and glass as fillers, or materials such as carbon nanotubes, diamond-like carbon, and parylene may also be used. it can.
  • photosensitive resin As the insulating material for the closest layer of the electrode terminal on the semiconductor element side, where the finest via diameter / wiring rule and thin insulating layer are required.
  • the next layer uses a non-photosensitive resin that can form vias with a UV-YAG laser, the largest via diameter, the loosest wiring rule, and the insulating material for the proximity layer of the external connection terminal that requires a thick insulating layer
  • a non-photosensitive resin impregnated with a reinforcing material such as a glass cloth capable of forming a via with a CO 2 laser.
  • the insulating layer A (15), the insulating layer B (18), and the insulating layer C (21) are made of an epoxy resin that is a non-photosensitive resin.
  • the wiring A (17), the wiring B (20), the wiring C (23), and the wiring D (33) are, for example, at least one selected from the group consisting of copper, silver, gold, nickel, aluminum, and palladium. A metal or an alloy containing these as a main component is used. In particular, it is desirable to form with copper from the viewpoint of electrical resistance value and cost. In the present embodiment, copper is used for the wiring A (17), the wiring B (20), the wiring C (23), and the wiring D (33).
  • the via A (16), the via B (19), the via C (22), and the via D (32) are, for example, at least one selected from the group consisting of copper, silver, gold, nickel, aluminum, and palladium. A metal or an alloy containing these as a main component is used. In particular, it is desirable to form with copper from the viewpoint of electrical resistance value and cost. In the present embodiment, copper was used for the via A (16), the via B (19), the via C (22), and the via D (32).
  • a solder resist 24 is formed on the uppermost surface of the semiconductor device 12 so as to expose a part of the wiring C (23) as an external electrode and cover the remaining part.
  • a photosensitive resist ink is used as the material of the solder resist 24.
  • the surface of the wiring C (23) opened from the solder resist 24 may be formed of at least one metal or alloy selected from the group consisting of gold, silver, copper, tin, and a solder material.
  • nickel having a thickness of 3 ⁇ m and gold having a thickness of 0.5 ⁇ m are sequentially stacked.
  • a capacitor that serves as a noise filter of the circuit may be provided at a desired position in each layer.
  • the dielectric material constituting the capacitor include metal oxides such as titanium oxide, tantalum oxide, Al 2 O 3 , SiO 2 , ZrO 2 , HfO 2, or Nb 2 O 5 , BST (Ba x Sr 1-x TiO 3). ), in PZT (PbZr x Ti 1-x O 3) or PLZT (Pb 1-y La y Zr x Ti 1-x O 3) perovskite material or SrBi 2 Ta Bi-based layered compounds such as 2 O 9, such as Preferably there is. However, 0 ⁇ x ⁇ 1 and 0 ⁇ y ⁇ 1. Further, as a dielectric material constituting the capacitor, an organic material mixed with an inorganic material or a magnetic material may be used. In addition to semiconductor elements and capacitors, discrete parts may be provided.
  • the insulating material on the electrode terminal 14 surface of the semiconductor element 13 and the side surface of the semiconductor element 13 of the semiconductor device 12 may be changed, and a highly rigid insulating material may be used on the side surface of the semiconductor element 13.
  • a highly rigid insulating material for the side surface of the semiconductor element 13 the semiconductor device 12 can be warped and the reliability can be improved.
  • a high yield and high reliability of the semiconductor element-embedded substrate can be realized in the multi-layered semiconductor element-embedded substrate that incorporates a semiconductor device having a narrow pitch and multiple pins.
  • the via cross-sectional shape and wiring cross-sectional shape gradually increase from the layer close to the semiconductor element, and the insulating layer becomes thicker accordingly. , Signal quality is improved.
  • the coreless wiring layers having the same configuration are provided on both surfaces of the semiconductor element, low warpage can be realized.
  • this structure since this structure has external connection terminals on both surfaces, other semiconductor elements and electronic components can be mounted on both surfaces.
  • FIG. 4 is a cross-sectional view of the semiconductor device of the fourth embodiment.
  • the semiconductor device 12 of FIG. 4 at least a part of the side surface of the semiconductor element 13 and the surface having the electrode terminal 14 is in contact with the insulating layer A (15), and the metal post 30 is provided on the electrode terminal 14.
  • wiring A (17), insulating layer B (18), via B (19), wiring for electrically connecting electrode terminal 14 and wiring C (23) which is an external connection terminal of semiconductor device 12 B (20), insulating layer C (21), via C (22), via D (32), and wiring D (33) are provided.
  • a solder resist 24 is provided so as to open a part of the wiring C (23).
  • the number of layers is three on both sides of the semiconductor element 13.
  • the number of layers is not limited thereto, and any number of layers may be used as long as it is a plurality of layers.
  • three wiring layers and three insulating layers are provided on the front and back sides.
  • the via A (16) of the third embodiment is replaced with a metal post 30, but the metal post 30 functions as a via connecting the electrode terminal 14 and the wiring A (17).
  • the via cross-sectional shape is enlarged in the order of the metal post 30, the via B (19), and the via C (22), and the wiring A (17) (wiring D (33)), the wiring B (20),
  • the wiring cross-sectional shape expands in the order of the wiring C (23), and the insulating layer A (15), the insulating layer B (18), and the insulating layer C (21) between the electrode terminal 14 and the wiring A (17) are in this order.
  • the thickness is increased, one or more of the via cross-sectional shape and the wiring cross-sectional shape may be different in each layer.
  • the via cross-sectional shape indicates the top diameter, bottom diameter and height of the via.
  • the enlargement of the via cross-sectional shape may be that one or more of them are enlarged unless otherwise specified.
  • the larger via diameter is the top of the via, and the smaller via diameter is the bottom of the via.
  • the bottom side of the via be a connection portion with a semiconductor element having a narrow pitch.
  • the wiring cross-sectional shape means a wiring width (top diameter, bottom diameter), a pitch between wirings, a so-called wiring rule, and a wiring thickness, and one or more of them may be enlarged.
  • the expansion of the wiring cross-sectional shape indicates that the wiring rule shifts from a narrow pitch / narrow width to a gentle pitch / slow width, and the wiring thickness shifts from a thin one to a thick one. It is desirable that the wiring cross-sectional shape gradually expands from the adjacent layer of the semiconductor element.
  • the via cross-sectional shape and the wiring cross-sectional shape gradually increase from the layer close to the semiconductor element 13, and accordingly the insulating layer becomes thicker. It is desirable to move the wiring rule from the adjacent layer to narrow pitch / narrow width to gentle pitch / low width, via diameter from small diameter to large diameter, and insulating layer from thin to thick, but it is not limited to this. .
  • the reliability of the semiconductor device 12 is improved by shifting the wiring rule from narrow pitch / narrow width to gentle pitch / low width, via diameter from small diameter to large diameter, and insulating layer from thin to thick. be able to.
  • the semiconductor element 13 can be adjusted according to the thickness of the semiconductor device whose thickness is aimed.
  • the thickness of the semiconductor element 13 is 30 to 50 ⁇ m.
  • the number of the semiconductor elements 13 is one but may be plural.
  • the insulating layer A (15), the insulating layer B (18), and the insulating layer C (21) are made of, for example, a photosensitive or non-photosensitive organic material.
  • the organic material include an epoxy resin and an epoxy acrylate. Resin, urethane acrylate resin, polyester resin, phenol resin, polyimide resin, BCB (benzocycle), PBO (polybenzoxazole), polynorbornene resin, etc., woven fabric and non-woven fabric made of glass cloth or aramid fiber, epoxy resin, epoxy A material impregnated with an acrylate resin, a urethane acrylate resin, a polyester resin, a phenol resin, a polyimide resin, BCB (benzocyclobenzene), PBO (polybenzoxazole), polynorbornene resin, or the like is used.
  • each insulating layer includes oxides such as silicon nitride, barium titanate, boron nitride, lead zirconate titanate, silicon carbide, steatite, zinc oxide, hydroxides, Carbide-based, carbonate-based, nitride-based, halide-based, phosphate-based ceramics and composite materials containing the above ceramics and glass as fillers, or materials such as carbon nanotubes, diamond-like carbon, and parylene may also be used. it can.
  • oxides such as silicon nitride, barium titanate, boron nitride, lead zirconate titanate, silicon carbide, steatite, zinc oxide, hydroxides, Carbide-based, carbonate-based, nitride-based, halide-based, phosphate-based ceramics and composite materials containing the above ceramics and glass as fillers, or materials such as carbon nanotubes, diamond-like carbon, and parylene may also be used. it can.
  • photosensitive resin As the insulating material for the closest layer of the electrode terminal on the semiconductor element side, where the finest via diameter / wiring rule and thin insulating layer are required.
  • the next layer uses a non-photosensitive resin that can form vias with a UV-YAG laser, the largest via diameter, the loosest wiring rule, and the insulating material for the proximity layer of the external connection terminal that requires a thick insulating layer
  • a non-photosensitive resin impregnated with a reinforcing material such as a glass cloth capable of forming a via with a CO 2 laser.
  • the insulating layer A (15), the insulating layer B (18), and the insulating layer C (21) are made of an epoxy resin that is a non-photosensitive resin.
  • the wiring A (17), the wiring B (20), the wiring C (23), and the wiring D (33) are, for example, at least one selected from the group consisting of copper, silver, gold, nickel, aluminum, and palladium. A metal or an alloy containing these as a main component is used. In particular, it is desirable to form with copper from the viewpoint of electrical resistance value and cost. In the present embodiment, copper is used for the wiring A (17), the wiring B (20), the wiring C (23), and the wiring D (33).
  • the via B (19), the via C (22), and the via D (32) are, for example, at least one metal selected from the group consisting of copper, silver, gold, nickel, aluminum, and palladium, or a main component thereof.
  • An alloy is used.
  • copper was used for the via B (19), the via C (22), and the via D (32).
  • a solder resist 24 is formed on the uppermost surface of the semiconductor element 13 so as to expose a part of the wiring C (23) as an external electrode and cover the remaining part.
  • a photosensitive resist ink is used as the material of the solder resist 24.
  • the surface of the wiring C (23) opened from the solder resist 24 may be formed of at least one metal or alloy selected from the group consisting of gold, silver, copper, tin, and a solder material.
  • nickel having a thickness of 3 ⁇ m and gold having a thickness of 0.5 ⁇ m are sequentially stacked.
  • a capacitor that serves as a noise filter of the circuit may be provided at a desired position in each layer.
  • the dielectric material constituting the capacitor include metal oxides such as titanium oxide, tantalum oxide, Al 2 O 3 , SiO 2 , ZrO 2 , HfO 2, or Nb 2 O 5 , BST (Ba x Sr 1-x TiO 3). ), in PZT (PbZr x Ti 1-x O 3) or PLZT (Pb 1-y La y Zr x Ti 1-x O 3) perovskite material or SrBi 2 Ta Bi-based layered compounds such as 2 O 9, such as Preferably there is. However, 0 ⁇ x ⁇ 1 and 0 ⁇ y ⁇ 1. Further, as a dielectric material constituting the capacitor, an organic material mixed with an inorganic material or a magnetic material may be used. In addition to semiconductor elements and capacitors, discrete parts may be provided.
  • the insulating material on the electrode terminal 14 surface of the semiconductor element 13 and the side surface of the semiconductor element 13 of the semiconductor device 12 may be changed, and a highly rigid insulating material may be used on the side surface of the semiconductor element 13.
  • a highly rigid insulating material for the side surface of the semiconductor element 13 the semiconductor device 12 can be warped and the reliability can be improved.
  • the semiconductor element-embedded substrate that incorporates a semiconductor device with a narrow pitch and multiple pins.
  • the via cross-sectional shape and wiring cross-sectional shape gradually increase from the layer close to the semiconductor element, and the insulating layer becomes thicker accordingly, so that a large change in shape at each boundary surface can be suppressed, and signal reflection is reduced. And signal quality is improved.
  • the coreless wiring layers having the same configuration are provided on both surfaces of the semiconductor element, a reduction in warpage is realized.
  • the metal post 30 provided on the electrode terminal 14 of the semiconductor element 13 as a via, an electrical connection between the electrode terminal 14 and the external connection terminal is performed, so that a small diameter via hole is provided after the insulating layer is provided. Therefore, there is no influence of connection failure and yield deterioration due to the small diameter via, and the semiconductor device 12 with high reliability and high yield can be realized. Further, since this structure has external connection terminals on both sides, other semiconductor elements and electronic components can be mounted on both sides.
  • FIG. 5 is a process diagram illustrating a method of manufacturing a coreless wiring board according to the fifth embodiment.
  • the coreless wiring board of Modification 3 (FIG. 15) of Embodiment 1 can be manufactured.
  • the support 25 may be made of any material such as resin, metal, glass, silicon, or a combination thereof.
  • a wiring body including the electrode terminal 14, the insulating layer A (15), the via A (16), and the wiring A (17) is formed on the support body 25.
  • the insulating layer A (15) is formed of, for example, a photosensitive or non-photosensitive organic material.
  • the organic material include an epoxy resin, an epoxy acrylate resin, a urethane acrylate resin, a polyester resin, a phenol resin, a polyimide resin, Epoxy resin, epoxy acrylate resin, urethane acrylate resin, polyester resin, phenol resin, and polyimide resin on BCB (benzocyclobenzene), PBO (polybenzoxazole), polynorbornene resin, and woven and non-woven fabrics made of glass cloth, aramid fiber, etc.
  • BCB benzocyclobenzene
  • PBO polybenzoxazole
  • polynorbornene resin and woven and non-woven fabrics made of glass cloth, aramid fiber, etc.
  • each insulating layer includes oxides such as silicon nitride, barium titanate, boron nitride, lead zirconate titanate, silicon carbide, steatite, zinc oxide, hydroxides, Carbide-based, carbonate-based, nitride-based, halide-based, phosphate-based ceramics and composite materials containing the above ceramics and glass as fillers, or materials such as carbon nanotubes, diamond-like carbon, and parylene may also be used. it can.
  • the lamination method is provided by a transfer molding method, a compression molding method, a printing method, a vacuum press, a vacuum lamination, a spin coating method, a die coating method, a curtain coating method, or the like.
  • the epoxy resin is formed by vacuum lamination.
  • a hole to be a via A (16) later is formed in the insulating layer A (15).
  • the holes are formed by photolithography when the insulating layer A (15) uses a photosensitive material.
  • the hole is formed by a laser processing method, a dry etching method, or a blast method. In this embodiment, a laser processing method is used.
  • a laser processing method is used.
  • at least one metal selected from the group consisting of copper, silver, gold, nickel, aluminum, and palladium or an alloy containing these as a main component is filled in the hole, and via A (16) is filled.
  • the filling method is performed by electrolytic plating, electroless plating, printing method, molten metal suction method, or the like.
  • a method may be used in which an energization post is previously formed at a position to be a via, an insulating layer is formed, the surface of the insulating layer is shaved by polishing or the like to expose the energization post, and the via is formed.
  • Wiring A (17) is formed by a method such as a subtractive method, a semi-additive method, or a full additive method.
  • the subtractive method is a method in which a resist having a desired pattern is formed on a copper foil provided on a substrate, an unnecessary copper foil is etched, and then the resist is removed to obtain a desired pattern.
  • a power supply layer is formed by an electroless plating method, a sputtering method, a CVD (chemical vapor deposition) method, etc., a resist having an opening in a desired pattern is formed, and a metal by electrolytic plating is formed in the resist opening.
  • the power feeding layer is etched to obtain a desired wiring pattern.
  • a pattern is formed with a resist, and the catalyst is activated while leaving the resist as an insulating film.
  • a desired wiring pattern is obtained by depositing metal.
  • the wiring A (17) for example, at least one metal selected from the group consisting of copper, silver, gold, nickel, aluminum, and palladium, or an alloy containing these as a main component is used. In particular, it is desirable to form with copper from the viewpoint of electrical resistance value and cost.
  • the insulating layer B (18), the via B (19), the wiring B (20), the insulating layer C (21), the via C (22), the wiring C (23), A solder resist 24 is formed.
  • the wiring cross-sectional shape, via cross-sectional shape, and insulating layer thickness of the layer to be laminated are preferably larger or thicker than the insulating layer A (15), via A (16), and wiring A (17) in FIG. .
  • UV lasers are used for via formation
  • semi-additive methods are used for wiring formation
  • the device, process, and insulating material to be used according to changes in the wiring cross-sectional shape, the via cross-sectional shape, and the insulating layer thickness, it is possible to improve the yield and reduce the cost in multilayering.
  • the number of layers is three, but it is not limited thereto.
  • a UV laser and a semi-additive method are used for via formation and wiring formation in the closest layer (first layer) connecting the semiconductor elements, and CO 2 is used in the subsequent layers (second layer and later).
  • Laser and subtractive methods were used.
  • the via diameter of the first layer was 25 ⁇ m at the top, 15 ⁇ m at the bottom, and L / S was 10 ⁇ m / 10 ⁇ m.
  • the via diameter was set to 80 ⁇ m at the top, 70 ⁇ m at the bottom, and L / S was set to 50 ⁇ m / 50 ⁇ m.
  • the insulating layer thickness was about 20 ⁇ m for the first layer and 50 ⁇ m for the second and subsequent layers.
  • the wiring board 11 which is a coreless wiring for connecting a semiconductor device having a narrow pitch and a large number of pins is efficiently manufactured. Further, as the number of layers of the wiring board 11 increases, the wiring cross-sectional shape and via cross-sectional shape increase and the insulating layer thickness increases, and by selecting an appropriate device, process, and insulating material accordingly, a high yield is achieved. Thus, the highly reliable wiring board 11 is realized.
  • FIG. 6 is a process diagram illustrating the method for manufacturing the semiconductor device of the sixth embodiment.
  • the semiconductor device of Embodiment 2 (FIG. 2) can be manufactured by the manufacturing method shown in FIGS. 6A to 6E of this embodiment.
  • the support 25 may be made of any material such as resin, metal, glass, silicon, or a combination thereof.
  • a wiring body including the electrode terminal 14, the insulating layer A (15), the via A (16), and the wiring A (17) is formed on the support body 25.
  • the insulating layer A (15) is formed of, for example, a photosensitive or non-photosensitive organic material.
  • the organic material include an epoxy resin, an epoxy acrylate resin, a urethane acrylate resin, a polyester resin, a phenol resin, a polyimide resin, Epoxy resin, epoxy acrylate resin, urethane acrylate resin, polyester resin, phenol resin, and polyimide resin on BCB (benzocyclobenzene), PBO (polybenzoxazole), polynorbornene resin, and woven and non-woven fabrics made of glass cloth, aramid fiber, etc.
  • BCB benzocyclobenzene
  • PBO polybenzoxazole
  • polynorbornene resin and woven and non-woven fabrics made of glass cloth, aramid fiber, etc.
  • each insulating layer includes oxides such as silicon nitride, barium titanate, boron nitride, lead zirconate titanate, silicon carbide, steatite, zinc oxide, hydroxides, Carbide-based, carbonate-based, nitride-based, halide-based, phosphate-based ceramics and composite materials containing the above ceramics and glass as fillers, or materials such as carbon nanotubes, diamond-like carbon, and parylene may also be used. it can.
  • the lamination method is provided by a transfer molding method, a compression molding method, a printing method, a vacuum press, a vacuum lamination, a spin coating method, a die coating method, a curtain coating method, or the like.
  • the epoxy resin is formed by vacuum lamination.
  • a hole is formed at a position where the via A (16) of the insulating layer A (15) is provided.
  • the holes are formed by photolithography when the insulating layer A (15) uses a photosensitive material.
  • the hole is formed by a laser processing method, a dry etching method, or a blast method. In this embodiment, a laser processing method is used.
  • at least one metal selected from the group consisting of copper, silver, gold, nickel, aluminum, and palladium or an alloy containing these as a main component is filled in the hole, and via A (16) is filled.
  • the filling method is performed by electrolytic plating, electroless plating, printing method, molten metal suction method, or the like.
  • a method may be used in which an energization post is previously formed at a position to be a via, an insulating layer is formed, the surface of the insulating layer is shaved by polishing or the like to expose the energization post, and the via is formed.
  • Wiring A (17) is formed by a method such as a subtractive method, a semi-additive method, or a full additive method.
  • the subtractive method is a method in which a resist having a desired pattern is formed on a copper foil provided on a substrate, an unnecessary copper foil is etched, and then the resist is removed to obtain a desired pattern.
  • a power supply layer is formed by an electroless plating method, a sputtering method, a CVD (chemical vapor deposition) method, etc., a resist having an opening in a desired pattern is formed, and a metal by electrolytic plating is formed in the resist opening.
  • the power feeding layer is etched to obtain a desired wiring pattern.
  • a pattern is formed with a resist, and the catalyst is activated while leaving the resist as an insulating film.
  • a desired wiring pattern is obtained by depositing metal.
  • the wiring A (17) for example, at least one metal selected from the group consisting of copper, silver, gold, nickel, aluminum, and palladium, or an alloy containing these as a main component is used. In particular, it is desirable to form with copper from the viewpoint of electrical resistance value and cost.
  • the insulating layer B (18), the via B (19), the wiring B (20), the insulating layer C (21), the via C (22), the wiring C (23), A solder resist 24 is formed.
  • the wiring cross-sectional shape, the via cross-sectional shape, and the insulating layer thickness of the layer to be stacked are preferably larger or thicker than the insulating layer A (15), via A (16), and wiring A (17) in FIG. .
  • photo vias and UV lasers are used to form vias, and semi-additive methods are used for wiring formation, and large-diameter vias, loose width, and loose pitch wiring are supported.
  • a CO 2 laser for via formation and a subtractive method for wiring formation.
  • the number of layers is three as shown in FIG. 6C, but is not limited to this.
  • a UV laser and a semi-additive method are used for via formation and wiring formation in the closest layer (first layer) connecting the semiconductor elements, and CO 2 is used in the subsequent layers (second layer and later). Laser and subtractive methods were used.
  • the via diameter of the first layer was 25 ⁇ m at the top, 15 ⁇ m at the bottom, and L / S was 10 ⁇ m / 10 ⁇ m.
  • the via diameter was set to 80 ⁇ m at the top, 70 ⁇ m at the bottom, and L / S was set to 50 ⁇ m / 50 ⁇ m.
  • the insulating layer thickness was about 20 ⁇ m for the first layer and 50 ⁇ m for the second and subsequent layers.
  • the semiconductor element 13 is flip-chip connected to the electrode terminals 14 of the coreless wiring substrate 11 via the solder balls 41.
  • an underfill resin 42 is filled between the coreless wiring substrate 11 on which the solder balls 41 are formed and the semiconductor element 13.
  • the underfill resin 42 is used for the purpose of reducing the difference in coefficient of thermal expansion from the semiconductor element 13 and preventing the solder ball 41 from breaking. If the solder ball 41 has a strength that can ensure desired reliability, the underfill resin 42 does not necessarily need to be filled.
  • the solder ball 41 is a minute ball made of a solder material, and is formed by a plating method, ball transfer, or printing method.
  • the material of the solder ball 41 can be appropriately selected from lead-tin eutectic solder and lead-free solder material.
  • the underfill resin 42 is made of an epoxy-based material, and is filled after the semiconductor element 13 is connected by the solder balls 41. Moreover, although the connection form of the semiconductor element 13 by flip-chip connection was described in FIG.6 (e), you may make the connection by wire bonding. Through the above steps, the semiconductor device of Embodiment 2 (FIG. 2) can be manufactured.
  • a resin mold may be formed so as to cover the semiconductor element 13.
  • the resin mold is made of a material in which a silica filler is mixed with an epoxy-based material, and a transfer molding method using a mold, a compression molding mold method, or a printing method so as to cover the semiconductor element 13 and the wiring at the connection portion. Provided by law.
  • the semiconductor device 12 having a narrow-pitch, multi-pin semiconductor element is efficiently manufactured. Further, as the number of coreless wiring boards 11 of the semiconductor device 12 increases, the wiring cross-sectional shape and via cross-sectional shape increase and the insulating layer becomes thicker, and by selecting an appropriate device, process, and insulating material accordingly Thus, the semiconductor device 12 with high yield and high reliability is realized.
  • FIGS. 7A to 7E and FIGS. 8F and 8G are process diagrams showing a method for manufacturing a semiconductor device according to Embodiment 7 of the present invention.
  • the semiconductor device of Embodiment 3 (FIG. 3) can be manufactured by the manufacturing method shown in FIGS. 7A to 7E and FIGS. 8F and 8G.
  • a support 25 is prepared.
  • the support 25 may be made of any material such as resin, metal, glass, silicon, or a combination thereof.
  • a position mark for mounting the semiconductor element 13 is preferably provided on the support 25.
  • a metal may be deposited on the support 25, or a recess may be provided by wet etching or machining.
  • the support 25 is a copper plate having a thickness of 0.5 mm, and the position mark is nickel (5 ⁇ m) on the support 25 by electrolytic plating.
  • the semiconductor element 13 is mounted in a so-called face-up state on the support body 25 provided with the position marks so that the electrode terminals 14 are on the upper surface.
  • the built-in semiconductor element 13 has a pad pitch of 20 to 150 ⁇ m, a pin count of 1000 to 2000 pins, and a narrow pitch, multi-pin semiconductor element 13.
  • the insulating layer A (15) is laminated so that the electrode terminal 14 surface and the side surface of the semiconductor element 13 are simultaneously covered.
  • the insulating layer A (15) is formed of, for example, a photosensitive or non-photosensitive organic material.
  • the organic material include an epoxy resin, an epoxy acrylate resin, a urethane acrylate resin, a polyester resin, a phenol resin, a polyimide resin, Epoxy resin, epoxy acrylate resin, urethane acrylate resin, polyester resin, phenol resin, and polyimide resin on BCB (benzocyclobenzene), PBO (polybenzoxazole), polynorbornene resin, and woven and non-woven fabrics made of glass cloth, aramid fiber, etc.
  • BCB benzocyclobenzene
  • PBO polybenzoxazole
  • polynorbornene resin and woven and non-woven fabrics made of glass cloth, aramid fiber, etc.
  • each insulating layer includes oxides such as silicon nitride, barium titanate, boron nitride, lead zirconate titanate, silicon carbide, steatite, zinc oxide, hydroxides, Carbide-based, carbonate-based, nitride-based, halide-based, phosphate-based ceramics and composite materials containing the above ceramics and glass as fillers, or materials such as carbon nanotubes, diamond-like carbon, and parylene may also be used. it can.
  • the lamination method is provided by a transfer molding method, a compression molding method, a printing method, a vacuum press, a vacuum lamination, a spin coating method, a die coating method, a curtain coating method, or the like.
  • the epoxy resin is formed by vacuum lamination.
  • the electrode terminal 14 surface and the side surface of the semiconductor element 13 are covered with the same insulating layer A (15), but the electrode terminal surface and the side surface of the semiconductor element 13 are made of different insulating materials. It can also be covered.
  • an insulating material in which a portion of the semiconductor element 13 is drilled is formed on the side surface of the semiconductor element 13 by a vacuum laminating method so that the height is substantially the same as the semiconductor element 13.
  • insulating layers of different materials can be laminated on the semiconductor element 13 and the side insulating layers by a vacuum laminating method.
  • a via A (16) and a wiring A (17) are formed in order to electrically connect the electrode terminal 14 on the semiconductor element 13 and the external connection terminal.
  • a hole to be a via A (16) later is formed in the insulating layer A (15).
  • the holes are formed by photolithography when the insulating layer A (15) uses a photosensitive material.
  • the hole is formed by a laser processing method, a dry etching method, or a blast method. In this embodiment, a laser processing method is used.
  • at least one metal selected from the group consisting of copper, silver, gold, nickel, aluminum, and palladium or an alloy containing these as a main component is filled in the hole, and via A (16) is filled.
  • the filling method is performed by electrolytic plating, electroless plating, printing method, molten metal suction method, or the like.
  • a method may be used in which an energization post is previously formed at a position to be a via, an insulating layer is formed, the surface of the insulating layer is shaved by polishing or the like to expose the energization post, and the via is formed.
  • Wiring A (17) is formed by a method such as a subtractive method, a semi-additive method, or a full additive method.
  • the subtractive method is a method in which a resist having a desired pattern is formed on a copper foil provided on a substrate, an unnecessary copper foil is etched, and then the resist is removed to obtain a desired pattern.
  • a power supply layer is formed by an electroless plating method, a sputtering method, a CVD (chemical vapor deposition) method, etc., a resist having an opening in a desired pattern is formed, and a metal by electrolytic plating is formed in the resist opening.
  • the power feeding layer is etched to obtain a desired wiring pattern.
  • a pattern is formed with a resist, and the catalyst is activated while leaving the resist as an insulating film.
  • a desired wiring pattern is obtained by depositing metal.
  • the wiring A (17) for example, at least one metal selected from the group consisting of copper, silver, gold, nickel, aluminum, and palladium, or an alloy containing these as a main component is used. In particular, it is desirable to form with copper from the viewpoint of electrical resistance value and cost.
  • a circuit board is formed on the front and back surfaces of the semiconductor element 13 by a process of forming an insulating layer, wiring, and vias.
  • the wiring cross-sectional shape, the via cross-sectional shape, and the insulating layer thickness of the layers to be stacked are gradually enlarged or thickened.
  • photo vias and UV lasers are used to form vias, and semi-additive methods are used for wiring formation, and large-diameter vias, loose width, and loose pitch wiring are supported.
  • the number of layers is three on each of the front and back sides, but the number of layers is not limited to this, and the layers may be provided on the front and back sides of the semiconductor element 13.
  • a UV laser and a semi-additive method are used for via formation and wiring formation in the closest layer (first layer) of the semiconductor element, and CO 2 is used in the subsequent layers (second layer and later). Laser and subtractive methods were used.
  • the via diameter of the first layer was 25 ⁇ m at the top, 15 ⁇ m at the bottom, and L / S was 10 ⁇ m / 10 ⁇ m.
  • the via diameter was set to 80 ⁇ m at the top, 70 ⁇ m at the bottom, and L / S was set to 50 ⁇ m / 50 ⁇ m.
  • the insulating layer thickness was about 20 ⁇ m for the first layer and 50 ⁇ m for the second and subsequent layers.
  • solder resist 24 pattern is formed on the uppermost wiring C (23).
  • the solder resist 24 is formed in order to protect the surface circuit of the semiconductor device 12 and to exhibit flame retardancy.
  • the material is made of an epoxy-based, acrylic-based, urethane-based, or polyimide-based organic material, and an inorganic material or an organic material filler may be added as necessary. Further, the solder resist 24 may not be provided as the semiconductor device 12.
  • the surface opened from the solder resist 24 of the wiring C (23) may be formed of at least one metal or alloy selected from the group consisting of gold, silver, copper, tin, and a solder material. In the present embodiment, nickel having a thickness of 3 ⁇ m and gold having a thickness of 0.5 ⁇ m are sequentially stacked on the surface of the wiring C (23).
  • a semiconductor device 12 having a plurality of layers with a narrow-pitch, multi-pin semiconductor element incorporated therein is efficiently manufactured.
  • the wiring cross-sectional shape and the via cross-sectional shape increase, the insulating layer becomes thicker, and by selecting an appropriate device, process, and insulating material accordingly, a high yield is obtained.
  • a highly reliable semiconductor device 12 is realized.
  • FIGS. 9A to 9F and FIGS. 10G to 10I are process diagrams showing a method for manufacturing a semiconductor device according to the eighth embodiment of the present invention.
  • the semiconductor device of Embodiment 4 (FIG. 4) can be manufactured by the manufacturing method shown in FIGS. 9A to 9F and FIGS. 10G to 10I.
  • a support 25 is prepared.
  • the support 25 may be made of any material such as resin, metal, glass, silicon, or a combination thereof.
  • a position mark for mounting the semiconductor element 13 is preferably provided on the support 25.
  • a metal may be deposited on the support 25, or a recess may be provided by wet etching or machining.
  • the support 25 is a copper plate having a thickness of 0.5 mm, and the position mark is nickel (5 ⁇ m) on the support 25 by electrolytic plating.
  • the semiconductor element 13 is mounted in a so-called face-up state on the support body 25 provided with the position marks so that the electrode terminals 14 are on the upper surface.
  • a metal post 30 is provided on the electrode terminal 14 of the semiconductor element 13 to be mounted.
  • the metal post 30 functions as a via in a later process.
  • the built-in semiconductor element 13 has a pad pitch of 20 to 150 ⁇ m, a pin count of 1000 to 2000 pins, and a narrow pitch, multi-pin semiconductor element 13.
  • the metal post was a copper post having a diameter of 30 ⁇ m and a height of 15 ⁇ m.
  • the insulating layer A (15) is laminated so that the electrode terminal 14 surface and the side surface of the semiconductor element 13 are simultaneously covered.
  • the insulating layer A (15) is formed of, for example, a photosensitive or non-photosensitive organic material.
  • the organic material include an epoxy resin, an epoxy acrylate resin, a urethane acrylate resin, a polyester resin, a phenol resin, a polyimide resin, Epoxy resin, epoxy acrylate resin, urethane acrylate resin, polyester resin, phenol resin, and polyimide resin on BCB (benzocyclobenzene), PBO (polybenzoxazole), polynorbornene resin, and woven and non-woven fabrics made of glass cloth, aramid fiber, etc.
  • BCB benzocyclobenzene
  • PBO polybenzoxazole
  • polynorbornene resin and woven and non-woven fabrics made of glass cloth, aramid fiber, etc.
  • each insulating layer includes oxides such as silicon nitride, barium titanate, boron nitride, lead zirconate titanate, silicon carbide, steatite, zinc oxide, hydroxides, Carbide-based, carbonate-based, nitride-based, halide-based, phosphate-based ceramics and composite materials containing the above ceramics and glass as fillers, or materials such as carbon nanotubes, diamond-like carbon, and parylene may also be used. it can.
  • the lamination method is provided by a transfer molding method, a compression molding method, a printing method, a vacuum press, a vacuum lamination, a spin coating method, a die coating method, a curtain coating method, or the like.
  • the epoxy resin is formed by vacuum lamination.
  • the eighth embodiment it is possible to use different insulating materials for the metal post forming surface and the side surface of the semiconductor element 13 by the same method as that already described in the seventh embodiment.
  • a via D (32) is formed to connect the front and back of the semiconductor element 13.
  • the insulating layer A (15) is removed until the metal post 30 of the semiconductor element 13 is exposed.
  • a removal method polishing, grinding, wet etching, dry etching, buffing, or the like is used. In this embodiment, a grinding apparatus is used.
  • wiring A (17) is formed in order to electrically connect the metal post 30 on the semiconductor element 13 and the external connection terminal.
  • the electrode terminal 14 and the wiring A can be formed without processing a minute hole that requires positional accuracy in the insulating layer A (15).
  • a via for connecting (17) can be provided. Thereby, the yield and reliability of the process incorporating the semiconductor element 13 having a narrow pad pitch are improved.
  • Wiring A (17) is formed by a method such as a subtractive method, a semi-additive method, or a full additive method.
  • the subtractive method is a method in which a resist having a desired pattern is formed on a copper foil provided on a substrate, an unnecessary copper foil is etched, and then the resist is removed to obtain a desired pattern.
  • a power supply layer is formed by an electroless plating method, a sputtering method, a CVD (chemical vapor deposition) method, etc., a resist having an opening in a desired pattern is formed, and a metal by electrolytic plating is formed in the resist opening.
  • the power feeding layer is etched to obtain a desired wiring pattern.
  • a pattern is formed with a resist, and the catalyst is activated while leaving the resist as an insulating film.
  • a desired wiring pattern is obtained by depositing metal.
  • the wiring A (17) for example, at least one metal selected from the group consisting of copper, silver, gold, nickel, aluminum, and palladium, or an alloy containing these as a main component is used. In particular, it is desirable to form with copper from the viewpoint of electrical resistance value and cost.
  • a circuit board is formed on the front and back surfaces of the semiconductor element 13 by a process of forming insulating layers, wirings, and vias.
  • the wiring cross-sectional shape, the via cross-sectional shape, and the insulating layer thickness of the layers to be stacked are gradually enlarged or thickened.
  • photo vias and UV lasers are used to form vias, and semi-additive methods are used for wiring formation, and large-diameter vias, loose width, and loose pitch wiring are supported.
  • the number of layers is three on each of the front and back sides, but the number of layers is not limited to this, and the layers may be provided on the front and back sides of the semiconductor element 13.
  • a UV laser and a semi-additive method are used for via formation and wiring formation in the closest layer (first layer) of the semiconductor element, and CO 2 is used in the subsequent layers (second layer and later). Laser and subtractive methods were used.
  • the via diameter of the first layer was 25 ⁇ m at the top, 15 ⁇ m at the bottom, and L / S was 10 ⁇ m / 10 ⁇ m.
  • the via diameter was set to 80 ⁇ m at the top, 70 ⁇ m at the bottom, and L / S was set to 50 ⁇ m / 50 ⁇ m.
  • the insulating layer thickness was about 20 ⁇ m for the first layer and 50 ⁇ m for the second and subsequent layers.
  • solder resist 24 pattern is formed on the uppermost wiring C (23).
  • the solder resist 24 is formed in order to protect the surface circuit of the semiconductor device 12 and to exhibit flame retardancy.
  • the material is made of an epoxy-based, acrylic-based, urethane-based, or polyimide-based organic material, and an inorganic material or an organic material filler may be added as necessary. Further, the solder resist 24 may not be provided as the semiconductor device 12.
  • the surface opened from the solder resist 24 of the wiring C (23) may be formed of at least one metal or alloy selected from the group consisting of gold, silver, copper, tin, and a solder material. In the present embodiment, nickel having a thickness of 3 ⁇ m and gold having a thickness of 0.5 ⁇ m are sequentially stacked on the surface of the wiring C (23).
  • a semiconductor device 12 having a plurality of layers with a narrow-pitch, multi-pin semiconductor element incorporated therein is efficiently manufactured.
  • the wiring cross-sectional shape and the via cross-sectional shape increase and the insulating layer thickness increases, and by selecting an appropriate device, process, and insulating material accordingly, a high yield can be obtained.
  • the highly reliable semiconductor device 12 is realized.
  • the metal post 30 functioning as a via is provided on the semiconductor element 13, the connection reliability between the wiring A (17) and the electrode terminal 14 is improved, and the secondary mounting reliability is improved.

Landscapes

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Abstract

　高歩留まりで信頼性に優れるコアレス配線基板、半導体装置及びそれらの製造方法を提供する。積層された複数の配線層及び絶縁層と、配線層に設けられた配線（１７、２０、２３）と、絶縁層に設けられ上下の配線を電気的に接続するビア（１６、１９、２２）と、を有し、第一の表面に第一の電極端子１４が、反対面に第二の電極端子２３が設けられ、第一の電極端子１４のパッドピッチが第二の電極端子２３のパッドピッチより狭ピッチであるコアレス配線基板１１において、第一の電極端子１４と第二の電極端子２３とが、配線またはビアの少なくとも一つを介して電気的に導通し、ビアまたは配線の少なくとも一つが、他の絶縁層または配線層に設けられたビアまたは配線と異なる断面形状を有する（図１）。

Description

コアレス配線基板、半導体装置及びそれらの製造方法
　（関連出願についての記載）
　本願は、先の日本特許出願２００８－１９０１０１号（２００８年７月２３日出願）の優先権を主張するものであり、前記先の出願の全記載内容は、本書に引用をもって繰込み記載されているものとみなされる。
　本発明は、コアレス基板とコアレス基板を用いた半導体装置およびそれらの製造方法に関する。特に、多層のコアレス基板と多層のコアレス基板を用いた半導体装置及びそれらの製造方法に関する。
　近年、電子機器の小型化・高機能化・高性能化が求められ、それに対する半導体パッケージの高密度実装技術は必須となっている。従来、半導体パッケージのインターポーザ基板には主にコア層を持ったビルドアップ基板が用いられてきた。しかしコア基板の貫通スルーホール（ＴＨ）・配線幅がビルドアップ層のビア径・配線幅に比べて数倍大きいため、そのスケール差がパッケージ基板の高速化・高密度微細配線化の障害となっていた。また、ビルドアップ基板の片面は、設計上は不要な層であるが、そり防止の製造上の都合で設けているためコストアップの要因になっていた。
　そこで、半導体パッケージの高速化・高密度化及び低コスト化を実現するために、コア層をもたない全層ビルドアップ基板であるコアレス基板が提案されている。
　特許文献１には、図１１に示すとおり、端子パッド１１７の直上に電気素子接続用パッド１１５を配置し、端子パッド１１７から電気素子接続用パッド１１５にかけて徐々にビア導体の径を小さくすることにより、上下のビア導体の配置位置が多少ずれた場合においても接続信頼性を高めるコアレス配線基板が記載されている。したがって、端子パッドのピッチと電気素子接続用パッドのピッチは等しい。図１１からも理解できるように、従来、一般的にビルドアップ基板で積層される樹脂は、各層で樹脂材料や樹脂厚が変更されることはない。これは、樹脂を変更することで、積層条件・ビア形成条件・配線形成条件が一変してしまいプロセスコスト・歩留まりに影響を及ぼすためである。
　また、近年、半導体装置の高集積化及び高機能化を実現し、パッケージの薄型化、低コスト化、高周波対応、めっき接続による低ストレス接続、等の多くのメリットを有する高密度実装技術として、配線基板に半導体素子を内蔵する、半導体素子内蔵基板が提案されている。
　特許文献２、３には、コア基板にＩＣチップを内蔵させた多層プリント基板が記載されている。図１２に特許文献３記載の多層プリント基板の断面図を示す。
特開２００５－０７２３２８号公報 特開２００１－３３９１６５号公報 特開２００４－２８８７１１号公報
　なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。
　コア層を持ったビルドアップ基板では、コア基板の貫通スルーホール（ＴＨ）・配線幅がビルドアップ層のビア径・配線幅に比べて数倍大きいため、そのスケール差がパッケージ基板の高速化・高密度微細配線化の障害となる。一方、配線層にコア層を用いないコアレス基板は、ビルドアップ基板に対して、高速化・高密度微細配線化が可能であるが、支持体上に逐次的に配線体を積層する構造のため、層数が増えると歩留まりが層数の階乗で劣化することが知られている。狭ピッチ、多ピンの半導体素子と接続するコアレス基板は、多層化が必須であるため、高歩留まりで多層化を実現するコアレス基板が必要不可欠である。
　また、ビア径に対するビアの高さを表すビアのアスペクト比は１前後であることが、プロセスや信頼性上求められる。アスペクト比が１以上の場合、ビア内への電解めっきの付き回りが悪くなり、ビア接続点の不良が発生する。アスペクト比が１以下の場合、ビア内への電解めっきの付き回りは良好なものの、薄い樹脂厚を採用した場合は、層間配線のショートが懸念される。従って、特許文献１のように樹脂厚を各層で一定としたのでは、狭ピッチ化が進むと、ビア径のアスペクト比が層毎に大きく変わってしまい、歩留まり低下を招く場合も考えられる。さらに、狭ピッチの半導体素子等に接続する電極端子のパッドピッチは、反対面の電極端子より狭ピッチにする必要もある。
　また、特許文献２～３にも、狭ピッチ化に対応したコアレス基板、コアレス基板に半導体素子を内蔵した半導体装置は開示されていない。
　本発明は、上記の問題に鑑みてなされたものであって、狭ピッチ、多ピンの半導体素子と接続するコアレス配線基板において、歩留まりを劣化させることなく層数の多層化を実現することができる、高歩留まり、高信頼性の配線基板と半導体装置およびそれらの製造方法を提供する。
　さらに、本発明は、コアレス配線基板に狭ピッチ、多ピンの半導体素子を内蔵する半導体素子内蔵基板において、歩留まりを劣化させることなくコアレス配線の層数の多層化を実現することができる、高歩留まり、高信頼性の半導体装置およびそれらの製造方法を提供する。
　本発明の１つのアスペクト（側面）に係るコアレス配線基板は、積層された複数の配線層及び絶縁層と、前記配線層に設けられた配線と、前記絶縁層に設けられ前記絶縁層上下の前記配線を電気的に接続するビアと、を有し、第一の表面に第一の電極端子が、前記第一の表面の反対面に第二の電極端子が設けられ、前記第一の電極端子のパッドピッチが前記第二の電極端子のパッドピッチより狭ピッチであるコアレス配線基板において、前記第一の電極端子と前記第二の電極端子とが、前記配線または前記ビアの少なくとも一つを介して電気的に導通し、前記ビアまたは前記配線の少なくとも一つが、他の絶縁層または配線層に設けられたビアまたは配線と異なる断面形状を有することを特徴とする。
　なお、本発明において、配線断面形状が異なるとは、最小配線幅と、配線間の最小ピッチと、配線の厚さのうち、少なくとも一つが異なるものを含むものとする。
　また、本発明の他のアスペクトに係る半導体装置は、前記コアレス配線基板と、前記コアレス配線基板に接続された少なくとも一つの半導体素子を有することを特徴とする。
　本発明のさらに他のアスペクトに係る半導体装置は、電極端子を表面に有する１以上の半導体素子と、前記半導体素子を内蔵するコアレス配線基板であって、積層された複数の配線層及び絶縁層と、前記配線層に設けられた配線と、前記絶縁層に設けられ前記絶縁層上下の前記配線を電気的に接続するビアと、を有し、表面に外部接続端子が設けられたコアレス配線基板と、を含む半導体装置であって、前記半導体素子は前記絶縁層に埋設され、前記外部接続端子と前記電極端子とが前記配線または前記ビアの少なくとも一つを介して電気的に導通し、前記絶縁層と前記配線層とが前記半導体素子の表裏に積層され、前記ビアまたは前記配線の少なくとも一つが、他の絶縁層または配線層に設けられたビアまたは配線と異なる断面形状を有することを特徴とする。
　また、本発明の他のアスペクトに係るコアレス配線基板の製造方法は、支持体上に配線層と絶縁層とビアからなる配線体を形成する第一配線体形成工程と、前記配線体上にさらに配線層と絶縁層とビアとを形成し積層された新たな配線体を形成する第二配線体形成工程と、前記支持体を除去する工程と、を含むコアレス配線基板の製造方法であって、前記第二配線体形成工程を１回以上繰り返し、そのうち少なくとも１回の第二配線体形成工程は、当該工程で新たに形成する配線体によってできる配線断面形状、又は、ビア断面形状が当該工程実施前の工程によってできる配線体の配線断面形状、ビア断面形状とは異なる配線体を形成する工程であることを特徴とする。
　また、本発明の他のアスペクトに係る半導体装置の製造方法は、前記製造方法により製造されたコアレス配線基板に半導体素子を搭載する工程を有することを特徴とする。
　また、本発明の他のアスペクトに係る半導体装置の製造方法は、支持体上に、電極端子形成面を表にして半導体素子を搭載する工程と、前記半導体素子を覆う絶縁層を形成する工程と、前記電極端子と外部接続端子を電気的に接続するためのビアと配線層を形成する工程と、前記支持体を除去し半導体素子を内蔵した配線基板を形成する工程と、前記半導体素子を内蔵した配線基板の表裏に配線層を含むコアレス回路基板を形成する工程と、を有することを特徴とする。
　本発明によれば、狭ピッチ、多ピンの半導体素子と接続するコアレス基板の多層化において、ビアまたは前記配線の少なくとも一つが、他の絶縁層または配線層に設けられたビアまたは配線と異なる断面形状を有するようにすることで、コアレス基板の高歩留まり化、高信頼性と低コストで簡易な製造方法を提供することができる。
　特に、半導体素子と接続する電極付近の層から層単位で段階的にビア断面形状、配線断面形状を拡大すれば、各境界面での形状の大きな変化を小さく抑えることで、信号反射が減り、信号品質が改善される。
　また、コアレス基板の中に半導体素子を内蔵することで、半導体素子内蔵基板の高歩留まり化、高信頼性と低コストで簡易な製造方法を提供することができる。
本発明の一実施形態のコアレス配線基板の断面図である。 本発明の一実施形態の半導体装置の断面図である。 本発明の別な実施形態の半導体装置の断面図である。 本発明のさらに別な実施形態の半導体装置の断面図である。 本発明の一実施形態のコアレス配線基板の製造方法を示す工程図である。 本発明の一実施形態の半導体装置の製造方法を示す工程図である。 本発明の別な実施形態の半導体装置の製造方法を示す工程図の前半である。 図７に示す工程図の後半である。 本発明のさらに別な実施形態の半導体装置の製造方法を示す工程図の前半である。 図９に示す工程図の後半である。 従来の多層配線基板の断面図である。 従来の電子部品内蔵型多層基板の断面図である。 本発明の実施形態１の変形例１によるコアレス配線基板の断面図である。 本発明の実施形態１の変形例２によるコアレス配線基板の断面図である。 本発明の実施形態１の変形例３によるコアレス配線基板の断面図である。
１１、１１Ａ　コアレス配線基板
１２　半導体装置
１３　半導体素子
１４　電極端子
１５　絶縁層Ａ
１６　ビアＡ
１７　配線Ａ（配線層）
１８、１８Ａ　絶縁層Ｂ
１９、１９Ａ　ビアＢ
２０、２０Ａ　配線Ｂ（配線層）
２１、２１Ａ　絶縁層Ｃ
２２、２２Ａ　ビアＣ
２３、２３Ａ　配線Ｃ（配線層、外部接続端子、第二の電極端子）
２４　ソルダーレジスト
２５　支持体
２６　接着層
３０　金属ポスト（ビア）
３１　回路基板
３２　ビアＤ
３３　配線Ｄ
４１　半田ボール
４２　アンダーフィル樹脂
１１５　電気素子接続用パッド
１１７　端子パッド
　本発明の実施形態について、必要に応じて図面を参照して説明する。本発明の一実施形態のコアレス配線基板は、図１、図１３～図１５を参照すると、積層された複数の配線層（１７、２０、２３）及び絶縁層（１５、１８、２１）と、配線層に設けられた配線（１７、２０、２３）と、絶縁層に設けられ絶縁層上下の配線（１７、２０、２３）を電気的に接続するビア（１６、１９、２２）と、を有し、第一の表面に第一の電極端子１４が、第一の表面の反対面に第二の電極端子２３が設けられ、第一の電極端子１４のパッドピッチが第二の電極端子２３のパッドピッチより狭ピッチであるコアレス配線基板１１において、第一の電極端子１４と第二の電極端子２３とが、配線またはビアの少なくとも一つを介して電気的に導通し、ビア（１６、１９、２２）または配線（１７、２０、２３）の少なくとも一つが、他の絶縁層または配線層に設けられたビアまたは配線と異なる断面形状を有する。上記のコアレス配線基板によれば、パッドピッチの違いや各層に求められる密度等の違いによって各層毎に好適な構成が得られる。
　また、上記コアレス基板において、図１、図１４、図１５に示すように、ビア（１６、１９、２２）の断面形状が、第一の電極端子１４の最近接層１６で最も小さいものとすることができる。
　また、上記コアレス基板において、図１、図１４、図１５に示すように、ビア（１６、１９、２２）の断面形状が、第一の電極端子１４の最近接層１６から第二の電極端子２３側の層へ向けて段階的に拡大しているものとすることができる。段階の数は必要に応じて増やすことができる。
　また、上記コアレス基板において、図１、図１４、図１５に示すように、ビア（１６、１９、２２）の径及び高さが、第一の電極端子１４の最近接層１６から第二の電極端子２３側の層へ向けて段階的に拡大しているものとすることができる。
　また、上記コアレス基板において、図１、図１４、図１５に示すように、第一の表面に接する絶縁層１５から第二の表面に接する絶縁層２１へ向けてビア(１６、１９、２２）の断面形状が略相似形状を保ちつつ１層毎に拡大しているものとすることができる。ビアの径に対するビアの高さの比率であるアスペクト比は、１前後であることが望ましい。特に、アスペクト比が３を超える場合は、ビア内への配線形成が困難になり、アスペクト比が０．３未満の場合は、絶縁層の厚さに対してビア径が大きすぎて配線の高密度化の妨げとなる。従って、アスペクト比を各層毎にできるだけ均一にするため、ビアの径を拡大する場合には、同時にビアの高さ（絶縁層の厚さ）も拡大することが望ましい。
　また、上記コアレス基板において、図１、図１３、図１５に示すように、配線（１７、２０、２３）の断面形状が、第一の電極端子１４の最近接層１７で最も小さいこととすることができる。第一の電極端子１４に狭ピッチの電子部品を接続する場合であっても、最近接層１７の配線を狭ピッチ対応のものとすれば、最近接層１７の配線を用いて配線ピッチを広げることができるので、最近接層１７より第二の電極端子２３側のビア、配線は、断面形状を拡大し、緩いピッチのビア、配線を用いることができるので、低コスト、高信頼性のコアレス基板ができる。
　また、上記コアレス基板において、図１、図１３、図１５に示すように、配線（１７、２０、２３）の断面形状が、第一の電極端子１４の最近接層１７から第二の電極端子２３側の層へ向けて段階的に拡大しているものとすることができる。
　また、上記コアレス基板において、図１、図１３～図１５に示すように、ビア(１６、１９、２２）は第一の電極端子１４側の径より第二の電極端子２３側の径が大きいビアとすることができる。特に、第一の電極端子１４側のビアより第二の電極端子２３側のビアの断面形状を拡大する場合に、ビア自体の形状も第二の電極端子２３側のビアの径を大きくすることにより、ビア境界面でのビア径の変化を抑制することができ、信号反射を減らし、信号品質を改善することができる。
　また、上記コアレス基板において、図１、図１３～図１５に示すように、複数の絶縁層（１５、１８、２１）のうち、絶縁材料が他の絶縁層（１５、１８、２１）と異なる絶縁層を有することができる。
　さらに、本発明の別の実施形態である半導体装置は、図２を参照すると、コアレス配線基板３１と、コアレス配線基板３１に接続された少なくとも一つの半導体素子１３を有する。
　本発明のさらに別な実施形態である半導体装置は、図３、図４を参照すると、電極端子１４を表面に有する１以上の半導体素子１３と、半導体素子１３を内蔵するコアレス配線基板３１であって、積層された複数の配線層（１７、２０、２３、３３）及び絶縁層（１５、１８、２１）と、配線層に設けられた配線（１７、２０、２３、３３）と、絶縁層（１５、１８、２１）に設けられ絶縁層上下の配線（１７、２０、２３、３３）を電気的に接続するビア（１６、１９、２２、３０、３２）と、を有し、表面に外部接続端子２３が設けられたコアレス配線基板３１と、を含む半導体装置１２であって、半導体素子１３は絶縁層１５に埋設され、外部接続端子２３と電極端子１４とが、配線（１７、２０、２３、３３）またはビア（１６、１９、２２、３０、３２）の少なくとも一つを介して電気的に導通し、絶縁層（１５、１８、２１）と配線層（１７、２０、２３、３３）とが半導体素子１３の表裏に積層され、ビア（１６、１９、２２、３０、３２）または配線（１７、２０、２３、３３）の少なくとも一つが、他の絶縁層または配線層に設けられたビアまたは配線と異なる断面形状を有する。
　また、上記半導体装置において、図３、４に示すように、ビア（１６、１９、２２、３０、３２）の断面形状が、電極端子１４の最近接層で最も小さいこととすることができる。
　また、上記半導体装置において、図３、４に示すように、ビアの断面形状が、電極端子１４の最近接層（１６、３０）から表裏の外部接続端子２３側の層へ向けて段階的に拡大しているものとすることができる。
　また、上記半導体装置において、図３、４に示すように、電極端子１４の最近接層（１６、３０）から前記外部接続端子２３側の層へ向けて前記ビアの断面形状が略相似形状を保ちつつ１層毎に拡大しているものとすることができる。
　また、上記半導体装置において、図３、４に示すように、配線（１７、２０、２３、３３）の断面形状が、電極端子１４の最近接層（１７、３３）で最も小さいこととすることができる。
　また、上記半導体装置において、図３、４に示すように、配線断面形状が、電極端子１４の最近接層（１７、３３）から表裏の前記外部接続端子側の層２４へ向けて段階的に拡大しているものとすることができる。段階の数は必要に応じて増やすことができ、特に望ましくは、一層毎に徐々に拡大しているものとすることができる。
　また、上記半導体装置において、図３、４に示すように、電極端子１４のピッチが前記外部接続端子２３のピッチより狭ピッチであるものとすることができる。
　また、上記半導体装置において、図３、４に示すように、ビア（１６、１９、２２）は電極端子１４側の径より外部接続端子２３側の径が大きいビアとすることができる。
　また、上記半導体装置において、図３、４を参照すると、複数の絶縁層（１５、１８、２１）のうち、絶縁材料が他の絶縁層（１５、１８、２１）と異なる絶縁層（１５、１８、２１）を有するものとすることができる。
　また、上記半導体装置において、半導体素子の電極端子１４の表面を封止する絶縁層１５と半導体素子１３の側面を封止する絶縁層１５が異なるものとすることができる。図３、図４では絶縁層１５の領域を電極端子１４の表面と半導体素子１３の側面で分けていないが、周知の方法により、半導体素子側面部分まで絶縁膜を形成した後、条件を変えて電極の表面を覆うように絶縁膜を形成することにより、半導体素子の側面と表面で異なる絶縁膜を形成できる。
　また、上記半導体装置において、図４に示すように、半導体素子１３の電極端子１４の表面に金属ポスト３０が設けられ、金属ポスト３０がビアとして機能するように構成することができる。
　また、本発明のさらに別な実施形態のコアレス基板の製造方法は、図５に示すとおり、支持体２５上に配線層１７と絶縁層１５とビア１６からなる配線体を形成する第一配線体形成工程（工程終了時図５（ｂ））と、その配線体上にさらに配線層（２０）と絶縁層（１８）とビア（１９）とを形成し積層された新たな配線体を形成する第二配線体形成工程（工程終了時図５（ｃ））と、支持体（２５）を除去する工程（工程終了時図５（ｄ））と、を含み、第二配線体形成工程を１回以上繰り返し、そのうち少なくとも１回の第二配線体形成工程は、当該工程で新たに形成する配線体によってできる配線体の配線断面形状、又は、ビア断面形状が当該工程実施前の工程によってできる配線体の配線断面形状、ビア断面形状とは異なる配線体を形成する工程である。
　この少なくとも１回の第二配線体形成工程は、当該工程実施前の工程によってできる配線断面形状、ビア断面形状より配線断面形状を拡大し、ビア断面形状を拡大するものとすることができる。さらに、全ての第二配線体形成工程において、配線断面形状を拡大し、ビア断面形状を拡大するものとすることができる。
　また、本発明のさらに別な実施形態の半導体装置の製造方法は、図６に示すとおり、上記コアレス配線基板の製造方法により製造されたコアレス配線基板に半導体素子を搭載する工程（工程終了時図６（ｅ））を有する。
　また、本発明のさらに別な実施形態の半導体装置の製造方法は、図７乃至図１０を参照すると、支持体２５上に、電極端子１４形成面を表にして半導体素子１３を搭載する工程（工程終了時図７（ｃ）、図９（ｃ））と、半導体素子１３を覆う絶縁層１５を形成する工程（工程終了時図７（ｄ）、図９（ｄ））と、電極端子１４と外部接続端子２３を電気的に接続するためのビア（１６、３０）と配線層１７を形成する工程（工程終了時図７（ｅ）、図１０（ｇ））と、支持体２５を除去し半導体素子１３を内蔵した配線基板を形成する工程（図８（ｆ）、図１０（ｈ））と、半導体素子１３を内蔵した配線基板の表裏に配線層（２０、２３）を含むコアレス回路基板（３１）を形成する工程（工程終了時図８（ｇ）、図１０（ｉ））と、を有する。
　また、図９、１０に示す上記半導体装置の製造方法において、半導体素子１３が電極端子１４の表面に設けられた金属ポスト３０を有する半導体素子１３であって、電極端子１４と外部接続端子２３を電気的に接続するためのビア３０と配線層１７を形成する工程が、金属ポスト３０の表面が露出するように絶縁層１５の一部を除去する工程（工程終了時図９（ｆ））と、露出した金属ポスト３０と絶縁層１５との表面に配線層１７を形成する工程（工程終了時図１０（ｇ））とを含み、金属ポスト３０をビアとして機能させるものであってもよい。
　また、図７、８または図９、１０に示す上記半導体装置の製造方法において、支持体２５を除去し半導体素子１３を内蔵した配線基板を形成する工程（工程終了時図８（ｆ）または図１０（ｈ））の前に、前記半導体素子１３を挟んで表裏を接続するビア３２を形成する工程（工程終了時図７（ｅ）または図１０（ｇ））をさらに含むことができる。
　また、図７、８または図９、１０に示す上記半導体装置の製造方法において、支持体２５上に配線層３３を形成する工程（工程終了時図７（ｂ）または図９（ｂ））をさらに、含み、支持体２５上に半導体素子１３を搭載する工程（工程終了時図７（ｃ）または図９（ｃ））が、配線層３３が形成された支持体２５上に半導体素子１３を搭載する工程とすることができる。
　以下、本発明の各実施形態について、図面を参照してさらに詳しく説明する。
[実施形態１]
　図１は、実施形態１のコアレス配線基板の断面図である。図１に示すように、このコアレス配線基板は、コア層がない全層ビルドアップ層からなるコアレス基板で、半導体素子と接続する電極端子１４と外部接続端子である配線Ｃ（２３）とを電気的に接続する絶縁層Ａ（１５）、ビアＡ（１６）、配線Ａ（１７）、絶縁層Ｂ（１８）、ビアＢ（１９）、配線Ｂ（２０）、絶縁層Ｃ（２１）、ビアＣ（２２）が設けられている。図１では、層数が３層であるが、それに限るものではなく、複数層であれば何層でも構わない。本実施形態では、配線層３層、絶縁層３層とした。
　また、図１では、電極端子１４と絶縁層Ａ（１５）は、略平面となっているが、電極端子１４が絶縁層Ａ（１５）よりも窪んでいても、突出していても構わない。電極端子１４と絶縁層Ａ（１５）が、略平面の場合、この面に他の配線基板または半導体装置と接続する際に、接続しやすくなる。電極端子１４が絶縁層Ａ（１５）の表面よりも窪んでいる場合、この面に半田ボール等を形成する際に、絶縁層Ａ（１５）がレジストとして機能し、窪み部分のみに半田ボール等を形成することができ、別途半田ボール形成のためのレジストパターンを設ける必要がなくなる。電極端子１４が絶縁層Ａ（１５）の表面よりも突出している場合、この面に他の配線基板又は半導体装置と接続する際の狭ピッチ化に対応することができる。また、図１では、外部接続端子２３が絶縁層Ｃ（２１）より突出しているが、電極端子１４と絶縁層Ａ（１５）の関係と同様に、外部接続端子２３は絶縁層Ｃ（２１）と略平面としてもよいし、絶縁層Ｃ（２１）より窪んでいてもよい。
　また、図１では、ビアＡ（１６）、ビアＢ（１９）、ビアＣ（２２）の順でビア断面形状が拡大し、配線Ａ（１７）、配線Ｂ（２０）、配線Ｃ（２３）の順で配線断面形状が拡大し、電極端子１４と配線Ａ（１７）間の絶縁層Ａ（１５）、絶縁層Ｂ（１８）、絶縁層Ｃ（２１）の順で絶縁層が厚くなっている。ビア断面形状、配線断面形状は必要に応じて変えればよく、ビア断面形状、配線断面形状のいずれかがいずれかの層で異なっていればよい。
　ビア断面形状とは、ビアのトップ径とボトム径と高さのことを示す。ビア断面形状の拡大とは、特に限定しない限り、それらのうち１以上が拡大しているだけでも構わない。ビア径が大きい方をビアのトップとし、ビア径が小さい方をビアのボトムとする。ビアのボトム側が狭ピッチな半導体素子との接続箇所となることが望ましい。中でも、半導体素子の近接層から、ビア断面形状が相似的に拡大していることが信号品質の点で望ましい。また、ビア径に対するビア高さのアスペクト比は１前後であることが望ましい。特に、アスペクト比が３を超える場合は、ビア内への配線形成が困難になる。電解めっきで銅配線をビア内に形成する場合、配線となるビア内への電解銅めっきの付き周りが悪くなり、断線不良が生じやすい。一方、アスペクト比が０．３未満となる場合は、絶縁層の厚さに対してビア径が大きくなりすぎ、配線の高密度化の妨げとなるため、望ましくない。また、絶縁層の厚さは、薄くしすぎると層間配線のショートが懸念されるため、限度を超えて薄くすることはできない。従って、各層のビアのアスペクト比をできるだけ均一に保つため、ビアの径を拡大する場合には、ビアの高さも相似形状を保ちつつ同時に拡大することが望ましい。
　また、配線断面形状とは、最小配線幅、配線間の最小ピッチ、所謂、配線ルールと、配線の厚みのことを示し、それらのうち１以上が拡大しているだけで構わない。配線断面形状の拡大とは、配線ルールにおいては、狭ピッチ・狭幅から緩ピッチ・緩幅へ移行することを示し、配線厚においては、薄いものから厚いものへ移行することを示している。半導体素子の近接層から、配線断面形状が徐々に拡大していることが望ましい。
　高歩留まりの半導体装置の実現のために望ましいのは、電極端子１４に近い層から徐々にビア断面形状、配線断面形状それぞれが大きくなり、それに伴い絶縁層が厚くなることである。つまり、電極端子１４の近接層から配線ルールは狭ピッチ・狭幅から緩ピッチ・緩幅へ、ビア径は小径から大径へ、ビア高さ、すなわち絶縁層の厚さは薄いものから厚いものへ移行することが望ましいが、それに限られるものではなく、必要に応じて変えればよい。
　また、配線ルールは狭ピッチ・狭幅から緩ピッチ・緩幅へ、ビア径は小径から大径へ、ビア高さ（絶縁層厚）は薄いものから厚いものへ移行することで、配線基板１１の信頼性を向上させることができる。
　絶縁層Ａ（１５）、絶縁層Ｂ（１８）、絶縁層Ｃ（２１）は、例えば、感光性又は非感光性の有機材料で形成されており、有機材料は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等や、ガラスクロスやアラミド繊維などで形成された織布や不織布にエポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等を含浸させた材料を用いる。
　また、各絶縁層は、上記有機材料以外にも、窒化ケイ素、チタン酸バリウム、窒化ホウ素、チタン酸ジルコン酸鉛、炭化ケイ素、ステアタイト、酸化亜鉛、などの酸化物系、水酸化物系、炭化物系、炭酸塩系、窒化物系、ハロゲン化物系、リン酸塩系のセラミックスおよび上記セラミックスやガラスなどをフィラーに含むコンポジット材料または、カーボンナノチューブ、ダイヤモンドライクカーボン、パリレンなどの材料を用いることもできる。
　高歩留まりの半導体装置の実現のために望ましいのは、最も微細なビア径・配線ルール、薄い絶縁層が求められる半導体素子側の電極端子の最近接層の絶縁層には感光性樹脂を採用し、その次の層にはＵＶ－ＹＡＧレーザーでビアが形成可能な非感光性樹脂を採用し、最も大きいビア径・最も緩い配線ルール、厚い絶縁層が求められる外部接続端子の近接層の絶縁材にはＣＯ２レーザーでビアが形成可能なガラスクロス等の補強材を含浸した非感光性樹脂を採用することが望ましい。このように各層で求められる配線ルール、ビア断面形状、絶縁層厚に適した絶縁材料・プロセスを適宜採用することで、高歩留まりだけでなく、低コストを実現できる。
　また、各層で絶縁材料を変化させることで、様々な効果が期待できる。例えば、微細ビアが必要な層では低弾性の絶縁材を採用することで信頼性を向上させることができる。また、絶縁層が厚い層では高弾性率の絶縁材を採用することで半導体装置の低反り化が実現できる。本実施形態では、絶縁層Ａ（１５）、絶縁層Ｂ（１８）、絶縁層Ｃ（２１）は、非感光性樹脂のエポキシ樹脂を用いた。
　配線Ａ（１７）、配線Ｂ（２０）、配線Ｃ（２３）は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。本実施形態では、配線Ａ（１７）、配線Ｂ（２０）、配線Ｃ（２３）は、銅を用いた。
　ビアＡ（１６）、ビアＢ（１９）、ビアＣ（２２）は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。本実施形態では、ビアＡ（１６）、ビアＢ（１９）、ビアＣ（２２）は、銅を用いた。
　各層の所望の位置に、回路のノイズフィルターの役割を果たすコンデンサが設けられていてもよい。コンデンサを構成する誘電体材料としては、酸化チタン、酸化タンタル、Ａｌ２Ｏ３、ＳｉＯ２、ＺｒＯ２、ＨｆＯ２又はＮｂ２Ｏ５等の金属酸化物、ＢＳＴ（ＢａｘＳｒ１－ｘＴｉＯ３）、ＰＺＴ（ＰｂＺｒｘＴｉ１－ｘＯ３）又はＰＬＺＴ（Ｐｂ１－ｙＬａｙＺｒｘＴｉ１－ｘＯ３）等のペロブスカイト系材料若しくはＳｒＢｉ２Ｔａ２Ｏ９等のＢｉ系層状化合物であることが好ましい。但し、０≦ｘ≦１、０＜ｙ＜１である。また、コンデンサを構成する誘電体材料として、無機材料や磁性材料を混合した有機材料等を使用してもよい。また、半導体素子やコンデンサ以外に、ディスクリート部品を設けても構わない。
　本実施形態により、狭ピッチ、多ピンの半導体素子と接続するコアレス配線基板である配線基板の多層化において、配線基板の高歩留まり化、高信頼性化を実現する。また、半導体素子と接続する電極に近い層から徐々にビア断面形状、配線断面形状が大きくなり、それに伴い絶縁層が厚くなることで、各境界面での形状の大きな変化を小さく抑えることで、信号反射が減り、信号品質が改善される。
［実施形態１の変形例１］
　図１３は、実施形態１の変形例１によるコアレス配線基板の断面図である。図１３は、図１と比べると、絶縁層Ｂ（１８Ａ）、絶縁層Ｃ（２１Ａ）の膜厚を絶縁層Ａ（１５）の膜厚とほぼ同一にして薄くしている。従って、コアレス配線基板全体の薄型化が可能である。ただし、配線Ｂ（２０）、配線Ｃ（２３）の配線断面形状は、図１と同様に配線Ａ（１７）より拡大させている。狭ピッチの第一の電極端子１４に対する最近接層である配線層１７をファンアウト層として配線を外側へ引き出し、配線層１７より第二の電極端子２３側の配線層は、ピッチを広げて配線できるようにしている。従って、第一の電極端子１４が狭ピッチであるにも係らず、第一の電極端子１４に対する最近接層である配線層１７以外の配線層の配線断面形状を拡大することができる。ちなみに、配線層１７の最小配線幅、最小配線間隔が１０μｍ、厚さが１０μｍであるのに対して、配線層２０、配線層２３の最小配線幅、最小配線間隔を５０μｍ以上、厚さを１５μｍ以上とすることができる。また、絶縁層の膜厚を薄くしているので、ビアＢ（１９）、ビアＣ（２２）のビア断面形状は、アスペクト比が崩れないようにビアＡ（１６）とほぼ同一形状にしている。この変形例によれば、コアレス配線基板の薄型化が可能であり、さらに、第一の電極端子１３の最近接層である配線層１７以外の配線層の配線断面形状を拡大できるので、低コストで製造できる。
　なお、配線形成技術には、主にサブトラクティブ法とアディティブ法がある。サブトラクティブ法とは、基板全面に銅箔や銅めっきを施し、不要な部分を除去（エッチング）することで回路を形成する方法である。これに対して、アディティブ法とは、回路を形成したくない部分にレジストを形成し、レジストのない部分にめっきにより回路を形成する方法である。サブトラクティブ法とアディティブ法を比較すると、サブトラクティブ法はエッチングにより配線が形成されるため、エッチング時に発生するサイドエッチングという配線を細くする現象により微細配線の形成には向いていない。一方、アディティブ法はめっきにより配線が形成されるため、サイドエッチングが発生せず微細配線の形成に向いている。また、プロセスコストは、サブトラクティブ法の方が、アディティブ法よりも低コストである。従って、おおよそＬ／Ｓ＝５０／５０μｍ以上の配線はサブトラクティブ法が用いられ、それよりも微細な配線はアディティブ法が用いられる。
　上述したように、第一の電極端子１４に対する最近接層の配線層１７をファンアウト層とすれば、配線層１７のみをアディティブ法により微細配線を形成し、配線層１７以外の配線層を低コストのサブトラクティブ法を用いて形成することもできる。
［実施形態１の変形例２］
　図１４は、実施形態１の変形例２によるコアレス配線基板の断面図である。図１４は、図１と比べると、配線Ｂ（２０Ａ）、配線Ｃ（２３Ａ）の配線断面形状を配線Ａ（１７）とほぼ同一にしている。一般に、狭ピッチで微細な配線を形成するためには、高精度の配線形成工程が必要になるため、高コストになりやすい。しかし、配線層によって配線形成工程を変えない方が、安定して低コストで製造できる場合は、図１４のように全ての配線層の配線に微細な配線が可能な配線層を用いることもできる。なお、図１４では、配線Ｂ（２０Ａ）、配線Ｃ（２３Ａ）の配線抵抗が図１に比べて高くなるのを防ぐため、配線Ｂ（２０Ａ）、配線Ｃ（２３Ａ）の配線は、図１より配線幅を太くしている。ただし、設計ルール上の最小配線幅は、配線Ａ（１７）と同一である。また、配線Ｂ（２０Ａ）、配線Ｃ（２３Ａ）の最小配線間隔、配線の厚さは、配線Ａ（１７）と同一である。
［実施形態１の変形例３］
　図１５は、実施形態１の変形例３によるコアレス配線基板の断面図である。図１５では、図１に対して、外部電極である配線Ｃ（２３）の面には、配線Ｃ（２３）の一部を露出させ残部を覆うように、ソルダーレジスト２４が形成されている。この変形例では、ソルダーレジスト２４の材料は、感光性レジストインクを用いた。ソルダーレジスト２４から開口した配線Ｃ（２３）の表面には、金、銀、銅、錫及び半田材料からなる群から選ばれる少なくとも１種の金属又は合金で形成されていてもよい。この変形例では、厚み３μｍのニッケルおよび０．５μｍの金を順に積層した。なお、ソルダーレジスト２４は、片面だけでなく、両面に設けられても構わない。
［実施形態２］
　図２は、実施形態２の半導体装置の断面図である。図２に示すように、この実施形態の半導体装置は、図１５に示すコアレス基板１１の電極端子１４上に半導体素子１３を搭載し、コアレス配線基板１１と半導体素子１３との電気的な接続を半田ボール４１で行っている。コアレス配線基板１１は、電極端子１４と外部接続端子である配線Ｃ（２３）とを電気的に接続する絶縁層Ａ（１５）、ビアＡ（１６）、配線Ａ（１７）、絶縁層Ｂ（１８）、ビアＢ（１９）、配線Ｂ（２０）、絶縁層Ｃ（２１）、ビアＣ（２２）、から構成されている。また、配線Ｃ（２３）の一部を開口するようにソルダーレジスト２４が設けられている。また、ソルダーレジスト２４は、片方だけでなく、両面に設けられていても構わない。図２では、層数が３層であるが、それに限るものではなく、複数層であれば何層でも構わない。本実施形態では、配線層３層、絶縁層３層とした。
　また、図２では、ビアＡ（１６）、ビアＢ（１９）、ビアＣ（２２）順でビア断面形状が拡大し、配線Ａ（１７）、配線Ｂ（２０）、配線Ｃ（２３）の順で配線断面形状が拡大し、電極端子１４と配線Ａ（１７）間の絶縁層Ａ（１５）、絶縁層Ｂ（１８）、絶縁層Ｃ（２１）の順で絶縁層が厚くなっている。ビア断面形状、配線断面形状は必要に応じて変えればよく、ビア断面形状、配線断面形状のいずれかがいずれかの層で異なっているのであってもよい。また、絶縁層の材料、厚さも必要に応じて各層で変えればよい。
　なお、第１の実施形態と同様に、ビア断面形状とは、ビアのトップ径とボトム径と高さのことを言う。ビア断面形状の拡大とは、特に限定しない限り、それらのうち１以上が拡大しているだけでも構わない。ビア径が大きい方をビアのトップとし、ビア径が小さい方をビアのボトムとする。ビアのボトム側が狭ピッチであるので、ボトム側が半導体素子との接続箇所となることが望ましい。すなわち図２に示すように、電極端子１４と絶縁層Ａ（１５）側に半導体素子を搭載することが望ましい。中でも、半導体素子の近接層から、ビア断面形状が相似的に拡大していることが信号品質の点で望ましい。
　配線断面形状とは、最小配線幅（トップ径、ボトム径）、配線間の最小ピッチ、所謂、配線ルールと、配線の厚みのことを言い、それらのうち１以上が拡大しているだけで構わない。配線断面形状の拡大とは、配線ルールにおいては、狭ピッチ・狭幅から緩ピッチ・緩幅へ移行することを示し、配線厚においては、薄いものから厚いものへ移行することを示している。半導体素子の近接層から、配線断面形状が徐々に拡大していることが望ましい。
　高歩留まりの半導体装置の実現のために望ましいのは、電極端子１４に近い層から徐々にビア断面形状、配線断面形状それぞれが大きくなり、それに伴い絶縁層が厚くなること、つまり、電極端子１４の近接層から配線ルールは狭ピッチ・狭幅から緩ピッチ・緩幅へ、ビア径は小径から大径へ、絶縁層（ビア高さ）は薄いものから厚いものへ移行することが望ましいが、それに限られるものではない。
　また、配線ルールは狭ピッチ・狭幅から緩ピッチ・緩幅へ、ビア径は小径から大径へ、絶縁層（ビア高さ）は薄いものから厚いものへ移行することで、配線基板１１の信頼性を向上させることができる。
　半導体素子１３は、厚さを狙いの半導体装置の厚さに応じて調整することができる。本実施形態では、半導体素子１３の厚みは３０～５０μｍとした。図２では、半導体素子１３の数は、ひとつだが複数でも構わない。
　また、図２では、半導体素子１３とコアレス配線基板１１との接続は、半田ボール４１を用いているが、ワイヤーボンディングを用いても構わない。また、チップ上とチップ外周をモールド樹脂で封止した構造でも構わない。
　絶縁層Ａ（１５）、絶縁層Ｂ（１８）、絶縁層Ｃ（２１）は、例えば、感光性又は非感光性の有機材料で形成されており、有機材料は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等や、ガラスクロスやアラミド繊維などで形成された織布や不織布にエポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等を含浸させた材料を用いる。
　また、各絶縁層には、有機材料以外にも、窒化ケイ素、チタン酸バリウム、窒化ホウ素、チタン酸ジルコン酸鉛、炭化ケイ素、ステアタイト、酸化亜鉛、などの酸化物系、水酸化物系、炭化物系、炭酸塩系、窒化物系、ハロゲン化物系、リン酸塩系のセラミックスおよび上記セラミックスやガラスなどをフィラーに含むコンポジット材料または、カーボンナノチューブ、ダイヤモンドライクカーボン、パリレンなどの材料を用いることもできる。
　高歩留まりの半導体装置の実現のために望ましいのは、最も微細なビア径・配線ルール、薄い絶縁層が求められる半導体素子側の電極端子の最近接層の絶縁層には感光性樹脂を採用し、その次の層にはＵＶ－ＹＡＧレーザーでビアが形成可能な非感光性樹脂を採用し、最も大きいビア径・最も緩い配線ルール、厚い絶縁層が求められる外部接続端子の近接層の絶縁材にはＣＯ２レーザーでビアが形成可能なガラスクロス等の補強材を含浸した非感光性樹脂を採用することが望ましい。このように各層で求められる配線ルール、ビア断面形状、絶縁層厚に適した絶縁材料・プロセスを適宜採用することで、高歩留まりだけでなく、低コストを実現できる。
　また、各層で絶縁材料を変化させることで、様々な効果が期待できる。例えば、微細ビアが必要な層では低弾性の絶縁材を採用することで信頼性を向上させることができる。また、絶縁層が厚い層では高弾性率の絶縁材を採用することで半導体装置の低反り化が実現できる。本実施形態では、絶縁層Ａ（１５）、絶縁層Ｂ（１８）、絶縁層Ｃ（２１）は、非感光性樹脂のエポキシ樹脂を用いた。
　配線Ａ（１７）、配線Ｂ（２０）、配線Ｃ（２３）は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。本実施形態では、配線Ａ（１７）、配線Ｂ（２０）、配線Ｃ（２３）は、銅を用いた。
　ビアＡ（１６）、ビアＢ（１９）、ビアＣ（２２）は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。本実施形態では、ビアＡ（１６）、ビアＢ（１９）、ビアＣ（２２）は、銅を用いた。
　半導体装置１２の最上面には、外部電極である配線Ｃ（２３）の一部を露出させ残部を覆うように、ソルダーレジスト２４が形成されている。本実施形態では、ソルダーレジスト２４の材料は、感光性レジストインクを用いた。ソルダーレジスト２４から開口した配線Ｃ（２３）の表面は、金、銀、銅、錫及び半田材料からなる群から選ばれる少なくとも１種の金属又は合金で形成されていてもよい。本実施形態では、厚み３μｍのニッケルおよび０．５μｍの金を順に積層した。
　各層の所望の位置に、回路のノイズフィルターの役割を果たすコンデンサが設けられていてもよい。コンデンサを構成する誘電体材料としては、酸化チタン、酸化タンタル、Ａｌ２Ｏ３、ＳｉＯ２、ＺｒＯ２、ＨｆＯ２又はＮｂ２Ｏ５等の金属酸化物、ＢＳＴ（ＢａｘＳｒ１－ｘＴｉＯ３）、ＰＺＴ（ＰｂＺｒｘＴｉ１－ｘＯ３）又はＰＬＺＴ（Ｐｂ１－ｙＬａｙＺｒｘＴｉ１－ｘＯ３）等のペロブスカイト系材料若しくはＳｒＢｉ２Ｔａ２Ｏ９等のＢｉ系層状化合物であることが好ましい。但し、０≦ｘ≦１、０＜ｙ＜１である。また、コンデンサを構成する誘電体材料として、無機材料や磁性材料を混合した有機材料等を使用してもよい。また、半導体素子やコンデンサ以外に、ディスクリート部品を設けても構わない。
　本実施形態により、狭ピッチ、多ピンの半導体素子を搭載した半導体装置において、半導体装置の高歩留まり化、高信頼性化を実現する。また、半導体素子が搭載された層から徐々にビア断面形状、配線断面形状が大きくなり、それに伴い絶縁層が厚くなることで、各境界面での形状の大きな変化を小さく抑えることで、信号反射が減り、信号品質が改善される。
［実施形態３］
　図３は、実施形態３の半導体装置の断面図である。図３の半導体装置１２は、半導体素子１３の側面と電極端子１４を有する面の少なくとも一部が絶縁層Ａ（１５）に接しており、電極端子１４の表裏に、電極端子１４と半導体装置１２の外部接続端子である配線Ｃ（２３）とを電気的に接続するビアＡ（１６）、配線Ａ（１７）、絶縁層Ｂ（１８）、ビアＢ（１９）、配線Ｂ（２０）、絶縁層Ｃ（２１）、ビアＣ（２２）、ビアＤ（３２）、配線Ｄ（３３）が設けられている。また、配線Ｃ（２３）の一部を開口するようにソルダーレジスト２４が設けられている。
　図３では、層数が半導体素子１３を挟んで表裏に３層であるが、それに限るものではなく、複数層であれば何層でも構わない。本実施形態では、表裏に配線層３層、絶縁層３層とした。また、図３では、ビアＡ（１６）、ビアＢ（１９）、ビアＣ（２２）の順でビア断面形状が拡大し、配線Ａ（１７）（配線Ｄ（３３））、配線Ｂ（２０）、配線Ｃ（２３）の順で配線断面形状が拡大し、電極端子１４と配線Ａ（１７）間の絶縁層Ａ（１５）、絶縁層Ｂ（１８）、絶縁層Ｃ（２１）の順で絶縁層が厚くなっているが、ビア断面形状、配線断面形状のいずれかがいずれかの層で異なっていればよい。また、ビア径を拡大する場合には、ビア径の拡大につれて絶縁層を厚くすることが望ましい。
　ビア断面形状とは、ビアのトップ径とボトム径と高さのことを言う。ビア断面形状の拡大とは、特に限定しない限り、それらのうち１以上が拡大しているだけでも構わない。ビア径が大きい方をビアのトップとし、ビア径が小さい方をビアのボトムとする。ビアのボトム側が狭ピッチな半導体素子との接続箇所となることが望ましい。中でも、半導体素子の近接層から、ビア断面形状が相似的に拡大していることが信号品質の点で望ましい。
　配線断面形状とは、最小配線幅（トップ径、ボトム径）、配線間の最小ピッチ、所謂、配線ルールと、配線の厚みのことを言い、それらのうち１以上が拡大しているだけで構わない。配線断面形状の拡大とは、配線ルールにおいては、狭ピッチ・狭幅から緩ピッチ・緩幅へ移行することを示し、配線厚においては、薄いものから厚いものへ移行することを示している。半導体素子の近接層から、配線断面形状が徐々に拡大していることが望ましい。
　高歩留まりの半導体装置の実現のために望ましいのは、半導体素子１３に近い層から徐々にビア断面形状、配線断面形状それぞれが大きくなり、それに伴い絶縁層が厚くなること、つまり、半導体素子１３の近接層から配線ルールは狭ピッチ・狭幅から緩ピッチ・緩幅へ、ビア径は小径から大径へ、絶縁層は薄いものから厚いものへ移行することが望ましいが、それに限られるものではない。
　また、配線ルールは狭ピッチ・狭幅から緩ピッチ・緩幅へ、ビア径は小径から大径へ、絶縁層は薄いものから厚いものへ移行することで、半導体装置１２の信頼性を向上させることができる。
　半導体素子１３は、厚さを狙いの半導体装置の厚さに応じて調整することができる。本実施形態では、半導体素子１３の厚みは３０～５０μｍとした。図３では、半導体素子１３の数は、ひとつだが複数でも構わない。
　絶縁層Ａ（１５）、絶縁層Ｂ（１８）、絶縁層Ｃ（２１）は、例えば、感光性又は非感光性の有機材料で形成されており、有機材料は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等や、ガラスクロスやアラミド繊維などで形成された織布や不織布にエポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等を含浸させた材料を用いる。
　また、各絶縁層には、有機材料以外にも、窒化ケイ素、チタン酸バリウム、窒化ホウ素、チタン酸ジルコン酸鉛、炭化ケイ素、ステアタイト、酸化亜鉛、などの酸化物系、水酸化物系、炭化物系、炭酸塩系、窒化物系、ハロゲン化物系、リン酸塩系のセラミックスおよび上記セラミックスやガラスなどをフィラーに含むコンポジット材料または、カーボンナノチューブ、ダイヤモンドライクカーボン、パリレンなどの材料を用いることもできる。
　高歩留まりの半導体装置の実現のために望ましいのは、最も微細なビア径・配線ルール、薄い絶縁層が求められる半導体素子側の電極端子の最近接層の絶縁材には感光性樹脂を採用し、その次の層にはＵＶ－ＹＡＧレーザーでビアが形成可能な非感光性樹脂を採用し、最も大きいビア径・最も緩い配線ルール、厚い絶縁層が求められる外部接続端子の近接層の絶縁材にはＣＯ２レーザーでビアが形成可能なガラスクロス等の補強材を含浸した非感光性樹脂を採用することが望ましい。このように各層で求められる配線ルール、ビア断面形状、絶縁層厚に適した絶縁材料・プロセスを適宜採用することで、高歩留まりだけでなく、低コストを実現できる。
　また、各層で絶縁材料を変化させることで、様々な効果が期待できる。例えば、微細ビアが必要な層では低弾性の絶縁材を採用することで信頼性を向上させることができる。また、厚い絶縁層では高弾性率の絶縁材を採用することで半導体装置の低反り化が実現できる。本実施形態では、絶縁層Ａ（１５）、絶縁層Ｂ（１８）、絶縁層Ｃ（２１）は、非感光性樹脂のエポキシ樹脂を用いた。
　配線Ａ（１７）、配線Ｂ（２０）、配線Ｃ（２３）、配線Ｄ（３３）は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。本実施形態では、配線Ａ（１７）、配線Ｂ（２０）、配線Ｃ（２３）、配線Ｄ（３３）は、銅を用いた。
　ビアＡ（１６）、ビアＢ（１９）、ビアＣ（２２）、ビアＤ（３２）は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。本実施形態では、ビアＡ（１６）、ビアＢ（１９）、ビアＣ（２２）、ビアＤ（３２）は、銅を用いた。
　半導体装置１２の最上面には、外部電極である配線Ｃ（２３）の一部を露出させ残部を覆うように、ソルダーレジスト２４が形成されている。本実施形態では、ソルダーレジスト２４の材料は、感光性レジストインクを用いた。ソルダーレジスト２４から開口した配線Ｃ（２３）の表面には、金、銀、銅、錫及び半田材料からなる群から選ばれる少なくとも１種の金属又は合金で形成されていてもよい。本実施形態では、厚み３μｍのニッケルおよび０．５μｍの金を順に積層した。
　各層の所望の位置に、回路のノイズフィルターの役割を果たすコンデンサが設けられていてもよい。コンデンサを構成する誘電体材料としては、酸化チタン、酸化タンタル、Ａｌ２Ｏ３、ＳｉＯ２、ＺｒＯ２、ＨｆＯ２又はＮｂ２Ｏ５等の金属酸化物、ＢＳＴ（ＢａｘＳｒ１－ｘＴｉＯ３）、ＰＺＴ（ＰｂＺｒｘＴｉ１－ｘＯ３）又はＰＬＺＴ（Ｐｂ１－ｙＬａｙＺｒｘＴｉ１－ｘＯ３）等のペロブスカイト系材料若しくはＳｒＢｉ２Ｔａ２Ｏ９等のＢｉ系層状化合物であることが好ましい。但し、０≦ｘ≦１、０＜ｙ＜１である。また、コンデンサを構成する誘電体材料として、無機材料や磁性材料を混合した有機材料等を使用してもよい。また、半導体素子やコンデンサ以外に、ディスクリート部品を設けても構わない。
　また、半導体装置１２の半導体素子１３の電極端子１４面と半導体素子１３の側面の絶縁材を変化させ、半導体素子１３の側面に高剛性の絶縁材を用いても構わない。半導体素子１３の側面に高剛性の絶縁材を用いることで、半導体装置１２を低反り化させ信頼性を向上させることができる。
　本実施形態により、狭ピッチ、多ピンの半導体素子を内蔵する半導体素子内蔵基板の多層化において、半導体素子内蔵基板の高歩留まり化、高信頼性化を実現する。また、半導体素子に近い層から徐々にビア断面形状、配線断面形状が大きくなり、それに伴い絶縁層が厚くなることで、各境界面での形状の大きな変化を小さく抑えることで、信号反射が減り、信号品質が改善される。さらに、半導体素子の両面に同じ構成のコアレス配線層が設けられているため、低反り化が実現される。また、本構造は、両面も外部接続端子があるため、他の半導体素子や電子部品を両面に搭載することもできる。
［実施形態４］
　図４は、実施形態４の半導体装置の断面図である。図４の半導体装置１２は、半導体素子１３の側面と電極端子１４を有する面の少なくとも一部が絶縁層Ａ（１５）に接しており、電極端子１４上に金属ポスト３０が設けられ、電極端子１４の表裏に、電極端子１４と半導体装置１２の外部接続端子である配線Ｃ（２３）とを電気的に接続する配線Ａ（１７）、絶縁層Ｂ（１８）、ビアＢ（１９）、配線Ｂ（２０）、絶縁層Ｃ（２１）、ビアＣ（２２）、ビアＤ（３２）、配線Ｄ（３３）が設けられている。また、配線Ｃ（２３）の一部を開口するようにソルダーレジスト２４が設けられている。図４では、層数が半導体素子１３を挟んで表裏に３層であるが、それに限るものではなく、複数層であれば何層でも構わない。本実施形態では、表裏に配線層３層、絶縁層は３層とした。この実施形態４では、実施形態３のビアＡ（１６）が金属ポスト３０に置き換わっているが、この金属ポスト３０は、電極端子１４と配線Ａ（１７）とを接続するビアとして機能する。
　また、図４では、金属ポスト３０、ビアＢ（１９）、ビアＣ（２２）の順でビア断面形状が拡大し、配線Ａ（１７）（配線Ｄ（３３））、配線Ｂ（２０）、配線Ｃ（２３）の順で配線断面形状が拡大し、電極端子１４と配線Ａ（１７）間の絶縁層Ａ（１５）、絶縁層Ｂ（１８）、絶縁層Ｃ（２１）の順で膜厚が厚くなっているが、ビア断面形状、配線断面形状のいずれか１以上が各層で異なっていればよい。
　ビア断面形状とは、ビアのトップ径とボトム径と高さのことを示す。ビア断面形状の拡大とは、特に限定しない限り、それらのうち１以上が拡大しているだけでも構わない。ビア径が大きい方をビアのトップとし、ビア径が小さい方をビアのボトムとする。ビアのボトム側が狭ピッチな半導体素子との接続箇所となることが望ましい。中でも、半導体素子の近接層から、ビア断面形状が相似的に拡大していることが信号品質の点で望ましい。
　配線断面形状とは、配線幅（トップ径、ボトム径）、配線間のピッチ、所謂、配線ルールと、配線の厚みのことを示し、それらのうち１以上が拡大しているだけで構わない。配線断面形状の拡大とは、配線ルールにおいては、狭ピッチ・狭幅から緩ピッチ・緩幅へ移行することを示し、配線厚においては、薄いものから厚いものへ移行することを示している。半導体素子の近接層から、配線断面形状が徐々に拡大していることが望ましい。
　高歩留まりの半導体装置の実現のために望ましいのは、半導体素子１３に近い層から徐々にビア断面形状、配線断面形状それぞれが大きくなり、それに伴い絶縁層が厚くなること、つまり、半導体素子１３の近接層から配線ルールは狭ピッチ・狭幅から緩ピッチ・緩幅へ、ビア径は小径から大径へ、絶縁層は薄いものから厚いものへ移行することが望ましいが、それに限られるものではない。
　また、配線ルールは狭ピッチ・狭幅から緩ピッチ・緩幅へ、ビア径は小径から大径へ、絶縁層は薄いものから厚いものへ移行することで、半導体装置１２の信頼性を向上させることができる。
　半導体素子１３は、厚さを狙いの半導体装置の厚さに応じて調整することができる。本実施形態では、半導体素子１３の厚みは３０～５０μｍとした。図４では、半導体素子１３の数は、ひとつだが複数でも構わない。
　絶縁層Ａ（１５）、絶縁層Ｂ（１８）、絶縁層Ｃ（２１）は、例えば、感光性又は非感光性の有機材料で形成されており、有機材料は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等や、ガラスクロスやアラミド繊維などで形成された織布や不織布にエポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等を含浸させた材料を用いる。
　また、各絶縁層には、有機材料以外にも、窒化ケイ素、チタン酸バリウム、窒化ホウ素、チタン酸ジルコン酸鉛、炭化ケイ素、ステアタイト、酸化亜鉛、などの酸化物系、水酸化物系、炭化物系、炭酸塩系、窒化物系、ハロゲン化物系、リン酸塩系のセラミックスおよび上記セラミックスやガラスなどをフィラーに含むコンポジット材料または、カーボンナノチューブ、ダイヤモンドライクカーボン、パリレンなどの材料を用いることもできる。
　高歩留まりの半導体装置の実現のために望ましいのは、最も微細なビア径・配線ルール、薄い絶縁層が求められる半導体素子側の電極端子の最近接層の絶縁材には感光性樹脂を採用し、その次の層にはＵＶ－ＹＡＧレーザーでビアが形成可能な非感光性樹脂を採用し、最も大きいビア径・最も緩い配線ルール、厚い絶縁層が求められる外部接続端子の近接層の絶縁材にはＣＯ２レーザーでビアが形成可能なガラスクロス等の補強材を含浸した非感光性樹脂を採用することが望ましい。このように各層で求められる配線ルール、ビア断面形状、絶縁層厚に適した絶縁材料・プロセスを適宜採用することで、高歩留まりだけでなく、低コストを実現できる。
　また、各層で絶縁材料を変化させることで、様々な効果が期待できる。例えば、微細ビアが必要な層では低弾性の絶縁材を採用することで信頼性を向上させることができる。また、厚い絶縁層では高弾性率の絶縁材を採用することで半導体装置の低反り化が実現できる。本実施形態では、絶縁層Ａ（１５）、絶縁層Ｂ（１８）、絶縁層Ｃ（２１）は、非感光性樹脂のエポキシ樹脂を用いた。
　配線Ａ（１７）、配線Ｂ（２０）、配線Ｃ（２３）、配線Ｄ（３３）は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。本実施形態では、配線Ａ（１７）、配線Ｂ（２０）、配線Ｃ（２３）、配線Ｄ（３３）は、銅を用いた。
　ビアＢ（１９）、ビアＣ（２２）、ビアＤ（３２）は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。本実施形態では、ビアＢ（１９）、ビアＣ（２２）、ビアＤ（３２）は、銅を用いた。
　半導体素子１３の最上面には、外部電極である配線Ｃ（２３）の一部を露出させ残部を覆うように、ソルダーレジスト２４が形成されている。本実施形態では、ソルダーレジスト２４の材料は、感光性レジストインクを用いた。ソルダーレジスト２４から開口した配線Ｃ（２３）の表面には、金、銀、銅、錫及び半田材料からなる群から選ばれる少なくとも１種の金属又は合金で形成されていてもよい。本実施形態では、厚み３μｍのニッケルおよび０．５μｍの金を順に積層した。
　各層の所望の位置に、回路のノイズフィルターの役割を果たすコンデンサが設けられていてもよい。コンデンサを構成する誘電体材料としては、酸化チタン、酸化タンタル、Ａｌ２Ｏ３、ＳｉＯ２、ＺｒＯ２、ＨｆＯ２又はＮｂ２Ｏ５等の金属酸化物、ＢＳＴ（ＢａｘＳｒ１－ｘＴｉＯ３）、ＰＺＴ（ＰｂＺｒｘＴｉ１－ｘＯ３）又はＰＬＺＴ（Ｐｂ１－ｙＬａｙＺｒｘＴｉ１－ｘＯ３）等のペロブスカイト系材料若しくはＳｒＢｉ２Ｔａ２Ｏ９等のＢｉ系層状化合物であることが好ましい。但し、０≦ｘ≦１、０＜ｙ＜１である。また、コンデンサを構成する誘電体材料として、無機材料や磁性材料を混合した有機材料等を使用してもよい。また、半導体素子やコンデンサ以外に、ディスクリート部品を設けても構わない。
　また、半導体装置１２の半導体素子１３の電極端子１４面と半導体素子１３の側面の絶縁材を変化させ、半導体素子１３の側面に高剛性の絶縁材を用いても構わない。半導体素子１３の側面に高剛性の絶縁材を用いることで、半導体装置１２を低反り化させ信頼性を向上させることができる。
　本実施形態により、狭ピッチ、多ピンの半導体素子を内蔵する半導体素子内蔵基板の多層化において、半導体素子内蔵基板の高歩留まり化、高信頼性化を実現する。また、半導体素子に近い層から徐々にビア断面形状、配線断面形状が大きくなり、それに伴い絶縁層が厚くなることで、各境界面での形状の大きな変化を小さく抑えることができ、信号反射が減り、信号品質が改善される。さらに、半導体素子の両面に同じ構成のコアレス配線層が設けられているため、低反り化が実現される。また、半導体素子１３の電極端子１４上に設けられた金属ポスト３０をビアとして用いることにより、電極端子１４と外部接続端子との電気的接続を行なうことで、絶縁層を設けた後に小径なビアホールを開口する必要がなくなるため、小径ビアによる接続不良、歩留まり劣化の影響がなくなり、高信頼性、高歩留まりの半導体装置１２が実現できる。また、本構造は、両面に外部接続端子があるため、他の半導体素子や電子部品を両面に搭載することもできる。
［実施形態５］
　図５は、実施形態５のコアレス配線基板の製造方法を示す工程図である。本実施形態の製造方法により、実施形態１の変形例３（図１５）のコアレス配線基板を製造することができる。
　先ず、図５（ａ）に示すとおり、支持体２５を用意する。支持体２５は、樹脂、金属、ガラス、シリコン等のいずれの材料又はそれらの組み合わせでも構わない。
　次に、図５（ｂ）に示すとおり、支持体２５上に電極端子１４、絶縁層Ａ（１５）、ビアＡ（１６）、配線Ａ（１７）からなる配線体を形成する。
　絶縁層Ａ（１５）は、例えば感光性又は非感光性の有機材料で形成されており、有機材料は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等や、ガラスクロスやアラミド繊維などで形成された織布や不織布にエポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等を含浸させた材料を用いる。また、各絶縁層には、有機材料以外にも、窒化ケイ素、チタン酸バリウム、窒化ホウ素、チタン酸ジルコン酸鉛、炭化ケイ素、ステアタイト、酸化亜鉛、などの酸化物系、水酸化物系、炭化物系、炭酸塩系、窒化物系、ハロゲン化物系、リン酸塩系のセラミックスおよび上記セラミックスやガラスなどをフィラーに含むコンポジット材料または、カーボンナノチューブ、ダイヤモンドライクカーボン、パリレンなどの材料を用いることもできる。
　積層方法は、トランスファーモールディング法、圧縮形成モールド法、印刷法、真空プレス、真空ラミネート、スピンコート法、ダイコート法、カーテンコート法などで設けられる。本実施形態では、エポキシ樹脂を真空ラミネートで形成した。
　絶縁層Ａ（１５）に後にビアＡ（１６）となる孔を形成する。孔は、絶縁層Ａ（１５）が感光性の材料を使用する場合、フォトリソグラフィーにより形成される。絶縁層Ａ（１５）が非感光性の材料又は、感光性の材料でパターン解像度が低い材料を使用する場合、孔は、レーザー加工法、ドライエッチング法又はブラスト法により形成される。本実施形態では、レーザー加工法を用いた。次に、孔内に例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を充填させ、ビアＡ（１６）を形成する。充填方法は、電解めっき、無電解めっき、印刷法、溶融金属吸引法等で行う。また、ビアとなる位置に予め通電用のポストを形成したあとに絶縁層を形成し、研磨等により絶縁層の表面を削って通電用ポストを露出させてビアを形成する方法でも構わない。
　配線Ａ（１７）は、サブトラクティブ法、セミアディティブ法又はフルアディティブ法等の方法により形成する。サブトラクティブ法は、基板上に設けられた銅箔上に所望のパターンのレジストを形成し、不要な銅箔をエッチングした後に、レジストを剥離して所望のパターンを得る方法である。セミアディティブ法は、無電解めっき法、スパッタ法、ＣＶＤ（ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）法等で給電層を形成した後、所望のパターンに開口されたレジストを形成し、レジスト開口部内に電解めっき法による金属を析出させ、レジストを除去した後に給電層をエッチングして所望の配線パターンを得る方法である。フルアディティブ法は、基板上に無電解めっき触媒を吸着させた後に、レジストでパターンを形成し、このレジストを絶縁膜として残したまま触媒を活性化し、無電解めっき法により絶縁膜の開口部に金属を析出させることで所望の配線パターンを得る方法である。配線Ａ（１７）は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。
　次に、図５（ｃ）に示すとおり、絶縁層Ｂ（１８）、ビアＢ（１９）、配線Ｂ（２０）、絶縁層Ｃ（２１）、ビアＣ（２２）、配線Ｃ（２３）、ソルダーレジスト２４を形成する。積層する層の配線断面形状、ビア断面形状、絶縁層厚は、図５（ｂ）の絶縁層Ａ（１５）、ビアＡ（１６）、配線Ａ（１７）よりも拡大又は厚くすることが望ましい。また、小径ビアや微細配線が必要な層では、ビア形成にはＵＶレーザーを用い、配線形成にはセミアディティブ法を用い、大径ビアや緩い幅、緩いピッチの配線で対応可能な層では、ビア形成には紫外線照射によるフォトビアやＣＯ２レーザーを用い、配線形成にはサブトラクティブ法を用いることが望ましい。このように、配線断面形状、ビア断面形状、絶縁層厚の変化により、用いる装置、プロセス、絶縁材を選別することで、多層化における歩留まりの向上と、低コストを実現することができる。本実施形態では、図５（ｃ）に示すように、層数を３層としたが、それに限るものではない。本実施形態では、半導体素子を接続する最近接層（１層目）でのビア形成、配線形成には、ＵＶレーザーとセミアディティブ法を用い、それ以降の層（２層目以降）ではＣＯ２レーザーとサブトラクティブ法を用いた。１層目のビア径はトップ２５μｍ、ボトム１５μｍ、Ｌ／Ｓは１０μｍ／１０μｍとした。２層目以降のビア径はトップ８０μｍ、ボトム７０μｍ、Ｌ／Ｓは５０μｍ／５０μｍとした。また、絶縁層厚は、１層目は２０μｍ程度、２層目以降は５０μｍとした。
　次に、図５（ｄ）に示すとおり、支持体２５を除去する。
　本実施形態をとることで、狭ピッチ、多ピンの半導体素子を接続するコアレス配線である配線基板１１が効率よく作製される。また、配線基板１１は、層数が増すにつれ、配線断面形状、ビア断面形状が拡大し、絶縁層厚が厚くなり、それに応じて適切な装置、プロセス、絶縁材を選択することにより、高歩留まり、高信頼性の配線基板１１が実現される。
［実施形態６］
　図６は、実施形態６の半導体装置の製造方法を示す工程図である。本実施形態の図６（ａ）から（ｅ）に示す製造方法により、実施形態２（図２）の半導体装置を製造することができる。
　先ず、図６（ａ）に示すとおり、支持体２５を用意する。支持体２５は、樹脂、金属、ガラス、シリコン等のいずれの材料又はそれらの組み合わせでも構わない。
　次に、図６（ｂ）に示すとおり、支持体２５上に電極端子１４、絶縁層Ａ（１５）、ビアＡ（１６）、配線Ａ（１７）からなる配線体を形成する。
　絶縁層Ａ（１５）は、例えば感光性又は非感光性の有機材料で形成されており、有機材料は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等や、ガラスクロスやアラミド繊維などで形成された織布や不織布にエポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等を含浸させた材料を用いる。また、各絶縁層には、有機材料以外にも、窒化ケイ素、チタン酸バリウム、窒化ホウ素、チタン酸ジルコン酸鉛、炭化ケイ素、ステアタイト、酸化亜鉛、などの酸化物系、水酸化物系、炭化物系、炭酸塩系、窒化物系、ハロゲン化物系、リン酸塩系のセラミックスおよび上記セラミックスやガラスなどをフィラーに含むコンポジット材料または、カーボンナノチューブ、ダイヤモンドライクカーボン、パリレンなどの材料を用いることもできる。
　積層方法は、トランスファーモールディング法、圧縮形成モールド法、印刷法、真空プレス、真空ラミネート、スピンコート法、ダイコート法、カーテンコート法などで設けられる。本実施形態では、エポキシ樹脂を真空ラミネートで形成した。
　次に、絶縁層Ａ（１５）のビアＡ（１６）を設ける位置に孔を形成する。孔は、絶縁層Ａ（１５）が感光性の材料を使用する場合、フォトリソグラフィーにより形成される。絶縁層Ａ（１５）が非感光性の材料又は、感光性の材料でパターン解像度が低い材料を使用する場合、孔は、レーザー加工法、ドライエッチング法又はブラスト法により形成される。本実施形態では、レーザー加工法を用いた。次に、孔内に例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を充填させ、ビアＡ（１６）を形成する。充填方法は、電解めっき、無電解めっき、印刷法、溶融金属吸引法等で行う。また、ビアとなる位置に予め通電用のポストを形成したあとに絶縁層を形成し、研磨等により絶縁層の表面を削って通電用ポストを露出させてビアを形成する方法でも構わない。
　配線Ａ（１７）は、サブトラクティブ法、セミアディティブ法又はフルアディティブ法等の方法により形成する。サブトラクティブ法は、基板上に設けられた銅箔上に所望のパターンのレジストを形成し、不要な銅箔をエッチングした後に、レジストを剥離して所望のパターンを得る方法である。セミアディティブ法は、無電解めっき法、スパッタ法、ＣＶＤ（ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）法等で給電層を形成した後、所望のパターンに開口されたレジストを形成し、レジスト開口部内に電解めっき法による金属を析出させ、レジストを除去した後に給電層をエッチングして所望の配線パターンを得る方法である。フルアディティブ法は、基板上に無電解めっき触媒を吸着させた後に、レジストでパターンを形成し、このレジストを絶縁膜として残したまま触媒を活性化し、無電解めっき法により絶縁膜の開口部に金属を析出させることで所望の配線パターンを得る方法である。配線Ａ（１７）は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。
　次に、図６（ｃ）に示すとおり、絶縁層Ｂ（１８）、ビアＢ（１９）、配線Ｂ（２０）、絶縁層Ｃ（２１）、ビアＣ（２２）、配線Ｃ（２３）、ソルダーレジスト２４を形成する。積層する層の配線断面形状、ビア断面形状、絶縁層厚は、図６（ｂ）の絶縁層Ａ（１５）、ビアＡ（１６）、配線Ａ（１７）よりも拡大又は厚くすることが望ましい。また、小径ビアや微細配線が必要な層では、ビア形成には紫外線照射によるフォトビアやＵＶレーザーを用い、配線形成にはセミアディティブ法を用い、大径ビアや緩い幅、緩いピッチの配線で対応可能な層では、ビア形成にはＣＯ２レーザーを用い、配線形成にはサブトラクティブ法を用いることが望ましい。このように、配線断面形状、ビア断面形状、絶縁層厚の変化により、用いる装置、プロセス、絶縁材を選別することで、多層化における歩留まりの向上と、低コストを実現することができる。本実施形態では、図６（ｃ）に示すように、層数を３層としたが、それに限るものではない。本実施形態では、半導体素子を接続する最近接層（１層目）でのビア形成、配線形成には、ＵＶレーザーとセミアディティブ法を用い、それ以降の層（２層目以降）ではＣＯ２レーザーとサブトラクティブ法を用いた。１層目のビア径はトップ２５μｍ、ボトム１５μｍ、Ｌ／Ｓは１０μｍ／１０μｍとした。２層目以降のビア径はトップ８０μｍ、ボトム７０μｍ、Ｌ／Ｓは５０μｍ／５０μｍとした。また、絶縁層厚は、１層目は２０μｍ程度、２層目以降は５０μｍとした。
　次に、図６（ｄ）に示すとおり、支持体２５を除去する。
　次に、図６（ｅ）に示すとおり、コアレス配線基板１１の電極端子１４上に半田ボール４１を介して半導体素子１３をフリップチップ接続する。その後、半田ボール４１が形成されているコアレス配線基板１１と半導体素子１３との間にアンダーフィル樹脂４２を充填する。アンダーフィル樹脂４２は、半導体素子１３との熱膨張率差を小さくして半田ボール４１が破断することを防止する目的で使用される。半田ボール４１が所望の信頼性を確保できる強度を有していれば、アンダーフィル樹脂４２は必ずしも充填する必要はない。半田ボール４１は、半田材料からなる微小ボールで、めっき法、ボール転写、印刷法により形成される。半田ボール４１の材料は、鉛錫の共晶半田や鉛フリーの半田材料から適宜選択することができる。アンダーフィル樹脂４２はエポキシ系の材料から構成され、半導体素子１３が半田ボール４１により接続された後で、充填される。また、図６（ｅ）では、フリップチップ接続による半導体素子１３の接続形態について記載したが、ワイヤーボンディングによる接続としても構わない。以上の工程により実施形態２の半導体装置（図２）を作製することができる。
　また、半導体素子１３を覆うように樹脂モールドを形成しても構わない。樹脂モールドは、エポキシ系の材料にシリカフィラーを混ぜた材料からなり、搭載されている半導体素子１３と接続部分の配線を覆う様に金型を用いたトランスファーモールディング法、圧縮形成モールド法、もしくは印刷法などで設けられる。
　本実施形態をとることで、狭ピッチ、多ピンの半導体素子を搭載した半導体装置１２が効率よく作製される。また、半導体装置１２のコアレス配線基板１１の層数が増すにつれ、配線断面形状、ビア断面形状が拡大し、絶縁層が厚くなり、それに応じて適切な装置、プロセス、絶縁材を選択することにより、高歩留まり、高信頼性の半導体装置１２が実現される。
［実施形態７］
　図７および図８は、本発明の実施形態７の半導体装置の製造方法を示す工程図である。図７（ａ）～（ｅ）および図８（ｆ）、（ｇ）に示す製造方法により、実施形態３（図３）の半導体装置を製造することができる。
　先ず、図７（ａ）に示すとおり、支持体２５を用意する。支持体２５は、樹脂、金属、ガラス、シリコン等のいずれの材料又はそれらの組み合わせでも構わない。支持体２５上には、半導体素子１３を搭載するための位置マークが設けられていることが好ましい。位置マークは、高精度に認識でき、位置マークとしての機能を果たしているのであれば、支持体２５上に金属を析出させても、ウェットエッチングや機械加工により窪みを設けても構わない。本実施形態では、支持体２５は厚さ０．５ｍｍの銅板とし、位置マークは支持体２５上に電解めっきによりニッケル（５μｍ）とした。
　次に、図７（ｂ）上に配線Ｄ（３３）を形成する。
　次に、図７（ｃ）に示すとおり、位置マークが設けられた支持体２５上に、半導体素子１３を電極端子１４が上面にくるように、所謂フェイスアップの状態で搭載する。本実施形態では、内蔵する半導体素子１３のパッドピッチは２０～１５０μｍ、ピン数は１０００～２０００ピンの狭ピッチ、多ピンの半導体素子１３とした。
　次に、図７（ｄ）に示すとおり、半導体素子１３の電極端子１４面と側面が同時に覆われるように絶縁層Ａ（１５）を積層する。
　絶縁層Ａ（１５）は、例えば感光性又は非感光性の有機材料で形成されており、有機材料は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等や、ガラスクロスやアラミド繊維などで形成された織布や不織布にエポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等を含浸させた材料を用いる。また、各絶縁層には、有機材料以外にも、窒化ケイ素、チタン酸バリウム、窒化ホウ素、チタン酸ジルコン酸鉛、炭化ケイ素、ステアタイト、酸化亜鉛、などの酸化物系、水酸化物系、炭化物系、炭酸塩系、窒化物系、ハロゲン化物系、リン酸塩系のセラミックスおよび上記セラミックスやガラスなどをフィラーに含むコンポジット材料または、カーボンナノチューブ、ダイヤモンドライクカーボン、パリレンなどの材料を用いることもできる。
　積層方法は、トランスファーモールディング法、圧縮形成モールド法、印刷法、真空プレス、真空ラミネート、スピンコート法、ダイコート法、カーテンコート法などで設けられる。本実施形態では、エポキシ樹脂を真空ラミネートで形成した。
　なお、図７（ｄ）では、半導体素子１３の電極端子１４面と側面を同一の絶縁層Ａ（１５）で覆っているが、半導体素子１３の電極端子面と側面を材質の異なる絶縁材で覆うこともできる。その場合は、たとえば、半導体素子１３の箇所を穴加工した絶縁材を半導体素子１３の側面に高さが略半導体素子１３と同一の高さになるように真空ラミネート法で形成する。その後で、材質の異なる絶縁層を半導体素子１３及び側面の絶縁層の上に真空ラミネート法で積層することができる。このようにすることで、半導体素子の電極端子面に微細加工が可能な絶縁材を用い、側面に剛性の高い絶縁材を用いることができる。
　次に、図７（ｅ）に示すとおり、半導体素子１３上の電極端子１４と外部接続端子とを電気的に接続するために、ビアＡ（１６）、配線Ａ（１７）を形成する。
　まず、絶縁層Ａ（１５）に後にビアＡ（１６）となる孔を形成する。孔は、絶縁層Ａ（１５）が感光性の材料を使用する場合、フォトリソグラフィーにより形成される。絶縁層Ａ（１５）が非感光性の材料又は、感光性の材料でパターン解像度が低い材料を使用する場合、孔は、レーザー加工法、ドライエッチング法又はブラスト法により形成される。本実施形態では、レーザー加工法を用いた。次に、孔内に例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を充填させ、ビアＡ（１６）を形成する。充填方法は、電解めっき、無電解めっき、印刷法、溶融金属吸引法等で行う。また、ビアとなる位置に予め通電用のポストを形成したあとに絶縁層を形成し、研磨等により絶縁層の表面を削って通電用ポストを露出させてビアを形成する方法でも構わない。
　配線Ａ（１７）は、サブトラクティブ法、セミアディティブ法又はフルアディティブ法等の方法により形成する。サブトラクティブ法は、基板上に設けられた銅箔上に所望のパターンのレジストを形成し、不要な銅箔をエッチングした後に、レジストを剥離して所望のパターンを得る方法である。セミアディティブ法は、無電解めっき法、スパッタ法、ＣＶＤ（ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）法等で給電層を形成した後、所望のパターンに開口されたレジストを形成し、レジスト開口部内に電解めっき法による金属を析出させ、レジストを除去した後に給電層をエッチングして所望の配線パターンを得る方法である。フルアディティブ法は、基板上に無電解めっき触媒を吸着させた後に、レジストでパターンを形成し、このレジストを絶縁膜として残したまま触媒を活性化し、無電解めっき法により絶縁膜の開口部に金属を析出させることで所望の配線パターンを得る方法である。配線Ａ（１７）は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。
　次に、図８（ｆ）に示すとおり、支持体２５を除去する。
　次に、図８（ｇ）に示すとおり、半導体素子１３の表裏に絶縁層、配線、ビア形成の工程により回路基板を形成する。その際、積層する層の配線断面形状、ビア断面形状、絶縁層厚は徐々に、拡大又は厚くすることが望ましい。また、小径ビアや微細配線が必要な層では、ビア形成には紫外線照射によるフォトビアやＵＶレーザーを用い、配線形成にはセミアディティブ法を用い、大径ビアや緩い幅、緩いピッチの配線で対応可能な層では、ビア形成にはＣＯ２レーザーを用い、配線形成にはサブトラクティブ法を用いることが望ましい。このように、配線断面形状、ビア断面形状、絶縁層厚の変化により、用いる装置、プロセス、絶縁材を選別することで、多層化における歩留まりの向上と、低コストを実現することができる。本実施形態では、図８（ｇ）に示すように、表裏それぞれで層数を３層としたが、それに限るものではなく、層が半導体素子１３の表裏に設けられていればよい。また、本実施形態では、半導体素子の最近接層（１層目）でのビア形成、配線形成には、ＵＶレーザーとセミアディティブ法を用い、それ以降の層（２層目以降）ではＣＯ２レーザーとサブトラクティブ法を用いた。１層目のビア径はトップ２５μｍ、ボトム１５μｍ、Ｌ／Ｓは１０μｍ／１０μｍとした。２層目以降のビア径はトップ８０μｍ、ボトム７０μｍ、Ｌ／Ｓは５０μｍ／５０μｍとした。また、絶縁層厚は、１層目は２０μｍ程度、２層目以降は５０μｍとした。
　次に、最上層の配線Ｃ（２３）上にソルダーレジスト２４のパターンを形成する。ソルダーレジスト２４は、半導体装置１２の表面回路保護と難燃性を発現するために形成される。材料は、エポキシ系、アクリル系、ウレタン系、ポリイミド系の有機材料からなり、必要に応じて無機材料や有機材料のフィラーが添加されていても構わない。また、半導体装置１２としてソルダーレジスト２４を設けなくても構わない。配線Ｃ（２３）のソルダーレジスト２４から開口した表面には、金、銀、銅、錫及び半田材料からなる群から選ばれる少なくとも１種の金属又は合金で形成されていてもよい。本実施形態では、配線Ｃ（２３）の表面に厚み３μｍのニッケルおよび０．５μｍの金を順に積層した。
　本実施形態をとることで、狭ピッチ、多ピンの半導体素子を内蔵し、複数層を有する半導体装置１２が効率よく作製される。また、半導体装置１２は、層数が増すにつれ、配線断面形状、ビア断面形状が拡大し、絶縁層が厚くなり、それに応じて適切な装置、プロセス、絶縁材を選択することにより、高歩留まり、高信頼性の半導体装置１２が実現される。
［実施形態８］
　図９および図１０は、本発明の実施形態８の半導体装置の製造方法を示す工程図である。図９（ａ）～（ｆ）および図１０（ｇ）～（ｉ）に示す製造方法により、実施形態４（図４）の半導体装置を製造することができる。
　先ず、図９（ａ）に示すとおり、支持体２５を用意する。支持体２５は、樹脂、金属、ガラス、シリコン等のいずれの材料又はそれらの組み合わせでも構わない。支持体２５上には、半導体素子１３を搭載するための位置マークが設けられていることが好ましい。位置マークは、高精度に認識でき、位置マークとしての機能を果たしているのであれば、支持体２５上に金属を析出させても、ウェットエッチングや機械加工により窪みを設けても構わない。本実施形態では、支持体２５は厚さ０．５ｍｍの銅板とし、位置マークは支持体２５上に電解めっきによりニッケル（５μｍ）とした。
　次に、図９（ｂ）上に配線Ｄ（３３）を形成する。
　次に、図９（ｃ）に示すとおり、位置マークが設けられた支持体２５上に、半導体素子１３を電極端子１４が上面にくるように、所謂フェイスアップの状態で搭載する。搭載される半導体素子１３の電極端子１４上には金属ポスト３０が設けられている。金属ポスト３０が後工程でビアとしての機能を果たすようになる。本実施形態では、内蔵する半導体素子１３のパッドピッチは２０～１５０μｍ、ピン数は１０００～２０００ピンの狭ピッチ、多ピンの半導体素子１３とした。金属ポストは銅ポストで口径は３０μｍ、高さは１５μｍとした。
　次に、図９（ｄ）に示すとおり、半導体素子１３の電極端子１４面と側面が同時に覆われるように絶縁層Ａ（１５）を積層する。
　絶縁層Ａ（１５）は、例えば感光性又は非感光性の有機材料で形成されており、有機材料は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等や、ガラスクロスやアラミド繊維などで形成された織布や不織布にエポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等を含浸させた材料を用いる。また、各絶縁層には、有機材料以外にも、窒化ケイ素、チタン酸バリウム、窒化ホウ素、チタン酸ジルコン酸鉛、炭化ケイ素、ステアタイト、酸化亜鉛、などの酸化物系、水酸化物系、炭化物系、炭酸塩系、窒化物系、ハロゲン化物系、リン酸塩系のセラミックスおよび上記セラミックスやガラスなどをフィラーに含むコンポジット材料または、カーボンナノチューブ、ダイヤモンドライクカーボン、パリレンなどの材料を用いることもできる。
　積層方法は、トランスファーモールディング法、圧縮形成モールド法、印刷法、真空プレス、真空ラミネート、スピンコート法、ダイコート法、カーテンコート法などで設けられる。本実施形態では、エポキシ樹脂を真空ラミネートで形成した。
　なお、実施形態８でも、すでに実施形態７で説明した方法と同様な方法により半導体素子１３の金属ポスト形成面と側面とで材質の異なる絶縁材を用いることができる。
　次に、図９（ｅ）に示すとおり、半導体素子１３の表裏を接続するためにビアＤ（３２）を形成する。
　次に、図９（ｆ）に示すとおり、半導体素子１３の金属ポスト３０が露出するまで、絶縁層Ａ（１５）を除去する。除去方法は、研磨、研削、ウェットエッチング、ドライエッチング、バフ研磨等を用いる。本実施形態では、研削装置を用いた。
　次に、図１０（ｇ）に示すとおり、半導体素子１３上の金属ポスト３０と外部接続端子とを電気的に接続するために、配線Ａ（１７）を形成する。このように、金属ポスト３０の表面を絶縁層Ａ（１５）から露出させることで、絶縁層Ａ（１５）に位置精度が要求される微細な孔を加工することなく、電極端子１４と配線Ａ（１７）とを接続するビアを設けることができる。これにより、狭ピッチなパッドピッチの半導体素子１３を内蔵するプロセスの歩留まりと信頼性が向上する。
　配線Ａ（１７）は、サブトラクティブ法、セミアディティブ法又はフルアディティブ法等の方法により形成する。サブトラクティブ法は、基板上に設けられた銅箔上に所望のパターンのレジストを形成し、不要な銅箔をエッチングした後に、レジストを剥離して所望のパターンを得る方法である。セミアディティブ法は、無電解めっき法、スパッタ法、ＣＶＤ（ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）法等で給電層を形成した後、所望のパターンに開口されたレジストを形成し、レジスト開口部内に電解めっき法による金属を析出させ、レジストを除去した後に給電層をエッチングして所望の配線パターンを得る方法である。フルアディティブ法は、基板上に無電解めっき触媒を吸着させた後に、レジストでパターンを形成し、このレジストを絶縁膜として残したまま触媒を活性化し、無電解めっき法により絶縁膜の開口部に金属を析出させることで所望の配線パターンを得る方法である。配線Ａ（１７）は、例えば、銅、銀、金、ニッケル、アルミニウム、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金を用いる。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。
　次に、図１０（ｈ）に示すとおり、支持体２５を除去する。
　次に、図１０（ｉ）に示すとおり、半導体素子１３の表裏に絶縁層、配線、ビア形成の工程により回路基板を形成する。その際、積層する層の配線断面形状、ビア断面形状、絶縁層厚は徐々に、拡大又は厚くすることが望ましい。また、小径ビアや微細配線が必要な層では、ビア形成には紫外線照射によるフォトビアやＵＶレーザーを用い、配線形成にはセミアディティブ法を用い、大径ビアや緩い幅、緩いピッチの配線で対応可能な層では、ビア形成にはＣＯ２レーザーを用い、配線形成にはサブトラクティブ法を用いることが望ましい。このように、配線断面形状、ビア断面形状、絶縁層厚の変化により、用いる装置、プロセス、絶縁材を選別することで、多層化における歩留まりの向上と、低コストを実現することができる。本実施形態では、図１０（ｉ）に示すように、表裏それぞれで層数を３層としたが、それに限るものではなく、層が半導体素子１３の表裏に設けられていればよい。また、本実施形態では、半導体素子の最近接層（１層目）でのビア形成、配線形成には、ＵＶレーザーとセミアディティブ法を用い、それ以降の層（２層目以降）ではＣＯ２レーザーとサブトラクティブ法を用いた。１層目のビア径はトップ２５μｍ、ボトム１５μｍ、Ｌ／Ｓは１０μｍ／１０μｍとした。２層目以降のビア径はトップ８０μｍ、ボトム７０μｍ、Ｌ／Ｓは５０μｍ／５０μｍとした。また、絶縁層厚は、１層目は２０μｍ程度、２層目以降は５０μｍとした。
　次に、最上層の配線Ｃ（２３）上にソルダーレジスト２４のパターンを形成する。ソルダーレジスト２４は、半導体装置１２の表面回路保護と難燃性を発現するために形成される。材料は、エポキシ系、アクリル系、ウレタン系、ポリイミド系の有機材料からなり、必要に応じて無機材料や有機材料のフィラーが添加されていても構わない。また、半導体装置１２としてソルダーレジスト２４を設けなくても構わない。配線Ｃ（２３）のソルダーレジスト２４から開口した表面には、金、銀、銅、錫及び半田材料からなる群から選ばれる少なくとも１種の金属又は合金で形成されていてもよい。本実施形態では、配線Ｃ（２３）の表面に厚み３μｍのニッケルおよび０．５μｍの金を順に積層した。
　本実施形態をとることで、狭ピッチ、多ピンの半導体素子を内蔵し、複数層を有する半導体装置１２が効率よく作製される。また、半導体装置１２は、層数が増すにつれ、配線断面形状、ビア断面形状が拡大し、絶縁層厚が厚くなり、それに応じて適切な装置、プロセス、絶縁材を選択することにより、高歩留まり、高信頼性の半導体装置１２が実現される。更に、半導体素子１３上にビアとして機能する金属ポスト３０が設けられているため、配線Ａ（１７）と電極端子１４の接続信頼性が向上し、二次実装信頼性が向上される。
　以上、本発明を実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

Claims (36)

  1. 　積層された複数の配線層及び絶縁層と、
    　前記配線層に設けられた配線と、
    　前記絶縁層に設けられ前記絶縁層上下の前記配線を電気的に接続するビアと、
    を有し、第一の表面に第一の電極端子が、前記第一の表面の反対面に第二の電極端子が設けられ、前記第一の電極端子のパッドピッチが前記第二の電極端子のパッドピッチより狭ピッチであるコアレス配線基板において、
    　前記第一の電極端子と前記第二の電極端子とが、前記配線または前記ビアの少なくとも一つを介して電気的に導通し、
    　前記ビアまたは前記配線の少なくとも一つが、他の絶縁層または配線層に設けられたビアまたは配線と異なる断面形状を有することを特徴とするコアレス配線基板。
  2. 　前記ビアの断面形状が、前記第一の電極端子の最近接層で最も小さいことを特徴とする請求項１に記載のコアレス配線基板。
  3. 　前記ビアの断面形状が、前記第一の電極端子の最近接層から前記第二の電極端子側の層へ向けて段階的に拡大していることを特徴とする請求項１又は２に記載のコアレス配線基板。
  4. 　前記ビアの径及び高さが、前記第一の電極端子の最近接層から前記第二の電極端子側の層へ向けて段階的に拡大していることを特徴とする請求項３に記載のコアレス配線基板。
  5. 　前記第一の表面に接する絶縁層から前記第二の表面に接する絶縁層へ向けて前記ビアの断面形状が略相似形状を保ちつつ１層毎に拡大していることを特徴とする請求項４に記載のコアレス配線基板。
  6. 　前記配線の断面形状が、前記第一の電極端子の最近接層で最も小さいことを特徴とする請求項１乃至５いずれか１項記載のコアレス配線基板。
  7. 　前記配線の断面形状が、前記第一の電極端子の最近接層から前記第二の電極端子側の層へ向けて段階的に拡大していることを特徴とする請求項１乃至６いずれか１項記載のコアレス配線基板。
  8. 　前記ビアは前記第一の電極端子側の径より前記第二の電極端子側の径が大きいビアであることを特徴とする請求項１乃至７いずれか１項記載のコアレス配線基板。
  9. 　前記複数の絶縁層のうち、絶縁材料が他の絶縁層と異なる絶縁層を有することを特徴とする請求項１乃至８いずれか１項記載のコアレス配線基板。
  10. 　前記絶縁層の弾性率が、前記第一の電極端子の最近接層から前記第二の電極端子側の層へ向けて段階的に高くなることを特徴とする請求項９に記載のコアレス配線基板。
  11. 　前記第一の電極端子のパッドピッチが５μｍ以上２００μｍ以下であることを特徴とする請求項１乃至１０いずれか１項記載のコアレス配線基板。
  12. 　請求項１乃至１１いずれか１項記載のコアレス配線基板と、前記コアレス配線基板の前記第一の電極端子に接続された少なくとも一つの半導体素子を有することを特徴とする半導体装置。
  13. 　前記半導体素子が、低融点金属又は導電性樹脂のいずれかの材料により前記配線基板にフリップチップ接続されていることを特徴とする請求項１２に記載の半導体装置。
  14. 　前記半導体素子が、主に金を材料とするワイヤーにより前記配線基板にワイヤーボンディング接続されていることを特徴とする請求項１２に記載の半導体装置。
  15. 　電極端子を表面に有する１以上の半導体素子と、
    　前記半導体素子を内蔵するコアレス配線基板であって、積層された複数の配線層及び絶縁層と、
    　前記配線層に設けられた配線と、
    　前記絶縁層に設けられ前記絶縁層上下の前記配線を電気的に接続するビアと、
    を有し、表面に外部接続端子が設けられたコアレス配線基板と、
    を含む半導体装置であって、
    　前記半導体素子は前記絶縁層に埋設され、
    　前記外部接続端子と前記電極端子とが、前記配線または前記ビアの少なくとも一つを介して電気的に導通し、
    　前記絶縁層と前記配線層とが前記半導体素子の表裏に積層され、
    　前記ビアまたは前記配線の少なくとも一つが、他の絶縁層または配線層に設けられたビアまたは配線と異なる断面形状を有することを特徴とする半導体装置。
  16. 　前記ビアの断面形状が、前記電極端子の最近接層で最も小さいことを特徴とする請求項１５に記載の半導体装置。
  17. 　前記ビアの断面形状が、前記電極端子の最近接層から表裏の前記外部接続端子側の層へ向けて段階的に拡大していることを特徴とする請求項１５又は１６に記載の半導体装置。
  18. 　前記電極端子の最近接層から前記外部接続端子側の層へ向けて前記ビアの断面形状が略相似形状を保ちつつ１層毎に拡大していることを特徴とする請求項１７に記載の半導体装置。
  19. 　前記配線の断面形状が、前記電極端子の最近接層で最も小さいことを特徴とする請求項１５乃至１８いずれか１項記載の半導体装置。
  20. 　前記配線の断面形状が、前記電極端子の最近接層から表裏の前記外部接続端子側の層へ向けて段階的に拡大していることを特徴とする請求項１５乃至１９いずれか１項記載の半導体装置。
  21. 　前記電極端子のピッチが前記外部接続端子のピッチより狭ピッチであることを特徴とする請求項１５乃至２０いずれか１項記載の半導体装置。
  22. 　前記ビアは前記電極端子側の径より前記外部接続端子側の径が大きいことを特徴とする請求項１５乃至２１いずれか１項記載の半導体装置。
  23. 　前記複数の絶縁層のうち、絶縁材料が他の絶縁層と異なる絶縁層を有することを特徴とする請求項１５乃至２２いずれか１項記載の半導体装置。
  24. 　前記半導体素子の前記電極端子の表面を封止する絶縁層と前記半導体素子の側面を封止する絶縁層が異なることを特徴とする請求項１５乃至２３いずれか１項記載の半導体装置。
  25. 　前記絶縁層の弾性率が、前記電極端子の最近接層から表裏の前記外部接続端子側の層へ向けて段階的に高くなることを特徴とする請求項１５乃至２４いずれか１項記載の半導体装置。
  26. 　前記電極端子のピッチが、５μｍ以上２００μｍ以下であることを特徴とする請求項１５乃至２５いずれか１項記載の半導体装置。
  27. 　前記半導体素子の前記電極端子の表面に金属ポストが設けられ、前記金属ポストが前記ビアとして機能するように構成されていることを特徴とする請求項１５乃至２６いずれか１項記載の半導体装置。
  28. 　支持体上に、配線層と絶縁層とビアからなる配線体を形成する第一配線体形成工程と、前記配線体上にさらに配線層と絶縁層とビアとを形成し積層された新たな配線体を形成する第二配線体形成工程と、
    　前記支持体を除去する工程と、
    を含むコアレス配線基板の製造方法であって、
    　前記第二配線体形成工程を１回以上繰り返し、そのうち少なくとも１回の第二配線体形成工程は、当該工程で新たに形成する配線体によってできる配線断面形状、又は、ビア断面形状が当該工程実施前の工程によってできる配線体の配線断面形状、ビア断面形状とは異なる配線体を形成する工程であることを特徴とするコアレス配線基板の製造方法。
  29. 　前記第二配線体形成工程を１回以上繰り返し、そのうち少なくとも１回の第二配線体形成工程は、当該工程で新たに形成する配線体によってできる配線断面形状、及び、ビア断面形状が当該工程実施前の工程によってできる配線体の配線断面形状、ビア断面形状とは異なる配線体を形成する工程であることを特徴とする請求項２８記載のコアレス配線基板の製造方法。
  30. 　請求項２８又は２９記載の方法により製造されたコアレス配線基板に半導体素子を搭載する工程を有することを特徴とする半導体装置の製造方法。
  31. 　前記半導体素子と前記コアレス配線基板との接続がワイヤーボンディング接続であることを特徴とする請求項３０記載の半導体装置の製造方法。
  32. 　前記半導体素子と前記コアレス配線基板との接続がフリップチップ接続であることを特徴とする請求項３０記載の半導体装置の製造方法。
  33. 　支持体上に、電極端子形成面を表にして半導体素子を搭載する工程と、前記半導体素子を覆う絶縁層を形成する工程と、前記電極端子と外部接続端子を電気的に接続するためのビアと配線層を形成する工程と、前記支持体を除去し半導体素子を内蔵した配線基板を形成する工程と、前記半導体素子を内蔵した配線基板の表裏に配線層を含むコアレス回路基板を形成する工程と、を有することを特徴とする半導体装置の製造方法。
  34. 　前記半導体素子が前記電極端子の表面に設けられた金属ポストを有する半導体素子であって、前記電極端子と外部接続端子を電気的に接続するためのビアと配線層を形成する工程が、前記金属ポストの表面が露出するように前記絶縁層の一部を除去する工程と、前記露出した金属ポストと前記絶縁層との表面に配線層を形成する工程とを含み、前記金属ポストをビアとして機能させることを特徴とする請求項３３記載の半導体装置の製造方法。
  35. 　前記支持体を除去し半導体素子を内蔵した配線基板を形成する工程の前に、前記半導体素子を挟んで表裏を接続するビアを形成する工程をさらに含む請求項３３又は３４記載の半導体装置の製造方法。
  36. 　前記支持体上に配線層を形成する工程をさらに含み、前記支持体上に半導体素子を搭載する工程が、前記配線層が形成された支持体上に半導体素子を搭載する工程であることを特徴とする請求項３３乃至３５いずれか１項記載の半導体装置の製造方法。
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