JP5310103B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体素子を内蔵した半導体装置及びその製造方法に関する。
電子機器の継続的な軽薄短小化に伴い、半導体素子そのものの微細化や集積化とともに、半導体パッケージにおける高密度実装技術がますます進展している。従来、半導体素子をパッケージングした半導体装置において、パッケージの配線基板と半導体素子の接続方法は、金線等を用いるワイヤボンディング接続や、半田ボール等を用いるフリップチップ接続が用いられている。ワイヤボンディング接続は、半導体素子のパッド数が少ない場合は低コストでパッケージングできるメリットがあるものの、半導体素子のパッドの狭ピッチ化に伴ってワイヤ径を小さくする必要があり、ワイヤ切れ等、組立プロセスにおける歩留まりの低下が課題であった。フリップチップ接続は、ワイヤボンディング接続に比べて半導体素子と配線基板間の高速信号伝送が可能であるが、半導体素子のパッド数の増加や狭ピッチ化に伴い、半田ボールの接続強度が弱くなることから、接続箇所のクラック発生等の不良が多発していた。
そこで、近年、半導体装置のさらなる高集積化及び高機能化を実現し、パッケージの薄型化、低コスト化、高周波対応、低ストレス接続、エレクトロマイグレーション特性改善等の多くのメリットを有する高密度実装技術として、支持基板を含めた配線基板に半導体素子を内蔵したパッケージ、いわゆる半導体素子内蔵技術が提案されている。
例えば、特許文献１では、絶縁樹脂基板と、その一方の面に形成された配線と、電子回路を内蔵し、電子回路に接続するようにバンプが形成されており、バンプが配線に接続するように絶縁樹脂基板中に埋め込まれている電子部品とを有する構成の電子部品内蔵基板が開示されている。
また、特許文献２では、半導体素子が内蔵される絶縁層と、半導体素子に接続される配線構造と、を有し、絶縁層に補強構造体が埋設されている配線基板が開示されている。
特開２００７−１３４５６９号公報 特開２００６−２６１２４６号公報
しかしながら、上述の半導体素子内蔵技術では、以下のような課題を有する。
特許文献１では、薄い圧延銅の配線層上に半導体素子をフリップチップ実装して内蔵基板を作製しているが、フリップチップ実装工程、及び、その後の基板用絶縁樹脂を用いた内蔵工程において、基板全体に大きな反りやうねりが発生してしまうおそれがある。
このような反りを抑制するために、特許文献２では、内蔵された半導体素子の周辺の絶縁層に補強構造体を埋設し、反りを抑制しているが、補強構造体は半導体素子の周辺のみにしか配置できず、半導体素子近傍の反りに対しては抑制効果を持たない。
ここで、本願発明者らは鋭意研究の結果、半導体素子を絶縁樹脂中に内蔵する半導体装置において、特に、支持基板上に、半導体素子をそのパッドが設けられている面を支持基板とは反対側に向け、接着材によって支持基板上に搭載し、埋め込み絶縁樹脂によって内蔵した場合、埋め込み絶縁樹脂の硬化時に、支持基板、接着材、半導体素子、埋め込み絶縁層の各々の熱膨張係数の差によって、内部応力が蓄積され、その後、支持基板を除去すると、半導体装置全体が大きく下に凸の反り形状となる一方、半導体素子搭載領域のみ逆に上に凸という反り形状が局所的に発生することを見いだした。この半導体装置全体の反りと半導体素子の局所的な反りが逆方向であるため、半導体素子の外周部に内部応力が集中し、温度サイクル試験などの信頼性評価試験において規定サイクル数以下で外周部周辺の絶縁樹脂にクラックが発生し、配線のオープン不良が発生した。
本発明の主な課題は、半導体素子近傍の反りを抑制し、信頼性を改善するとともに、より薄型、高密度な半導体装置及びその製造方法を提供することである。
本発明の第１の視点においては、半導体装置において、片面のみにパッドを有する半導体素子と、前記半導体素子を内蔵する絶縁層と、前記絶縁層上に配設された配線層と、前記絶縁層に埋め込まれるとともに、対応する前記配線層と前記半導体素子の前記パッドとを電気的に接続するビア接続部と、前記半導体素子の前記パッド側の反対側の裏面上に配設された接着層と、を備え、前記半導体素子の前記裏面は、少なくとも一部に窪みを有し、前記接着層は、前記窪みに完全に充填されており、前記窪みは、前記裏面の中央部の前記半導体素子の厚さが最も薄く、前記裏面の周辺部に行くに従って厚くなるように形成されていることを特徴とする。
また、本発明の前記半導体装置において、前記絶縁層の前記配線層側の反対側に配設された第２配線層を備えることが好ましい。
また、本発明の前記半導体装置において、前記第２配線層の一部は、前記接着層と接しており、前記接着層に接している前記第２配線層の部分の面積は、前記接着層の面積よりも大きいことが好ましい。
また、本発明の前記半導体装置において、前記絶縁層に埋め込まれるとともに、対応する前記配線層と前記第２配線層を電気的に接続する貫通ビアを備えることが好ましい。
また、本発明の前記半導体装置において、前記絶縁層の前記配線層側の反対側に配設された第２絶縁層と、前記第２絶縁層の前記絶縁層側の反対側に配設された第２配線層と、を備えることが好ましい。
また、本発明の前記半導体装置において、前記第２絶縁層は、前記接着層と接しており、前記第２配線層は、前記第２絶縁層と前記接着層が重なる領域にも配設されていることが好ましい。
また、本発明の前記半導体装置において、前記絶縁層及び前記第２絶縁層に埋め込まれるとともに、対応する前記配線層と前記第２配線層を電気的に接続する貫通ビアを備えることが好ましい。
また、本発明の前記半導体装置において、前記配線層と前記第２配線層は、同一材料よりなることが好ましい。
また、本発明の前記半導体装置において、前記配線層を含む前記絶縁層上に、少なくとも１層以上の追加絶縁層と追加配線層が配設されるとともに、対応する配線層間が配線接続ビアを介して電気的に接続された多層配線層を有することが好ましい。
また、本発明の前記半導体装置において、前記第２配線層を含む前記絶縁層上に、少なくとも１層以上の追加絶縁層と追加配線層が配設されるとともに、対応する配線層間が配線接続ビアを介して電気的に接続された多層配線層を有することが好ましい。
また、本発明の前記半導体装置において、前記第２配線層を含む前記第２絶縁層上に、少なくとも１層以上の追加絶縁層と追加配線層が配設されるとともに、対応する配線層間が配線接続ビアを介して電気的に接続された多層配線層を有することが好ましい。
また、本発明の前記半導体装置において、前記半導体装置の少なくとも片面にソルダーレジスト層が配設されていることが好ましい。
また、本発明の前記半導体装置において、前記半導体装置の少なくとも片面に外部端子が配設されていることが好ましい。
また、本発明の前記半導体装置において、前記半導体装置の少なくとも片面に第２半導体装置又は受動素子が実装されていることが好ましい。
本発明の第２の視点においては、半導体装置の製造方法において、支持体上に、片面のみにパッドを有する半導体素子の前記パッド側の反対側の裏面を前記支持体側に向けて、接着層を介して前記半導体素子を搭載する工程と、前記半導体素子を含む前記支持体上に絶縁層を形成する工程と、前記ビア接続部を含む前記絶縁層上に配線層を形成する工程と、前記支持体を除去する工程と、を含み、前記半導体素子を搭載する工程の前に、前記半導体素子の裏面の少なくとも一部に窪みを形成する工程と、前記半導体素子の裏面上に前記接着層を前記窪みを完全に充填するように設ける工程と、を含み、前記窪みを形成する工程では、前記窪みを、前記裏面の中央部の前記半導体素子の厚さが最も薄く、前記裏面の周辺部に行くに従って厚くなるように形成することを特徴とする。
本発明の前記半導体装置の製造方法において、前記絶縁層を形成する工程と前記配線層を形成する工程の間に、前記絶縁層において前記半導体素子のパッドに通ずる下穴を形成する工程と、前記下穴内にビア接続部を形成する工程と、を含み、前記配線層を形成する工程では、前記ビア接続部を含む前記絶縁層上に配線層を形成することが好ましい。
また、本発明の前記半導体装置の製造方法において、前記支持体上に第２配線層を形成する工程を含み、前記半導体素子を搭載する工程では、前記支持体上における前記第２配線層上に、前記半導体素子の裏面を前記支持体側に向けて、接着層を介して前記半導体素子を搭載することが好ましい。
また、本発明の前記半導体装置の製造方法において、前記下穴を形成する工程では、前記絶縁層において前記第２配線層に通ずる第２下穴も形成し、前記ビア接続部を形成する工程では、前記第２下穴内に貫通ビアも形成し、前記配線層を形成する工程では、前記ビア接続部及び前記貫通ビアを含む前記絶縁層上に配線層を形成することが好ましい。
また、本発明の前記半導体装置の製造方法において、前記支持体上に第２配線層を形成する工程と、前記第２配線層を含む前記支持体上に第２絶縁層を形成する工程と、を含み、前記半導体素子を搭載する工程では、前記支持体上における前記第２絶縁層上に、半導体素子の裏面を前記支持体側に向けて、接着層を介して前記半導体素子を搭載することが好ましい。
また、本発明の前記半導体装置の製造方法において、前記下穴を形成する工程では、前記絶縁層及び前記第２配線層において前記第２配線層に通ずる第２下穴も形成し、前記ビア接続部を形成する工程では、前記第２下穴内に貫通ビアも形成し、前記配線層を形成する工程では、前記ビア接続部及び前記貫通ビアを含む前記絶縁層上に配線層を形成することが好ましい。
また、本発明の前記半導体装置の製造方法において、前記支持体を除去した後、前記第２配線層を含む前記第２絶縁層上に多層配線層を形成する工程を含むことが好ましい。
また、本発明の前記半導体装置の製造方法において、前記支持体上に多層配線層を形成する工程を含み、前記半導体素子を搭載する工程では、前記多層配線層上に、前記半導体素子の裏面を前記支持体側に向けて、接着層を介して前記半導体素子を搭載することが好ましい。
また、本発明の前記半導体装置の製造方法において、前記配線層を含む前記絶縁層上に多層配線層を形成する工程を含むことが好ましい。
また、本発明の前記半導体装置の製造方法において、前記半導体装置の少なくとも片面にソルダーレジスト層を形成する工程を含むことが好ましい。
また、本発明の前記半導体装置の製造方法において、前記半導体装置の少なくとも片面に外部端子を形成する工程を含むことが好ましい。
本発明によれば、半導体素子の裏面に窪みを有するので、当該半導体素子を内蔵した半導体装置の反りやうねりを抑制することができ、装置の信頼性を改善することができる。特に、温度サイクル試験特性を改善することができる。また、低反りのために半導体装置の配線歩留まりが改善されるため、配線不良による良品の半導体素子の破棄損失が減少し、製造コストを低減することができる。また、低反りのために半導体装置の配線をより微細化することも可能となり、配線層数削減によるコスト低減も可能となる。さらに、半導体素子を薄くしても半導体素子の窪みに接着層を厚く設けることができるため、接着強度が劣化せず、半導体素子内蔵基板の全体の厚さを小さくすることができる。
本発明の実施例１に係る半導体装置の構成を模式的に示した断面図である。 本発明の実施例１に係る半導体装置における半導体素子の構成を模式的に示した（Ａ）底面図、及び、（Ｂ）Ｘ−Ｘ´間の断面図である。 本発明の実施例１に係る半導体装置の製造方法を模式的に示した工程断面図である。 比較例１に係る半導体装置の構成を模式的に示した断面図である。 比較例２に係る半導体装置の構成を模式的に示した断面図である。 本発明の実施例１、及び比較例１に係る半導体装置の反りプロファイルを示したグラフである。 本発明の実施例２に係る半導体装置の構成を模式的に示した断面図である。 本発明の実施例２に係る半導体装置における半導体素子の構成を模式的に示した（Ａ）底面図、及び、（Ｂ）Ｘ−Ｘ´間の断面図である。 本発明の実施例２に係る半導体装置の変形例を模式的に示した断面図である。 本発明の実施例２に係る半導体装置における半導体素子の変形例の構成を模式的に示した底面図である。 本発明の実施例３に係る半導体装置の構成を模式的に示した断面図である。 本発明の実施例３に係る半導体装置の変形例１の構成を模式的に示した断面図である。 本発明の実施例３に係る半導体装置の変形例２の構成を模式的に示した断面図である。 本発明の実施例３に係る半導体装置の製造方法を模式的に示した工程断面図である。 本発明の実施例４に係る半導体装置の構成を模式的に示した断面図である。 本発明の実施例４に係る半導体装置の変形例の構成を模式的に示した断面図である。 本発明の実施例５に係る半導体装置の構成を模式的に示した断面図である。 本発明の実施例５に係る半導体装置の製造方法を模式的に示した工程断面図である。 本発明の実施例６に係る半導体装置の構成を模式的に示した断面図である。 本発明の実施例６に係る半導体装置の変形例の構成を模式的に示した断面図である。 本発明の実施例７に係る半導体装置の構成を模式的に示した断面図である。 本発明の実施例７に係る半導体装置の変形例１の構成を模式的に示した断面図である。 本発明の実施例７に係る半導体装置の変形例２の構成を模式的に示した断面図である。 本発明の実施例７に係る半導体装置の変形例３の構成を模式的に示した断面図である。 本発明の実施例７に係る半導体装置の変形例４の構成を模式的に示した断面図である。 本発明の実施例７の変形例４に係る半導体装置の製造方法を模式的に示した第１の工程断面図である。 本発明の実施例７の変形例４に係る半導体装置の製造方法を模式的に示した第２の工程断面図である。
本発明の実施形態１に係る半導体装置では、片面のみにパッドを有する半導体素子（図１の１）と、前記半導体素子を内蔵する絶縁層（図１の２）と、前記絶縁層上に配設された配線層（図１の３）と、前記絶縁層に埋め込まれるとともに、対応する前記配線層と前記半導体素子の前記パッドとを電気的に接続するビア接続部（図１の４）と、前記半導体素子の前記パッド側の反対側の裏面上に配設された接着層（図１の５）と、を備え、前記半導体素子の前記裏面は、少なくとも一部に窪み（図１の６）を有し、接着層は、前記窪みに完全に充填されており、前記窪みは、前記裏面の中央部の前記半導体素子の厚さが最も薄く、前記裏面の周辺部に行くに従って厚くなるように形成されている。
本発明の実施形態２に係る半導体装置の製造方法では、支持体上に、片面のみにパッドを有する半導体素子の前記パッド側の反対側の裏面を前記支持体側に向けて、接着層を介して前記半導体素子を搭載する工程（図３（Ａ））と、前記半導体素子を含む前記支持体上に絶縁層を形成する工程（図３（Ｂ））と、前記絶縁層上に配線層を形成する工程（図３（Ｄ））と、前記支持体を除去する工程（図１）と、を含み、前記半導体素子を搭載する工程の前に、前記半導体素子の裏面の少なくとも一部に窪み又は凹部を形成する工程（図２）と、前記半導体素子の裏面上に前記接着層を前記窪み又は前記凹部を完全に充填するように設ける工程（図３（Ａ））と、を含み、前記窪みを形成する工程では、前記窪みを、前記裏面の中央部の前記半導体素子の厚さが最も薄く、前記裏面の周辺部に行くに従って厚くなるように形成する。
本発明の実施例に係る半導体装置について図面を用いて説明する。図１は、本発明の実施例１に係る半導体装置の構成を模式的に示した断面図である。図２は、本発明の実施例１に係る半導体装置における半導体素子の構成を模式的に示した（Ａ）底面図、及び、（Ｂ）Ｘ−Ｘ´間の断面図である。
図１を参照すると、半導体装置は、絶縁層２に、薄く研削された半導体素子１が内蔵されており、絶縁層２上に配線層３が形成されており、半導体素子１のパッド（図示せず）がビア接続部４を介して配線層３と電気的に接続されている。半導体素子１の裏面側には接着層５が設けられている。半導体素子１の裏面は、中央部が周辺部よりも窪んだ窪み６を有する（図２参照）。窪み６部分では、接着層５が厚く設けられている。
半導体素子１は、半導体基板上に素子、配線、パッドなどが形成されたものである。半導体素子１は、例えば、シリコン、ゲルマニウム、ガリウム砒素（ＧａＡｓ）、ガリウム砒素リン、窒化ガリウム（ＧａＮ）、炭化珪素（ＳｉＣ）、酸化亜鉛（ＺｎＯ）、他の半導体特性を示すＩＩ−ＶＩ族化合物、ＩＩＩ−Ｖ族化合物や、ダイアモンドなどの半導体基板上に素子、配線、パッドなど形成されているが、これらに限定されない。実施例１では、半導体素子１として、シリコン基板上に素子、配線、パッドなど形成されたＬＳＩ（Large Scale Integration）を用いた。
半導体素子１の厚さは、狙いの半導体装置の厚さに応じて調整することができる。実施例１では、半導体素子１の最薄部の厚さ（ｄｃ２）を３０μｍとし、チップサイズは１０ｍｍ角とした。半導体素子１は、半導体装置において複数内蔵されていても構わない。半導体素子１の裏面に形成された窪み６は、半導体素子１の機械的強度を低下させない範囲で任意の場所に設けることができるが、中央部に行くに従って窪み量が大きくなることが好ましい。
絶縁層２には、例えば、感光性又は非感光性の絶縁材料を用いることができる。絶縁材料には、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（benzocyclobutene）、ＰＢＯ（polybenzoxazole）、ポリノルボルネン樹脂等の樹脂を用いることができ、ガラスクロスやアラミド繊維などで形成された織布や不織布にそれらの樹脂等を含浸させた材料、あるいは無機フィラーや有機フィラーを含むそれらの樹脂、あるいはケイ素樹脂などを用いることができるが、これらに限定されない。実施例１では、絶縁層２としてエポキシ樹脂を用いた。
配線層３には、例えば、銅、銀、金、ニッケル、アルミニウム、チタン、モリブデン、タングステン、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金、あるいは導電性フィラーを含有する樹脂から成る導電性樹脂などの導電体を用いることができるが、これらに限定されない。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。実施例１では、配線層３として銅を用いた。
接着層５には、例えば、ダイアタッチメントフィルム（ＤＡＦ）と呼ばれる半硬化樹脂や、エポキシ樹脂、ポリイミド樹脂、ＢＣＢ（benzocyclobutene）、ＰＢＯ（polybenzoxazole）などの樹脂ペースト、あるいは銀ペーストなどを用いることができるが、これらに限定されない。実施例１では、接着層５にエポキシ樹脂を主成分とするＤＡＦを用いた。
ビア接続部４は、絶縁層２に形成された下穴に埋め込まれた導電体である。ビア接続部４は、例えば、レーザにより絶縁層２に形成された下穴に埋め込まれている。ビア接続部４は、配線層３と同時に形成したものや、あらかじめ半導体素子１に設けられた金属バンプなどを用いることができるが、これらに限定されない。実施例１では、ビア接続部４として、めっきによる銅を用いた。
次に、本発明の実施例１に係る半導体装置の製造方法について図面を用いて説明する。図３は、本発明の実施例１に係る半導体装置の製造方法を模式的に示した工程断面図である。
まず、支持体１９（例えば、銅合金）上の決められた位置に、半導体素子１（例えば、ＬＳＩ）の窪み６を支持体１９側に向けて、接着層５（例えば、ＤＡＦ）を介して半導体素子１を搭載する（ステップＡ１；図３（Ａ）参照）。
ステップＡ１において、支持体１９には、樹脂、金属、ガラス、半導体、セラミック等のいずれか又はそれらの組み合わせを用いることができる。また、支持体１９には、後述する半導体素子１の搭載のために位置マーク（図示せず）を適宜設けてもよい。実施例１では、支持体１９として銅合金を用い、位置マークとして電気めっきによる厚さ５μｍのニッケルを設けた。
また、ステップＡ１において、半導体素子１の搭載は、フェースアップの状態で半導体搭載機により行った。
次に、半導体素子１を含む支持体１９上に絶縁層２（例えば、エポキシ樹脂）を形成する（ステップＡ２；図３（Ｂ）参照）。これにより、絶縁層２中に半導体素子１が埋め込まれる。
ステップＡ２において、半導体素子１の埋め込み方法には、例えば、トランスファーモールディング法、圧縮形成モールド法、印刷法、真空プレス法、真空ラミネート法、スピンコート法、ダイコート法、カーテンコート法またはフォトリソグラフィー法を使用することができる。実施例１では、半導体素子１の埋め込み方法として、真空ラミネート法を用いた。なお、絶縁層２には、予め下穴（図３（Ｃ）の２ａに相当）を形成したものを用いてもよい。
次に、絶縁層２に、半導体素子１のパッド（図示せず）に通ずる下穴２ａを形成する（ステップＡ３；図３（Ｃ）参照）。
ステップＡ３において、絶縁層２が感光性材料の場合、下穴２ａは、フォトリソグラフィーにより形成される。また、絶縁層２が非感光性樹脂の場合、あるいは感光性材料でも解像度が低い場合、下穴２ａは、例えば、レーザ加工法、ドライエッチング法又はブラスト法等により形成される。実施例１では、レーザ加工法を用いて下穴２ａを形成した。
次に、下穴（図３（Ｃ）の２ａ）の内部にビア接続部４（例えば、銅）を形成し、ビア接続部４を含む絶縁層２上に配線層３（例えば、銅）を形成する（ステップＡ４；図３（Ｄ）参照）。
ステップＡ４において、ビア接続部４は、例えば、電気めっき法、無電解めっき法、印刷法又は溶融金属吸引法等の方法により形成することができる。なお、ビア接続部４の所望の位置に予め通電用のポストを形成した後に絶縁層２を形成し、研磨により絶縁層２の表面を削って通電用ポストを露出させることによりビア接続部４を形成することもできる。この方法によれば、絶縁層２に下穴（図３（Ｃ）の２ａ）を形成する必要がない。
また、ステップＡ４において、配線層３は、サブトラクティブ法、セミアディティブ法又はフルアディティブ法等の方法により形成することができる。サブトラクティブ法は、基板上に設けられた銅箔上に所望のパターンのレジストを形成し、不要な銅箔をエッチングした後に、レジストを剥離して所望のパターンを得る方法である。セミアディティブ法は、無電解めっき法、スパッタ法、ＣＶＤ法等で給電層を形成した後、所望のパターンに開口されたレジストを形成し、レジスト開口部内に電解めっき法による金属を析出させ、レジストを除去した後に給電層をエッチングして所望の配線パターンを得る方法である。フルアディティブ法は、基板上に無電解めっき触媒を吸着させた後に、レジストでパターンを形成し、このレジストを絶縁膜として残したまま触媒を活性化し、無電解めっき法により絶縁膜の開口部に金属を析出させることで所望の配線パターンを得る方法である。実施例１では、配線層３の形成方法としてセミアディティブ法を用いた。
最後に、支持体（図３（Ｄ）の１９）を除去する（ステップＡ５；図１参照）。これにより、実施例１に係る半導体装置ができる。
ステップＡ５において、支持体１９の除去には、薬液によるウェットエッチング法、機械的研磨による研削法、物理的な剥離法等が好適であるが、これらに限定されない。実施例１では、銅合金である支持体１９の除去には、アルカリ性のウェットエッチング液を用いた。
次に、本発明の実施例１に係る半導体装置の作用について、比較例を比較しながら、図面を用いて説明する。図４は、比較例１に係る半導体装置の構成を模式的に示した断面図である。図５は、比較例２に係る半導体装置の構成を模式的に示した断面図である。図６は、本発明の実施例１、及び比較例１に係る半導体装置の反りプロファイルを示したグラフである。
図４を参照すると、比較例１に係る半導体装置では、半導体素子１０１の裏面が平坦であり、半導体素子１０１の厚さ（ｄｃ）は均一である。また、接着層１０５の厚さ（ｄａ）も位置に依存せず均一となっている。比較例１に係る半導体装置は、半導体素子１０１を絶縁層１０２で内蔵することによって、装置全体は下に凸の反りながら、半導体素子１０１周辺のみは上に凸の反りとなることが本発明者達の鋭意研究の結果、明らかとなった。
図６を参照すると、点線が比較例１（図４参照）に係る半導体装置の反りプロファイルである。このような特徴的な反りは、半導体素子１０１と絶縁層１０２、さらには、製造工程において存在していた支持体（図３の１９に相当）の熱膨張係数の差によって生じる。特に、支持体が銅のような金属である場合、顕著である。半導体装置周辺部は、絶縁層１０２の大きな熱膨張係数によって絶縁層１０２が硬化時に収縮し、下に凸の反りを生ずる。また、半導体素子１０１周辺は、半導体素子１０１の小さな熱膨張係数によって逆向きの反りが発生する。
半導体素子１０１（シリコン）、絶縁層１０２（エポキシ樹脂）、支持体（銅）のそれぞれの熱膨張係数は、約３．５ｐｐｍ／Ｋ、６０ｐｐｍ／Ｋ、１７ｐｐｍ／Ｋとなり、半導体素子１０１の熱膨張係数が最も小さい。この半導体装置全体の反りと半導体素子１０１周辺の局所的な反りが逆方向であるため、半導体素子１０１の外周部に内部応力が集中し、温度サイクル試験などの信頼性評価試験において規定サイクル数以下で半導体素子１０１の外周部周辺の絶縁層１０２にクラックが発生し、配線層１０３のオープン不良が発生してしまう。このような特徴的な反りプロファイルを低減するためには、系全体で最も熱膨張係数の小さな半導体素子１０１の体積を小さくする、すなわち、半導体素子１０１を薄くすればよい。
図５を参照すると、比較例２に係る半導体装置は、比較例１の半導体素子の厚さをｄｃからｄｃ２まで薄くしたものである。このようにすることで半導体素子２０１周辺の上に凸の反りはわずかに低減できるが、半導体素子１が全体的に薄くなったことにより、製造プロセスにおけるハンドリング性が劣化し、特に、半導体素子２０１の周辺部における割れ不良や欠け不良が多発した。
一方、実施例１（図１参照）に係る半導体装置は、半導体素子１の中央部の厚さが最も薄く、周辺部に行くに従って厚くなっているので、半導体素子１の機械的強度を劣化させることなく、反りの原因となる内部応力を低減し、さらには、半導体装置全体の厚さも薄くすることが可能となった。
図６を参照すると、実線が実施例１に係る半導体装置の反りプロファイルである。実施例１は、比較例１と比較してほぼ１／２以下の反り量が実現できている。実施例１に係る半導体装置を温度サイクル試験（−５５℃〜＋１２５℃、１０分保持）試験に投入し、比較評価を行ったが、比較例１に係る半導体装置が５００サイクル付近でオープン不良が発生したのに対し、実施例１に係る半導体装置では２０００サイクルまで不良は発生しなかった。これは、半導体素子１の裏面の窪み６により内部応力が低減し、半導体装置全体の反り量が小さくなったためであると考えられる。
実施例１によれば、半導体素子１を内蔵した半導体装置の反りやうねりを抑制できるため、信頼性を改善することができる。特に、温度サイクル試験特性を改善することができる。また、実施例１によれば、低反りのために半導体装置の配線歩留まりが改善されるため、配線不良による良品の半導体素子の破棄損失が減少し、製造コストを低減することができる。また、実施例１によれば、低反りのために半導体装置の配線をより微細化することも可能となり、配線層数削減によるコスト低減も可能となる。さらに、半導体素子１を薄くしても半導体素子１の窪み６に接着層５を厚く設けることができるため接着強度が劣化せず、半導体装置全体の厚さを小さくすることができる。
本発明の実施例２に係る半導体装置について図面を用いて説明する。図７は、本発明の実施例２に係る半導体装置の構成を模式的に示した断面図である。図８は、本発明の実施例２に係る半導体装置における半導体素子の構成を模式的に示した（Ａ）底面図、及び、（Ｂ）Ｘ−Ｘ´間の断面図である。図９は、本発明の実施例２に係る半導体装置の変形例を模式的に示した断面図である。図１０は、本発明の実施例２に係る半導体装置における半導体素子の変形例の構成を模式的に示した底面図である。
実施例１では半導体素子（図１の１）の裏面に窪み（図１の６）を有するものを用いたが、実施例２では半導体素子１の裏面に凹部７を有するものを用いたものである（図７参照）。
図７を参照すると、半導体装置は、絶縁層２に、薄く研削された半導体素子１が内蔵されていて、絶縁層２上に配線層３が形成されており、半導体素子１のパッド（図示せず）がビア接続部４を介して配線層３と電気的に接続されている。半導体素子１の裏面側には接着層５が設けられている。半導体素子１の裏面は、中央部に凹部７があって周辺部よりも薄くなっている。凹部７では、接着層が厚く設けられている。
凹部７は、半導体素子１の機械的強度を低下させない範囲で任意の場所に設けることができるが、素子中央部に設けることが好ましい（図８参照）。凹部７は、図９のように、半導体素子１の裏面に複数設けてもよい。この場合、各凹部７には、接着層５が充填されることになる。凹部７の形状は、図１０に示すように、例えば、４つの四角形（図１０（Ａ）参照）、１つの八角形（図１０（Ｂ）参照）、ハニカム構造（図１０（Ｃ）参照）などの形状にすることができるが、これらに限定されない。特に、半導体素子１が薄くなっても機械的強度を高く保つためには、ハニカム構造が好ましい。
その他の構成、製造方法は、実施例１と同様である。
次に、本発明の実施例２に係る半導体装置の作用について説明する。
実施例２に係る半導体装置の反り量は、図６の実線（実施例１）と同様に、小さな値となった。これは、実施例２に係る半導体装置は、半導体素子１の中央部の厚さが薄く、周辺部が厚くなっているので、半導体素子１の機械的強度を劣化させることなく、反りの原因となる内部応力を低減し、さらには半導体装置全体の厚さも薄くすることが可能となった。また、実施例２に係る半導体装置を温度サイクル試験（−５５℃〜＋１２５℃、１０分保持）試験に投入したが、２０００サイクルまで不良は発生しなかった。これは、半導体素子１の裏面の凹部７により内部応力が低減し、半導体装置全体の反り量が小さくなったためであると考えられる。変形例（図９、図１０参照）についても、同様な効果が得られた。
実施例２によれば、実施例１と同様な効果を奏するとともに、半導体素子１を薄くしても半導体素子１の凹部７に接着層５を厚く設けることができるため接着強度が劣化せず、半導体装置全体の厚さを小さくすることができる。また、実施例２によれば、凹部７の形状をハニカム構造など高強度なものとすることができるため、半導体素子１を薄くしたときのハンドリング性を改善でき、製造歩留まりを向上させることができる。
本発明の実施例３に係る半導体装置について図面を用いて説明する。図１１は、本発明の実施例３に係る半導体装置の構成を模式的に示した断面図である。図１２は、本発明の実施例３に係る半導体装置の変形例１の構成を模式的に示した断面図である。図１３は、本発明の実施例３に係る半導体装置の変形例２の構成を模式的に示した断面図である。
実施例１では絶縁層（図１の２）の片面のみに配線層（図１の３）が形成されているが、実施例３では絶縁層２の両面に配線層３、８が形成されたものである（図１１参照）。
図１１を参照すると、半導体装置は、絶縁層２に、薄く研削された半導体素子１が内蔵されており、絶縁層２上に配線層３が形成されており、半導体素子１のパッド（図示せず）がビア接続部４を介して配線層３と電気的に接続されている。半導体素子１の裏面側には接着層５が設けられている。半導体装置は、絶縁層２における配線層３側の面の反対面に第２配線層８が設けられおり、対応する配線層３と第２配線層８が貫通ビア１２を介して電気的に接続されており、半導体素子１の裏面側に接着層５を介して第２配線層８が配されている。半導体素子１と重なる領域の第２配線層８は、半導体素子１よりも大きな面積となっている。第２配線層８は、表面を除いて絶縁層２に埋め込まれている。半導体素子１の裏面は、中央部が周辺部よりも窪んだ窪み６を有する。窪み６部分では、接着層５が厚く設けられている。
第２配線層８には、配線層３と同様に、例えば、銅、銀、金、ニッケル、アルミニウム、チタン、モリブデン、タングステン、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金、あるいは導電性フィラーを含有する樹脂から成る導電性樹脂などの導電体を用いることができるが、これらに限定されない。特に、電気抵抗値及びコストの観点から銅により形成することが望ましい。実施例３では、第２配線層８として銅を用いた。
貫通ビア１２は、例えば、レーザにより絶縁層２に形成された下穴に導電体を充填されたものや、あらかじめ第２配線層８上に設けられた金属バンプなどを用いることができるが、これらに限定されない。実施例３では、貫通ビア１２として、めっきによる銅を用いた。
その他の構成は、実施例１と同様である。
実施例３に係る半導体装置は、以下のように変形することができる。
図１２を参照すると、変形例１では、実施例３（図１１参照）と同様な構成の半導体装置の両面にソルダーレジスト１４を設け、耐環境性を改善したものである。ソルダーレジスト１４は、配線層３、８のパッドとなる領域にて開口している。ソルダーレジスト１４は、例えば、エポキシ系、アクリル系、ウレタン系又はポリイミド系の有機材料を用いることができ、必要に応じて無機材料又は有機材料のフィラーを添加することができる。また、ソルダーレジスト１４として、例えば、感光性レジストインクを使用することができる。変形例１では、ソルダーレジスト１４として、感光性レジストインクを用いた。
図１３を参照すると、変形例２では、変形例１（図１２参照）と同様な構成の半導体装置におけるソルダーレジスト１４の開口部から露出した第２配線層８上に外部端子１５を設け、半導体装置を機器のボードに実装できる構造としたものである。外部端子１５には、配線層３と同様の材料を用いることができ、その表面には、金、銀、銅、錫及び半田材料からなる群から選択された１種又は複数の金属を形成してもよい。変形例２では、外部端子１５として、錫と銀と銅の合金を用いた。
次に、本発明の実施例３に係る半導体装置の製造方法について図面を用いて説明する。図１４は、本発明の実施例３に係る半導体装置の製造方法を模式的に示した工程断面図である。
まず、支持体１９（例えば、銅合金）上に第２配線層８（例えば、銅）を形成する（ステップＢ１；図１４（Ａ）参照）。
ステップＢ１において、第２配線層８は、サブトラクティブ法、セミアディティブ法又はフルアディティブ法等の方法により形成することができる（実施例１のステップＡ４（図３（Ｄ）参照）の配線層３の形成方法を参照）。実施例３では、配線層３の形成方法としてセミアディティブ法を用いた。
また、ステップＢ１において、第２配線層８上に、後述する半導体素子１の搭載のために位置マーク（図示せず）を適宜設けてもよい。実施例３では、位置マークとして、電気めっきによる厚さ５μｍのニッケルを設けた。
次に、第２配線層８上の決められた位置に、半導体素子１（例えば、ＬＳＩ）の窪み６を第２配線層８側に向けて、接着層５（例えば、ＤＡＦ）を介して半導体素子１を搭載する（ステップＢ２；図１４（Ｂ）参照）。なお、半導体素子１の搭載方法については、実施例１のステップＡ１（図３（Ａ））を参照されたい。
次に、半導体素子１及び第２配線層８を含む支持体１９上に絶縁層２（例えば、エポキシ樹脂）を形成する（ステップＢ３；図１４（Ｃ）参照）。これにより、絶縁層２中に半導体素子１が埋め込まれる。なお、半導体素子１の埋め込み方法については、実施例１のステップＡ２（図３（Ｂ））を参照されたい。また、絶縁層２には、予め下穴（図１４（Ｄ）の２ａ、２ｂに相当）を形成したものを用いてもよい。
次に、絶縁層２に、半導体素子１のパッド（図示せず）に通ずる下穴２ａを形成するとともに、第２配線層８に通ずる下穴２ｂを形成する（ステップＢ４；図１４（Ｄ）参照）。なお、下穴２ａ、２ｂの形成方法については、実施例１のステップＡ３（図３（Ｃ））を参照されたい。
次に、下穴（図１４（Ｄ）の２ａ）の内部にビア接続部４（例えば、銅）を形成するとともに、下穴（図１４（Ｄ）の２ｂ）の内部に貫通ビア１２（例えば、銅）を形成し、ビア接続部４及び貫通ビア１２を含む絶縁層２上に配線層３（例えば、銅）を形成する（ステップＢ５；図１４（Ｅ）参照）。なお、ビア接続部４及び配線層３の形成方法については、実施例１のステップＡ４（図３（Ｄ））を参照されたい。また、貫通ビア１２の形成方法については、ビア接続部４の形成方法と同様である。
最後に、支持体（図１４（Ｅ）の１９）を除去する（ステップＢ６；図１１参照）。これにより、実施例３に係る半導体装置ができる。なお、支持体１９の除去方法については、実施例１のステップＡ５（図１）を参照されたい。
次に、本発明の実施例３に係る半導体装置の作用について説明する。
実施例３に係る半導体装置の反り量は、図６の実線（実施例１）と同様に、小さな値となった。これは、実施例３に係る半導体装置は、半導体素子１の中央部の厚さが最も薄く、周辺部に行くに従って厚くなっているので、半導体素子１の機械的強度を劣化させることなく、反りの原因となる内部応力を低減し、さらには半導体装置全体の厚さも薄くすることが可能となった。また、実施例３に係る半導体装置を温度サイクル試験（−５５℃〜＋１２５℃、１０分保持）試験に投入したが、２０００サイクルまで不良は発生しなかった。これは、半導体素子１の裏面の窪み６により内部応力が低減し、半導体装置全体の反り量が小さくなったためであると考えられる。変形例１、２（図１２、図１３参照）についても、同様の効果が得られた。
実施例３によれば、実施例１と同様な効果を奏するとともに、半導体装置において第２配線層８を有しているため、より多ピン・高機能な半導体素子１を内蔵することが可能であり、貫通ビア１２によって上下の配線層３と第２配線層８が電気的に接続されているため、半導体装置の両面を用いた接続が可能となり、複雑な構造のモジュール、例えばパッケージ・オン・パッケージ型のシステム・イン・パッケージを作製することができる。
また、実施例３によれば、半導体素子１の搭載場所に、半導体素子１よりも大きな面積の第２配線層８の一部が設けられているため、接着層５が表面に露出することを防ぐことができ、耐湿性などの信頼性が向上する。
本発明の実施例４に係る半導体装置について図面を用いて説明する。図１５は、本発明の実施例４に係る半導体装置の構成を模式的に示した断面図である。図１６は、本発明の実施例４に係る半導体装置の変形例の構成を模式的に示した断面図である。
実施例３では半導体素子（図１１の１）の裏面に窪み（図１１の６）を有するものを用いたが、実施例４では半導体素子１の裏面に凹部７を有するものを用いたものである（図１５参照）。
図１５を参照すると、半導体装置は、絶縁層２に、薄く研削された半導体素子１が内蔵されていて、絶縁層２上に配線層３が形成されており、半導体素子１のパッド（図示せず）がビア接続部４を介して配線層３と電気的に接続されている。半導体素子１の裏面側には接着層５が設けられている。半導体装置は、絶縁層２における配線層３側の面の反対面に第２配線層８が設けられおり、対応する配線層３と第２配線層８が貫通ビア１２を介して電気的に接続されており、半導体素子１の裏面側に接着層５を介して第２配線層８が配されている。半導体素子１と重なる領域の第２配線層８は、半導体素子１よりも大きな面積となっている。第２配線層８は、表面を除いて絶縁層２に埋め込まれている。半導体素子１の裏面は、中央部に凹部７があって周辺部よりも薄くなっている。凹部７では、接着層が厚く設けられている。
その他の構成、製造方法は、実施例３と同様である。また、半導体素子１の凹部７については、実施例２の変形例（図９参照）と同様に、半導体素子１の裏面に複数設けてもよい（図１６参照）。また、凹部７の形状については、実施例２の変形例（図１０参照）と同様に、４つの四角形（図１０（Ａ）参照）、１つの八角形（図１０（Ｂ）参照）、ハニカム構造（図１０（Ｃ）参照）などの形状にすることができる。
次に、本発明の実施例４に係る半導体装置の作用について説明する。
実施例４に係る半導体装置の反り量は、図６の実線（実施例１）と同様に、小さな値となった。これは、実施例４に係る半導体装置は、半導体素子１の中央部の厚さが薄く、周辺部が厚くなっているので、半導体素子１の機械的強度を劣化させることなく、反りの原因となる内部応力を低減し、さらには半導体装置全体の厚さも薄くすることが可能となった。また、実施例４に係る半導体装置を温度サイクル試験（−５５℃〜＋１２５℃、１０分保持）試験に投入したが、２０００サイクルまで不良は発生しなかった。これは、半導体素子１の裏面の凹部により内部応力が低減し、半導体装置全体の反り量が小さくなったためであると考えられる。変形例（図１６参照）についても、同様な効果が得られる。
実施例４によれば、実施例３と同様な効果を奏する。
本発明の実施例５に係る半導体装置について図面を用いて説明する。図１７は、本発明の実施例５に係る半導体装置の構成を模式的に示した断面図である。
実施例３では第２配線層（図１１の８）上に接着層（図１１の５）を介して半導体素子（図１１の１）が搭載されているが、実施例５では第２配線層８上に第２絶縁層９が形成され、第２絶縁層９上に接着層５を介して半導体素子１が搭載されたものである（図１７参照）。
図１７を参照すると、半導体装置は、絶縁層２に、薄く研削された半導体素子１が内蔵されており、絶縁層２上に配線層３が形成されており、半導体素子１のパッド（図示せず）がビア接続部４を介して配線層３と電気的に接続されている。半導体素子１の裏面側には接着層５が設けられている。半導体装置は、絶縁層２における配線層３側の面の反対面に第２絶縁層９が設けられており、第２絶縁層９の絶縁層２側の面の反対面に第２配線層８が設けられおり、対応する配線層３と第２配線層８が貫通ビア１２を介して電気的に接続されており、半導体素子１の裏面側に接着層５を介して第２絶縁層９が配されている。第２配線層８は、表面を除いて第２絶縁層９に埋め込まれている。半導体素子１の裏面は、中央部が周辺部よりも窪んだ窪み６を有する。窪み６部分では、接着層５が厚く設けられている。
第２絶縁層９は、例えば、感光性又は非感光性の絶縁材料を用いることができる。絶縁材料には、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（benzocyclobutene）、ＰＢＯ（polybenzoxazole）、ポリノルボルネン樹脂等の樹脂を用いることができ、ガラスクロスやアラミド繊維などで形成された織布や不織布にそれらの樹脂等を含浸させた材料、あるいは無機フィラーや有機フィラーを含むそれらの樹脂、あるいはケイ素樹脂などを用いることができるが、これらに限定されない。実施例５では、絶縁層２としてエポキシ樹脂を用いた。第２絶縁層９は、絶縁層２と材料が同じであれば製造プロセス上の歩留まりが向上する。また、第２絶縁層９の熱膨張係数を絶縁層２の熱膨張係数よりも小さくすることができ、これによって半導体装置全体の下に凸の反り量を低減することもできる。実施例５では、第２絶縁層９と絶縁層２の両方にエポキシ樹脂を用いた。第２絶縁層９には、絶縁層２とともに、貫通ビア１２を埋め込むための下穴を有する。
その他の構成は、実施例３と同様である。
次に、本発明の実施例５に係る半導体装置の製造方法について図面を用いて説明する。図１８は、本発明の実施例５に係る半導体装置の製造方法を模式的に示した工程断面図である。
まず、支持体１９（例えば、銅合金）上に第２配線層８（例えば、銅）を形成し、その後、第２配線層８を含む支持体１９上に第２絶縁層９（例えば、エポキシ樹脂）を形成する（ステップＣ１；図１８（Ａ）参照）。なお、第２配線層８の形成方法については、実施例３のステップＢ１（図１４（Ａ））を参照されたい。
ステップＣ１において、第２絶縁層９の形成方法として、例えば、トランスファーモールディング法、圧縮形成モールド法、印刷法、真空プレス法、真空ラミネート法、スピンコート法、ダイコート法、カーテンコート法またはフォトリソグラフィー法を使用することができる。実施例５では、第２絶縁層９の形成方法として、真空ラミネート法を用いた。なお、第２絶縁層９には、予め下穴（図１８（Ｄ）の９ｂに相当）を形成したものを用いてもよい。
また、ステップＣ１において、第２絶縁層９上に、半導体素子１の搭載のために位置マーク（図示せず）を適宜設けてもよい。実施例５では、位置マークとして電気めっきによる厚さ５μｍのニッケルを設けた。
次に、第２絶縁層９上の決められた位置に、半導体素子１（例えば、ＬＳＩ）の窪み６を第２配線層８側に向けて、接着層５（例えば、ＤＡＦ）を介して半導体素子１を搭載する（ステップＣ２；図１８（Ｂ）参照）。なお、半導体素子１の搭載方法については、実施例１のステップＡ１（図３（Ａ））を参照されたい。
次に、半導体素子１を含む第２絶縁層９上に絶縁層２（例えば、エポキシ樹脂）を形成する（ステップＣ３；図１８（Ｃ）参照）。これにより、絶縁層２中に半導体素子１が埋め込まれる。なお、半導体素子１の埋め込み方法については、実施例１のステップＡ２（図３（Ｂ））を参照されたい。また、絶縁層２には、予め下穴（図１８（Ｄ）の２ａ、２ｂに相当）を形成したものを用いてもよい。
次に、絶縁層２に、半導体素子１のパッド（図示せず）に通ずる下穴２ａを形成し、絶縁層２及び第２絶縁層９に、第２配線層８に通ずる下穴２ｂ、９ｂを形成する（ステップＣ４；図１８（Ｄ）参照）。なお、下穴２ａ、２ｂ、９ｂの形成方法については、実施例１のステップＡ３（図３（Ｃ））を参照されたい。
次に、下穴（図１４（Ｄ）の２ａ）の内部にビア接続部４（例えば、銅）を形成するとともに、下穴（図１４（Ｄ）の２ｂ、９ｂ）の内部に貫通ビア１２（例えば、銅）を形成し、ビア接続部４及び貫通ビア１２を含む絶縁層２上に配線層３（例えば、銅）を形成する（ステップＣ５；図１８（Ｅ）参照）。なお、ビア接続部４及び配線層３の形成方法については、実施例１のステップＡ４（図３（Ｄ））を参照されたい。また、貫通ビア１２の形成方法については、ビア接続部４の形成方法と同様である。
最後に、支持体（図１８（Ｅ）の１９）を除去する（ステップＣ６；図１７参照）。これにより、実施例５に係る半導体装置ができる。なお、支持体１９の除去方法については、実施例１のステップＡ５（図１）を参照されたい。
次に、本発明の実施例５に係る半導体装置の作用について説明する。
実施例５に係る半導体装置の反り量は、図６の実線（実施例１）と同様に、小さな値となった。これは、実施例５に係る半導体装置は、半導体素子１の中央部の厚さが最も薄く、周辺部に行くに従って厚くなっているので、半導体素子１の機械的強度を劣化させることなく、反りの原因となる内部応力を低減し、さらには半導体装置全体の厚さも薄くすることが可能となった。また、実施例５に係る半導体装置を温度サイクル試験（−５５℃〜＋１２５℃、１０分保持）試験に投入したが、２０００サイクルまで不良は発生しなかった。これは、半導体素子１の裏面の窪み６により内部応力が低減し、半導体装置全体の反り量が小さくなったためであると考えられる。
実施例５によれば、実施例１と同様な効果を奏するとともに、第２配線層８を有しているため、より多ピン・高機能な半導体素子を内蔵することが可能であり、貫通ビア１２によって上下の配線層３と第２配線層８が電気的に接続されているため、半導体装置の両面を用いた接続が可能となり、複雑な構造のモジュール、例えばパッケージ・オン・パッケージ型のシステム・イン・パッケージを作製することができる。
また、実施例５によれば、接着層５と第２配線層８の間に第２絶縁層９が設けられていることにより、半導体素子１の下方で微細配線を複数本通すことが可能となり、実施例３（図１１参照）よりもさらに高密度な配線収容が可能となる。
本発明の実施例６に係る半導体装置について図面を用いて説明する。図１９は、本発明の実施例６に係る半導体装置の構成を模式的に示した断面図である。図２０は、本発明の実施例６に係る半導体装置の変形例の構成を模式的に示した断面図である。
実施例５では半導体素子（図１７の１）の裏面に窪み（図１７の６）を有するものを用いたが、実施例６では半導体素子１の裏面に凹部７を有するものを用いたものである（図１９参照）。
図１９を参照すると、半導体装置は、絶縁層２に、薄く研削された半導体素子１が内蔵されており、絶縁層２上に配線層３が形成されており、半導体素子１のパッド（図示せず）がビア接続部４を介して配線層３と電気的に接続されている。半導体素子１の裏面側には接着層５が設けられている。半導体装置は、絶縁層２における配線層３側の面の反対面に第２絶縁層９が設けられており、第２絶縁層９の絶縁層２側の面の反対面に第２配線層８が設けられおり、対応する配線層３と第２配線層８が貫通ビア１２を介して電気的に接続されており、半導体素子１の裏面側に接着層５を介して第２絶縁層９が配されている。第２配線層８は、表面を除いて第２絶縁層９に埋め込まれている。半導体素子１の裏面は、中央部に凹部７があって周辺部よりも薄くなっている。凹部７では、接着層が厚く設けられている。
その他の構成、製造方法は、実施例５と同様である。また、半導体素子１の凹部７については、実施例２の変形例（図９参照）と同様に、半導体素子１の裏面に複数設けてもよい（図２０参照）。また、凹部７の形状については、実施例２の変形例（図１０参照）と同様に、４つの四角形（図１０（Ａ）参照）、１つの八角形（図１０（Ｂ）参照）、ハニカム構造（図１０（Ｃ）参照）などの形状にすることができる。
次に、本発明の実施例６に係る半導体装置の作用について説明する。
実施例６に係る半導体装置の反り量は、図６の実線（実施例１）と同様に、小さな値となった。これは、実施例６に係る半導体装置は、半導体素子１の中央部の厚さが薄く、周辺部が厚くなっているので、半導体素子１の機械的強度を劣化させることなく、反りの原因となる内部応力を低減し、さらには半導体装置全体の厚さも薄くすることが可能となった。また、実施例６に係る半導体装置を温度サイクル試験（−５５℃〜＋１２５℃、１０分保持）試験に投入したが、２０００サイクルまで不良は発生しなかった。これは、半導体素子１の裏面の凹部により内部応力が低減し、半導体装置全体の反り量が小さくなったためであると考えられる。変形例（図２０参照）についても、同様な効果が得られる。
実施例６によれば、実施例５と同様な効果を奏する。
本発明の実施例７に係る半導体装置について図面を用いて説明する。図２１は、本発明の実施例７に係る半導体装置の構成を模式的に示した断面図である。
実施例５では半導体装置において両面に配線層（図１７の３、８；合計２層）を有する構成となっているが、実施例７では両面に追加絶縁層１０と追加配線層１１を積層して多層配線化したものである（図２１参照）。
図２１を参照すると、半導体装置は、絶縁層２に、薄く研削された半導体素子１が内蔵されており、絶縁層２上に配線層３が形成されており、半導体素子１のパッド（図示せず）がビア接続部４を介して配線層３と電気的に接続されている。半導体素子１の裏面側には接着層５が設けられている。半導体装置は、絶縁層２における配線層３側の面の反対面に第２絶縁層９が設けられており、第２絶縁層９の絶縁層２側の面の反対面に第２配線層８が設けられおり、対応する配線層３と第２配線層８が貫通ビア１２を介して電気的に接続されており、半導体素子１の裏面側に接着層５を介して第２絶縁層９が配されている。第２配線層８は、表面を除いて第２絶縁層９に埋め込まれている。配線層３を含む絶縁層２上には追加絶縁層１０を介して追加配線層１１が形成されており、対応する配線層３と追加配線層１１が配線接続ビア１３を介して電気的に接続されている。第２配線層８を含む第２絶縁層９上には追加絶縁層１０を介して追加配線層１１が形成されており、対応する配線層３と追加配線層１１が配線接続ビア１３を介して電気的に接続されている。半導体素子１の裏面は、中央部が周辺部よりも窪んだ窪み６を有する。窪み６部分では、接着層５が厚く設けられている。
追加絶縁層１０は、絶縁層２及び第２絶縁層９と同様に、例えば、感光性又は非感光性の絶縁材料を用いることができる。絶縁材料には、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（benzocyclobutene）、ＰＢＯ（polybenzoxazole）、ポリノルボルネン樹脂等の樹脂を用いることができ、ガラスクロスやアラミド繊維などで形成された織布や不織布にそれらの樹脂等を含浸させた材料、あるいは無機フィラーや有機フィラーを含むそれらの樹脂、あるいはケイ素樹脂などを用いることができるが、これらに限定されない。実施例７では、追加絶縁層１０としてエポキシ樹脂を用いた。追加絶縁層１０は、絶縁層２及び第２絶縁層９と材料が同じであれば製造プロセス上の歩留まりが向上する。追加絶縁層１０には、配線接続ビア１３を埋め込むための下穴を有する。
追加配線層１１は、配線層３及び第２配線層８と同様に、例えば、銅、銀、金、ニッケル、アルミニウム、チタン、モリブデン、タングステン、およびパラジウムからなる群から選択された少なくとも１種の金属もしくはこれらを主成分とする合金、あるいは導電性フィラーを含有する樹脂から成る導電性樹脂などを用いることができるが、これらに限定されない。特に、電気抵抗値及びコストの観点から銅により形成することが望ましいが、限定されない。実施例７では、追加配線層１１として銅を用いた。
配線接続ビア１３は、例えば、レーザにより絶縁層２に形成された下穴に導電体を充填されたものや、あらかじめ第２配線層８上に設けられた金属バンプなどを用いることができるが、これらに限定されない。実施例７では、配線接続ビア１３として、めっきによる銅を用いた。
その他の構成は、実施例５と同様である。また、半導体素子１の窪み６の代わりに実施例２のような凹部（図７の７）としてもよく、実施例２の変形例（図９参照）と同様に、半導体素子１の裏面に複数の凹部（図９の７）を設けてもよく、凹部（図１０の７）の形状については、実施例２の変形例（図１０参照）と同様に、４つの四角形（図１０（Ａ）参照）、１つの八角形（図１０（Ｂ）参照）、ハニカム構造（図１０（Ｃ）参照）などの形状にすることができる。
次に、本発明の実施例７に係る半導体装置の製造方法について説明する。
まず、実施例５のステップＣ１〜Ｃ６の工程により図１７と同様な半導体装置を作製した後、追加絶縁層１０（例えば、エポキシ樹脂）、配線接続ビア１３（例えば、銅）、及び追加配線層１１（例えば、銅）を形成する（ステップＤ１；図２１参照）。すなわち、半導体装置の配線層３側の面では、配線層３を含む絶縁層２上に追加絶縁層１０を形成し、その後、追加絶縁層１０において配線層３に通ずる下穴を形成し、その後、当該下穴の内部に配線接続ビア１３を形成し、その後、配線接続ビア１３を含む追加絶縁層１０上に追加配線層１１を形成する。半導体装置の第２配線層８側の面では、第２配線層８を含む第２絶縁層９上に追加絶縁層１０を形成し、その後、追加絶縁層１０において第２配線層８に通ずる下穴を形成し、その後、当該下穴の内部に配線接続ビア１３を形成し、その後、配線接続ビア１３を含む追加絶縁層１０上に追加配線層１１を形成する。
ステップＤ１において、追加絶縁層１０の形成方法については、実施例１のステップＡ２（図３（Ｂ））を参照されたい。また、追加絶縁層１０には、予め配線接続ビア１３用の下穴を形成したものを用いてもよい。また、配線接続ビア１３用の下穴の形成方法については、実施例１のステップＡ３（図３（Ｃ））のを参照されたい。また、配線接続ビア１３及び追加配線層１１の形成方法については、実施例１のステップＡ４（図３（Ｄ））を参照されたい。
次に、本発明の実施例７に係る半導体装置の変形例１について図面を用いて説明する。図２２は、本発明の実施例７に係る半導体装置の変形例１の構成を模式的に示した断面図である。
図２２を参照すると、変形例１では、実施例７（図２１参照）と比較して、追加絶縁層１０と追加配線層１１を両面に２層ずつ形成し、対応する配線層間を配線接続ビア１３で電気的に接続したものである。このようにすることで、さらに多ピン・高機能な半導体素子１を内蔵することができるだけでなく、配線層として電源やグランド専用層を設けることで、半導体素子１へ供給する電源を安定化し高信頼な半導体装置を実現することができる。その他の構成は、実施例７（図２１参照）と同様である。
変形例１の製造方法については、ステップＤ１の工程により実施例７（図２１参照）に係る半導体装置を作製した後、再び追加絶縁層１０（例えば、エポキシ樹脂）、配線接続ビア１３（例えば、銅）、追加配線層１１（例えば、銅）を形成する工程を繰り返す（ステップＤ２）。これにより、図２２と同様な半導体装置が作製できる。
次に、本発明の実施例７に係る半導体装置の変形例２について図面を用いて説明する。図２３は、本発明の実施例７に係る半導体装置の変形例２の構成を模式的に示した断面図である。
図２３を参照すると、変形例２では、変形例１（図２２参照）と比較して、半導体装置の片面にソルダーレジスト１４が形成され、ソルダーレジスト１４の開口部から露出する追加配線層１１上に外部端子１５を形成したものである。このような構造とすることで、半導体装置をより安定に機器の基板に実装することができる。その他の構成は、変形例１（図２２参照）と同様である。
ソルダーレジスト１４は、半導体装置の表面回路保護と難燃性とを発現するために形成される。ソルダーレジスト１４は、追加配線層１１のパッドとなる領域にて開口している。ソルダーレジスト１４は、例えば、エポキシ系、アクリル系、ウレタン系又はポリイミド系の有機材料を用いることができ、必要に応じて無機材料又は有機材料のフィラーを添加することができる。また、ソルダーレジスト１４として、例えば、感光性レジストインクを使用することができる。変形例２では、ソルダーレジスト１４として、感光性レジストインクを用いた。
外部端子１５は、本半導体装置を機器の基板に実装するために形成される。外部端子１５には、配線層３や追加配線層１１と同様の材料を用いることができ、その表面には、金、銀、銅、錫及び半田材料からなる群から選択された１種又は複数の金属を形成してもよい。変形例２では、外部端子１５として、錫と銀と銅の合金を用いた。
変形例２の製造方法については、ステップＤ２の工程により変形例１（図２２参照）に係る半導体装置を作製した後、半導体装置の片側にソルダーレジスト１４（例えば、感光性レジストインク）を形成し、その後、外部端子１５（例えば、錫と銀と銅の合金）を形成する（ステップＤ３）。これにより、図２３と同様な半導体装置が作製できる。
次に、本発明の実施例７に係る半導体装置の変形例３について図面を用いて説明する。図２４は、本発明の実施例７に係る半導体装置の変形例３の構成を模式的に示した断面図である。
図２４を参照すると、変形例３では、実施例７の変形例２（図２３参照）と比較して、半導体装置の外部端子１５側の面の反対面に形成された追加絶縁層１０及び追加配線層１１の層数、及び、追加配線層１１のパターンが異なるが、半導体装置の外部端子１５側の面の反対面に形成され最上層の追加配線層１１を含む追加絶縁層１０上にソルダーレジスト１４が形成され、ソルダーレジスト１４の開口部から露出する追加配線層１１上に接続部１７を介して第２半導体素子１６が実装され、第２半導体素子１６とソルダーレジスト１４の間の隙間にアンダーフィル樹脂１８が充填されている。このような構造とすることで、限られた実装面積に複数の素子を高密度に実装することが可能となり、機器全体の小型化・軽量化を実現することができる。その他の構成は、変形例２（図２３参照）と同様である。
第２半導体素子１６は、半導体素子１と同様に、半導体基板上に素子、配線、パッドなどが形成されたものである。第２半導体素子１６は、例えば、シリコン、ゲルマニウム、ガリウム砒素（ＧａＡｓ）、ガリウム砒素リン、窒化ガリウム（ＧａＮ）、炭化珪素（ＳｉＣ）、酸化亜鉛（ＺｎＯ）、他の半導体特性を示すＩＩ−ＶＩ族化合物、ＩＩＩ−Ｖ族化合物や、ダイアモンドなどの半導体基板上に素子、配線、パッドなど形成されているが、これらに限定されない。変形例３では、第２半導体素子１６として、シリコン基板上に素子、配線、パッドなど形成されたＬＳＩ（Large Scale Integration）を用いた。
接続部１７の材料は、外部端子１５と同様に、配線層３や追加配線層１１と同様の材料を選択して使用することができ、その表面には、金、銀、銅、錫及び半田材料からなる群から選択された１種又は複数の金属を形成してもよい。変形例３では、接続部１７として錫と銀と銅の合金を用いた。
アンダーフィル樹脂１８の材料は、第２半導体素子１６とソルダーレジスト１４の間の隙間に安定的に形成され、第２半導体素子１６の接続強度を高めるような封止材料であればよい。例えば、エポキシ樹脂等が挙げられる。
変形例３の製造方法については、ステップＤ３の工程により変形例２（図２３参照）に係る半導体装置を作製した後、半導体装置の外部端子１５側の面の反対面に形成され最上層の追加配線層１１を含む追加絶縁層１０上にソルダーレジスト１４（例えば、感光性レジストインク）を形成し、その後、ソルダーレジスト１４の開口部から露出する追加配線層１１上に接続部１７（例えば、錫と銀と銅の合金）を介して第２半導体素子１６（例えば、ＬＳＩ）を実装し、その後、第２半導体素子１６とソルダーレジスト１４の間の隙間にアンダーフィル樹脂１８（例えば、エポキシ樹脂）を充填する（ステップＤ４）。これにより、図２４と同様な半導体装置が作製できる。
次に、本発明の実施例７に係る半導体装置の変形例４について図面を用いて説明する。図２５は、本発明の実施例７に係る半導体装置の変形例４の構成を模式的に示した断面図である。
図２４を参照すると、変形例３では、実施例７の変形例２（図２３参照）と比較して、半導体素子１の裏面側に配された追加絶縁層１０及び追加配線層１１が、最下層の追加配線層１１が表面を除いて最下層の追加絶縁層１０に埋め込まれ、下から第２層目の追加配線層１１も表面を除いて下から第２層目の追加絶縁層１０に埋め込まれ、対応する配線間が配線接続ビア１３を介して電気的に接続されている。半導体素子１の裏面側に配された追加絶縁層１０において、配線接続ビア１３用の下穴は、上側から形成されている。その他の構成は、変形例２（図２３参照）と同様である。
次に、本発明の実施例７の変形例４に係る半導体装置の製造方法について図面を用いて説明する。図２６、図２７は、本発明の実施例７の変形例４に係る半導体装置の製造方法を模式的に示した工程断面図である。
まず、支持体１９（例えば、銅合金）上に追加配線層１１（例えば、銅）を形成し、その後、追加配線層１１を含む支持体１９上に追加絶縁層１０（例えば、エポキシ樹脂）を形成し、その後、追加絶縁層１０において追加配線層１１に通ずる下穴を形成し、その後、当該下穴内に配線接続ビア１３（例えば、銅）を形成し、配線接続ビア１３を含む追加絶縁層１０上に第２層目の追加配線層１１（例えば、銅）を形成し、その後、第２層目の追加配線層１１を含む追加絶縁層１０上に第２層目の追加絶縁層１０（例えば、エポキシ樹脂）を形成し、その後、第２層目の追加絶縁層１０において第２層目の追加配線層１１に通ずる下穴を形成し、その後、当該下穴内に配線接続ビア１３（例えば、銅）を形成し、その後、配線接続ビア１３を含む第２層目の追加絶縁層１０上に第２配線層８（例えば、銅）を形成し、その後、第２配線層８を含む第２層目の追加絶縁層１０上に第２絶縁層９（例えば、エポキシ樹脂）を形成する（ステップＥ１；図２６（Ａ）参照）。
ステップＤ１において、追加絶縁層１０及び第２絶縁層９の形成方法については、実施例１のステップＡ２（図３（Ｂ））を参照されたい。また、追加絶縁層１０及び第２絶縁層９には、予め配線接続ビア１３用の下穴を形成したものを用いてもよい。また、配線接続ビア１３用の下穴の形成方法については、実施例１のステップＡ３（図３（Ｃ））のを参照されたい。また、配線接続ビア１３及び追加配線層１１の形成方法については、実施例１のステップＡ４（図３（Ｄ））を参照されたい。また、第２絶縁層９上に、半導体素子１の搭載のために位置マーク（図示せず）を適宜設けてもよい。なお、ここでは、追加配線層１１と追加絶縁層１０を各々２層ずつ形成したが、必要な層数を形成することができる。
次に、第２絶縁層９上の決められた位置に、半導体素子１（例えば、ＬＳＩ）の窪み６を第２配線層８側に向けて、接着層５（例えば、ＤＡＦ）を介して半導体素子１を搭載する（ステップＥ２；図２６（Ｂ）参照）。なお、半導体素子１の搭載方法については、実施例１のステップＡ１（図３（Ａ））を参照されたい。
次に、半導体素子１を含む第２絶縁層９上に絶縁層２（例えば、エポキシ樹脂）を形成する（ステップＥ３；図２６（Ｃ）参照）。なお、半導体素子１の埋め込み方法については、実施例１のステップＡ２（図３（Ｂ））を参照されたい。また、絶縁層２には、予めビア接続部（図２６（Ｄ）の４）及び貫通ビア（図２６（Ｄ）の１２）用の下穴を形成したものを用いてもよい。
次に、絶縁層２に、半導体素子１のパッド（図示せず）に通ずる下穴を形成し、絶縁層２及び第２絶縁層９に、第２配線層８に通ずる下穴を形成し、その後、当該下穴内にビア接続部４（例えば、銅）、貫通ビア１２（例えば、銅）を形成し、ビア接続部４及び貫通ビア１２を含む絶縁層２上に配線層３（例えば、銅）を形成する（ステップＥ４；図２６（Ｄ）参照）。なお、下穴の形成方法については、実施例１のステップＡ３（図３（Ｃ））を参照されたい。また、ビア接続部４及び配線層３の形成方法については、実施例１のステップＡ４（図３（Ｄ））を参照されたい。また、貫通ビア１２の形成方法については、ビア接続部４の形成方法と同様である。
次に、配線層３を含む絶縁層２上に追加絶縁層１０（例えば、エポキシ樹脂）を形成し、その後、追加絶縁層１０において配線層３に通ずる下穴を形成し、その後、当該下穴内に配線接続ビア１３（例えば、銅）を形成し、配線接続ビア１３を含む追加絶縁層１０上に追加配線層１１（例えば、銅）を形成し、その後、追加配線層１１を含む追加絶縁層１０上に最上層の追加絶縁層１０（例えば、エポキシ樹脂）を形成し、その後、最上層の追加絶縁層１０において追加配線層１１に通ずる下穴を形成し、その後、当該下穴内に配線接続ビア１３（例えば、銅）を形成し、その後、配線接続ビア１３を含む最上層の追加絶縁層１０上に最上層の追加配線層１１（例えば、銅）を形成する（ステップＥ５；図２７（Ａ）参照）。
ステップＥ５において、追加絶縁層１０の形成方法については、実施例１のステップＡ２（図３（Ｂ））を参照されたい。また、追加絶縁層１０には、予め配線接続ビア１３用の下穴を形成したものを用いてもよい。また、配線接続ビア１３用の下穴の形成方法については、実施例１のステップＡ３（図３（Ｃ））のを参照されたい。また、配線接続ビア１３及び追加配線層１１の形成方法については、実施例１のステップＡ４（図３（Ｄ））を参照されたい。なお、ここでは、追加配線層１１と追加絶縁層１０を各々２層ずつ形成したが、必要な層数を形成することができる。
次に、支持体（図２７（Ａ）の１９）を除去する（ステップＥ６；図２７参照）。なお、支持体１９の除去方法については、実施例１のステップＡ５（図１）を参照されたい。
次に、最下層の追加配線層１１を含む追加絶縁層１０上に、追加配線層１１のパッド部分に開口部を有するソルダーレジスト１４（例えば、感光性レジストインク）を形成する（ステップＥ７；図２７（Ｃ）参照）。
最後に、ソルダーレジスト１４の開口部から露出した最下層の追加配線層１１上に外部端子１５（例えば、錫と銀と銅の合金）を形成する（ステップＥ８；図２５参照）。これにより、実施例７の変形例４に係る半導体装置ができる。
次に、本発明の実施例７に係る半導体装置の作用について説明する。
実施例７に係る半導体装置の反り量は、図６の実線（実施例１）と同様に、小さな値となった。これは、実施例７に係る半導体装置は、半導体素子１の中央部の厚さが最も薄く、周辺部に行くに従って厚くなっているので、半導体素子１の機械的強度を劣化させることなく、反りの原因となる内部応力を低減し、さらには半導体装置全体の厚さも薄くすることが可能となった。また、実施例７に係る半導体装置を温度サイクル試験（−５５℃〜＋１２５℃、１０分保持）試験に投入したが、２０００サイクルまで不良は発生しなかった。これは、半導体素子１の裏面の窪み６により内部応力が低減し、半導体装置全体の反り量が小さくなったためであると考えられる。変形例１〜４についても同様な効果を奏する。
実施例７によれば、第２配線層８に加え、追加配線層１１を有しているため、より多ピン・高機能な半導体素子１を内蔵することが可能であるとともに、貫通ビア１２によって上下の配線層３と第２配線層８が接続されているため、半導体装置の両面を用いた接続が可能となり、複雑な構造のモジュール、例えばパッケージ・オン・パッケージ型のシステム・イン・パッケージを作製することができ、実施例５（図１７参照）よりもさらに高密度な配線収容が可能となる。変形例４に係る半導体装置の製造方法によれば、支持体１９上に全ての配線層を作り込むことができるため、製造工程中の反りが小さく、製造歩留まりを向上させることができる。
なお、実施例１〜７に係る半導体装置において、多層配線層の所望の位置に、回路のノイズフィルターの役割を果たすＬＣＲ素子が設けられていてもよい。特に、コンデンサを構成する誘電体材料としては、酸化チタン、酸化タンタル、Ａｌ２Ｏ３、ＳｉＯ２、ＺｒＯ２、ＨｆＯ２又はＮｂ２Ｏ５等の金属酸化物、ＢＳＴ（（Ｂａｘ，Ｓｒ１−ｘ）ＴｉＯ３）、ＰＺＴ（Ｐｂ（Ｚｒｘ，Ｔｉ１−ｘ）Ｏ３）又はＰＬＺＴ（（Ｐｂ１−ｙ，Ｌａｙ）（Ｚｒｘ，Ｔｉ１−ｘ）Ｏ３）等のペロブスカイト系材料若しくはＳｒＢｉ２Ｔａ２Ｏ９等のＢｉ系層状化合物であることが好ましい。但し、０≦ｘ≦１、０≦ｙ≦１である。また、コンデンサを構成する誘電体材料として、無機材料や磁性材料を混合した有機材料等を使用してもよい。
また、実施例１〜７に係る半導体装置において、内蔵される半導体素子の数が２以上の複数であっても構わないし、半導体素子以外に受動部品として、ＬＣＲ部品、ＭＥＭＳ部品、センサなどが内蔵されていてもよい。
１、１０１、２０１ 半導体素子
２、１０２、２０２ 絶縁層
２ａ、２ｂ 下穴
３、１０３、２０３ 配線層
４、１０４、２０４ ビア接続部
５、１０５、２０５ 接着層
６ 窪み
７ 凹部
８ 第２配線層
９ 第２絶縁層
９ｂ 下穴
１０ 追加絶縁層
１１ 追加配線層
１２ 貫通ビア
１３ 配線接続ビア
１４ ソルダーレジスト
１５ 外部端子
１６ 第２半導体素子
１７ 接続部
１８ アンダーフィル樹脂
１９ 支持体

Claims (25)

  1. 片面のみにパッドを有する半導体素子と、
    前記半導体素子を内蔵する絶縁層と、
    前記絶縁層上に配設された配線層と、
    前記絶縁層に埋め込まれるとともに、対応する前記配線層と前記半導体素子の前記パッドとを電気的に接続するビア接続部と、
    前記半導体素子の前記パッド側の反対側の裏面上に配設された接着層と、
    を備え、
    前記半導体素子の前記裏面は、少なくとも一部に窪みを有し、
    前記接着層は、前記窪みに完全に充填されており、
    前記窪みは、前記裏面の中央部の前記半導体素子の厚さが最も薄く、前記裏面の周辺部に行くに従って厚くなるように形成されていることを特徴とする半導体装置。
  2. 前記絶縁層の前記配線層側の反対側に配設された第２配線層を備えることを特徴とする請求項１記載の半導体装置。
  3. 前記第２配線層の一部は、前記接着層と接しており、
    前記接着層に接している前記第２配線層の部分の面積は、前記接着層の面積よりも大きいことを特徴とする請求項２記載の半導体装置。
  4. 前記絶縁層に埋め込まれるとともに、対応する前記配線層と前記第２配線層を電気的に接続する貫通ビアを備えることを特徴とする請求項２又は３記載の半導体装置。
  5. 前記絶縁層の前記配線層側の反対側に配設された第２絶縁層と、
    前記第２絶縁層の前記絶縁層側の反対側に配設された第２配線層と、
    を備えることを特徴とする請求項１記載の半導体装置。
  6. 前記第２絶縁層は、前記接着層と接しており、
    前記第２配線層は、前記第２絶縁層と前記接着層が重なる領域にも配設されていることを特徴とする請求項５記載の半導体装置。
  7. 前記絶縁層及び前記第２絶縁層に埋め込まれるとともに、対応する前記配線層と前記第２配線層を電気的に接続する貫通ビアを備えることを特徴とする請求項５又は６記載の半導体装置。
  8. 前記配線層と前記第２配線層は、同一材料よりなることを特徴とする請求項２乃至７のいずれか一に記載の半導体装置。
  9. 前記配線層を含む前記絶縁層上に、少なくとも１層以上の追加絶縁層と追加配線層が配設されるとともに、対応する配線層間が配線接続ビアを介して電気的に接続された多層配線層を有することを特徴とする請求項１乃至８のいずれか一に記載の半導体装置。
  10. 前記第２配線層を含む前記絶縁層上に、少なくとも１層以上の追加絶縁層と追加配線層が配設されるとともに、対応する配線層間が配線接続ビアを介して電気的に接続された多層配線層を有することを特徴とする請求項２乃至４のいずれか一に記載の半導体装置。
  11. 前記第２配線層を含む前記第２絶縁層上に、少なくとも１層以上の追加絶縁層と追加配線層が配設されるとともに、対応する配線層間が配線接続ビアを介して電気的に接続された多層配線層を有することを特徴とする請求項５乃至７のいずれか一に記載の半導体装置。
  12. 前記半導体装置の少なくとも片面にソルダーレジスト層が配設されていることを特徴とする請求項１乃至１１のいずれか一に記載の半導体装置。
  13. 前記半導体装置の少なくとも片面に外部端子が配設されていることを特徴とする請求項１乃至１２のいずれか一に記載の半導体装置。
  14. 前記半導体装置の少なくとも片面に第２半導体装置又は受動素子が実装されていることを特徴とする請求項１乃至１３のいずれか一に記載の半導体装置。
  15. 支持体上に、片面のみにパッドを有する半導体素子の前記パッド側の反対側の裏面を前記支持体側に向けて、接着層を介して前記半導体素子を搭載する工程と、
    前記半導体素子を含む前記支持体上に絶縁層を形成する工程と、
    前記ビア接続部を含む前記絶縁層上に配線層を形成する工程と、
    前記支持体を除去する工程と、
    を含み、
    前記半導体素子を搭載する工程の前に、
    前記半導体素子の裏面の少なくとも一部に窪みを形成する工程と、
    前記半導体素子の裏面上に前記接着層を前記窪みを完全に充填するように設ける工程と、
    を含み、
    前記窪みを形成する工程では、前記窪みを、前記裏面の中央部の前記半導体素子の厚さが最も薄く、前記裏面の周辺部に行くに従って厚くなるように形成することを特徴とする半導体装置の製造方法。
  16. 前記絶縁層を形成する工程と前記配線層を形成する工程の間に、
    前記絶縁層において前記半導体素子のパッドに通ずる下穴を形成する工程と、
    前記下穴内にビア接続部を形成する工程と、
    を含み、
    前記配線層を形成する工程では、前記ビア接続部を含む前記絶縁層上に配線層を形成することを特徴とする請求項１５記載の半導体装置の製造方法。
  17. 前記支持体上に第２配線層を形成する工程を含み、
    前記半導体素子を搭載する工程では、前記支持体上における前記第２配線層上に、前記半導体素子の裏面を前記支持体側に向けて、接着層を介して前記半導体素子を搭載することを特徴とする請求項１５又は１６記載の半導体装置の製造方法。
  18. 前記下穴を形成する工程では、前記絶縁層において前記第２配線層に通ずる第２下穴も形成し、
    前記ビア接続部を形成する工程では、前記第２下穴内に貫通ビアも形成し、
    前記配線層を形成する工程では、前記ビア接続部及び前記貫通ビアを含む前記絶縁層上に配線層を形成することを特徴とする請求項１７記載の半導体装置の製造方法。
  19. 前記支持体上に第２配線層を形成する工程と、
    前記第２配線層を含む前記支持体上に第２絶縁層を形成する工程と、
    を含み、
    前記半導体素子を搭載する工程では、前記支持体上における前記第２絶縁層上に、半導体素子の裏面を前記支持体側に向けて、接着層を介して前記半導体素子を搭載することを特徴とする請求項１５又は１６記載の半導体装置の製造方法。
  20. 前記下穴を形成する工程では、前記絶縁層及び前記第２配線層において前記第２配線層に通ずる第２下穴も形成し、
    前記ビア接続部を形成する工程では、前記第２下穴内に貫通ビアも形成し、
    前記配線層を形成する工程では、前記ビア接続部及び前記貫通ビアを含む前記絶縁層上に配線層を形成することを特徴とする請求項１９記載の半導体装置の製造方法。
  21. 前記支持体を除去した後、前記第２配線層を含む前記第２絶縁層上に多層配線層を形成する工程を含むことを特徴とする請求項１９又は２０記載の半導体装置の製造方法。
  22. 前記支持体上に多層配線層を形成する工程を含み、
    前記半導体素子を搭載する工程では、前記多層配線層上に、前記半導体素子の裏面を前記支持体側に向けて、接着層を介して前記半導体素子を搭載することを特徴とする請求項１５又は１６記載の半導体装置の製造方法。
  23. 前記配線層を含む前記絶縁層上に多層配線層を形成する工程を含むことを特徴とする請求項１５乃至２２のいずれか一に記載の半導体装置の製造方法。
  24. 前記半導体装置の少なくとも片面にソルダーレジスト層を形成する工程を含むことを特徴とする請求項１５乃至２３のいずれか一に記載の半導体装置の製造方法。
  25. 前記半導体装置の少なくとも片面に外部端子を形成する工程を含むことを特徴とする請求項１５乃至２４のいずれか一に記載の半導体装置の製造方法。
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