JP2004281551A - 半導体基板及びその製造方法、半導体装置及びその製造方法、半導体パッケージ - Google Patents
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Abstract
【課題】素子厚の薄い高性能な半導体装置を製造する。
【解決手段】本発明の半導体基板は、第１の厚さを有する第１の基板部分と、前記第１の厚さよりも厚い第２の厚さを有する第２の基板部分とを備え、前記第２の基板部分を基板の外周部に沿って形成する。
【選択図】 図１
【解決手段】本発明の半導体基板は、第１の厚さを有する第１の基板部分と、前記第１の厚さよりも厚い第２の厚さを有する第２の基板部分とを備え、前記第２の基板部分を基板の外周部に沿って形成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体基板及びその製造方法、半導体装置及びその製造方法、半導体パッケージに関する。
【０００２】
【従来の技術】
縦型半導体素子は、活性層が薄いほどオン抵抗が減少し低損失性を有する。そのため、パンチスルー構造を有する縦型半導体素子においては活性層を薄く作り、活性層以外の部分を厚く設計することで必要な強度を得てきた。例えば６００Ｖ素子の場合には、活性層は６０〜８０μｍが望ましく、強度を確保するために、素子の裏面にある高濃度のｎ型層またはｐ型層を厚めに設計し、全体で３００μｍ以上の厚さにして作製していた。しかし、このような構成では、裏面構造を自由に設計できず、スイッチング損失を減らすために重要である、総濃度の薄いｎ型層またはｐ型層を作ることは困難であった。素子のオン抵抗が低く、かつスイッチング損失の小さな縦型半導体素子を作製するためには、例えば活性層と裏面のｎ型層・ｐ型層がそれぞれ最適な厚さとなるような厚さの薄い基板を用いることが考えられる。
【０００３】
【特許文献１】
特開平１０−５０７１８号公報
【特許文献２】
特開２００２−２６３０７号公報
【特許文献３】
特開２００２−１６２６６号公報
【０００４】
【発明が解決しようとする課題】
しかし、薄い基板の機械的強度は弱いため、例えば、上述の素子厚６０〜８０μｍに対応して当初から６０〜８０μｍ程度の薄い基板を用いると、基板が搬送中に割れ、また、基板が熱工程中に反ったり割れたりしてしまう。このため、薄い基板を用いて素子厚の薄い素子を作製することは困難であった。
【０００５】
そこで、厚い基板を用い、この厚い基板をプロセス中にＣＭＰ等により薄くする方法も考えられるが、この場合も上述同様に、その後のプロセスで基板が割れる等の問題があり、素子厚の薄い素子を作製するのは困難であった。
【０００６】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、素子厚の薄い高性能な半導体装置を製造可能な半導体基板及びその製造方法、素子厚の薄い高性能な半導体装置及びその製造方法、素子厚の薄い高性能な半導体素子を備えた半導体パッケージを提供することにある。
【０００７】
【課題を解決するための手段】
本発明の半導体基板は、第１の厚さを有する第１の基板部分と、前記第１の厚さよりも厚い第２の厚さを有する第２の基板部分とを備え、前記第２の基板部分は基板の外周部に沿って形成されたものとして構成される。
【０００８】
本発明の半導体基板は、第１の厚さを有する第１の基板部分と、前記第１の厚さよりも厚い第２の厚さを有する第２の基板部分とを備え、前記第２の基板部分が囲むことにより画定される前記第１の基板部分は単位素子領域であることを特徴とする。
【０００９】
本発明の半導体基板は、第１の厚さを有する第１の基板部分と、前記第１の厚さよりも厚い第２の厚さを有する第２の基板部分とを備え、複数の前記第２の基板部分は、単位素子領域において互いに交差するように、基板裏面に全面に形成されていることを特徴とする。
【００１０】
本発明の半導体基板の製造方法は、基板における少なくとも一方の面に選択的に凹部を形成することにより、第１の厚さを有する第１の基板部分と、前記第１の厚さよりも厚い第２の厚さを有する第２の基板部分とからなる基板を形成するものとして構成される。
【００１１】
本発明の半導体基板の製造方法は、基板における少なくとも一方の面に凸部を形成することにより、第１の厚さを有する第１の基板部分と、前記第１の厚さよりも厚い第２の厚さを有する第２の基板部分とからなる基板を形成するものとして構成される。
【００１２】
本発明の半導体装置の製造方法は、請求項１１乃至１８のいずれかに記載の半導体基板の製造方法を用いて半導体基板を作製し、前記半導体基板に縦型半導体装置を作製するものとして構成される。
【００１３】
本発明の半導体装置の製造方法は、前記縦型半導体装置は、第１回路構造と、第２回路構造と、前記第１構造及び第２構造の間の中心構造とから構成され、前記半導体基板の一方の面側に、前記第１回路構造を形成し、この後、半導体基板の前記一方の面に対向する他方の面側に、前記第２回路構造を形成し、前記第１回路構造と第２回路構造との間における前記半導体基板を前記中心構造とするものとして構成される。ここで、第１回路構造の形成後且つ第２回路構造の形成前に、第１回路構造の表面に第１の電極を形成し、第２回路構造の形成後に第２回路構造の表面に第２の電極を形成してもよい。
【００１４】
本発明の半導体装置の製造方法は、第１回路構造と、第２回路構造と、前記第１回路構造及び第２回路構造の間の中心構造とからなる縦型半導体装置を作製する半導体装置の製造方法であって、半導体基板の一方の面側に前記第１回路構造を形成し、この後、前記一方の面に対向する他方の面側を選択的に除去して、前記第１回路構造に対応する部分に凹面を形成し、この後、前記凹面に前記第２回路構造を形成し、前記第１回路構造と第２回路構造との間における前記半導体基板を前記中心構造とするものとして構成される。
【００１５】
本発明の半導体装置は、互いに対向する第１の面と第２の面とを備える半導体装置であって、前記第１の面に形成された第１の電極と、前記第２の面に形成された第２の電極との間に主電流を流すようにした半導体装置であって、前記第１の面における前記第１の電極が形成されていない部分は、前記第１の面における前記第１の電極が形成されている部分に対して、第１の凸部として凸状に形成されたものとして構成される。
【００１６】
本発明の半導体装置は、請求項２５乃至２９のいずれかに記載の半導体装置を備えた半導体パッケージであって、前記第１の面側の前記第１の凸部に合致した形状を有し、前記第１の電極と電気的に接続された第１の導電体を備えるものとして構成される。
【００１７】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態を説明する。
【００１８】
（第１の実施の形態）
図１（ａ）は、本発明の第１の実施の形態としての半導体装置製造用基板（基板）１の断面図を示し、図１（ｂ）は、この基板１の平面図を示す。
【００１９】
まず、この基板１の構造について説明する。
【００２０】
図１（ａ）に示すように、この基板１は、内周部の薄板部（第１の基板部分）１ｂと、この薄板部１ｂを同心円周状に囲む（図１（ｂ）参照）外周部の厚板部（第２の基板部分）１ａとから構成されている。薄板部１ｂは、複数の縦型半導体素子、例えば、絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）、ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）、ダイオード、サイリスタを作り込むためのものである。一方、外周部の厚板部１ａは、基板１の機械的強度を確保して、基板１の処理時、例えば搬送中や熱工程中において、基板１が割れたり反ったりすることを防ぐものである。この厚板部１ａの厚さＴ１は例えば３００μｍである。一方、薄板部１ｂの厚さＴ２は例えば６０〜８０μｍであり、この部分の基板１ｂの厚みは高性能な６００Ｖ素子を作製するに理想的な厚さとなっている。図１（ａ）に示すように、薄板部１ｂの表面Ｐ２及び厚板部１ａの表面Ｐ１はそれぞれ平面状を形成し、これらの表面Ｐ２及びＰ１を結ぶ平面（厚板部の端面）Ｐ３と表面Ｐ２とが形成する角度θ１はほぼ直角とされている。ここでは、角度θ１はほぼ直角とされているが、鋭角であっても鈍角であっても問題ない。
【００２１】
次に、この基板１の製造方法を例えば３つ説明する。
【００２２】
まず、第１番目の、基板１の製造方法について説明する（第１の基板の製造方法）。
【００２３】
図２（ａ）及び図２（ｂ）は、基板１の製造工程（第１の基板の製造工程）を示す断面図である。
【００２４】
以下、第１の基板の製造工程について説明する。
【００２５】
まず、図２（ａ）に示すように、厚い基板（厚基板）３を用意する。この厚基板３上に、レジスト（図示せず）を塗布し、露光及び現像処理をして、フォトマスクパターン３ａを形成する。
【００２６】
次に、このフォトマスクパターン３ａを用いて、図２（ｂ）に示すように、厚基板３を、例えばリアクティブ・イオン・エッチング（ＲＩＥ）あるいはスピンエッチングして、凹面Ｐ２を形成する。この後、フォトマスクパターン３ａを除去する。これにより基板１を完成させる。
【００２７】
凹面Ｐ２を形成するには、上述のＲＩＥやスピンエッチングの他、サンドブラスト処理、つまりノズルから磨砥粒を吐出させながら厚基板３上を移動させて厚基板３の表面を削る処理を行ってのよい。この他、研磨処理を行ってもよい。
【００２８】
次に、第２番目の、基板１の製造方法（第２の基板の製造方法）について説明する。
【００２９】
図３（ａ）及び図３（ｂ）は、基板１の製造工程（第２の基板の製造工程）を示す断面図である。
【００３０】
以下、第２の基板の製造工程について説明する。
【００３１】
まず、図３（ａ）に示すように、薄厚の基板（薄板基板）４を用意する。この薄板基板４は、通常のウエハ（基板）、あるいは通常の基板上にエピタキシャル成長を行った基板（エピタキシャル基板）（図７（ａ）参照）である。
【００３２】
次に、図３（ｂ）に示すように、薄板基板４の外周部に、単結晶半導体層による補強部５をエピタキシャル成長により形成する。補強部５として、ＣＶＤ法や熱酸化法等による酸化膜（シリコン酸化膜）を形成してもよい。以上により基板１を完成させる。
【００３３】
次に、第３番目の、基板１の製造方法（第３の基板の製造方法）について説明する。
【００３４】
図４（ａ）及び図４（ｂ）は、基板１の製造工程（第３の基板の製造工程）を示す断面図である。
【００３５】
以下、第３の基板の製造工程について説明する。
【００３６】
まず、図４（ａ）に示すように、薄板基板４を用意する。薄板基板４としては、通常のウエハ（基板）やエピタキシャル基板を用いることができる。
【００３７】
次に、図４（ｂ）に示すように、、薄板基板４の外周部に、シリコンや石英を主体とする材料部材（補強部）６を、ポリイミド樹脂（熱硬化性樹脂）等の接着剤８によって、貼り付ける。以上により基板１を完成させる。
【００３８】
次に、基板１の薄板部１ｂ（図１（ａ）参照）に作り込まれる縦型半導体素子の一例を説明する。
【００３９】
図５は、この縦型半導体素子（ＩＧＢＴ）の縦断面図を示す。このＩＧＢＴは、１つの基板１の薄板部１ｂに複数個作り込まれるが、ここではそのうちの１つに着目している。
【００４０】
このＩＧＢＴ２１の構造について説明する。
【００４１】
図５に示すように、薄厚のｐ＋型ドレイン層（ｐ＋型コレクタ層）１１が形成されている。このｐ＋型ドレイン層１１上にはｎ＋型バッファ層１２が形成されており、このｎ＋型バッファ層１２上にはｎ−型高抵抗層１４が形成されている。このｎ−型高抵抗層１４上にはｐ型ベース層１５が形成されており、このｐ型ベース層１５の表面領域の一部は、ソース電極１７とのオーミック接触を可能とするため、高濃度領域とされている。また、ｐ型ベース層１５の表面領域には、上述の高濃度領域と一部重なった状態でｎ＋型ソース領域（ｎ＋型エミッタ領域）１６が形成されている。これらｎ＋型ソース領域１６及び高濃度領域の両方の表面に接した状態でソース電極（表面電極）１７が形成されている。一方、このｎ＋型ソース領域１６の表面から内部に向けて、ｎ−型高抵抗層１４に達するトレンチ１８が形成されている。このトレンチ１８の底面及び側壁にはゲート絶縁膜１９が形成されており、このゲート絶縁膜１９の内側にはゲート電極２０が形成されている。一方、ｐ＋型ドレイン層１１の下面にはドレイン電極（裏面電極）１３が形成されている。ドレイン電極１３の材料としては、例えばアルミニウム（Ａｌ）、クロム（Ｃｒ）、銀（Ａｇ）、金（Ａｕ）が用いられる。
【００４２】
以降、本実施の形態では、図５にも示すように、ｐ＋型ドレイン層１１、ｎ＋型バッファ層１２を裏面構造Ａと称し、ｐ型ベース層１５、ｎ＋型ソース領域１６、トレンチ１８、ゲート絶縁膜１９及びゲート電極２０を表面構造Ｋと称する。そして、これら裏面構造Ａ及び表面構造Ｋの間のｎ−型高抵抗層１４を中心構造と称する。
【００４３】
次に、このＩＧＢＴ２１の製造方法（第１のＩＧＢＴの製造方法）について説明する。
【００４４】
図６（ａ）〜（ｄ）は、ＩＧＢＴ２１の製造工程（第１のＩＧＢＴの製造工程）を示す工程断面図である。
【００４５】
以下、図６及び図５を用いて、この第１のＩＧＢＴの製造工程について説明する。
【００４６】
まず、図６（ａ）に示すように、基板（ｎ−型基板）２２を用意する。この基板２２は、エピタキシャル基板でない通常のｎ− 型基板である。この基板２２は、図２に示す第１の基板の製造方法を用いて作製されたものである。この基板（ｎ−型基板）２２の一部は、図５からも分かるように、ＩＧＢＴ２１のｎ−型高抵抗層１４となるものである。
【００４７】
次に、図６（ｂ）に示すように、ＩＧＢＴ２１の裏面構造Ａ（ｐ＋型ドレイン層１１、ｎ＋型バッファ層１２（図５参照））を形成する。より詳しくは以下の通りである。
【００４８】
即ち、図６（ｂ）及び図５に示すように、特に図５に示すように、基板２２の裏面からリン（不純物）を例えば１ＭｅＶで高加速イオン注入して、ｎ＋型バッファ層１２を形成し、続いて、ボロンを通常の速度でイオン注入して、ｐ＋型ドレイン層１１を形成する。この後、レーザーアニール、フラッシュアニール、シンター、熱拡散等の熱処理を行いｎ＋型バッファ層１２及びｐ＋型ドレイン層１１内の不純物を十分に拡散させる。これによりＩＧＢＴの裏面構造Ａ（基板の裏面側からの処理によって形成される構造）を完成させる。
【００４９】
次に、図６（ｃ）に示すように、ＩＧＢＴ２１の表面構造Ｋ（ｐ型ベース層１５、ｎ＋型ソース領域１６、トレンチ１８、ゲート絶縁膜１９及びゲート電極２０）及びソース電極１７を形成する。より詳しくは以下の通りである。
【００５０】
即ち、図６（ｃ）及び図５に示すように、特に図５に示すように、基板の表面領域に、ホウ素等の不純物を打ち込んで熱処理して、ｐ型ベース層１５を形成する。次いで、ｐ型ベース層１５の表面領域に選択的にリン等の不純物を打ち込んで熱処理してｎ＋型ソース領域１６を形成する。次いで、ｐ型ベース層１５及びｎ＋型ソース領域１６上にフォトレジストを塗布し、フォトリソグラフィ技術を用いてフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンを用いてｎ＋型ソース領域１６の表面からｎ−型高抵抗層１４に達するトレンチ１８を形成する。フォトレジストパターンを除去した後、全面に絶縁性材料であるシリコン酸化膜を形成し、エッチバックして、トレンチ１８の底面及び側壁にゲート絶縁膜１９を形成する。次に、全面に導電性材料であるポリシリコン等を全面に形成し、平坦化処理して、トレンチ１８内にゲート電極２０を形成する。これによりＩＧＢＴの表面構造Ｋ（基板の表面側からの処理によって形成される構造）を完成させる。この後、導電性材料であるアルミニウム等の金属を全面に形成し、パターニング後エッチングし、ｎ＋型ソース領域１６及びｐ型ベース層１５の表面にソース電極１７を形成する。
【００５１】
この後、図６（ｃ）に示すように、ｐ＋型ドレイン層１１の表面にドレイン電極１３を形成する。
【００５２】
次に、ダイシングラインに沿って基板をダイシングして、図６（ｄ）に示すように、各ＩＧＢＴ（チップ）２１に分ける。このＩＧＢＴ２１の素子厚は十分に薄いため、オン電圧（ドレイン電極１３−ソース電極１７間の電圧）は低く、従って、このＩＧＢＴ２１は低損失性を有する。
【００５３】
以上のＩＧＢＴ２１の作製工程では、エピタキシャル基板でない通常の基板２２（図６（ａ）参照）を用いたが、ＩＧＢＴ２１の作製に当たっては、図７（ａ）又は図７（ｂ）に示すエピタキシャル基板を用いてもよい。図７（ａ）のエピタキシャル基板２３は、ｎ＋型基板２４の表面に、ｎ−型半導体層２５をエピタキシャル成長させた後、ｎ＋型基板２４の裏面を所定の厚さまで全面エッチングし、その後にｎ−型半導体層２５の一部をエッチング除去したものである。このエピタキシャル基板２３を用いてＩＧＢＴ２１（図５参照）を製造する場合、エピタキシャル基板２３におけるｎ＋型基板２４の一部がｎ＋型バッファ層１２となり、ｎ＋型基板２４上のｎ−型半導体層２５の一部がｎ−型高抵抗層１４となる。従って、ＩＧＢＴ２１の作製工程において、ｎ＋型バッファ層１２を形成する工程は不要となり、工程を簡略化することができる。一方、図８（ｂ）のエピタキシャル基板（２段エピタキシャル基板）２６は、ｐ＋型基板２７上に、ｎ＋型半導体層２８、ｎ−型半導体層２９を順次エピタキシャル成長させた後、ｐ＋型基板２７の裏面を所定の厚さまで全面エッチングし、その後、ｎ−型半体層２９の一部をエッチング除去したものである。このエピタキシャル基板２６によれば、ＩＧＢＴの作製工程において、ＩＧＢＴ２１のｐ＋型ドレイン層１１（図５参照）を形成する必要がないので、上のエピタキシャル基板２３を用いた場合よりもさらに工程を簡略化することができる。
【００５４】
図８は、基板１（図１参照）の変形例を示す平面図である。
【００５５】
図８に示すように、平面的に円形形状を有する、例えば３つの薄板部３１ｂ（１）〜（３）が、基板３１の中央を中心としてほぼ均等に分散配置されている。別の言い方をすると、基板の機械的強度を確保する厚板部３１ａが、基板の外周部に加え、内周部の一部（例えば中心部やその近傍等）にも形成されている。即ち、この基板３１は、外周部にのみ厚み（厚板部）を有する基板１（図１参照）よりも厚板部の占める割合が大きい。よって、この基板３１は、外周部のみに厚板部を有する基板１よりも強い機械的強度を有する。この基板３１を製造するには、上述した図２〜図４に示したのと同様の方法を用いればよい。
【００５６】
図９は、基板１（図１参照）の別の変形例を示す平面図である。
【００５７】
図９に示すように、平面的に四角形状を有する、例えば４つの薄板部３２ｂ（１）〜（４）が、基板３２の中央を中心としてほぼ均等に分散配置されている。つまり、この基板３２も、上述の基板３１（図８参照）と同様、厚板部３２ａが、外周部に加え、内周部にも形成される。よって、この基板３２も、上述の基板３１と同様、基板１よりも機械的強度が高いものとして構成されている。一方、薄板部３２ｂ（１）〜（４）は、上述したように、それぞれ平面的に四角形状を有するので、平面的に四角形状を有する縦型半導体素子を効率よく作製できる。この基板３２を製造するには、上述した図２〜図４に示したのと同様の方法を用いればよい。
【００５８】
図１０は、図８及び図９に示す基板の変形例を示す平面図である。
【００５９】
図１０に示すように、厚板部６５ａは、基板６５における外周部の全てには形成されていない。即ち、外周部の一部は、薄板部６５ｂ（切欠部ＣＴ）とされている。この薄板部６５ｂの表面は、基板６５の内周部から外周部までとぎれることなく続いている。
【００６０】
以上の構成を有する基板６５は、スピンエッチング等のウエットエッチングを行う際に、ウエハ周辺部でよどみなく反応後のエッチング液が流出するので、安定したエッチングレートを実現できる。また、この基板６５は、レジスト塗布の際にも、ウエハ周辺部で余計なレジストがよどみなく流出するので、均一な厚さのレジスト膜を形成できる。以下、スピンエッチングにより安定したエッチングレートを実現できることについて詳しく述べる。
【００６１】
図１１は、図１０に示す基板６５の薄板部６５ｂをスピンエッチングしている状態を示す図である。
【００６２】
基板６５は、厚板部６５ａ上にフォトレジストＰＲ１を載せた状態で、図中矢印方向に回転させられている。そして、基板６５の上方（紙面に垂直な方向）から、薬液（エッチング液）がスプレー状に継続的に噴射されている。薬液を吹き付けられた薄板部６５ｂは溶かされ、基板を溶かした薬液と共に（以下これらを除去物と称する）、基板の回転による遠心力によって基板６５の外周方向へ流され、欠切部ＣＴから外部へ流出する。
【００６３】
これに対し、例えば、図１２に示すように、基板１の薄板部１ｂ（図１参照）をスピンエッチングする場合、薄板部１ｂからの除去物は、基板１の外周方向へ運ばれるものの、厚板部１ａの内壁付近において溜まってしまう。従って、基板１ではエッチングレートは安定しない。
【００６４】
この点、上述の基板６５のスピンエッチングでは、薄板部６５ｂが溶かされたことによる除去物は、基板６５の外周部における欠切部ＣＴから流出し、基板１のように外周部において溜められることはなく、安定したエッチングレートを実現できる。
【００６５】
以上のような効果は、その後にＩＧＢＴなどの素子を作る際にスピンエッチング、レジスト塗布工程などで同様に得ることができる。
【００６６】
このように安定したエッチングレートを実現できる基板６５は、外周部において切欠部ＣＴを有するものの、プロセス中において十分な機械的強度を有する。より詳しくは以下の通りである。
【００６７】
即ち、一般に、基板（ウエハ）はシリコン単結晶により構成されているため、例えばオリエンテーションフラット（図示せず）に対して特定の方向に一直線に割れやすい性質を有する。しかし、図１０に示す基板６５は、基板上の任意の一直線、例えば図中、Ｘ−Ｘ線やＹ−Ｙ線における断面において、厚板部６５ａを含む。よって、この基板６５は、欠切部ＣＴを有するものの、プロセス中において十分な機械的強度を有する。
【００６８】
図１３は、基板１のさらに別の変形例を示す平面図である。
【００６９】
図１３に示すように、この基板１’においては、表面Ｐ１’及びＰ２’をつなぐ平面（厚板部１ａ’の端面）Ｐ３’と、表面Ｐ２’とのなす角度（あるいは平面Ｐ３’と表面Ｐ１’とのなす角度）θ２は、９０度よりも大きい角度（鈍角）とされている。このため、以下に詳しく述べるように、例えば薄板部１ｂ’上にレジスト膜（例えばイオン注入マスクやエッチングマスクのためのもの）を形成する場合、図１の基板１よりも、レジスト膜を均一の厚さで（むらなく）形成することができる。より詳しくは以下の通りである。
【００７０】
即ち、基板１’上にレジスト膜の形成工程においては、回転させた基板１’の中心部にレジストを滴下し、基板の回転による遠心力によってレジストを中心から外側に拡げる。基板の外側に拡げられたレジストは、基板１’の外周部（厚板部１ａ’）を容易に乗り越え、基板の外部に流出する。即ち、基板１’の外周部における角度θ２は鈍角であるので、ほぼ直角である基板１（図１参照）よりも、容易に外周部をレジストは乗り越える。別の言い方をすれば、基板１では、余分なレジストが凸部付近に溜まりやすいのに対し、この基板１’では、余分なレジストが基板の外部に流出する。従って、基板１’では基板１よりも容易に均一なレジスト膜を形成できるのである。
【００７１】
以上のように本実施の形態によれば、縦型半導体素子を形成する薄い部分（薄板部）と、プロセス中において基板の機械的強度を確保する厚い部分（厚板部）を形成したので、高性能な薄厚の縦型半導体装置を、搬送中や熱工程中における基板の破損を防ぎつつ、基板に作り込むことができる。
【００７２】
また、本実施の形態によれば、基板の外周部にのみ厚い部分（厚板部）を形成するようにした（図１参照）ので、厚板部によって縦型半導体装置の作製量が減ることも低減される。
【００７３】
また、本実施の形態によれば、基板の外周部に加え、内周部（例えば中心部及びその付近等）にも厚板部を形成するようにしたので（図８、図９等参照）、外周部にのみ厚板部を形成する場合よりも、基板の機械的強度を一層に高いものとすることができる。
【００７４】
（第２の実施の形態）
本実施の形態が第１の実施の形態と異なる点は以下の点にある。
【００７５】
即ち、第１の実施の形態では、図１に示すように、基板の表面側に凸部を形成し、この基板を用いてＩＧＢＴを作製した。本実施の形態では、図１４に示すように、基板の裏面側に凸部を形成し、この基板を用いてＩＧＢＴを作製する。
【００７６】
以下、本実施の形態について詳しく説明する。但し、第１の実施の形態において用いた図１〜図９中の部分と同一部分には同一の符号を付して説明を省略する。
【００７７】
図１４（ａ）は、本発明の第２の実施の形態としての基板３１の縦断面図を示し、図１４（ｂ）は、この基板３１の平面図を示す。
【００７８】
図１４（ａ）に示すように、この基板３１は、内周部の薄板部３１ｂと、外周部の厚板部３１ａとから構成され、基板裏側に凸部が形成されている。つまり、この基板３１は、ＩＧＢＴ２１の裏面構造Ａ（図５参照）を形成する側に凸部が形成されている。内周部の薄板部３１ｂは、複数の縦型半導体装置を作り込むものであり、外周部の厚板部３１ａは、プロセス中や搬送中において基板１の機械的強度を確保するものである。
【００７９】
次に、この基板３１の製造方法を、例えば３つ説明する。
【００８０】
図１５（ａ）（ｂ）は、この基板３１の製造工程（第４の基板の製造工程）を示す断面図であり、第１の実施の形態で用いた図２（ａ）（ｂ）に対応する。
【００８１】
即ち、図１５（ａ）に示すように、厚基板３３を用意し、次に、厚基板３３の一部３３ａを、図１５（ｂ）に示すように、エッチングや研磨、サンドブラスト等の手段を用いて除去する。これにより基板３１を完成させる。
【００８２】
図１６（ａ）（ｂ）は、基板３１の別の製造工程（第５の基板の製造工程）を示す断面図であり、第１の実施の形態で用いた図３（ａ）（ｂ）に対応する。
【００８３】
即ち、まず、図１６（ａ）に示すように、薄板基板３４を用意する。
【００８４】
次に、図１６（ｂ）に示すように、薄板基板３４の裏面外周部に、例えば半導体層や酸化膜からなる補強部３５を形成する。これにより基板３１を完成させる。
【００８５】
図１７（ａ）（ｂ）は、基板３１のさらに別の製造工程（第６の基板の製造工程）を示す断面図であり、第１の実施の形態で用いた図４（ａ）（ｂ）に対応する。
【００８６】
即ち、まず、図１７（ａ）に示すように、薄板基板３４を用意する。
【００８７】
次に、図１７（ｂ）に示すように、薄板基板３４の裏面外周部に、例えばシリコンや石英等からなる材料部材３６を接着剤３８等で貼り付ける。これにより基板３１を完成させる。
【００８８】
次に、この基板３１を用いてＩＧＢＴ２１（図５参照）を作製する方法（第２のＩＧＢＴの製造方法）について説明する。
【００８９】
図１８（ａ）〜（ｄ）は、ＩＧＢＴ２１の製造工程（第２のＩＧＢＴの製造工程）を示す断面図である。
【００９０】
以下、図１８（ａ）〜（ｄ）を用いて、この第２のＩＧＢＴの製造工程について説明する。
【００９１】
まず、図１８（ａ）に示すように、基板４２を用意する。この基板４２は、ｎ− 型基板であり、上述した第４の基板の製造方法（図１５参照）を用いて作製されたものである。この基板４２の一部は、図５からも分かるように、ＩＧＢＴ２１のｎ−型高抵抗層１４となるものである。作製基板としてはエピタキシャル基板を用いてもよい。
【００９２】
次に、図１８（ｂ）に示すように、基板４２の裏面側に、裏面構造Ａ（ｎ＋型バッファ層１２、ｐ＋型ドレイン層１１）（図５参照）を、第１の実施の形態で説明した方法を用いて形成する。
【００９３】
次に、図１８（ｃ）に示すように、基板の表面側に、表面構造Ｋ（ｐ型ベース層１５、ｎ＋型ソース領域１６、トレンチ１８、ゲート絶縁膜１９及びゲート電極２０）及びソース電極１７を第１の実施の形態で説明した方法を用いて形成する。さらに、ｐ＋型ドレイン層１１の表面にドレイン電極１３を形成する。
【００９４】
次に、図１８（ｄ）に示すように、この基板をダイシングラインに沿ってダイシングして、各ＩＧＢＴ（チップ）２１に分ける。
【００９５】
次に、このＩＧＢＴ２１のさらに別の製造方法（第３のＩＧＢＴの製造方法）について説明する。この第３のＩＧＢＴの製造方法が、上述した第２のＩＧＢＴの製造方法と異なる点は以下の通りである。
【００９６】
即ち、上述した第２のＩＧＢＴの製造方法では、ＩＧＢＴ２１の作製に当たり、予め薄板部（薄厚部分）が形成された基板４２（図１８（ａ）参照）を用いた。これに対し、この第３のＩＧＢＴの製造方法では、ＩＧＢＴ２１の作製に当たり、厚基板を用い、製造工程中に薄板部を形成する（図１９（ａ）（ｃ）参照）。
【００９７】
以下、この第３のＩＧＢＴの製造方法について詳しく説明する。
【００９８】
図１９（ａ）〜（ｃ）及び図２０（ａ）（ｂ）は、このＩＧＢＴの製造工程（第３のＩＧＢＴの製造工程）を示す断面図である。
【００９９】
まず、図１９（ａ）に示すように、厚基板（ｎ−型基板）４３を用意する。このｎ−型基板４３の一部は、図５からも分かるように、ＩＧＢＴ２１のｎ−型高抵抗層１４となるものである。
【０１００】
次に、図１９（ｂ）に示すように、ｎ−型基板４３の表面側に、表面構造Ｋ（１５、１６、１８〜２０）及びソース電極１７（図５参照）を、第１の実施の形態で説明した方法を用いて形成する。
【０１０１】
次に、図１９（ｃ）に示すように、ｎ−型基板の裏面側の内周部を、所望の厚さになるまで、例えばウエットエッチングであるスピンエッチングを用いてエッチングする。
【０１０２】
次に、図２０（ａ）に示すように、ｎ−型基板の裏面内周部に裏面構造Ａ（１１、１２）を形成し、その後にドレイン電極１３（図５参照）を、第１の実施の形態で説明した方法を用いて形成する。上述した図１９（ｂ）に示すプロセスで形成したソース電極１７は、この本プロセスにおいて、裏面構造Ａを形成した後、ドレイン電極１３を形成する前に、形成しても良い。
【０１０３】
次に、図２０（ｂ）に示すように、この基板を、ダイシングラインに沿ってダイシングして、各ＩＧＢＴ（チップ）２１に分ける。
【０１０４】
以上に説明した工程では、エピタキシャルウエハでない通常のウエハを用いたが、エピタキシャルウエハ（例えばｎ−型基板上にｎ＋型半導体層を形成したもの）を用いた場合はさらに工程を簡略化することができる。即ち、このエピタキシャルウエハを用いた場合は、ｎ＋型バッファ層１２（図５参照）の形成プロセスが不要となるのでその分工程を簡略化することができる。
【０１０５】
図２１は、基板３１（図１４参照）の変形例を示す平面図であり、第１の実施の形態で用いた図８に対応する。
【０１０６】
図２２は、この基板３１の別の変形例を示す平面図であり、第１の実施の形態で用いた図９に対応する。
【０１０７】
図２１及び図２２に示す基板６１、６２ように、基板の外周部に加えて、内周部にも厚板部６１ａ、６２ａが形成されているので基板の強度が一層に確保される。即ち、例えば基板３１（図１４参照）のように外周部のみに凸部を形成しただけでは基板の強度が不足する場合は、このように内周部にも凸部を形成することで基板強度を確実なものとすることができる。
【０１０８】
ところで、本実施の形態では、ＩＧＢＴ２１（図５参照）の作製に当たり、裏面側に凸部を有する基板３１（図１４参照）を用い、一方、第１の実施の形態では、表面側に凸部を有する基板１（図１（ａ）参照）を用いた。即ち、いずれか一方の側に凸部が形成された基板を用いた。
【０１０９】
これに対し、図２３に示すように、ＩＧＢＴ２１の作製に当たっては、表面及び裏面の両面側に凸部が形成された基板３７を用いてもよい。この基板３７を作製するには、第１あるいは第２の実施の形態で説明した方法（図２〜図４、図１５〜図１７参照）を用いればよい。
【０１１０】
以上のように、本実施の形態によれば、裏面側に凸部を有する基板を用いても、高性能な薄厚の縦型半導体装置を、搬送中や熱工程中における基板の破損を防ぎつつ、作製することができる。
【０１１１】
（第３の実施の形態）
本実施の形態が、上述した第１及び第２の実施の形態と異なる点は以下の点にある。
【０１１２】
即ち、第１及び第２の実施の形態では、図５に示すように、素子厚が全体に薄いＩＧＢＴ２１を作製したが、本実施の形態では、図２５に示すように、外周部の素子厚が厚く、内周部の素子厚が薄いＩＧＢＴ４８を作製する。以下、本実施の形態について詳しく述べる。
【０１１３】
図２４（ａ）は、本発明の第３の実施の形態としての基板４５を示す平面図である。図２４（ｂ）は、この基板４５のＣ−Ｃ線における断面を拡大して示した図である。図２４（ｃ）は、図２４（ａ）の基板４５の一部４６（チップ１つ分）を拡大して示した平面図である。図２４（ａ）（ｂ）中、Ｓ１、Ｓ１、・・及びＳ２、Ｓ２・・はダイシングラインである。
【０１１４】
図２４（ａ）に示すように、この基板４５は、ＩＧＢＴ（チップ）サイズに合わせて升目状に配置形成された薄板部４５ｂ、４５ｂ・・と、これら薄板部４５ｂ、４５ｂ・・を囲む厚板部４５ａとから構成されている。つまり、図２４（ｂ）及び図２４（ｃ）に示すように、特に図２４（ｃ）に示すように、基板４５の一部４６（チップ１つ分）における、外周部の厚さが厚く、内周部の厚さが薄くなるように、薄板部４５ｂ及び厚板部４５ａが形成されている。図２４（ａ）の基板４５は、第１及び第２の実施の形態と同様にエッチング、層堆積、材料接着等の手段を用いて作製できる。この基板４５に作り込まれるＩＧＢＴ例を図２５に示す。
【０１１５】
図２５は、このＩＧＢＴの縦断面図を示す。
【０１１６】
図２５に示すように、このＩＧＢＴ４８の外周部は厚く、内周部は薄く構成されている。外周部の凸部分は、ＩＧＢＴ４８の機械的強度を高めるものであり、ｎ−型高抵抗層１４により構成されている。他の部分の構成は、図５に示すＩＧＢＴ２１と同じであるので、同一の部分には同一の符号を付して説明を省略する。
【０１１７】
次に、このＩＧＢＴ４８の製造方法（第４のＩＧＢＴの製造方法）について説明する。
【０１１８】
図２６は、このＩＧＢＴ４８の製造工程（第４のＩＧＢＴの製造工程）を示す断面図である。
【０１１９】
以下、この第４のＩＧＢＴの製造工程について説明する。
【０１２０】
まず、図２６（ａ）に示すように、基板（ｎ−型基板）４５（図２４参照）を用意する。
【０１２１】
次に、図２６（ｂ）に示すように、基板４５の裏面に、裏面構造Ａ（１１、１２）（図２５参照）を、上述した第１の実施の形態で説明した方法を用いて形成する。
【０１２２】
次に、図２６（ｃ）に示すように、基板の各凹面に、表面構造Ｋ（１５、１６、１８〜２０）を形成し、その後ソース電極１７（図２５参照）を、第１の実施の形態で説明した方法を用いて形成する。さらに、ｐ＋型ドレイン層１１の表面にドレイン電極１３を形成する。
【０１２３】
次に、図２６（ｄ）に示すように、基板をダイシングラインに沿ってダイシングして、各ＩＧＢＴ（チップ）４８に分ける。
【０１２４】
ところで、この後の工程として、例えば、各ＩＧＢＴ４８のボンディング工程、つまり、例えばソース電極１７とリード電極（図示せず）とをアルミニウムワイヤ（Ａｌワイヤ）（図示せず）等により接続する工程がある。このボンディング工程において、各ＩＧＢＴ４８の凸部分が邪魔になり、接続作業が容易に行えない場合も考えられる。このような場合は、接続作業を容易に行える程度にまで、外周部の凸部分が薄くされたＩＧＢＴを作製すればよい。このＩＧＢＴの製造工程を図２７に示す。
【０１２５】
図２７に示すように、図２７（ａ）〜（ｃ）の工程は、図２６（ａ）〜（ｃ）の工程と同一である（但し、図２６（ｃ）と異なり、図２７（ｃ）ではドレイン電極１３は形成しない）。本工程では、図２７（ｃ）の工程の後、図２７（ｄ）に示すように、外周部の凸部分をエッチング等により一部除去する工程を行う。即ち、この凸部分を所望の厚さにまで薄くする。この後、ｐ＋型ドレイン層の表面にドレイン電極１３を形成し、図２７（ｅ）に示すように、基板をダイシングして、各ＩＧＢＴ４９に分ける。
【０１２６】
図２８（ａ）は、基板４５（図２４参照）の変形例を示す平面図である。図２８（ｂ）は、この基板４７の一部５０（チップ１つ分）を拡大した平面図を示す。図２８（ａ）中、Ｓ１、Ｓ１・・・及びＳ２、Ｓ２・・・はダイシングラインである。
【０１２７】
図２８（ａ）に示すように、基板４７には複数の薄板部４７ｂが形成され、各薄板部４７ｂからは、例えば４つのＩＧＢＴが作製される。従って、この基板４７は、各薄板部から１つのＩＧＢＴを作製する基板４５（図２４参照）よりも、効率よく素子を作製することができる。但し、この基板４７から作製されたＩＧＢＴ（図示せず）は、図２８（ｂ）からも分かるように、その厚板部領域が、図２５に示すＩＧＢＴ４８の厚板部領域よりも半減するので（図２４（ｃ）参照）、ＩＧＢＴ４８よりも機械的強度が若干低くなる。
【０１２８】
以上のように本実施の形態によれば、各ＩＧＢＴ素子（チップ）サイズに合致した薄板部を基板に形成したので（図２４（ａ）参照）、外周部が厚く、内周部の薄いＩＧＢＴ素子を作製することができる。すなわち、機械的強度の高い、低損失性を有するＩＧＢＴ素子を作製することができる。
【０１２９】
また、本実施の形態によれば、基板に形成した複数の薄板部に、外周部が厚く、内周部の薄い半導体素子を複数作り込むようにしたので（図２８（ａ）参照）、機械的強度の高い、低損失性を有する半導体素子を効率よく作製することができる。
【０１３０】
（第４の実施の形態）
本実施の形態が第３の実施の形態と異なる点は以下の点にある。
【０１３１】
即ち、前述した第３の実施の形態では、図２５に示すように、表側外周部に凸部を有するＩＧＢＴ４８を作製したが、本実施の形態では、図３０に示すように、裏側外周部に凸部を有するＩＧＢＴ５８を作製する。以下、本実施の形態について詳しく述べる。
【０１３２】
図２９（ａ）は、本発明の第４の実施の形態としての基板５５を示す平面図である。図２９（ｂ）は、この基板５５のＤ−Ｄ線における断面を拡大して示す図である。図２９（ｃ）は、この基板５５の一部５６（チップ１つ分）を拡大した平面図を示す。図中、Ｓ１、Ｓ１、・・・及びＳ２、Ｓ２・・・はダイシングラインを示す。
【０１３３】
図２９（ａ）に示すように、この基板５５の凸部は、裏面側に形成されている。より詳しくは以下の通りである。
【０１３４】
この基板５５は、ＩＧＢＴ（チップ）サイズに合致した薄板部５６ｂ、５６ｂ・・と、薄板部５６ｂ、５６ｂ・・を囲む厚板部５６ａとから構成される。つまり、図２９（ｂ）及び図２９（ｃ）に示すように、特に図２９（ｃ）に示すように、基板の一部５６（チップ１つ分）の外周部が厚く、内周部が薄くなるように、厚板部５５ａ及び薄板部５５ｂが形成されている。この基板５５は、第３の実施の形態と同様に、エッチング、層堆積、材料接着等の手段を用いて形成することができる。この基板５５に作り込まれるＩＧＢＴ例を図３０に示す。
【０１３５】
図３０は、このＩＧＢＴの縦断面図を示す。
【０１３６】
図３０に示すように、このＩＧＢＴ５８の凸部分は、ＩＧＢＴ５８の裏側に形成されている。このため、このＩＧＢＴ５８は、外周部において、高い耐圧性を有する。この理由について述べると以下の通りである。
【０１３７】
一般に、縦型半導体装置の場合、耐圧を確保するため、外周部にリサーフやガードリングなどの終端構造（図示せず）を設けるが、それでも、外周部は内周部に比べて耐圧が低い。この点、図３０のＩＧＢＴ５８は、裏側外周部が厚く構成されているため、つまり活性層の厚さが大きいため、ｐ型ベース層１５とｎ−型高抵抗層１４とにより形成されるの空乏層が図中下側方向に長く延びる。このため、このＩＧＢＴ５８は、外周部において、高い耐圧性を有するのである。
【０１３８】
このＩＧＢＴ５８における他の部分については、図２５のＩＧＢＴ４８とほぼ同じであるので、同一部分には同一の符号を付し説明を省略する。
【０１３９】
次に、このＩＧＢＴ５８の製造方法（第５のＩＧＢＴの製造方法）について説明する。
【０１４０】
図３１は、このＩＧＢＴ５８の製造工程（第５のＩＧＢＴの製造工程）を示す断面図である。
【０１４１】
以下、この第５のＩＧＢＴの製造工程について説明する。
【０１４２】
まず、図３１（ａ）に示すように、基板（ｎ−型基板）５５（図２９（ａ）参照）を用意する。
【０１４３】
次に、図３１（ｂ）に示すように、ｎ−型基板５５の裏面に、ＩＧＢＴの裏面構造Ａ（１１、１２）（図３０参照）を、第１の実施の形態で説明した方法を用いて形成する。
【０１４４】
次に、図３１（ｃ）に示すように、ｎ−型基板５５の表面に、ＩＧＢＴの表面構造Ｋ（１５、１６、１８〜２０）を形成し、その後ソース電極１７（図３０参照）を、第１の実施の形態で説明した方法を用いて形成する。さらに、ｐ＋型ドレイン層１１の表面にドレイン電極１３を形成する。
【０１４５】
次に、図３１（ｄ）に示すように、基板をダイシングラインに沿ってダイシングして、各ＩＧＢＴ５８に切り分ける。
【０１４６】
ところで、この後の工程として、例えば、各ＩＧＢＴ５８のマウント工程がある。このマウント工程において、ＩＧＢＴ５８の裏面の凹凸のため、半田付け（接続作業）が困難になることも考えられる。この場合は、接続作業を容易に行える程度にまで、裏面の凸部が薄くされたＩＧＢＴを作製すればよい。このＩＧＢＴの製造工程を図３２に示す。
【０１４７】
図３２に示すように、図３２（ａ）〜（ｃ）の工程は、図３１（ａ）〜（ｃ）の工程と同一である（但し、図３１（ｃ）と異なり、図３２（ｃ）ではドレイン電極１３は形成しない）。本工程では、図３２（ｃ）の工程の後、図３２（ｄ）に示すように、ｐ＋型ドレイン層の表面にドレイン電極１３を形成し、さらに凸部をエッチングして、凸部を所望の厚さにまで薄くする。この後、図３２（ｅ）に示すように、基板をダイシングして、各ＩＧＢＴ４９に分ける。
【０１４８】
図３３（ａ）は、基板５５（図２９参照）の変形例を示す底面図である。図３３（ｂ）は、この基板６１の一部６２（チップ１つ分）を拡大した底面図を示す。
【０１４９】
図３４は、図３３（ａ）の基板６１に作り込まれたＩＧＢＴのうちの１つを示す縦断面図である。
【０１５０】
図３３（ｂ）から分かるように、基板６１の裏側には幅の細い厚板部６１ａがメッシュ状に密度高く形成されている。従って、基板６１にＩＧＢＴ５８’（図３４参照）を作り込む際に、厚板部６１ａとの位置合わせを行わなくとも、作製された各ＩＧＢＴ５８’はそれぞれ同等の密度の凸部を有する。即ち、作製された各ＩＧＢＴ５８’はそれぞれ同等の特性を有する。
【０１５１】
また、図３３（ｂ）に示すように、厚板部６１ａの幅Ｗ１は、チップ１つ分６２の幅Ｗ２に比べて十分に小さい。即ち、図３４に示すように、ＩＧＢＴの凸部の幅Ｗ１は、ＩＧＢＴの素子幅Ｗ２に比べて十分に小さい。従って、図３４からも分かるように、ＩＧＢＴ５８’の薄厚部分（薄板部分）は十分に広い領域を有する。つまり活性層の厚さは薄く、広い領域を有する。それ故、ＩＧＢＴ５８’は十分な低損失性を有する。
【０１５２】
以上に示したＩＧＢＴ５８’は、通常のウエハからでは作製が困難な場合もあるが、エピタキシャル基板を用えば比較的容易に作製できる。つまり、ｐ＋型基板上に、ｎ＋型半導体層、ｎ−型半導体層を順次エピタキシャル成長させた後、ｐ＋型基板の裏面を全面エッチングして薄くした基板（エピタキシャル基板）を用意する。このエピタキシャル基板を用いて、まず、ｐ＋型基板の裏面を、パターニング及びエッチングして、メッシュパターンを形成する（図３３（ａ）（ｂ）参照）。このようにされた基板に対して、前述した第１の実施の形態と同様のプロセスを施して、ＩＧＢＴ５８’を作製する。これにより、通常のウエハからでは作製が困難な場合もあるＩＧＢＴ５８’を作製することができる。もっとも、通常のウエハを用いてＩＧＢＴ５８’を作製することも可能である。
【０１５３】
以上のように本実施の形態によれば、ＩＧＢＴ（チップ）サイズに合致した薄板部を基板の裏側から作製したので（図２９参照）、裏側外周部が厚く、裏側内周部が薄いＩＧＢＴ素子を作製することができる。すなわち、外周部において高い耐圧性を有するＩＧＢＴを、機械的強度が高く、低損失化性を有するものとして作製することができる。
【０１５４】
また、本実施の形態によれば、基板における厚板部を、細幅に且つメッシュ状に、密度高く形成したので（図３３参照）、基板に素子を作り込む際にこの厚板部との位置合わせをしなくとも、基板にそれぞれ同等の特性を有する素子を作製できる。
【０１５５】
（第５の実施の形態）
図３５は、ＩＧＢＴ５８（図３０参照）をマウントした状態を示すＩＧＢＴパッケージの断面図である。
【０１５６】
図３５に示すように、セラミックス基板７１上に、ＩＧＢＴ５８の凹凸に合致した銅板７２が設けられている。このため、この銅板７２は、ＩＧＢＴ５８の裏面電極（ドレイン電極）１３と、はんだ７３によって適正に接続される。
【０１５７】
図３６は、ＩＧＢＴ４８（図２５参照）をワイヤレスボンディングした状態を示すＩＧＢＴパッケージの断面図である。
【０１５８】
図３６に示すように、セラミックス基板７５上の銅板７６は、ＩＧＢＴ４８の凹凸に合致しているため、銅板７６とＩＧＢＴ４８の表面電極（ソース電極）１７とは、はんだ７８によって適正に接続される。即ち、図３８に示すような、ソース電極１７とはんだ７８との間に巣が形成されることによる接続不良は生じない。
【０１５９】
図３７は、ＩＧＢＴ５８’（図３４参照）をマウントした状態を示すＩＧＢＴパッケージの断面図である。
【０１６０】
図３７に示すように、セラミックス基板７１上の銅板７４は、ＩＧＢＴ５８’の凹凸に合致しているため、銅板７４とＩＧＢＴ５８’と裏面電極（ドレイン電極）１３とは、はんだ７３によって適正に接続される。
【０１６１】
以上のように本実施の形態によれば、マウントあるいはワイヤレスボンディング工程において、ＩＧＢＴの凹凸に適合した形状を有する銅板を用いるようにしたので、接続不良のない半導体パッケージを作製することができる。
【０１６２】
【発明の効果】
本発明によれば、基板の厚板部において基板の機械的強度を確保した状態で、基板の薄板部に半導体装置を作製するようにしたので、基板の処理時において基板の破損等は低減され、従って、素子厚の薄い高性能な半導体装置を作製できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態としての半導体装置製造用基板（基板）１を示す。
【図２】基板１の製造工程（第１の基板の製造工程）を示す断面図である。
【図３】基板１の製造工程（第２の基板の製造工程）を示す断面図である。
【図４】基板１の製造工程（第３の基板の製造工程）を示す断面図である。
【図５】縦型半導体素子（ＩＧＢＴ）の縦断面図を示す。
【図６】ＩＧＢＴ２１の製造工程（第１のＩＧＢＴの製造工程）を示す断面図である。
【図７】エピタキシャル基板の縦断面図を示す。
【図８】基板１の変形例を示す平面図である。
【図９】基板１の別の変形例を示す平面図である。
【図１０】図８及び図９に示す基板の変形例を示す平面図である。
【図１１】図１０に示す基板をスピンエッチングしている状態を平面的に示す図である。
【図１２】厚基板３をスピンエッチングして基板１を作製する工程を平面的に示す図である。
【図１３】基板１のさらに別の変形例を示す平面図である。
【図１４】本発明の第２の実施の形態としての基板３１を示す図である。
【図１５】基板３１の製造工程（第４の基板の製造工程）を示す断面図である。
【図１６】基板３１の別の製造工程（第５の基板の製造工程）を示す断面図である。
【図１７】基板３１のさらに別の製造工程（第６の基板の製造工程）を示す断面図である。
【図１８】ＩＧＢＴ２１の製造工程（第２のＩＧＢＴの製造工程）を示す断面図である。
【図１９】ＩＧＢＴ２１の製造工程（第３のＩＧＢＴの製造工程）の途中までを示す断面図である。
【図２０】図１９に続き、ＩＧＢＴ２１の製造工程（第３のＩＧＢＴの製造工程）を示す断面図である。
【図２１】基板３１の変形例を示す平面図である。
【図２２】基板３１の別の変形例を示す平面図である。
【図２３】表面及び裏面側の両方に凸部を有する基板３７を示す断面図である。
【図２４】本発明の第３の実施の形態としての基板４５を示す図である。
【図２５】ＩＧＢＴ４８の縦断面図を示す。
【図２６】ＩＧＢＴ４８の製造工程（第４のＩＧＢＴの製造工程）を示す断面図である。
【図２７】上述の第４のＩＧＢＴの製造工程の一部を変更した例を示す断面図である。
【図２８】基板４５の変形例を示す平面図である。
【図２９】本発明の第４の実施の形態としての基板５５を示す。
【図３０】ＩＧＢＴ５８の縦断面図を示す。
【図３１】ＩＧＢＴ５８の製造工程（第５のＩＧＢＴの製造工程）を示す断面図である。
【図３２】上述の第５のＩＧＢＴの製造工程を一部変更した例を示す断面図である。
【図３３】基板５５の変形例を示す図である。
【図３４】ＩＧＢＴ５８’の縦断面図を示す。
【図３５】ＩＧＢＴ５８をマウントした状態を示すＩＧＢＴパッケージの断面図である。
【図３６】ＩＧＢＴ４８をワイヤレスボンディングした状態を示すＩＧＢＴパッケージの断面図である。
【図３７】ＩＧＢＴ５８’をマウントした状態を示すＩＧＢＴパッケージの断面図である。
【図３８】ＩＧＢＴ４８をワイヤレスボンディングする際に接続不良が生じた状態を示す図である。
【符号の説明】
１、２２、３１、３２、３７、４２、４５、４７、５５、６１、６５ 基板
１ａ、１ａ’、３１ａ、３２ａ、４５ａ、４７ａ、５５ａ、６１ａ 厚板部（第２の基板部分）
１ｂ、１ｂ’、３１ｂ、３２ｂ、４５ｂ、４７ｂ、５５ｂ、６１ｂ 薄板部（第１の基板部分）
３、３３、４３ 厚基板
４、３４ 薄板基板
５、３５ 補強部
８、３８ 接着剤
１１ ｐ＋型ドレイン層
１２ ｎ＋型バッファ層
１３ ドレイン電極
１４ ｎ−型高抵抗層（中心構造）
１５ ｐ型ベース層
１６ ｎ＋型ソース領域
１７ ソース電極
１８ トレンチ
１９ ゲート絶縁膜
２０ ゲート電極
２１、４８、４９、５８、５８’ ＩＧＢＴ（縦型半導体装置）
２３ エピタキシャル基板
２４ ｎ＋型基板
２５ ｎ−型半導体層
３６ 材料部材
４６、５０、５６、６２ 基板の一部
７１、７５ セラミックス基板
７２、７４、７６ 銅板（導電体）
７３、７８ はんだ
８３ 鬆（空洞）
Ａ 裏面構造（第２回路構造）
ＣＴ 切欠部
Ｋ 表面構造（第１回路構造）
Ｓ１、Ｓ２ ダイシングライン
Ｔ１、Ｔ２ 厚さ
Ｗ１、Ｗ２ 幅
【発明の属する技術分野】
本発明は、半導体基板及びその製造方法、半導体装置及びその製造方法、半導体パッケージに関する。
【０００２】
【従来の技術】
縦型半導体素子は、活性層が薄いほどオン抵抗が減少し低損失性を有する。そのため、パンチスルー構造を有する縦型半導体素子においては活性層を薄く作り、活性層以外の部分を厚く設計することで必要な強度を得てきた。例えば６００Ｖ素子の場合には、活性層は６０〜８０μｍが望ましく、強度を確保するために、素子の裏面にある高濃度のｎ型層またはｐ型層を厚めに設計し、全体で３００μｍ以上の厚さにして作製していた。しかし、このような構成では、裏面構造を自由に設計できず、スイッチング損失を減らすために重要である、総濃度の薄いｎ型層またはｐ型層を作ることは困難であった。素子のオン抵抗が低く、かつスイッチング損失の小さな縦型半導体素子を作製するためには、例えば活性層と裏面のｎ型層・ｐ型層がそれぞれ最適な厚さとなるような厚さの薄い基板を用いることが考えられる。
【０００３】
【特許文献１】
特開平１０−５０７１８号公報
【特許文献２】
特開２００２−２６３０７号公報
【特許文献３】
特開２００２−１６２６６号公報
【０００４】
【発明が解決しようとする課題】
しかし、薄い基板の機械的強度は弱いため、例えば、上述の素子厚６０〜８０μｍに対応して当初から６０〜８０μｍ程度の薄い基板を用いると、基板が搬送中に割れ、また、基板が熱工程中に反ったり割れたりしてしまう。このため、薄い基板を用いて素子厚の薄い素子を作製することは困難であった。
【０００５】
そこで、厚い基板を用い、この厚い基板をプロセス中にＣＭＰ等により薄くする方法も考えられるが、この場合も上述同様に、その後のプロセスで基板が割れる等の問題があり、素子厚の薄い素子を作製するのは困難であった。
【０００６】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、素子厚の薄い高性能な半導体装置を製造可能な半導体基板及びその製造方法、素子厚の薄い高性能な半導体装置及びその製造方法、素子厚の薄い高性能な半導体素子を備えた半導体パッケージを提供することにある。
【０００７】
【課題を解決するための手段】
本発明の半導体基板は、第１の厚さを有する第１の基板部分と、前記第１の厚さよりも厚い第２の厚さを有する第２の基板部分とを備え、前記第２の基板部分は基板の外周部に沿って形成されたものとして構成される。
【０００８】
本発明の半導体基板は、第１の厚さを有する第１の基板部分と、前記第１の厚さよりも厚い第２の厚さを有する第２の基板部分とを備え、前記第２の基板部分が囲むことにより画定される前記第１の基板部分は単位素子領域であることを特徴とする。
【０００９】
本発明の半導体基板は、第１の厚さを有する第１の基板部分と、前記第１の厚さよりも厚い第２の厚さを有する第２の基板部分とを備え、複数の前記第２の基板部分は、単位素子領域において互いに交差するように、基板裏面に全面に形成されていることを特徴とする。
【００１０】
本発明の半導体基板の製造方法は、基板における少なくとも一方の面に選択的に凹部を形成することにより、第１の厚さを有する第１の基板部分と、前記第１の厚さよりも厚い第２の厚さを有する第２の基板部分とからなる基板を形成するものとして構成される。
【００１１】
本発明の半導体基板の製造方法は、基板における少なくとも一方の面に凸部を形成することにより、第１の厚さを有する第１の基板部分と、前記第１の厚さよりも厚い第２の厚さを有する第２の基板部分とからなる基板を形成するものとして構成される。
【００１２】
本発明の半導体装置の製造方法は、請求項１１乃至１８のいずれかに記載の半導体基板の製造方法を用いて半導体基板を作製し、前記半導体基板に縦型半導体装置を作製するものとして構成される。
【００１３】
本発明の半導体装置の製造方法は、前記縦型半導体装置は、第１回路構造と、第２回路構造と、前記第１構造及び第２構造の間の中心構造とから構成され、前記半導体基板の一方の面側に、前記第１回路構造を形成し、この後、半導体基板の前記一方の面に対向する他方の面側に、前記第２回路構造を形成し、前記第１回路構造と第２回路構造との間における前記半導体基板を前記中心構造とするものとして構成される。ここで、第１回路構造の形成後且つ第２回路構造の形成前に、第１回路構造の表面に第１の電極を形成し、第２回路構造の形成後に第２回路構造の表面に第２の電極を形成してもよい。
【００１４】
本発明の半導体装置の製造方法は、第１回路構造と、第２回路構造と、前記第１回路構造及び第２回路構造の間の中心構造とからなる縦型半導体装置を作製する半導体装置の製造方法であって、半導体基板の一方の面側に前記第１回路構造を形成し、この後、前記一方の面に対向する他方の面側を選択的に除去して、前記第１回路構造に対応する部分に凹面を形成し、この後、前記凹面に前記第２回路構造を形成し、前記第１回路構造と第２回路構造との間における前記半導体基板を前記中心構造とするものとして構成される。
【００１５】
本発明の半導体装置は、互いに対向する第１の面と第２の面とを備える半導体装置であって、前記第１の面に形成された第１の電極と、前記第２の面に形成された第２の電極との間に主電流を流すようにした半導体装置であって、前記第１の面における前記第１の電極が形成されていない部分は、前記第１の面における前記第１の電極が形成されている部分に対して、第１の凸部として凸状に形成されたものとして構成される。
【００１６】
本発明の半導体装置は、請求項２５乃至２９のいずれかに記載の半導体装置を備えた半導体パッケージであって、前記第１の面側の前記第１の凸部に合致した形状を有し、前記第１の電極と電気的に接続された第１の導電体を備えるものとして構成される。
【００１７】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態を説明する。
【００１８】
（第１の実施の形態）
図１（ａ）は、本発明の第１の実施の形態としての半導体装置製造用基板（基板）１の断面図を示し、図１（ｂ）は、この基板１の平面図を示す。
【００１９】
まず、この基板１の構造について説明する。
【００２０】
図１（ａ）に示すように、この基板１は、内周部の薄板部（第１の基板部分）１ｂと、この薄板部１ｂを同心円周状に囲む（図１（ｂ）参照）外周部の厚板部（第２の基板部分）１ａとから構成されている。薄板部１ｂは、複数の縦型半導体素子、例えば、絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）、ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）、ダイオード、サイリスタを作り込むためのものである。一方、外周部の厚板部１ａは、基板１の機械的強度を確保して、基板１の処理時、例えば搬送中や熱工程中において、基板１が割れたり反ったりすることを防ぐものである。この厚板部１ａの厚さＴ１は例えば３００μｍである。一方、薄板部１ｂの厚さＴ２は例えば６０〜８０μｍであり、この部分の基板１ｂの厚みは高性能な６００Ｖ素子を作製するに理想的な厚さとなっている。図１（ａ）に示すように、薄板部１ｂの表面Ｐ２及び厚板部１ａの表面Ｐ１はそれぞれ平面状を形成し、これらの表面Ｐ２及びＰ１を結ぶ平面（厚板部の端面）Ｐ３と表面Ｐ２とが形成する角度θ１はほぼ直角とされている。ここでは、角度θ１はほぼ直角とされているが、鋭角であっても鈍角であっても問題ない。
【００２１】
次に、この基板１の製造方法を例えば３つ説明する。
【００２２】
まず、第１番目の、基板１の製造方法について説明する（第１の基板の製造方法）。
【００２３】
図２（ａ）及び図２（ｂ）は、基板１の製造工程（第１の基板の製造工程）を示す断面図である。
【００２４】
以下、第１の基板の製造工程について説明する。
【００２５】
まず、図２（ａ）に示すように、厚い基板（厚基板）３を用意する。この厚基板３上に、レジスト（図示せず）を塗布し、露光及び現像処理をして、フォトマスクパターン３ａを形成する。
【００２６】
次に、このフォトマスクパターン３ａを用いて、図２（ｂ）に示すように、厚基板３を、例えばリアクティブ・イオン・エッチング（ＲＩＥ）あるいはスピンエッチングして、凹面Ｐ２を形成する。この後、フォトマスクパターン３ａを除去する。これにより基板１を完成させる。
【００２７】
凹面Ｐ２を形成するには、上述のＲＩＥやスピンエッチングの他、サンドブラスト処理、つまりノズルから磨砥粒を吐出させながら厚基板３上を移動させて厚基板３の表面を削る処理を行ってのよい。この他、研磨処理を行ってもよい。
【００２８】
次に、第２番目の、基板１の製造方法（第２の基板の製造方法）について説明する。
【００２９】
図３（ａ）及び図３（ｂ）は、基板１の製造工程（第２の基板の製造工程）を示す断面図である。
【００３０】
以下、第２の基板の製造工程について説明する。
【００３１】
まず、図３（ａ）に示すように、薄厚の基板（薄板基板）４を用意する。この薄板基板４は、通常のウエハ（基板）、あるいは通常の基板上にエピタキシャル成長を行った基板（エピタキシャル基板）（図７（ａ）参照）である。
【００３２】
次に、図３（ｂ）に示すように、薄板基板４の外周部に、単結晶半導体層による補強部５をエピタキシャル成長により形成する。補強部５として、ＣＶＤ法や熱酸化法等による酸化膜（シリコン酸化膜）を形成してもよい。以上により基板１を完成させる。
【００３３】
次に、第３番目の、基板１の製造方法（第３の基板の製造方法）について説明する。
【００３４】
図４（ａ）及び図４（ｂ）は、基板１の製造工程（第３の基板の製造工程）を示す断面図である。
【００３５】
以下、第３の基板の製造工程について説明する。
【００３６】
まず、図４（ａ）に示すように、薄板基板４を用意する。薄板基板４としては、通常のウエハ（基板）やエピタキシャル基板を用いることができる。
【００３７】
次に、図４（ｂ）に示すように、、薄板基板４の外周部に、シリコンや石英を主体とする材料部材（補強部）６を、ポリイミド樹脂（熱硬化性樹脂）等の接着剤８によって、貼り付ける。以上により基板１を完成させる。
【００３８】
次に、基板１の薄板部１ｂ（図１（ａ）参照）に作り込まれる縦型半導体素子の一例を説明する。
【００３９】
図５は、この縦型半導体素子（ＩＧＢＴ）の縦断面図を示す。このＩＧＢＴは、１つの基板１の薄板部１ｂに複数個作り込まれるが、ここではそのうちの１つに着目している。
【００４０】
このＩＧＢＴ２１の構造について説明する。
【００４１】
図５に示すように、薄厚のｐ＋型ドレイン層（ｐ＋型コレクタ層）１１が形成されている。このｐ＋型ドレイン層１１上にはｎ＋型バッファ層１２が形成されており、このｎ＋型バッファ層１２上にはｎ−型高抵抗層１４が形成されている。このｎ−型高抵抗層１４上にはｐ型ベース層１５が形成されており、このｐ型ベース層１５の表面領域の一部は、ソース電極１７とのオーミック接触を可能とするため、高濃度領域とされている。また、ｐ型ベース層１５の表面領域には、上述の高濃度領域と一部重なった状態でｎ＋型ソース領域（ｎ＋型エミッタ領域）１６が形成されている。これらｎ＋型ソース領域１６及び高濃度領域の両方の表面に接した状態でソース電極（表面電極）１７が形成されている。一方、このｎ＋型ソース領域１６の表面から内部に向けて、ｎ−型高抵抗層１４に達するトレンチ１８が形成されている。このトレンチ１８の底面及び側壁にはゲート絶縁膜１９が形成されており、このゲート絶縁膜１９の内側にはゲート電極２０が形成されている。一方、ｐ＋型ドレイン層１１の下面にはドレイン電極（裏面電極）１３が形成されている。ドレイン電極１３の材料としては、例えばアルミニウム（Ａｌ）、クロム（Ｃｒ）、銀（Ａｇ）、金（Ａｕ）が用いられる。
【００４２】
以降、本実施の形態では、図５にも示すように、ｐ＋型ドレイン層１１、ｎ＋型バッファ層１２を裏面構造Ａと称し、ｐ型ベース層１５、ｎ＋型ソース領域１６、トレンチ１８、ゲート絶縁膜１９及びゲート電極２０を表面構造Ｋと称する。そして、これら裏面構造Ａ及び表面構造Ｋの間のｎ−型高抵抗層１４を中心構造と称する。
【００４３】
次に、このＩＧＢＴ２１の製造方法（第１のＩＧＢＴの製造方法）について説明する。
【００４４】
図６（ａ）〜（ｄ）は、ＩＧＢＴ２１の製造工程（第１のＩＧＢＴの製造工程）を示す工程断面図である。
【００４５】
以下、図６及び図５を用いて、この第１のＩＧＢＴの製造工程について説明する。
【００４６】
まず、図６（ａ）に示すように、基板（ｎ−型基板）２２を用意する。この基板２２は、エピタキシャル基板でない通常のｎ− 型基板である。この基板２２は、図２に示す第１の基板の製造方法を用いて作製されたものである。この基板（ｎ−型基板）２２の一部は、図５からも分かるように、ＩＧＢＴ２１のｎ−型高抵抗層１４となるものである。
【００４７】
次に、図６（ｂ）に示すように、ＩＧＢＴ２１の裏面構造Ａ（ｐ＋型ドレイン層１１、ｎ＋型バッファ層１２（図５参照））を形成する。より詳しくは以下の通りである。
【００４８】
即ち、図６（ｂ）及び図５に示すように、特に図５に示すように、基板２２の裏面からリン（不純物）を例えば１ＭｅＶで高加速イオン注入して、ｎ＋型バッファ層１２を形成し、続いて、ボロンを通常の速度でイオン注入して、ｐ＋型ドレイン層１１を形成する。この後、レーザーアニール、フラッシュアニール、シンター、熱拡散等の熱処理を行いｎ＋型バッファ層１２及びｐ＋型ドレイン層１１内の不純物を十分に拡散させる。これによりＩＧＢＴの裏面構造Ａ（基板の裏面側からの処理によって形成される構造）を完成させる。
【００４９】
次に、図６（ｃ）に示すように、ＩＧＢＴ２１の表面構造Ｋ（ｐ型ベース層１５、ｎ＋型ソース領域１６、トレンチ１８、ゲート絶縁膜１９及びゲート電極２０）及びソース電極１７を形成する。より詳しくは以下の通りである。
【００５０】
即ち、図６（ｃ）及び図５に示すように、特に図５に示すように、基板の表面領域に、ホウ素等の不純物を打ち込んで熱処理して、ｐ型ベース層１５を形成する。次いで、ｐ型ベース層１５の表面領域に選択的にリン等の不純物を打ち込んで熱処理してｎ＋型ソース領域１６を形成する。次いで、ｐ型ベース層１５及びｎ＋型ソース領域１６上にフォトレジストを塗布し、フォトリソグラフィ技術を用いてフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンを用いてｎ＋型ソース領域１６の表面からｎ−型高抵抗層１４に達するトレンチ１８を形成する。フォトレジストパターンを除去した後、全面に絶縁性材料であるシリコン酸化膜を形成し、エッチバックして、トレンチ１８の底面及び側壁にゲート絶縁膜１９を形成する。次に、全面に導電性材料であるポリシリコン等を全面に形成し、平坦化処理して、トレンチ１８内にゲート電極２０を形成する。これによりＩＧＢＴの表面構造Ｋ（基板の表面側からの処理によって形成される構造）を完成させる。この後、導電性材料であるアルミニウム等の金属を全面に形成し、パターニング後エッチングし、ｎ＋型ソース領域１６及びｐ型ベース層１５の表面にソース電極１７を形成する。
【００５１】
この後、図６（ｃ）に示すように、ｐ＋型ドレイン層１１の表面にドレイン電極１３を形成する。
【００５２】
次に、ダイシングラインに沿って基板をダイシングして、図６（ｄ）に示すように、各ＩＧＢＴ（チップ）２１に分ける。このＩＧＢＴ２１の素子厚は十分に薄いため、オン電圧（ドレイン電極１３−ソース電極１７間の電圧）は低く、従って、このＩＧＢＴ２１は低損失性を有する。
【００５３】
以上のＩＧＢＴ２１の作製工程では、エピタキシャル基板でない通常の基板２２（図６（ａ）参照）を用いたが、ＩＧＢＴ２１の作製に当たっては、図７（ａ）又は図７（ｂ）に示すエピタキシャル基板を用いてもよい。図７（ａ）のエピタキシャル基板２３は、ｎ＋型基板２４の表面に、ｎ−型半導体層２５をエピタキシャル成長させた後、ｎ＋型基板２４の裏面を所定の厚さまで全面エッチングし、その後にｎ−型半導体層２５の一部をエッチング除去したものである。このエピタキシャル基板２３を用いてＩＧＢＴ２１（図５参照）を製造する場合、エピタキシャル基板２３におけるｎ＋型基板２４の一部がｎ＋型バッファ層１２となり、ｎ＋型基板２４上のｎ−型半導体層２５の一部がｎ−型高抵抗層１４となる。従って、ＩＧＢＴ２１の作製工程において、ｎ＋型バッファ層１２を形成する工程は不要となり、工程を簡略化することができる。一方、図８（ｂ）のエピタキシャル基板（２段エピタキシャル基板）２６は、ｐ＋型基板２７上に、ｎ＋型半導体層２８、ｎ−型半導体層２９を順次エピタキシャル成長させた後、ｐ＋型基板２７の裏面を所定の厚さまで全面エッチングし、その後、ｎ−型半体層２９の一部をエッチング除去したものである。このエピタキシャル基板２６によれば、ＩＧＢＴの作製工程において、ＩＧＢＴ２１のｐ＋型ドレイン層１１（図５参照）を形成する必要がないので、上のエピタキシャル基板２３を用いた場合よりもさらに工程を簡略化することができる。
【００５４】
図８は、基板１（図１参照）の変形例を示す平面図である。
【００５５】
図８に示すように、平面的に円形形状を有する、例えば３つの薄板部３１ｂ（１）〜（３）が、基板３１の中央を中心としてほぼ均等に分散配置されている。別の言い方をすると、基板の機械的強度を確保する厚板部３１ａが、基板の外周部に加え、内周部の一部（例えば中心部やその近傍等）にも形成されている。即ち、この基板３１は、外周部にのみ厚み（厚板部）を有する基板１（図１参照）よりも厚板部の占める割合が大きい。よって、この基板３１は、外周部のみに厚板部を有する基板１よりも強い機械的強度を有する。この基板３１を製造するには、上述した図２〜図４に示したのと同様の方法を用いればよい。
【００５６】
図９は、基板１（図１参照）の別の変形例を示す平面図である。
【００５７】
図９に示すように、平面的に四角形状を有する、例えば４つの薄板部３２ｂ（１）〜（４）が、基板３２の中央を中心としてほぼ均等に分散配置されている。つまり、この基板３２も、上述の基板３１（図８参照）と同様、厚板部３２ａが、外周部に加え、内周部にも形成される。よって、この基板３２も、上述の基板３１と同様、基板１よりも機械的強度が高いものとして構成されている。一方、薄板部３２ｂ（１）〜（４）は、上述したように、それぞれ平面的に四角形状を有するので、平面的に四角形状を有する縦型半導体素子を効率よく作製できる。この基板３２を製造するには、上述した図２〜図４に示したのと同様の方法を用いればよい。
【００５８】
図１０は、図８及び図９に示す基板の変形例を示す平面図である。
【００５９】
図１０に示すように、厚板部６５ａは、基板６５における外周部の全てには形成されていない。即ち、外周部の一部は、薄板部６５ｂ（切欠部ＣＴ）とされている。この薄板部６５ｂの表面は、基板６５の内周部から外周部までとぎれることなく続いている。
【００６０】
以上の構成を有する基板６５は、スピンエッチング等のウエットエッチングを行う際に、ウエハ周辺部でよどみなく反応後のエッチング液が流出するので、安定したエッチングレートを実現できる。また、この基板６５は、レジスト塗布の際にも、ウエハ周辺部で余計なレジストがよどみなく流出するので、均一な厚さのレジスト膜を形成できる。以下、スピンエッチングにより安定したエッチングレートを実現できることについて詳しく述べる。
【００６１】
図１１は、図１０に示す基板６５の薄板部６５ｂをスピンエッチングしている状態を示す図である。
【００６２】
基板６５は、厚板部６５ａ上にフォトレジストＰＲ１を載せた状態で、図中矢印方向に回転させられている。そして、基板６５の上方（紙面に垂直な方向）から、薬液（エッチング液）がスプレー状に継続的に噴射されている。薬液を吹き付けられた薄板部６５ｂは溶かされ、基板を溶かした薬液と共に（以下これらを除去物と称する）、基板の回転による遠心力によって基板６５の外周方向へ流され、欠切部ＣＴから外部へ流出する。
【００６３】
これに対し、例えば、図１２に示すように、基板１の薄板部１ｂ（図１参照）をスピンエッチングする場合、薄板部１ｂからの除去物は、基板１の外周方向へ運ばれるものの、厚板部１ａの内壁付近において溜まってしまう。従って、基板１ではエッチングレートは安定しない。
【００６４】
この点、上述の基板６５のスピンエッチングでは、薄板部６５ｂが溶かされたことによる除去物は、基板６５の外周部における欠切部ＣＴから流出し、基板１のように外周部において溜められることはなく、安定したエッチングレートを実現できる。
【００６５】
以上のような効果は、その後にＩＧＢＴなどの素子を作る際にスピンエッチング、レジスト塗布工程などで同様に得ることができる。
【００６６】
このように安定したエッチングレートを実現できる基板６５は、外周部において切欠部ＣＴを有するものの、プロセス中において十分な機械的強度を有する。より詳しくは以下の通りである。
【００６７】
即ち、一般に、基板（ウエハ）はシリコン単結晶により構成されているため、例えばオリエンテーションフラット（図示せず）に対して特定の方向に一直線に割れやすい性質を有する。しかし、図１０に示す基板６５は、基板上の任意の一直線、例えば図中、Ｘ−Ｘ線やＹ−Ｙ線における断面において、厚板部６５ａを含む。よって、この基板６５は、欠切部ＣＴを有するものの、プロセス中において十分な機械的強度を有する。
【００６８】
図１３は、基板１のさらに別の変形例を示す平面図である。
【００６９】
図１３に示すように、この基板１’においては、表面Ｐ１’及びＰ２’をつなぐ平面（厚板部１ａ’の端面）Ｐ３’と、表面Ｐ２’とのなす角度（あるいは平面Ｐ３’と表面Ｐ１’とのなす角度）θ２は、９０度よりも大きい角度（鈍角）とされている。このため、以下に詳しく述べるように、例えば薄板部１ｂ’上にレジスト膜（例えばイオン注入マスクやエッチングマスクのためのもの）を形成する場合、図１の基板１よりも、レジスト膜を均一の厚さで（むらなく）形成することができる。より詳しくは以下の通りである。
【００７０】
即ち、基板１’上にレジスト膜の形成工程においては、回転させた基板１’の中心部にレジストを滴下し、基板の回転による遠心力によってレジストを中心から外側に拡げる。基板の外側に拡げられたレジストは、基板１’の外周部（厚板部１ａ’）を容易に乗り越え、基板の外部に流出する。即ち、基板１’の外周部における角度θ２は鈍角であるので、ほぼ直角である基板１（図１参照）よりも、容易に外周部をレジストは乗り越える。別の言い方をすれば、基板１では、余分なレジストが凸部付近に溜まりやすいのに対し、この基板１’では、余分なレジストが基板の外部に流出する。従って、基板１’では基板１よりも容易に均一なレジスト膜を形成できるのである。
【００７１】
以上のように本実施の形態によれば、縦型半導体素子を形成する薄い部分（薄板部）と、プロセス中において基板の機械的強度を確保する厚い部分（厚板部）を形成したので、高性能な薄厚の縦型半導体装置を、搬送中や熱工程中における基板の破損を防ぎつつ、基板に作り込むことができる。
【００７２】
また、本実施の形態によれば、基板の外周部にのみ厚い部分（厚板部）を形成するようにした（図１参照）ので、厚板部によって縦型半導体装置の作製量が減ることも低減される。
【００７３】
また、本実施の形態によれば、基板の外周部に加え、内周部（例えば中心部及びその付近等）にも厚板部を形成するようにしたので（図８、図９等参照）、外周部にのみ厚板部を形成する場合よりも、基板の機械的強度を一層に高いものとすることができる。
【００７４】
（第２の実施の形態）
本実施の形態が第１の実施の形態と異なる点は以下の点にある。
【００７５】
即ち、第１の実施の形態では、図１に示すように、基板の表面側に凸部を形成し、この基板を用いてＩＧＢＴを作製した。本実施の形態では、図１４に示すように、基板の裏面側に凸部を形成し、この基板を用いてＩＧＢＴを作製する。
【００７６】
以下、本実施の形態について詳しく説明する。但し、第１の実施の形態において用いた図１〜図９中の部分と同一部分には同一の符号を付して説明を省略する。
【００７７】
図１４（ａ）は、本発明の第２の実施の形態としての基板３１の縦断面図を示し、図１４（ｂ）は、この基板３１の平面図を示す。
【００７８】
図１４（ａ）に示すように、この基板３１は、内周部の薄板部３１ｂと、外周部の厚板部３１ａとから構成され、基板裏側に凸部が形成されている。つまり、この基板３１は、ＩＧＢＴ２１の裏面構造Ａ（図５参照）を形成する側に凸部が形成されている。内周部の薄板部３１ｂは、複数の縦型半導体装置を作り込むものであり、外周部の厚板部３１ａは、プロセス中や搬送中において基板１の機械的強度を確保するものである。
【００７９】
次に、この基板３１の製造方法を、例えば３つ説明する。
【００８０】
図１５（ａ）（ｂ）は、この基板３１の製造工程（第４の基板の製造工程）を示す断面図であり、第１の実施の形態で用いた図２（ａ）（ｂ）に対応する。
【００８１】
即ち、図１５（ａ）に示すように、厚基板３３を用意し、次に、厚基板３３の一部３３ａを、図１５（ｂ）に示すように、エッチングや研磨、サンドブラスト等の手段を用いて除去する。これにより基板３１を完成させる。
【００８２】
図１６（ａ）（ｂ）は、基板３１の別の製造工程（第５の基板の製造工程）を示す断面図であり、第１の実施の形態で用いた図３（ａ）（ｂ）に対応する。
【００８３】
即ち、まず、図１６（ａ）に示すように、薄板基板３４を用意する。
【００８４】
次に、図１６（ｂ）に示すように、薄板基板３４の裏面外周部に、例えば半導体層や酸化膜からなる補強部３５を形成する。これにより基板３１を完成させる。
【００８５】
図１７（ａ）（ｂ）は、基板３１のさらに別の製造工程（第６の基板の製造工程）を示す断面図であり、第１の実施の形態で用いた図４（ａ）（ｂ）に対応する。
【００８６】
即ち、まず、図１７（ａ）に示すように、薄板基板３４を用意する。
【００８７】
次に、図１７（ｂ）に示すように、薄板基板３４の裏面外周部に、例えばシリコンや石英等からなる材料部材３６を接着剤３８等で貼り付ける。これにより基板３１を完成させる。
【００８８】
次に、この基板３１を用いてＩＧＢＴ２１（図５参照）を作製する方法（第２のＩＧＢＴの製造方法）について説明する。
【００８９】
図１８（ａ）〜（ｄ）は、ＩＧＢＴ２１の製造工程（第２のＩＧＢＴの製造工程）を示す断面図である。
【００９０】
以下、図１８（ａ）〜（ｄ）を用いて、この第２のＩＧＢＴの製造工程について説明する。
【００９１】
まず、図１８（ａ）に示すように、基板４２を用意する。この基板４２は、ｎ− 型基板であり、上述した第４の基板の製造方法（図１５参照）を用いて作製されたものである。この基板４２の一部は、図５からも分かるように、ＩＧＢＴ２１のｎ−型高抵抗層１４となるものである。作製基板としてはエピタキシャル基板を用いてもよい。
【００９２】
次に、図１８（ｂ）に示すように、基板４２の裏面側に、裏面構造Ａ（ｎ＋型バッファ層１２、ｐ＋型ドレイン層１１）（図５参照）を、第１の実施の形態で説明した方法を用いて形成する。
【００９３】
次に、図１８（ｃ）に示すように、基板の表面側に、表面構造Ｋ（ｐ型ベース層１５、ｎ＋型ソース領域１６、トレンチ１８、ゲート絶縁膜１９及びゲート電極２０）及びソース電極１７を第１の実施の形態で説明した方法を用いて形成する。さらに、ｐ＋型ドレイン層１１の表面にドレイン電極１３を形成する。
【００９４】
次に、図１８（ｄ）に示すように、この基板をダイシングラインに沿ってダイシングして、各ＩＧＢＴ（チップ）２１に分ける。
【００９５】
次に、このＩＧＢＴ２１のさらに別の製造方法（第３のＩＧＢＴの製造方法）について説明する。この第３のＩＧＢＴの製造方法が、上述した第２のＩＧＢＴの製造方法と異なる点は以下の通りである。
【００９６】
即ち、上述した第２のＩＧＢＴの製造方法では、ＩＧＢＴ２１の作製に当たり、予め薄板部（薄厚部分）が形成された基板４２（図１８（ａ）参照）を用いた。これに対し、この第３のＩＧＢＴの製造方法では、ＩＧＢＴ２１の作製に当たり、厚基板を用い、製造工程中に薄板部を形成する（図１９（ａ）（ｃ）参照）。
【００９７】
以下、この第３のＩＧＢＴの製造方法について詳しく説明する。
【００９８】
図１９（ａ）〜（ｃ）及び図２０（ａ）（ｂ）は、このＩＧＢＴの製造工程（第３のＩＧＢＴの製造工程）を示す断面図である。
【００９９】
まず、図１９（ａ）に示すように、厚基板（ｎ−型基板）４３を用意する。このｎ−型基板４３の一部は、図５からも分かるように、ＩＧＢＴ２１のｎ−型高抵抗層１４となるものである。
【０１００】
次に、図１９（ｂ）に示すように、ｎ−型基板４３の表面側に、表面構造Ｋ（１５、１６、１８〜２０）及びソース電極１７（図５参照）を、第１の実施の形態で説明した方法を用いて形成する。
【０１０１】
次に、図１９（ｃ）に示すように、ｎ−型基板の裏面側の内周部を、所望の厚さになるまで、例えばウエットエッチングであるスピンエッチングを用いてエッチングする。
【０１０２】
次に、図２０（ａ）に示すように、ｎ−型基板の裏面内周部に裏面構造Ａ（１１、１２）を形成し、その後にドレイン電極１３（図５参照）を、第１の実施の形態で説明した方法を用いて形成する。上述した図１９（ｂ）に示すプロセスで形成したソース電極１７は、この本プロセスにおいて、裏面構造Ａを形成した後、ドレイン電極１３を形成する前に、形成しても良い。
【０１０３】
次に、図２０（ｂ）に示すように、この基板を、ダイシングラインに沿ってダイシングして、各ＩＧＢＴ（チップ）２１に分ける。
【０１０４】
以上に説明した工程では、エピタキシャルウエハでない通常のウエハを用いたが、エピタキシャルウエハ（例えばｎ−型基板上にｎ＋型半導体層を形成したもの）を用いた場合はさらに工程を簡略化することができる。即ち、このエピタキシャルウエハを用いた場合は、ｎ＋型バッファ層１２（図５参照）の形成プロセスが不要となるのでその分工程を簡略化することができる。
【０１０５】
図２１は、基板３１（図１４参照）の変形例を示す平面図であり、第１の実施の形態で用いた図８に対応する。
【０１０６】
図２２は、この基板３１の別の変形例を示す平面図であり、第１の実施の形態で用いた図９に対応する。
【０１０７】
図２１及び図２２に示す基板６１、６２ように、基板の外周部に加えて、内周部にも厚板部６１ａ、６２ａが形成されているので基板の強度が一層に確保される。即ち、例えば基板３１（図１４参照）のように外周部のみに凸部を形成しただけでは基板の強度が不足する場合は、このように内周部にも凸部を形成することで基板強度を確実なものとすることができる。
【０１０８】
ところで、本実施の形態では、ＩＧＢＴ２１（図５参照）の作製に当たり、裏面側に凸部を有する基板３１（図１４参照）を用い、一方、第１の実施の形態では、表面側に凸部を有する基板１（図１（ａ）参照）を用いた。即ち、いずれか一方の側に凸部が形成された基板を用いた。
【０１０９】
これに対し、図２３に示すように、ＩＧＢＴ２１の作製に当たっては、表面及び裏面の両面側に凸部が形成された基板３７を用いてもよい。この基板３７を作製するには、第１あるいは第２の実施の形態で説明した方法（図２〜図４、図１５〜図１７参照）を用いればよい。
【０１１０】
以上のように、本実施の形態によれば、裏面側に凸部を有する基板を用いても、高性能な薄厚の縦型半導体装置を、搬送中や熱工程中における基板の破損を防ぎつつ、作製することができる。
【０１１１】
（第３の実施の形態）
本実施の形態が、上述した第１及び第２の実施の形態と異なる点は以下の点にある。
【０１１２】
即ち、第１及び第２の実施の形態では、図５に示すように、素子厚が全体に薄いＩＧＢＴ２１を作製したが、本実施の形態では、図２５に示すように、外周部の素子厚が厚く、内周部の素子厚が薄いＩＧＢＴ４８を作製する。以下、本実施の形態について詳しく述べる。
【０１１３】
図２４（ａ）は、本発明の第３の実施の形態としての基板４５を示す平面図である。図２４（ｂ）は、この基板４５のＣ−Ｃ線における断面を拡大して示した図である。図２４（ｃ）は、図２４（ａ）の基板４５の一部４６（チップ１つ分）を拡大して示した平面図である。図２４（ａ）（ｂ）中、Ｓ１、Ｓ１、・・及びＳ２、Ｓ２・・はダイシングラインである。
【０１１４】
図２４（ａ）に示すように、この基板４５は、ＩＧＢＴ（チップ）サイズに合わせて升目状に配置形成された薄板部４５ｂ、４５ｂ・・と、これら薄板部４５ｂ、４５ｂ・・を囲む厚板部４５ａとから構成されている。つまり、図２４（ｂ）及び図２４（ｃ）に示すように、特に図２４（ｃ）に示すように、基板４５の一部４６（チップ１つ分）における、外周部の厚さが厚く、内周部の厚さが薄くなるように、薄板部４５ｂ及び厚板部４５ａが形成されている。図２４（ａ）の基板４５は、第１及び第２の実施の形態と同様にエッチング、層堆積、材料接着等の手段を用いて作製できる。この基板４５に作り込まれるＩＧＢＴ例を図２５に示す。
【０１１５】
図２５は、このＩＧＢＴの縦断面図を示す。
【０１１６】
図２５に示すように、このＩＧＢＴ４８の外周部は厚く、内周部は薄く構成されている。外周部の凸部分は、ＩＧＢＴ４８の機械的強度を高めるものであり、ｎ−型高抵抗層１４により構成されている。他の部分の構成は、図５に示すＩＧＢＴ２１と同じであるので、同一の部分には同一の符号を付して説明を省略する。
【０１１７】
次に、このＩＧＢＴ４８の製造方法（第４のＩＧＢＴの製造方法）について説明する。
【０１１８】
図２６は、このＩＧＢＴ４８の製造工程（第４のＩＧＢＴの製造工程）を示す断面図である。
【０１１９】
以下、この第４のＩＧＢＴの製造工程について説明する。
【０１２０】
まず、図２６（ａ）に示すように、基板（ｎ−型基板）４５（図２４参照）を用意する。
【０１２１】
次に、図２６（ｂ）に示すように、基板４５の裏面に、裏面構造Ａ（１１、１２）（図２５参照）を、上述した第１の実施の形態で説明した方法を用いて形成する。
【０１２２】
次に、図２６（ｃ）に示すように、基板の各凹面に、表面構造Ｋ（１５、１６、１８〜２０）を形成し、その後ソース電極１７（図２５参照）を、第１の実施の形態で説明した方法を用いて形成する。さらに、ｐ＋型ドレイン層１１の表面にドレイン電極１３を形成する。
【０１２３】
次に、図２６（ｄ）に示すように、基板をダイシングラインに沿ってダイシングして、各ＩＧＢＴ（チップ）４８に分ける。
【０１２４】
ところで、この後の工程として、例えば、各ＩＧＢＴ４８のボンディング工程、つまり、例えばソース電極１７とリード電極（図示せず）とをアルミニウムワイヤ（Ａｌワイヤ）（図示せず）等により接続する工程がある。このボンディング工程において、各ＩＧＢＴ４８の凸部分が邪魔になり、接続作業が容易に行えない場合も考えられる。このような場合は、接続作業を容易に行える程度にまで、外周部の凸部分が薄くされたＩＧＢＴを作製すればよい。このＩＧＢＴの製造工程を図２７に示す。
【０１２５】
図２７に示すように、図２７（ａ）〜（ｃ）の工程は、図２６（ａ）〜（ｃ）の工程と同一である（但し、図２６（ｃ）と異なり、図２７（ｃ）ではドレイン電極１３は形成しない）。本工程では、図２７（ｃ）の工程の後、図２７（ｄ）に示すように、外周部の凸部分をエッチング等により一部除去する工程を行う。即ち、この凸部分を所望の厚さにまで薄くする。この後、ｐ＋型ドレイン層の表面にドレイン電極１３を形成し、図２７（ｅ）に示すように、基板をダイシングして、各ＩＧＢＴ４９に分ける。
【０１２６】
図２８（ａ）は、基板４５（図２４参照）の変形例を示す平面図である。図２８（ｂ）は、この基板４７の一部５０（チップ１つ分）を拡大した平面図を示す。図２８（ａ）中、Ｓ１、Ｓ１・・・及びＳ２、Ｓ２・・・はダイシングラインである。
【０１２７】
図２８（ａ）に示すように、基板４７には複数の薄板部４７ｂが形成され、各薄板部４７ｂからは、例えば４つのＩＧＢＴが作製される。従って、この基板４７は、各薄板部から１つのＩＧＢＴを作製する基板４５（図２４参照）よりも、効率よく素子を作製することができる。但し、この基板４７から作製されたＩＧＢＴ（図示せず）は、図２８（ｂ）からも分かるように、その厚板部領域が、図２５に示すＩＧＢＴ４８の厚板部領域よりも半減するので（図２４（ｃ）参照）、ＩＧＢＴ４８よりも機械的強度が若干低くなる。
【０１２８】
以上のように本実施の形態によれば、各ＩＧＢＴ素子（チップ）サイズに合致した薄板部を基板に形成したので（図２４（ａ）参照）、外周部が厚く、内周部の薄いＩＧＢＴ素子を作製することができる。すなわち、機械的強度の高い、低損失性を有するＩＧＢＴ素子を作製することができる。
【０１２９】
また、本実施の形態によれば、基板に形成した複数の薄板部に、外周部が厚く、内周部の薄い半導体素子を複数作り込むようにしたので（図２８（ａ）参照）、機械的強度の高い、低損失性を有する半導体素子を効率よく作製することができる。
【０１３０】
（第４の実施の形態）
本実施の形態が第３の実施の形態と異なる点は以下の点にある。
【０１３１】
即ち、前述した第３の実施の形態では、図２５に示すように、表側外周部に凸部を有するＩＧＢＴ４８を作製したが、本実施の形態では、図３０に示すように、裏側外周部に凸部を有するＩＧＢＴ５８を作製する。以下、本実施の形態について詳しく述べる。
【０１３２】
図２９（ａ）は、本発明の第４の実施の形態としての基板５５を示す平面図である。図２９（ｂ）は、この基板５５のＤ−Ｄ線における断面を拡大して示す図である。図２９（ｃ）は、この基板５５の一部５６（チップ１つ分）を拡大した平面図を示す。図中、Ｓ１、Ｓ１、・・・及びＳ２、Ｓ２・・・はダイシングラインを示す。
【０１３３】
図２９（ａ）に示すように、この基板５５の凸部は、裏面側に形成されている。より詳しくは以下の通りである。
【０１３４】
この基板５５は、ＩＧＢＴ（チップ）サイズに合致した薄板部５６ｂ、５６ｂ・・と、薄板部５６ｂ、５６ｂ・・を囲む厚板部５６ａとから構成される。つまり、図２９（ｂ）及び図２９（ｃ）に示すように、特に図２９（ｃ）に示すように、基板の一部５６（チップ１つ分）の外周部が厚く、内周部が薄くなるように、厚板部５５ａ及び薄板部５５ｂが形成されている。この基板５５は、第３の実施の形態と同様に、エッチング、層堆積、材料接着等の手段を用いて形成することができる。この基板５５に作り込まれるＩＧＢＴ例を図３０に示す。
【０１３５】
図３０は、このＩＧＢＴの縦断面図を示す。
【０１３６】
図３０に示すように、このＩＧＢＴ５８の凸部分は、ＩＧＢＴ５８の裏側に形成されている。このため、このＩＧＢＴ５８は、外周部において、高い耐圧性を有する。この理由について述べると以下の通りである。
【０１３７】
一般に、縦型半導体装置の場合、耐圧を確保するため、外周部にリサーフやガードリングなどの終端構造（図示せず）を設けるが、それでも、外周部は内周部に比べて耐圧が低い。この点、図３０のＩＧＢＴ５８は、裏側外周部が厚く構成されているため、つまり活性層の厚さが大きいため、ｐ型ベース層１５とｎ−型高抵抗層１４とにより形成されるの空乏層が図中下側方向に長く延びる。このため、このＩＧＢＴ５８は、外周部において、高い耐圧性を有するのである。
【０１３８】
このＩＧＢＴ５８における他の部分については、図２５のＩＧＢＴ４８とほぼ同じであるので、同一部分には同一の符号を付し説明を省略する。
【０１３９】
次に、このＩＧＢＴ５８の製造方法（第５のＩＧＢＴの製造方法）について説明する。
【０１４０】
図３１は、このＩＧＢＴ５８の製造工程（第５のＩＧＢＴの製造工程）を示す断面図である。
【０１４１】
以下、この第５のＩＧＢＴの製造工程について説明する。
【０１４２】
まず、図３１（ａ）に示すように、基板（ｎ−型基板）５５（図２９（ａ）参照）を用意する。
【０１４３】
次に、図３１（ｂ）に示すように、ｎ−型基板５５の裏面に、ＩＧＢＴの裏面構造Ａ（１１、１２）（図３０参照）を、第１の実施の形態で説明した方法を用いて形成する。
【０１４４】
次に、図３１（ｃ）に示すように、ｎ−型基板５５の表面に、ＩＧＢＴの表面構造Ｋ（１５、１６、１８〜２０）を形成し、その後ソース電極１７（図３０参照）を、第１の実施の形態で説明した方法を用いて形成する。さらに、ｐ＋型ドレイン層１１の表面にドレイン電極１３を形成する。
【０１４５】
次に、図３１（ｄ）に示すように、基板をダイシングラインに沿ってダイシングして、各ＩＧＢＴ５８に切り分ける。
【０１４６】
ところで、この後の工程として、例えば、各ＩＧＢＴ５８のマウント工程がある。このマウント工程において、ＩＧＢＴ５８の裏面の凹凸のため、半田付け（接続作業）が困難になることも考えられる。この場合は、接続作業を容易に行える程度にまで、裏面の凸部が薄くされたＩＧＢＴを作製すればよい。このＩＧＢＴの製造工程を図３２に示す。
【０１４７】
図３２に示すように、図３２（ａ）〜（ｃ）の工程は、図３１（ａ）〜（ｃ）の工程と同一である（但し、図３１（ｃ）と異なり、図３２（ｃ）ではドレイン電極１３は形成しない）。本工程では、図３２（ｃ）の工程の後、図３２（ｄ）に示すように、ｐ＋型ドレイン層の表面にドレイン電極１３を形成し、さらに凸部をエッチングして、凸部を所望の厚さにまで薄くする。この後、図３２（ｅ）に示すように、基板をダイシングして、各ＩＧＢＴ４９に分ける。
【０１４８】
図３３（ａ）は、基板５５（図２９参照）の変形例を示す底面図である。図３３（ｂ）は、この基板６１の一部６２（チップ１つ分）を拡大した底面図を示す。
【０１４９】
図３４は、図３３（ａ）の基板６１に作り込まれたＩＧＢＴのうちの１つを示す縦断面図である。
【０１５０】
図３３（ｂ）から分かるように、基板６１の裏側には幅の細い厚板部６１ａがメッシュ状に密度高く形成されている。従って、基板６１にＩＧＢＴ５８’（図３４参照）を作り込む際に、厚板部６１ａとの位置合わせを行わなくとも、作製された各ＩＧＢＴ５８’はそれぞれ同等の密度の凸部を有する。即ち、作製された各ＩＧＢＴ５８’はそれぞれ同等の特性を有する。
【０１５１】
また、図３３（ｂ）に示すように、厚板部６１ａの幅Ｗ１は、チップ１つ分６２の幅Ｗ２に比べて十分に小さい。即ち、図３４に示すように、ＩＧＢＴの凸部の幅Ｗ１は、ＩＧＢＴの素子幅Ｗ２に比べて十分に小さい。従って、図３４からも分かるように、ＩＧＢＴ５８’の薄厚部分（薄板部分）は十分に広い領域を有する。つまり活性層の厚さは薄く、広い領域を有する。それ故、ＩＧＢＴ５８’は十分な低損失性を有する。
【０１５２】
以上に示したＩＧＢＴ５８’は、通常のウエハからでは作製が困難な場合もあるが、エピタキシャル基板を用えば比較的容易に作製できる。つまり、ｐ＋型基板上に、ｎ＋型半導体層、ｎ−型半導体層を順次エピタキシャル成長させた後、ｐ＋型基板の裏面を全面エッチングして薄くした基板（エピタキシャル基板）を用意する。このエピタキシャル基板を用いて、まず、ｐ＋型基板の裏面を、パターニング及びエッチングして、メッシュパターンを形成する（図３３（ａ）（ｂ）参照）。このようにされた基板に対して、前述した第１の実施の形態と同様のプロセスを施して、ＩＧＢＴ５８’を作製する。これにより、通常のウエハからでは作製が困難な場合もあるＩＧＢＴ５８’を作製することができる。もっとも、通常のウエハを用いてＩＧＢＴ５８’を作製することも可能である。
【０１５３】
以上のように本実施の形態によれば、ＩＧＢＴ（チップ）サイズに合致した薄板部を基板の裏側から作製したので（図２９参照）、裏側外周部が厚く、裏側内周部が薄いＩＧＢＴ素子を作製することができる。すなわち、外周部において高い耐圧性を有するＩＧＢＴを、機械的強度が高く、低損失化性を有するものとして作製することができる。
【０１５４】
また、本実施の形態によれば、基板における厚板部を、細幅に且つメッシュ状に、密度高く形成したので（図３３参照）、基板に素子を作り込む際にこの厚板部との位置合わせをしなくとも、基板にそれぞれ同等の特性を有する素子を作製できる。
【０１５５】
（第５の実施の形態）
図３５は、ＩＧＢＴ５８（図３０参照）をマウントした状態を示すＩＧＢＴパッケージの断面図である。
【０１５６】
図３５に示すように、セラミックス基板７１上に、ＩＧＢＴ５８の凹凸に合致した銅板７２が設けられている。このため、この銅板７２は、ＩＧＢＴ５８の裏面電極（ドレイン電極）１３と、はんだ７３によって適正に接続される。
【０１５７】
図３６は、ＩＧＢＴ４８（図２５参照）をワイヤレスボンディングした状態を示すＩＧＢＴパッケージの断面図である。
【０１５８】
図３６に示すように、セラミックス基板７５上の銅板７６は、ＩＧＢＴ４８の凹凸に合致しているため、銅板７６とＩＧＢＴ４８の表面電極（ソース電極）１７とは、はんだ７８によって適正に接続される。即ち、図３８に示すような、ソース電極１７とはんだ７８との間に巣が形成されることによる接続不良は生じない。
【０１５９】
図３７は、ＩＧＢＴ５８’（図３４参照）をマウントした状態を示すＩＧＢＴパッケージの断面図である。
【０１６０】
図３７に示すように、セラミックス基板７１上の銅板７４は、ＩＧＢＴ５８’の凹凸に合致しているため、銅板７４とＩＧＢＴ５８’と裏面電極（ドレイン電極）１３とは、はんだ７３によって適正に接続される。
【０１６１】
以上のように本実施の形態によれば、マウントあるいはワイヤレスボンディング工程において、ＩＧＢＴの凹凸に適合した形状を有する銅板を用いるようにしたので、接続不良のない半導体パッケージを作製することができる。
【０１６２】
【発明の効果】
本発明によれば、基板の厚板部において基板の機械的強度を確保した状態で、基板の薄板部に半導体装置を作製するようにしたので、基板の処理時において基板の破損等は低減され、従って、素子厚の薄い高性能な半導体装置を作製できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態としての半導体装置製造用基板（基板）１を示す。
【図２】基板１の製造工程（第１の基板の製造工程）を示す断面図である。
【図３】基板１の製造工程（第２の基板の製造工程）を示す断面図である。
【図４】基板１の製造工程（第３の基板の製造工程）を示す断面図である。
【図５】縦型半導体素子（ＩＧＢＴ）の縦断面図を示す。
【図６】ＩＧＢＴ２１の製造工程（第１のＩＧＢＴの製造工程）を示す断面図である。
【図７】エピタキシャル基板の縦断面図を示す。
【図８】基板１の変形例を示す平面図である。
【図９】基板１の別の変形例を示す平面図である。
【図１０】図８及び図９に示す基板の変形例を示す平面図である。
【図１１】図１０に示す基板をスピンエッチングしている状態を平面的に示す図である。
【図１２】厚基板３をスピンエッチングして基板１を作製する工程を平面的に示す図である。
【図１３】基板１のさらに別の変形例を示す平面図である。
【図１４】本発明の第２の実施の形態としての基板３１を示す図である。
【図１５】基板３１の製造工程（第４の基板の製造工程）を示す断面図である。
【図１６】基板３１の別の製造工程（第５の基板の製造工程）を示す断面図である。
【図１７】基板３１のさらに別の製造工程（第６の基板の製造工程）を示す断面図である。
【図１８】ＩＧＢＴ２１の製造工程（第２のＩＧＢＴの製造工程）を示す断面図である。
【図１９】ＩＧＢＴ２１の製造工程（第３のＩＧＢＴの製造工程）の途中までを示す断面図である。
【図２０】図１９に続き、ＩＧＢＴ２１の製造工程（第３のＩＧＢＴの製造工程）を示す断面図である。
【図２１】基板３１の変形例を示す平面図である。
【図２２】基板３１の別の変形例を示す平面図である。
【図２３】表面及び裏面側の両方に凸部を有する基板３７を示す断面図である。
【図２４】本発明の第３の実施の形態としての基板４５を示す図である。
【図２５】ＩＧＢＴ４８の縦断面図を示す。
【図２６】ＩＧＢＴ４８の製造工程（第４のＩＧＢＴの製造工程）を示す断面図である。
【図２７】上述の第４のＩＧＢＴの製造工程の一部を変更した例を示す断面図である。
【図２８】基板４５の変形例を示す平面図である。
【図２９】本発明の第４の実施の形態としての基板５５を示す。
【図３０】ＩＧＢＴ５８の縦断面図を示す。
【図３１】ＩＧＢＴ５８の製造工程（第５のＩＧＢＴの製造工程）を示す断面図である。
【図３２】上述の第５のＩＧＢＴの製造工程を一部変更した例を示す断面図である。
【図３３】基板５５の変形例を示す図である。
【図３４】ＩＧＢＴ５８’の縦断面図を示す。
【図３５】ＩＧＢＴ５８をマウントした状態を示すＩＧＢＴパッケージの断面図である。
【図３６】ＩＧＢＴ４８をワイヤレスボンディングした状態を示すＩＧＢＴパッケージの断面図である。
【図３７】ＩＧＢＴ５８’をマウントした状態を示すＩＧＢＴパッケージの断面図である。
【図３８】ＩＧＢＴ４８をワイヤレスボンディングする際に接続不良が生じた状態を示す図である。
【符号の説明】
１、２２、３１、３２、３７、４２、４５、４７、５５、６１、６５ 基板
１ａ、１ａ’、３１ａ、３２ａ、４５ａ、４７ａ、５５ａ、６１ａ 厚板部（第２の基板部分）
１ｂ、１ｂ’、３１ｂ、３２ｂ、４５ｂ、４７ｂ、５５ｂ、６１ｂ 薄板部（第１の基板部分）
３、３３、４３ 厚基板
４、３４ 薄板基板
５、３５ 補強部
８、３８ 接着剤
１１ ｐ＋型ドレイン層
１２ ｎ＋型バッファ層
１３ ドレイン電極
１４ ｎ−型高抵抗層（中心構造）
１５ ｐ型ベース層
１６ ｎ＋型ソース領域
１７ ソース電極
１８ トレンチ
１９ ゲート絶縁膜
２０ ゲート電極
２１、４８、４９、５８、５８’ ＩＧＢＴ（縦型半導体装置）
２３ エピタキシャル基板
２４ ｎ＋型基板
２５ ｎ−型半導体層
３６ 材料部材
４６、５０、５６、６２ 基板の一部
７１、７５ セラミックス基板
７２、７４、７６ 銅板（導電体）
７３、７８ はんだ
８３ 鬆（空洞）
Ａ 裏面構造（第２回路構造）
ＣＴ 切欠部
Ｋ 表面構造（第１回路構造）
Ｓ１、Ｓ２ ダイシングライン
Ｔ１、Ｔ２ 厚さ
Ｗ１、Ｗ２ 幅
Claims (31)
- 第１の厚さを有する第１の基板部分と、前記第１の厚さよりも厚い第２の厚さを有する第２の基板部分とを備え、前記第２の基板部分は基板の外周部に沿って形成されていることを特徴とする半導体基板。
- 前記第２の基板部分はさらに基板の内周部にも形成され、前記第１の基板部分は、前記第２の基板部分によって複数に分離して形成されていることを特徴とする請求項１に記載の半導体基板。
- 前記第２の基板部分は、前記外周部において選択的に欠切され、且つ、厚さ方向における任意の断面において前記第２の基板部分が含まれることを特徴とする請求項１又は２に記載の半導体基板。
- 第１の厚さを有する第１の基板部分と、前記第１の厚さよりも厚い第２の厚さを有する第２の基板部分とを備え、前記第２の基板部分が囲むことにより画定される前記第１の基板部分は単位素子領域であることを特徴とする半導体基板。
- 第１の厚さを有する第１の基板部分と、前記第１の厚さよりも厚い第２の厚さを有する第２の基板部分とを備え、複数の前記第２の基板部分が、単位素子領域において互いに交差するように、基板裏面に全面に形成されていることを特徴とする半導体基板。
- 前記第２の基板部分の端面と、前記端面に隣接する、前記第１の基板部分の表面とは鈍角を形成することを特徴とする請求項１乃至５のいずれかに記載の半導体基板。
- 第２の基板部分は複数層の積層で形成されていることを特徴とする請求項１乃至６のいずれかに記載の半導体基板。
- 第２の基板部分は接着された複数層でなることを特徴とする請求項１乃至６のいずれかに記載の半導体基板。
- 前記複数層のうち、前記第１の基板部分と異なる階層にある層は、半導体、酸化物、あるいは石英を主体とする材料により構成されていることを特徴とする請求項７又は８に記載の半導体基板。
- 基板の両面に凹部が形成されていることを特徴とする請求項１乃至９のいずれかに記載の半導体基板。
- 基板における少なくとも一方の面に選択的に凹部を形成することにより、第１の厚さを有する第１の基板部分と、前記第１の厚さよりも厚い第２の厚さを有する第２の基板部分とからなる基板を形成することを特徴とする半導体基板の製造方法。
- エッチング、研磨、あるいはサンドブラストにより、前記凹部を形成することを特徴とする請求項１１に記載の半導体基板の製造方法。
- 基板における少なくとも一方の面に凸部を形成することにより、第１の厚さを有する第１の基板部分と、前記第１の厚さよりも厚い第２の厚さを有する第２の基板部分とからなる基板を形成することを特徴とする半導体基板の製造方法。
- 基板補強材料を堆積して前記凸部を形成することを特徴とする請求項１３に記載の半導体基板の製造方法。
- 前記基板補強材料として半導体あるいは酸化物を主体とする材料を堆積することを特徴とする請求項１４に記載の半導体基板の製造方法。
- 基板補強材料を貼り付けて前記凸部を形成することを特徴とする請求項１３に記載の半導体基板の製造方法。
- 前記基板補強材料として半導体あるいは石英を主体とする材料を貼り付けることを特徴とする請求項１６に記載の半導体基板の製造方法。
- 前記基板補強材料を熱硬化性樹脂接着剤によって貼り付けることを特徴とする請求項１６又は１７に記載の半導体基板の製造方法。
- 請求項１１乃至１８のいずれかに記載の半導体基板の製造方法を用いて半導体基板を作製し、
前記半導体基板に縦型半導体装置を作製することを特徴とする半導体装置の製造方法。 - 前記縦型半導体装置は、第１回路構造と、第２回路構造と、前記第１構造及び第２構造の間の中心構造とから構成され、
前記半導体基板の一方の面側に、前記第１回路構造を形成し、
この後、半導体基板の前記一方の面に対向する他方の面側に、前記第２回路構造を形成し、前記第１回路構造と第２回路構造との間における前記半導体基板を前記中心構造とする、
ことを特徴とする請求項１９に記載の半導体装置の製造方法。 - 前記縦型半導体装置を前記半導体基板の前記第１の基板部分に作製することを特徴とする請求項１９又は２０に記載の半導体装置の製造方法。
- 前記縦型半導体装置を前記第１の基板部分及び第２の基板部分の両方にわたって作製することを特徴とする請求項１９又は２０に記載の半導体装置の製造方法。
- 第１回路構造と、第２回路構造と、前記第１回路構造及び第２回路構造の間の中心構造とからなる縦型半導体装置を作製する半導体装置の製造方法であって、
半導体基板の一方の面側に前記第１回路構造を形成し、
この後、前記一方の面に対向する他方の面側を選択的に除去して、前記第１回路構造に対応する部分に凹面を形成し、
この後、前記凹面に前記第２回路構造を形成し、前記第１回路構造と第２回路構造との間における前記半導体基板を前記中心構造とする、
ことを特徴とする半導体装置の製造方法。 - 前記縦型半導体装置としてＩＧＢＴ、ＭＯＳＦＥＴ、サイリスタ、あるいはダイオードを作製することを特徴とする請求項１９乃至２３のいずれかに記載の半導体装置の製造方法。
- 互いに対向する第１の面と第２の面とを備える半導体装置であって、前記第１の面に形成された第１の電極と、前記第２の面に形成された第２の電極との間に主電流を流すようにした半導体装置であって、
前記第１の面における前記第１の電極が形成されていない部分は、前記第１の面における前記第１の電極が形成されている部分に対して、第１の凸部として凸状に形成されていることを特徴とする半導体装置。 - 前記第２の面における前記第２の電極が形成されていない部分は、前記第２の面における前記第２の電極が形成されている部分に対して、第２の凸部として凸状に形成されていることを特徴とする請求項２５に記載の半導体装置。
- 前記第１又は第２の凸部は、素子の外周部に沿って形成されていることを特徴とする請求項２５又は２６に記載の半導体装置。
- 複数の前記第１又は第２の凸部が、互いに交差することを特徴とする請求項２５又は２６に記載の半導体装置。
- ＩＧＢＴ、ＭＯＳＦＥＴ、サイリスタ、あるいはダイオードであることを特徴とする請求項２５乃至２８のいずれかに記載の半導体装置。
- 請求項２５乃至２９のいずれかに記載の半導体装置を備えた半導体パッケージであって、
前記第１の面側の前記第１の凸部に合致した形状を有し、前記第１の電極と電気的に接続された第１の導電体を備えることを特徴とする半導体パッケージ。 - 前記第２の面側の前記第２の凸部に合致した形状を有し、前記第２の電極と電気的に接続された第２の導電体を備えることを特徴とする請求項３０に記載の半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003068443A JP2004281551A (ja) | 2003-03-13 | 2003-03-13 | 半導体基板及びその製造方法、半導体装置及びその製造方法、半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003068443A JP2004281551A (ja) | 2003-03-13 | 2003-03-13 | 半導体基板及びその製造方法、半導体装置及びその製造方法、半導体パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004281551A true JP2004281551A (ja) | 2004-10-07 |
| JP2004281551A5 JP2004281551A5 (ja) | 2006-04-20 |
Family
ID=33285776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003068443A Pending JP2004281551A (ja) | 2003-03-13 | 2003-03-13 | 半導体基板及びその製造方法、半導体装置及びその製造方法、半導体パッケージ |
Country Status (1)
| Country | Link |
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| JP (1) | JP2004281551A (ja) |
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