WO2009088000A1 - 配線基板、半導体装置及びそれらの製造方法 - Google Patents

配線基板、半導体装置及びそれらの製造方法 Download PDF

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insulating layer
wiring
terminal
wiring board
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Katsumi Kikuchi
Shintaro Yamamichi
Masaya Kawano
Kouji Soejima
Yoichiro Kurita
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Nec Corporation
Nec Electronics Corporation
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Definitions

  • the present invention relates to a wiring board on which a semiconductor element is mounted, a semiconductor device in which the semiconductor element is mounted on the wiring board, and a method of manufacturing them, particularly, a thin wiring board excellent in high-speed transmission characteristics and mounting reliability, a semiconductor device It relates to their manufacturing method.
  • a substrate having through holes such as a built-up substrate is generally used, but such a substrate is thick, and furthermore, it is unsuitable for high-speed signal transmission due to the presence of the through holes.
  • thin substrates such as tape substrates are also used for wiring substrates
  • the wiring layer is limited to a single layer or two layers depending on the manufacturing method, or the expansion and contraction of the tape substrate is large, so the positional accuracy of the pattern is a build Since it is inferior to the up substrate, it can not meet the recent demand for higher density.
  • a coreless board in which a wiring structure or the like is formed on a support substrate prepared in advance, and the support substrate is removed or separated after forming the wiring structure to form through holes.
  • a base layer and a metal foil are stacked on a prepreg to be a support substrate, a buildup wiring layer is formed on the metal foil, and then the peripheral portion of the base layer is cut to separate the metal foil. It is disclosed that a wiring member having a buildup wiring layer to be a coreless substrate is obtained.
  • Patent Document 2 discloses that a multilayer wiring structure is formed using a metal foil as a support substrate, and the circuit element is mounted and then the metal foil is etched away to obtain a semiconductor device having the circuit element mounted on a coreless substrate. ing.
  • the first wiring layer is formed on the support substrate, the semiconductor element is mounted on one surface of the first wiring layer, and then the support substrate is removed, and then one surface of the first wiring layer is It is disclosed that a second wiring layer is formed on the opposite surface to obtain a semiconductor device.
  • Patent Document 4 discloses a structure in which a stress between a semiconductor element and a multilayer wiring board is relieved by a metal column disposed between terminals.
  • Patent Document 1-4 The entire disclosure of Patent Document 1-4 above is incorporated herein by reference. The following analysis is given by the present invention.
  • the conventional wiring substrate has the following problems.
  • Patent Document 1 since a via is formed on an external connection pad, a stress is generated by mounting a semiconductor element on a wiring board or mounting the wiring board on a system board such as a motherboard, and such a stress is generated. Concentrate on the connection interface between the external connection pad and the via.
  • the connection interface with the via is a portion where the adhesion is lower than the individual portions configured as the electrode, the wiring, and further the via, and the portion is easily broken.
  • the structure described in Patent Document 1 is affected by the thickness of the wiring layer and the insulating layer, and the pattern shape of the wiring layer having rigidity higher than that of the insulating layer, and the deformation amount and the movement amount in each wiring layer and the insulating layer are different.
  • the via structure described in Patent Document 1 has a structure in which a connection interface of vias is provided at a portion where stress concentrates, and when mounting a semiconductor element on a wiring board or mounting a wiring board on a mother board or the like, connection is made. The risk of breakage at the interface is increased.
  • Patent Document 2 a connection interface between a wiring layer connected to an external terminal and a via that connects the upper wiring layer is disposed on the external terminal side. This is because, as in the state described in Patent Document 1, when a semiconductor element is mounted on a wiring board or a wiring board is mounted on a mother board or the like, generated stress is concentrated on the connection interface of vias, and the risk of breakage is caused. Sex is high.
  • Patent Document 4 a protruding metal column which is easily deformed is provided to relieve stress due to mounting of a semiconductor element, but in the same manner as in Patent Document 1, a wire and an electrode are provided at a site where stress is concentrated. There is a connection interface between the two and there is a high risk of breakage.
  • a main object of the present invention is to provide a highly reliable wiring board which secures connection reliability in vias.
  • an insulating layer and a wiring layer are alternately stacked, and the wiring layer is electrically connected by a via, and the wiring layer is provided on the first surface and the insulating layer.
  • a second terminal provided on the second surface opposite to the first surface and embedded in the insulating layer, provided in the insulating layer and in contact with the first terminal
  • a via electrically connecting between the land and the wiring layer provided via the insulating layer has no connection interface at the end on the land side, and the wiring A connection interface is present at the end on the layer side.
  • semiconductor elements are mounted on one side or both sides of the wiring board.
  • a first step of forming a first insulating layer having an opening on a support, and a second step of forming a first terminal in the opening A third step of forming a wiring layer and a metal post serving as a via on the first insulating layer and the first terminal, the first insulating layer, the wiring layer, and the metal post. Forming a second insulating layer and polishing the surface of the second insulating layer until the metal post is exposed; and the third step and the fourth step on the second insulating layer. And forming a multilayer wiring layer alternately, and forming a multilayer wiring layer, and removing the support.
  • a first step of forming a first insulating layer having an opening on a support, and a second step of forming a first terminal in the opening A third step of forming a wiring layer and a metal post serving as a via on the first insulating layer and the first terminal, the first insulating layer, the wiring layer, and the metal post. Forming a second insulating layer and polishing the surface of the second insulating layer until the metal post is exposed; and the third step and the fourth step on the second insulating layer. And the sixth step of mounting the semiconductor element, and the seventh step of removing the support.
  • connection interface at the boundary with the surface-side wiring where stress concentrates, and by having a connection interface at the boundary with the substrate inner-side wiring From the stress generated after the substrate is mounted on the semiconductor element or the mother board, the disconnection of the thin wiring board can be effectively avoided, and the connection reliability in the via can be secured.
  • the deformation direction is the shape of the wiring layer and the insulating layer Because the adhesion area of the wiring layer to the insulating layer is different, stress generated by mounting the wiring board on the semiconductor element or the motherboard is concentrated in the via, and in particular, the insulating layer covers three sides of the wiring layer Stress concentration occurs at the boundary between the vias provided inside and the wiring layer surrounded by the insulating layer.
  • the insulating layer and the wiring layer are in close contact with each other.
  • stress concentration on the connection interface between the via and the wiring layer can be effectively avoided, and stable high connection reliability can be achieved. It can be secured. This effect is because the insulating layer is corrected to the wiring layer which is in contact with one side by the adhesion layer, so that the same deformation can be made in the adhesion area including the bonding interface of the via.
  • the wiring layer has an adhesion layer between the wiring layer and the insulating layer in contact with the first surface side, whereby the binding force of the wiring layer to the insulating layer is increased, and the adhesion layer is formed.
  • An insulating layer in the vicinity of the wiring layer via the wiring layer can be made to follow the wiring layer.
  • the stress concentrated on the terminals can be effectively relieved by the insulating layer, and the reliability of the connection can be improved.
  • connection with a pitch of 40 ⁇ m or less can be facilitated, and a gap that enables injection of an underfill or the like can be secured.
  • the second terminal is recessed, there is an effect of improving the positional accuracy at the connection portion and as a solder dam.
  • the insulating layer that embeds the first terminal and the second terminal and the insulating layer inside are made of different materials, so that the material of the terminal portion is mainly stress relaxation, and the material inside the insulating layer is high in mechanical strength. Can be used to realize a structure in which a crack does not occur in the insulating layer, so that a wiring board with high long-term reliability can be realized.
  • the semiconductor elements mounted on both sides of the wiring substrate can be connected by the shortest distance by manufacturing the wiring substrate thin, performance can be improved.
  • FIG. 14 is a third process cross-sectional view schematically showing a method of manufacturing a wiring board according to Example 6 of the present invention.
  • wiring board 12 first surface 13 second surface 14 first terminal 15 second terminal (metal post) 16 land (wiring layer) 17 Wiring Layers 18, 18a, 18b, 18c Insulating Layers 19 Vias (Metal Post) 20 correction area 21 adhesion layer (feed layer) 22, 22a, 22b semiconductor element 23a, 23b solder 24a, 24b underfill 25 solder ball 26 adhesive 27 bonding wire 28 conductive film 30 resist 31 mold 32 stress concentration area 33 support
  • insulating layers (18 in FIG. 1) and wiring layers (17 in FIG. 1) are alternately stacked, and vias (FIG. 1) are formed between the wiring layers (17 in FIG. 1).
  • connection interface there is no connection interface at the end on the land (16 in FIG. 1) end of the via (19 in FIG. 1), and the connection interface is on the end at the wiring layer (17 in FIG. 1) Exists.
  • the via for electrically connecting the wiring layers has a junction interface only at the end on the second surface side.
  • adhesion layer which brings the wiring layer and the insulating layer into close contact with each other on the surface on the first surface side of the wiring layer.
  • the first terminal has a surface area exposed to the first surface side smaller than a cross-sectional area of a surface in contact with the land.
  • the second terminal is provided directly on the wiring layer, and a surface area exposed to the second surface side is larger than a cross-sectional area in contact with the wiring layer.
  • the insulating layer is preferably made of one or more insulating materials.
  • the insulating layer is preferably made of a plurality of types of insulating materials, and the insulating materials of the first surface and the second surface are preferably the same.
  • the first terminal and the second terminal preferably have a configuration in which a plurality of metals are stacked.
  • the second terminal is recessed from the surface of the insulating layer on the second surface side.
  • the second terminal protrudes from the surface of the insulating layer on the second surface side.
  • semiconductor elements 22a and 22b in FIG. 8 are mounted on one side or both sides of the wiring substrate (11 in FIG. 8).
  • the semiconductor element and the wiring substrate be mounted by either or both of flip chip connection and wire bonding connection.
  • semiconductor elements are flip-chip connected to both sides of the wiring substrate, and that stacking of the vias in the wiring substrate is mainly performed between opposing electrodes of the semiconductor elements mounted on both surfaces.
  • a first step (FIG. 10 (c) of forming a first insulating layer (18 in FIG. 10) having an opening on a support (33 in FIG. 10).
  • a second step (FIG. 10 (d)) of forming a first terminal (14 of FIG. 10) in the opening, the first insulating layer (18 of FIG. 13), and the first terminal (18).
  • Third step (FIGS. 11A to 13A) of forming a metal post to be a wiring layer (16, 17 of FIG. 13) and a via (19 of FIG. 13) on 14) of FIG.
  • a multi-layered wiring layer is formed by alternately repeating the third step and the fourth step on (FIG. 13 (b), (c)) and the second insulating layer (18 in FIG. 13) And the sixth step (FIG. 14 (b)) of removing the support (33 in FIG. 14).
  • a feed layer is formed on the first insulating layer and the first terminal before forming the wiring layer and the metal post, and then the electrolytic plating is performed using the feed layer. It is preferable to form a wiring layer and the metal post.
  • a conductive layer is formed on the support before forming the first insulating layer, and then the first insulating layer is formed on the conductive layer, and the sixth step is performed.
  • the interface between the support and the conductor layer is peeled off.
  • the seventh step it is preferable to form a second terminal in the opening after forming the opening in the third insulating layer.
  • a first step (FIG. 10 (c) of forming a first insulating layer (18 of FIG. 10) having an opening on a support (33 of FIG. 10).
  • a second step (FIG. 10 (d)) of forming a first terminal (14 of FIG. 10) in the opening, the first insulating layer (18 of FIG. 13), and the first terminal (18).
  • Third step (FIGS. 11A to 13A) of forming a metal post to be a wiring layer (16, 17 of FIG. 13) and a via (19 of FIG. 13) on 14) of FIG.
  • FIG. 13 the wiring layers (16 and 17 in FIG. 13), and the metal post (19 in FIG. 13) And polishing the surface of the second insulating layer (18 in FIG. 13) until the metal post (19 in FIG. 13) is exposed.
  • FIG. 13 (b) and (c) and the third step and the fourth step are alternately repeated on the second insulating layer (18 in FIG. 13) to form a multilayer wiring layer.
  • the fifth step (FIGS. 14A and 17A), the sixth step of mounting the semiconductor element (22a of FIG. 17), and the seventh step of removing the support (33 of FIG. 18) Step (FIG. 18 (b)).
  • an eighth step of forming a mold resin on the surface on which the semiconductor element is mounted is included between the sixth step and the seventh step.
  • a conductive layer is formed on the support before forming the first insulating layer, and then the first insulating layer is formed on the conductive layer, and the seventh step is performed.
  • the interface between the support and the conductor layer is peeled off.
  • the semiconductor element be mounted by either or both of flip chip bonding and wire bonding connection.
  • FIG. 1A is a first surface side perspective view schematically showing the configuration of a wiring board according to a first embodiment of the present invention
  • FIG. 1B is a second surface side perspective view
  • FIG. 2 is a partial cross-sectional view schematically showing (a) a normal state and (b) a state in which an external stress is applied to the wiring board according to the first embodiment of the present invention
  • FIG. 3 is an enlarged partial cross-sectional view schematically showing the configuration of the wiring board according to the first embodiment of the present invention.
  • the insulating layer 18 and the wiring layer 17 are alternately stacked, and a via is formed between the wiring layer 17 and the wiring layer 17.
  • 19 is a multilayer wiring board connected by 19;
  • the wiring substrate 11 has a first surface 12 and a second surface 13.
  • the first surface 12 is provided with a first terminal 14 embedded in a pilot hole formed in the insulating layer 18.
  • the second surface 15 is provided with a second terminal 15 embedded in a pilot hole formed in the insulating layer 18.
  • the surface of the first terminal 14 on the second surface 13 side is connected to the land 16 via the adhesive layer 21.
  • the lands 16 are directly connected to the wiring layer 17 in the same layer.
  • the lands 16 are connected to the upper wiring layer 17 through the vias 19.
  • the end of the via 19 on the first surface 12 side is directly connected to the land 16 without the adhesion layer 21 interposed, and there is no connection interface.
  • the end of the via 19 on the second surface 13 side is connected to the wiring layer 17 via the adhesion layer 21, and a connection interface exists.
  • the end on the first surface 12 side of the second terminal 15 is directly connected to the wiring layer 17 without the adhesion layer 21 interposed, and there is no connection interface.
  • the adhesion layer 21 is disposed on the surface of the wiring layer 17 on the first surface 12 side as well, except for the region connected to the via 19, and the wiring layer 17 and the insulating layer 18 are in close contact via the adhesion layer 21.
  • the adhesion layer 21 is also disposed on the surface of the land 16 on the first surface 12 side except the region connected to the first terminal 14, and the land 16 and the insulating layer 18 are adhered via the adhesion layer 21.
  • the first terminal 14 is embedded in a pilot hole formed in the insulating layer 18 and has a structure exposed to the surface of the first surface 12.
  • the first terminal 14 is connected to the land 16 via the adhesion layer 21 on the surface on the second surface 13 side.
  • the first terminal 14 can be formed by laminating a plurality of metal layers such as copper, nickel, palladium, platinum, gold, silver, tin, and aluminum.
  • the surface of the first terminal 14 is made of gold, silver, copper, tin and a solder material in consideration of the wettability of a solder ball (not shown) formed on the surface of the first terminal 14 or the connectivity with a bonding wire.
  • the first terminal 14 can be formed by sequentially laminating 3 ⁇ m of nickel and 0.5 ⁇ m of gold (the surface is gold) from the side of the adhesive layer 21.
  • the size and position of terminals such as a semiconductor element mounted, an electronic device, and a mounting board, are not restricted to this example. It can be set according to
  • the second terminal 15 is embedded in a pilot hole formed in the insulating layer 18 and has a structure exposed to the surface of the second surface 13.
  • the second terminal 15 is directly connected to the wiring layer 17 at the end on the first surface 12 side.
  • the second terminal 15 can be formed by laminating a plurality of layers of copper, nickel, palladium, platinum, gold, silver, tin, aluminum or the like.
  • the surface of the second terminal 15 is, for example, at least one selected from the group consisting of gold, silver, copper, tin and a solder material in consideration of the wettability of a solder ball (not shown) or the connectivity with a bonding wire. It is preferable to form with one kind of metal or alloy.
  • the second terminal 15 can be formed by stacking 5 ⁇ m of copper, 3 ⁇ m of nickel, and 0.5 ⁇ m of gold in order from the side of the wiring layer 17 (the surface is gold).
  • positioned in the center part about the 2nd terminal 15 was shown in FIG.1 (b), without being restrict
  • the main material of the land 16 and the wiring layer 17 is made of copper, gold, nickel, aluminum, silver, palladium, or a plurality of materials. Copper is most preferable in terms of resistance value and cost. In the case of using nickel, it is possible to prevent an interfacial reaction with another material such as an insulating material, and can be used as an inductor or a resistance wire utilizing the characteristics as a magnetic material.
  • the land 16 and the wiring layer 17 can be, for example, 5 ⁇ m of copper.
  • the land 16 is disposed directly above the first terminal 14 via the adhesive layer 21 and has a larger shape than the first terminal 14, and the adhesive layer 21 is formed on the insulating layer 18 on the outer periphery of the first terminal 14. Covered through.
  • the land 16 need not be the same process as the wiring layer 17 as long as it is connected to the wiring layer 17. However, the land 16 is formed in the same process as the wiring layer 17 when existing in the same layer or when simplifying the process. You may
  • the lands 16 and the wiring layers 17 can be formed by, for example, a subtractive method, a semi-additive method, a full additive method, or the like.
  • the subtractive method is a method in which a resist having a desired pattern is formed on a copper foil provided on a substrate, and after unnecessary copper foil is etched, the resist is peeled off to obtain a desired pattern.
  • a feed layer (corresponding to the adhesion layer 21) is formed by electroless plating, sputtering, CVD (Chemical Vapor Deposition) method or the like, and then a resist having a desired pattern is formed to form a resist opening.
  • a metal is deposited by electrolytic plating in the portion, and after removing the resist, the power supply layer (corresponding to the adhesion layer 21) exposed is etched to obtain a desired wiring pattern.
  • the full additive method after an electroless plating catalyst is adsorbed on a substrate, a pattern is formed with a resist, the catalyst is activated while this resist is left as an insulating film, and openings in the insulating film are formed by electroless plating. It is a method of obtaining a desired wiring pattern by depositing metal.
  • a recess serving as a wiring pattern is provided in an insulating layer (not shown) in which the land 16 and the wiring layer 17 are provided, and a feeding layer is formed by electroless plating, sputtering, CVD (Chemical Vapor Deposition) or the like.
  • a method may be used in which the recess is embedded by electroless plating or electrolytic plating and the surface is adjusted by polishing.
  • the insulating layer 18 can be formed of, for example, a photosensitive or non-photosensitive organic material.
  • a photosensitive or non-photosensitive organic material for example, epoxy resin, epoxy acrylate resin, urethane acrylate resin, polyester resin, phenol resin, polyimide resin, BCB (benzocyclobutene), PBO (polybenzoxazole), polynorbornene resin, etc., glass cloth, aramid fiber etc.
  • a material obtained by impregnating the woven or non-woven fabric with an epoxy resin, epoxy acrylate resin, urethane acrylate resin, polyester resin, phenol resin, polyimide resin, BCB, PBO, polynorbornene resin or the like can be used.
  • the insulating layer 18 can have, for example, a polyimide thickness of 10 ⁇ m (thickness per layer).
  • the via 19 has a connection interface at the end on the second surface 13 side.
  • interface fracture can be prevented more effectively than in the structure having the connection interface at the end on the first surface 12 side of the via 19.
  • a semiconductor device in which a semiconductor element (not shown) is mounted on the wiring substrate 11 having an organic resin, stress is generated after the semiconductor device (not shown) is mounted on the substrate (not shown)
  • deformation of the insulating layer 18 having a low elastic modulus occurs more largely than the wiring layer 17 having a high rigidity including the elastic modulus, and stress concentration occurs in the via 19 connecting the wiring layers.
  • this concentration of stress is achieved by mounting a semiconductor device (not shown) on a substrate (not shown), from the normal state of FIG. 2 (a), as shown in FIG. 2 (b). It will be in the state of receiving external stress shown by the arrow. Under the state of receiving the external stress, the direction and amount of deformation in each layer changes due to the difference in the pattern of the first terminal 14 and the wiring layer 17. Further, since the insulating layer 19 and the first terminal 14 or the wiring layer 17 (land 16) are firmly joined by the adhesion layer 21, the correction region 20 shown in FIG. 2 is generated in the insulating layer 18.
  • the deformation of the insulating layer 18 is corrected by the first terminal 14 and the wiring layer 17 (land 16), and the stress is not concentrated on the bonding interface of the via 19 because the pattern conforms to the respective patterns.
  • stress is generated due to the deformation of the insulating layer 18 and the rigidity of the lands 16 and the wiring layer 17 A concentration area 32 occurs.
  • the structure having the bonding interface with the via 19 on the side of the adhesion layer 21 can effectively prevent the bonding interface in the via 19 from being broken.
  • connection reliability can be improved in the via 19 having a diameter of 20 ⁇ m or less. realizable.
  • the adhesion layer 21 does not exist at the boundary between the via 19 and the land 16 and the wiring layer 17 on the first surface 12 side, and the land 16 and the wiring layer 17 and the via 19 are integrally provided.
  • the stress concentration region 32 does not have an interface that causes breakage.
  • grain boundaries of materials constituting the lands 16 and the wiring layers 17 and the vias 19 are not provided so as to cross the vias 19 in a plane in the stress concentration region 32.
  • a metal post is formed in advance by plating at the position of the via 19 or after plating on the entire surface and forming a metal post and a wiring by etching
  • polishing is performed to expose the post and use the method as the via 19.
  • the oxide on the surface of the base metal is removed by pre-treatment, and during initial plating metal deposition, epitaxial growth follows the grain boundaries of the base metal, so the process is finally divided even if the process is divided
  • the land 16 and the wiring layer 17 to be formed are integrated with the via 19. For this reason, it is possible to avoid the state in which the grain boundaries cross in the plane.
  • the adhesion layer 21 is made of a material having adhesion to the material of the insulating layer 18, and may be, for example, titanium, tungsten, nickel, tantalum, vanadium, chromium, molybdenum, copper, aluminum, alloys of these, etc., among which titanium Tungsten, tantalum, chromium, molybdenum and their alloys are preferred, and furthermore, titanium, tungsten and their alloys are most preferred.
  • the adhesion layer 21 may be on a roughened surface having fine irregularities on the surface of the insulating layer 18, and in this case, good adhesion can be easily obtained even with copper or aluminum.
  • the adhesion layer 21 is formed by a sputtering method as a means to further increase the adhesion.
  • the adhesion layer 21 exists between the via 19 and the wiring layer 17, and the area of the adhesion layer 21 of the wiring layer 17 is made larger than the bonding area of the via 19 and the wiring layer 17 so that the periphery of the via 19 is obtained. Since the insulating layer 18 including the above is corrected to the wiring layer 17, the wiring layer 17, the via 19 and the insulating layer 18 around the adhesion layer 21 move in substantially the same direction. Thus, the deformation of the bonding interface is reduced, and even if the via 19 has a minute diameter, it is possible to effectively prevent breakage at the bonding interface.
  • the first terminal 14 has a thickness up to the middle portion of the insulating layer 18, is covered by the adhesive layer 21 together with the insulating layer 18, and is connected to the land 16 via the adhesive layer 21.
  • the adhesion layer 21 is provided on the wall portion of the insulating layer 18 with the thickness of the first terminal 14 up to the middle portion of the insulating layer 18, the function of the connection surface of the first terminal 14 is maintained.
  • the insulating layer 18 and the first terminal 14 can be securely in contact with each other.
  • the first terminal 14 when a solder material is used for the first terminal 14, there is a possibility that a small amount of wrap around the side wall of the first terminal 14 may occur, but the first terminal 14 is connected to the land 16 via the adhesion layer 21.
  • the penetration of the solder material due to the wraparound can be stopped at the portion of the adhesion layer 21, and the embrittlement due to the alloying of the land 16 as the metal layer and the solder material can be effectively prevented.
  • the first terminal 14 has a structure in which the area on the side of the land 16 connected via the adhesive layer 21 is larger than the surface area exposed to the first surface 12. This is because the adhesion between the first terminal 14 and the land 16 can be effectively enhanced.
  • FIG. 1 shows a structure in which the surfaces of the first terminal 14 and the second terminal 15 are almost flush with the insulating layer 18, a structure recessed from the first surface 12 or the second surface 13 (FIG. 4) It may be a structure (see FIG. 5) or a protruding structure (see FIG. 5).
  • the second terminal 15 is 50 ⁇ m with a semiconductor element (not shown) mounted on the second surface 13 side.
  • the structure shown in FIG. 4 and FIG. 5 is preferable because connection is required with the following narrow pitch.
  • the generation of the void caused by the step of the terminal can be effectively suppressed.
  • application as a contact-type switch terminal is also possible by setting it as a recessed structure (refer FIG. 4) and the structure which protrudes (refer FIG. 5).
  • the second terminal 15 is recessed from the second surface 13 to make a solder material for connection to a semiconductor element (not shown). Can be effectively prevented. In order to express this effect, it is desirable to secure 0.3 ⁇ m or more as a depression (depth).
  • the insulating layer 18 is corrected by the wiring layer 17 to effectively concentrate stress on the connection interface.
  • the wiring layer 17 it is possible to realize a wiring board having high connection reliability even if the via 19 has a small diameter.
  • FIG. 6 is a partial cross-sectional view schematically showing the configuration of a wiring board according to a second embodiment of the present invention.
  • the wiring board according to the second embodiment differs from the configuration of the wiring board (see FIG. 1) according to the first embodiment in that insulating layers 18a and 18b are used as insulating layers and plural kinds of materials are used.
  • the other parts are the same as the wiring board according to the first embodiment.
  • the structure of the first terminal 14 and the second terminal 15 of FIG. 6 is described as being the same as that of the first embodiment (see FIG. 1), the recessed structure (see FIG. 4) and the protruding structure (see FIG. 5) It does not matter.
  • the insulating layer 18 a is an insulating layer disposed on the first surface 12 side.
  • the insulating layer 18 b is an insulating layer disposed on the second surface side 13 and the intermediate layer.
  • the insulating layers 18a and 18b are formed of, for example, a photosensitive or non-photosensitive organic material.
  • the organic material is formed of, for example, epoxy resin, epoxy acrylate resin, urethane acrylate resin, polyester resin, phenol resin, polyimide resin, BCB (benzocyclobutene), PBO (polybenzoxazole), polynorbornene resin, etc., glass cloth, aramid fiber, etc.
  • a material obtained by impregnating the woven or non-woven fabric with an epoxy resin, epoxy acrylate resin, urethane acrylate resin, polyester resin, phenol resin, polyimide resin, BCB, PBO, polynorbornene resin or the like can be used.
  • materials using polyimide resin, PBO, and woven or non-woven fabric are excellent in mechanical properties such as film strength, tensile modulus of elasticity and elongation at break, so that high reliability can be obtained.
  • the insulating layer 18 a may be made of polyimide resin or PBO having high mechanical strength, and woven or non-woven fabric It is preferable to use a material using The insulating layer 18b is inferior in mechanical strength to materials using polyimide resin or PBO, and woven or non-woven fabric, but is excellent in electric characteristics and low loss BCB resin, epoxy resin, epoxy acrylate resin, etc.
  • the insulating layer 18a and the insulating layer 18b in this manner, it is possible to effectively prevent the occurrence of cracks after the wiring substrate 11 is mounted on a substrate (not shown), and both mechanical strength and electrical characteristics can be obtained.
  • the secured wiring board can be realized.
  • the insulating layer 18 a had a thickness of 10 ⁇ m of photosensitive polyimide, and the insulating layer 18 b used a non-photosensitive polyimide having a dielectric constant lower than that of the insulating layer 18 a.
  • the insulating layer 18a have a shape in which the area connected to the land 16 via the adhesion layer 21 is larger than the surface area exposed to the first surface 12 of the first terminal 14; It is effective to be formed by
  • the second embodiment it is possible to achieve the same effect as the wiring substrate according to the first embodiment, and to realize a wiring substrate in which the mechanical strength and the electrical characteristics of the wiring substrate are compatible.
  • FIG. 7 is a partial cross-sectional view schematically showing the configuration of a wiring board according to a third embodiment of the present invention.
  • the wiring board according to the third embodiment is the same as the wiring boards according to the first and second embodiments (see FIGS. 1 and 6) except that the insulating layer 18 includes an insulating layer 18a, an insulating layer 18b, an insulating layer 18c, and a plurality of layers. It differs in that it uses different types of materials.
  • the other parts are the same as the wiring board (see FIG. 1) according to the first embodiment. Also, although the structure of the first terminal 14 and the second terminal 15 of FIG. 5 is described as the same as the first embodiment (see FIG. 1), the recessed structure (see FIG. 4) and the protruding structure (see FIG. 5) It does not matter.
  • the insulating layer 18 a is an insulating layer disposed on the first surface 12 side.
  • the insulating layer 18 b is an insulating layer disposed in the intermediate layer.
  • the insulating layer 18 c is an insulating layer disposed on the second surface side 13.
  • the insulating layers 18a, 18b, and 18c are formed of, for example, a photosensitive or non-photosensitive organic material.
  • the organic material is formed of, for example, epoxy resin, epoxy acrylate resin, urethane acrylate resin, polyester resin, phenol resin, polyimide resin, BCB (benzocyclobutene), PBO (polybenzoxazole), polynorbornene resin, etc., glass cloth, aramid fiber, etc.
  • a material obtained by impregnating the woven or non-woven fabric with an epoxy resin, epoxy acrylate resin, urethane acrylate resin, polyester resin, phenol resin, polyimide resin, BCB, PBO, polynorbornene resin or the like can be used.
  • materials using polyimide resin, PBO, and woven or non-woven fabric are excellent in mechanical properties such as film strength, tensile modulus of elasticity and elongation at break, so that high reliability can be obtained.
  • the insulating layer 18a and the insulating layer 18c are made of polyimide resin or PBO having high mechanical strength. It is preferable to use a material using a woven fabric or a non-woven fabric.
  • the insulating layer 18b serving as the intermediate layer of the wiring substrate 11 is inferior in mechanical strength to materials using polyimide resin or PBO, and woven or non-woven fabric, but BCB resin and epoxy resin having excellent electrical characteristics and low loss. It is preferable to use an epoxy acrylate resin or the like.
  • the insulating layer 18a and the insulating layer 18c have a thickness of 10 ⁇ m of photosensitive polyimide, and the insulating layer 18b uses a non-photosensitive polyimide having a dielectric constant lower than that of the insulating layer 18a.
  • the insulating layer 18 a and the insulating layer 18 c may be made of different materials in accordance with the required performance.
  • the insulating layer 18a have a shape in which the area connected to the land 16 via the adhesion layer 21 is larger than the surface area exposed to the first surface 12 of the first terminal 14; It is effective to be formed by
  • the second terminal 15 may have a main purpose of performing narrow pitch connection with a semiconductor element (not shown), the second terminal 15 exposed on the second surface 13 as shown in FIG. It is desirable that the surface area be larger than the area of the boundary between the second terminal 15 and the wiring layer 17. By adopting this structure, stable connection reliability can be ensured even at a minute connection point required for narrow pitch connection. Furthermore, since the size of the second terminal 15 can be increased within a limited area as compared with the structure in which a connection terminal is separately provided, connection reliability can be more effectively ensured.
  • the same effect as that of the wiring substrate according to the first embodiment can be obtained, and the wiring substrate having a further enhanced effect of the mechanical strength described in the second embodiment can be realized, and the compatibility with the electrical characteristics can be achieved. Can be realized.
  • connection reliability in narrow pitch connection can be effectively improved.
  • a capacitor serving as a noise filter of the circuit may be provided at a desired position of the circuit configured as the wiring board 11.
  • the dielectric material constituting the capacitor titanium oxide, tantalum oxide, Al 2 O 3, SiO 2 , ZrO 2, HfO 2 or Nb 2 O metal oxide such as 5, BST (Ba x Sr 1 -x TiO 3 Perovskite-based materials such as PZT) (PbZr x Ti 1-x O 3 ) or PLZT (Pb 1-y La y Zr x Ti 1-x O 3 ) or Bi-based layered compounds such as SrBi 2 Ta 2 O 9 Is preferred.
  • PZT Perovskite-based materials
  • PZT PZr x Ti 1-x O 3
  • PLZT Pb 1-y La y Zr x Ti 1-x O 3
  • Bi-based layered compounds such as SrBi 2 Ta 2 O 9 Is preferred.
  • an organic material or the like in which an inorganic material or a magnetic material is mixed may be used as a dielectric material constituting the capacitor.
  • one or more layers of the insulating layer 18 are made of a material having a dielectric constant of 9 or more, and a capacitor serving as a noise filter of a circuit by forming counter electrodes at desired positions of the upper and lower wiring layers. May be provided.
  • the dielectric material constituting the capacitor Al 2 O 3, ZrO 2 , HfO 2 or Nb 2 O metal oxide such as 5, BST (Ba x Sr 1 -x TiO 3), PZT (PbZr x Ti 1- Perovskite-based materials such as x O 3 ) or PLZT (Pb 1 -y La y Zr x Ti 1 -x O 3 ) or Bi-based layered compounds such as SrBi 2 Ta 2 O 9 are preferable.
  • BST Ba x Sr 1 -x TiO 3
  • PZT PbZr x Ti 1- Perovskite-based materials such as x O 3
  • PLZT Pb 1 -y La y Zr x Ti 1 -x O 3
  • Bi-based layered compounds such as SrBi 2 Ta 2 O 9 are preferable.
  • FIG. 8 is a partial cross-sectional view schematically showing the configuration of a semiconductor device according to a fourth embodiment of the present invention.
  • the semiconductor device according to the fourth embodiment is a semiconductor device in which the semiconductor elements 22a and 22b are flip-chip connected to both surfaces of the wiring substrate 11.
  • the wiring substrate 11 is a multilayer in which the insulating layer 18 and the wiring layer 17 (the lands 16 in the portion connected to the first terminal 14) are alternately stacked, and the wiring layer 17 and the wiring layer 17 are connected by vias 19 It is a wiring board.
  • the wiring substrate 11 has a first surface 12 and a second surface 13.
  • the first surface 12 is provided with a first terminal 14 embedded in a pilot hole formed in the insulating layer 18.
  • the second surface 15 is provided with a second terminal 15 embedded in a pilot hole formed in the insulating layer 18.
  • the surface of the first terminal 14 on the second surface 13 side is connected to the land 16 via the adhesive layer 21.
  • the lands 16 are directly connected to the wiring layer 17 in the same layer.
  • the lands 16 are connected to the upper wiring layer 17 through the vias 19.
  • the wiring layer 17 is connected to the upper wiring layer 17 through the via 19.
  • the end of the via 19 on the first surface 12 side is directly connected to the land 16 or the wiring layer 17 without the adhesion layer 21 interposed, and there is no connection interface.
  • the end of the via 19 on the second surface 13 side is connected to the wiring layer 17 via the adhesion layer 21, and a connection interface exists.
  • the end on the first surface 12 side of the second terminal 15 is directly connected to the wiring layer 17 without the adhesion layer 21 interposed, and there is no connection interface.
  • the adhesion layer 21 is disposed on the surface on the first surface 12 side of the wiring layer 17 other than the area connected to the via 19, and the wiring layer 17 and the insulating layer 18 are in close contact via the adhesion layer 21.
  • the adhesion layer 21 is also disposed on the surface of the land 16 on the first surface 12 side except the region connected to the first terminal 14, and the land 16 and the insulating layer 18 are adhered via the adhesion layer 21.
  • the semiconductor element 22b and the first terminal 14 are connected on the first surface 12 through the solder 23b, and the underfill 24b is filled between the semiconductor element 22b and the wiring board 11.
  • solder balls 25 for mounting on a substrate are attached on the first terminals 14 arranged on the outer periphery of the semiconductor element 22 b on the first surface 12.
  • the semiconductor element 22a and the second terminal 15 are connected on the second surface 13 through the solder 23a, and the underfill 24a is filled between the semiconductor element 22a and the wiring substrate 11.
  • FIG. 8 shows an example in which the same wiring board (see FIG. 1) as in Example 1 is used as the wiring board 11, the wiring board of Example 2 or Example 3 (see FIGS. 6 and 7). ) May be used.
  • the semiconductor element 22a is a flip chip connection type semiconductor element.
  • the semiconductor element 22a has an electrode (not shown) formed on the surface on one side.
  • the electrode (not shown) is electrically connected to the second terminal 15 through the solder 23a.
  • An underfill 24 a is filled in the space between the semiconductor element 22 a and the wiring substrate 11.
  • the semiconductor element 22 b is a flip chip connection type semiconductor element.
  • the semiconductor element 22 b has an electrode (not shown) formed on the surface on one side.
  • the electrode (not shown) is electrically connected to the first terminal 14 through the solder 23 b.
  • An underfill 24 b is filled in the space between the semiconductor element 22 b and the wiring substrate 11.
  • the underfills 24a and 24b are resins used for the purpose of reducing the difference in thermal expansion coefficient between the semiconductor elements 22a and 22b and the wiring board 11 to prevent the solders 23a and 23b from breaking.
  • the underfills 24a and 24b are made of an epoxy-based material, and are filled simultaneously with or after the mounting of the semiconductor elements 22a and 22b.
  • the underfills 24a and 24b do not necessarily have to be filled as long as the solders 23a and 23b have a strength that can ensure desired reliability.
  • the solders 23a and 23b are materials made of tin, lead, indium, zinc, gold or their alloys.
  • the material of the solders 23a and 23b can be appropriately selected from lead-tin eutectic solder and lead-free solder material.
  • the solders 23a and 23b are formed on the electrodes of the semiconductor elements 22a and 22b by plating, ball transfer, or printing.
  • the solder balls 25 are balls made of a solder material for mounting the semiconductor device on a substrate (not shown), and are attached to the first terminals 14 outside the region where the semiconductor element 22 b is mounted.
  • the solder balls 25 can be formed on the first terminals 14 by ball transfer or printing. Depending on the mounting form, a structure may be adopted in which not the solder balls 25 but metal pins are soldered. Even when a metal pin is soldered, a joint portion with the solder is formed on the side surface of the first terminal 14.
  • the wiring substrate 11 may be reinforced by pasting a rigid frame (stiffener).
  • FIG. 8 shows an example of the structure in which the semiconductor elements 22a and 22b are mounted on both sides of the wiring substrate 11, but the present invention is not limited to this.
  • One or more elements may be mounted.
  • a plurality of semiconductor elements and electronic devices may be mounted on both surfaces of the first surface 12 and the second surface 13.
  • a structure is shown in which the inside of the wiring substrate 11 is connected at the shortest distance by the via 19 in which the semiconductor elements 22a and 22b are stacked and the wiring layer 17.
  • a structure that can be connected by this shortest distance for example, in a combination of a logic semiconductor element and a memory semiconductor element, a state in which the same semiconductor element is obtained can be realized by a semiconductor device using wiring substrate 11. Since this combination can be performed, the manufacturing cost of the semiconductor element can be effectively suppressed, so that the cost reduction of the entire semiconductor device can be realized.
  • the semiconductor element 22a on the second surface 13 is exposed in FIG. 8, the semiconductor element 22a may be protected by molding with an organic resin and the rigidity of the semiconductor device may be secured.
  • the second surface 15 may be provided with a second terminal 15 as a connection terminal to a substrate (not shown) or another semiconductor device.
  • the insulating layer 18 is corrected by the wiring layer 17, effectively concentrating stress on the connection interface.
  • a semiconductor device with high connection reliability can be realized even if the via 19 has a small diameter.
  • connection of only the thickness of the wiring substrate 11 can be achieved by stacking the vias 19 and the wiring layer 17 between them.
  • FIG. 9 is a partial cross-sectional view schematically showing the configuration of a semiconductor device according to a fifth embodiment of the present invention.
  • the semiconductor device according to the fifth embodiment is different from the semiconductor device according to the fourth embodiment in that the form of the mounted semiconductor element is a bonding wire type.
  • the semiconductor device according to the fifth embodiment is a semiconductor device in which the semiconductor element 22 is mounted on the wiring board 11 and the wiring board 11 and the semiconductor element 22 are connected by bonding wires 27.
  • the wiring substrate 11 is a multilayer in which the insulating layer 18 and the wiring layer 17 (the lands 16 in the portion connected to the first terminal 14) are alternately stacked, and the wiring layer 17 and the wiring layer 17 are connected by vias 19 It is a wiring board.
  • the wiring substrate 11 has a first surface 12 and a second surface 13.
  • the first surface 12 is provided with a first terminal 14 embedded in a pilot hole formed in the insulating layer 18.
  • the second surface 15 is provided with a second terminal 15 embedded in a pilot hole formed in the insulating layer 18.
  • the surface of the first terminal 14 on the second surface 13 side is connected to the land 16 via the adhesive layer 21.
  • the lands 16 are directly connected to the wiring layer 17 in the same layer.
  • the lands 16 are connected to the upper wiring layer 17 through the vias 19.
  • the wiring layer 17 is connected to the upper wiring layer 17 through the via 19.
  • the end of the via 19 on the first surface 12 side is directly connected to the land 16 or the wiring layer 17 without the adhesion layer 21 interposed, and there is no connection interface.
  • the end of the via 19 on the second surface 13 side is connected to the wiring layer 17 via the adhesion layer 21, and a connection interface exists.
  • the end on the first surface 12 side of the second terminal 15 is directly connected to the wiring layer 17 without the adhesion layer 21 interposed, and there is no connection interface.
  • the adhesion layer 21 is disposed on the surface on the first surface 12 side of the wiring layer 17 other than the area connected to the via 19, and the wiring layer 17 and the insulating layer 18 are in close contact via the adhesion layer 21.
  • the adhesion layer 21 is also disposed on the surface of the land 16 on the first surface 12 side except the region connected to the first terminal 14, and the land 16 and the insulating layer 18 are adhered via the adhesion layer 21.
  • the semiconductor element 22 is attached to the second surface 13 via the adhesive 26 and is electrically connected to the second terminal 15 by the bonding wire 27.
  • a mold 31 is provided to cover the semiconductor element 22 and the bonding wire 27.
  • Solder balls 25 for mounting the wiring substrate 11 on a substrate are attached onto the first terminals 14 of the first surface 12.
  • FIG. 9 shows an example in which the same wiring board as the first embodiment (see FIG. 1) is used as the wiring substrate 11, the wiring board of the second embodiment or the third embodiment (see FIGS. 6 and 7). You may use.
  • the adhesive 26 is provided on the surface (rear surface) of the semiconductor element 22 where the circuit is not formed, and bonds the semiconductor element 22 onto the second surface 13 of the wiring substrate 11.
  • an organic material or an Ag paste can be used for the adhesive 26 for the adhesive 26 for the adhesive 26 for the adhesive 26 for example.
  • the bonding wire 27 mainly uses a material made of gold, and electrically connects the electrode (not shown) of the semiconductor element 22 and the second terminal 15.
  • a material obtained by mixing a silica filler with an epoxy-based material can be used for the mold 31.
  • the mold 31 is formed by a method such as a transfer molding method using a mold, a compression molding method, or a printing method so as to cover the wiring of the connection portion with the mounted semiconductor element 22.
  • the mold 31 covers the entire side of the wiring board 11 including the semiconductor element 22.
  • the structure including the semiconductor element 22 may partially cover the wiring board 11. .
  • FIG. 9 shows an example in which the semiconductor element 22 is mounted only on the second surface 13, the semiconductor element may be mounted on the first surface 12 as in the fourth embodiment (see FIG. 8). Only the first surface 12 may be used. When a plurality of semiconductor elements are mounted on both sides or one side, both the bonding wire connection of the fifth embodiment and the flip chip connection of the fourth embodiment may be mixed.
  • the semiconductor element 22 since the semiconductor element 22 is covered by the mold 31, the semiconductor element 22 can be protected. Further, by providing the mold 31, the rigidity of the whole semiconductor device can be strengthened, and the reliability of the whole semiconductor device can be improved.
  • a capacitor serving as a noise filter of the circuit may be provided at a desired position of the circuit configured as the wiring board 11.
  • the dielectric material constituting the capacitor titanium oxide, tantalum oxide, Al 2 O 3, SiO 2 , ZrO 2, HfO 2 or Nb 2 O metal oxide such as 5, BST (Ba x Sr 1 -x TiO 3 Perovskite-based materials such as PZT) (PbZr x Ti 1-x O 3 ) or PLZT (Pb 1-y La y Zr x Ti 1-x O 3 ) or Bi-based layered compounds such as SrBi 2 Ta 2 O 9 Is preferred.
  • PZT Perovskite-based materials
  • PZT PZr x Ti 1-x O 3
  • PLZT Pb 1-y La y Zr x Ti 1-x O 3
  • Bi-based layered compounds such as SrBi 2 Ta 2 O 9 Is preferred.
  • an organic material or the like in which an inorganic material or a magnetic material is mixed may be used as a dielectric material constituting the capacitor.
  • one or more layers of the insulating layer 18 are made of a material having a dielectric constant of 9 or more, and a capacitor serving as a noise filter of a circuit by forming counter electrodes at desired positions of the upper and lower wiring layers. May be provided.
  • the dielectric material constituting the capacitor Al 2 O 3, ZrO 2 , HfO 2 or Nb 2 O metal oxide such as 5, BST (Ba x Sr 1 -x TiO 3), PZT (PbZr x Ti 1- Perovskite-based materials such as x O 3 ) or PLZT (Pb 1 -y La y Zr x Ti 1 -x O 3 ) or Bi-based layered compounds such as SrBi 2 Ta 2 O 9 are preferable.
  • BST Ba x Sr 1 -x TiO 3
  • PZT PbZr x Ti 1- Perovskite-based materials such as x O 3
  • PLZT Pb 1 -y La y Zr x Ti 1 -x O 3
  • Bi-based layered compounds such as SrBi 2 Ta 2 O 9 are preferable.
  • 10 to 14 are process sectional views schematically showing a method of manufacturing a wiring board according to a sixth embodiment of the present invention.
  • the method of manufacturing a wiring board according to the sixth embodiment is for manufacturing the wiring board according to the first embodiment (see FIG. 1) and the wiring board according to the second embodiment (see FIG. 6). Note that plasma treatment, cleaning, and heat treatment are appropriately performed between the steps described below.
  • the support 33 is prepared, and if necessary, the surface is subjected to treatments such as wet cleaning, dry cleaning, planarization, and roughening (step A1; see FIG. 10A).
  • the support body 33 since it is desirable that the support body 33 have appropriate rigidity, for example, semiconductor wafer materials such as silicon, sapphire, GaAs, metal, quartz, glass, ceramic, printed board can be used.
  • semiconductor wafer materials such as silicon, sapphire, GaAs, metal, quartz, glass, ceramic, printed board can be used.
  • Example 6 a silicon wafer with a thermal oxide film 8 inches (diameter 200 mm) and a thickness of 0.725 mm was used as the support 33.
  • the conductor film 28 is formed on the support 33 (step A2; see FIG. 10B).
  • the conductive film 28 is a feed layer when using the electrolytic plating method in the step shown in FIG. 10D, a catalyst layer when using an electroless plating layer, or the like.
  • the material of the conductor film 28 is preferably made of copper, aluminum, palladium, gold, platinum, silver, an alloy thereof, etc., and is preferably made of a single layer or a laminate of a plurality of metal materials. More desirable. In Example 6, a copper sputtered film was used as the conductor film 28.
  • the insulating layer 18 having an opening for forming the first terminal (14 of FIG. 10D) is formed on the conductor film 28 (step A3; see FIG. 10C).
  • the insulating layer 18 is formed of, for example, a photosensitive or non-photosensitive organic material.
  • the organic material is formed of, for example, epoxy resin, epoxy acrylate resin, urethane acrylate resin, polyester resin, phenol resin, polyimide resin, BCB (benzocyclobutene), PBO (polybenzoxazole), polynorbornene resin, etc., glass cloth, aramid fiber, etc.
  • a material obtained by impregnating the woven or non-woven fabric with an epoxy resin, epoxy acrylate resin, urethane acrylate resin, polyester resin, phenol resin, polyimide resin, BCB, PBO, polynorbornene resin or the like can be used.
  • materials using polyimide resin, PBO, and woven or non-woven fabric are excellent in mechanical properties such as film strength, tensile modulus of elasticity and elongation at break, so that high reliability can be obtained.
  • it is a liquid organic material, it can be formed by a spin coating method, a curtain coating method, a die coating method, a spray method, a printing method or the like.
  • a film-like organic material it can be formed by a laminating method, a pressing method or the like.
  • the opening of the insulating layer 18 in the portion where the first terminal 14 is to be formed can be formed by photolithography.
  • the opening of the insulating layer 18 can be formed by a laser processing method, a dry etching method, or a blast method.
  • a photosensitive polyimide resin capable of forming an opening by photolithography was used as the insulating layer 18 with a thickness of 7 ⁇ m.
  • the first terminal 14 is formed in the opening of the insulating layer 18 (step A4; see FIG. 10D).
  • the first terminal 14 is formed of one or more metal layers.
  • the metal layer to be formed can be formed mainly from materials such as copper, nickel, gold, silver, or alloys.
  • the first terminal 14 can be formed by electrolytic plating, electroless plating, printing, vapor deposition, or the like using the insulating layer 18 as a mask.
  • the feed layer (adhesion layer 21) is also attached to the side wall surface of the opening of the insulating layer 18. It can be in the formed state.
  • a feed layer (contact wound 21) is formed to cover the insulating layer 18 and the first terminal 14 (step A5; see FIG. 11A).
  • the feed layer (adhesion layer 21) becomes the adhesion layer 21 between the insulating layer 18 and the lands 16 and the wiring layer 17, and wiring formation in the process shown in FIG.
  • a laminated structure having a metal surface suitable for for this reason, the feed layer (adhesion layer 21) is formed so as to contact titanium, tungsten, nickel, tantalum, vanadium, chromium, molybdenum, copper, aluminum, alloys thereof, etc.
  • the method of forming the feed layer is performed by an electroless plating method, a sputtering method, a CVD (Chemical Vapor Deposition) method, or the like.
  • a sputtering method a sputtering method, a CVD (Chemical Vapor Deposition) method, or the like.
  • 80 nm thick TiW was formed on the side in contact with the insulating layer 18 by sputtering, and 200 nm copper was formed on the TiW.
  • a resist 30 is formed on the feed layer (adhesion layer 21), and patterning is performed so that the portions to be lands (16 in FIG. 11C) and wiring layers (17 in FIG. 11C) are opened.
  • Step A6 see FIG. 11 (b)
  • the resist 30 is liquid, it can be formed by a spin coating method, a curtain coating method, a die coating method, a spray method, a printing method, or the like.
  • the resist 30 is in the form of a film, it can be formed by a lamination method, a press method, or the like.
  • the material of the resist 30 is made of an epoxy resin, an epoxy acrylate resin, a phenol resin, a novolac resin, a polyimide resin or the like, and functions as a protective film of a portion where the wiring layer 17 is not formed in the step shown in FIG.
  • the patterning is performed by photolithography, direct writing, or the like.
  • the resist 30 was formed to have a thickness of 10 ⁇ m using one containing novolac resin as a main component.
  • the land 16 and the wiring layer 17 are formed on the feed layer (adhesion layer 21) exposed from the opening of the resist 30 (step A7; see FIG. 11C).
  • the main material of the land 16 and the wiring layer 17 is made of any one or more of copper, gold, nickel, aluminum, silver and palladium, and copper is most preferable in terms of resistance value and cost. is there.
  • nickel can prevent an interfacial reaction with another material such as an insulating material, and can be used as an inductor or a resistance wire utilizing characteristics as a magnetic material.
  • the lands 16 and the wiring layers 17 are formed by the semi-additive method, but may be formed by a method such as a subtractive method or a full additive method, for example.
  • the subtractive method is a method in which a resist having a desired pattern is formed on a copper foil provided on a substrate, and after unnecessary copper foil is etched, the resist is peeled off to obtain a desired pattern.
  • a pattern is formed with a resist, the catalyst is activated while this resist is left as an insulating film, and openings in the insulating film are formed by electroless plating. It is a method of obtaining a desired wiring pattern by depositing metal.
  • a recess serving as a wiring pattern is provided in an insulating layer (not shown) in which the land 16 and the wiring layer 17 are provided, and a feeding layer is formed by electroless plating, sputtering, CVD (Chemical Vapor Deposition) or the like.
  • a method may be used in which the recess is embedded by electroless plating or electrolytic plating and the surface is adjusted by polishing.
  • a connection in which different materials are included between the land 16 and the metal post (via 19; 19 in FIG. 12B) formed on the wiring layer 17 and the land 16 and the wiring layer 17 Do not form an interface.
  • the lands 16 and the wiring layer 17 are made of copper wiring of 5 ⁇ m thickness by electrolytic plating.
  • a resist 30 is formed on the feeding layer 21 and the wiring layer 17, and patterning is performed so that a portion to be a metal post (via; 19 in FIG. 12B) is opened (step A8; FIG. 12A) reference).
  • the resist 30 is liquid, it can be formed by a spin coating method, a curtain coating method, a die coating method, a spray method, a printing method, or the like.
  • the resist 30 is in the form of a film, it can be formed by a lamination method, a press method, or the like.
  • the material of the resist 30 is made of an epoxy resin, an epoxy acrylate resin, a phenol resin, a novolac resin, a polyimide resin or the like, and functions as a protective film of a portion where the metal post (via 19) is not formed in the step shown in FIG. .
  • the patterning is performed by photolithography, direct writing, or the like.
  • the resist 30 was formed to have a thickness of 10 ⁇ m using one containing novolac resin as a main component.
  • the resist 30 is added without removing the resist 30 formed in step A6 (see FIG. 11B) in step A8, the resist 30 is formed in step A8 (see FIG. 11B). After the removed resist 30 is removed after step A7, the resist 30 may be newly formed.
  • metal posts are formed on the lands 16 exposed from the openings of the resist 30 and the wiring layer 17 (step A9; see FIG. 12B).
  • the main material of the metal post (via 19) is made of, for example, one or more materials of copper, gold, nickel, aluminum, silver, palladium, and copper is the most preferable in terms of resistance value and cost. It is suitable.
  • nickel can prevent an interfacial reaction with another material such as an insulating material, and can be used as an inductor or a resistance wire utilizing characteristics as a magnetic material.
  • copper of 5 ⁇ m thickness was formed as a metal post (via 19) by electrolytic plating.
  • the resist 30 is removed (step A10; see FIG. 12C).
  • the removal of the resist 30 is performed by a wet etching method using a peeling solution, a dry etching method, or a combination thereof.
  • the stripping solution exclusively used for the resist 30 used was used.
  • the exposed feed layer (adhesion layer 21) is removed (step A11; see FIG. 13A).
  • the removal of the feed layer (adhesion layer 21) is performed by a wet etching method, a dry etching method, or a combination thereof.
  • copper and TiW used as the feed layer (adhesion layer 21) were removed by wet etching.
  • the insulating layer 18 is formed so as to cover the land 16, the wiring layer 17, the insulating layer 18, and the metal post (via 19) (step A12; see FIG. 13B).
  • a photosensitive or non-photosensitive organic material can be used for the insulating layer 18.
  • the organic material is formed of, for example, epoxy resin, epoxy acrylate resin, urethane acrylate resin, polyester resin, phenol resin, polyimide resin, BCB (benzocyclobutene), PBO (polybenzoxazole), polynorbornene resin, etc., glass cloth, aramid fiber, etc.
  • a material obtained by impregnating the woven or non-woven fabric with an epoxy resin, epoxy acrylate resin, urethane acrylate resin, polyester resin, phenol resin, polyimide resin, BCB, PBO, polynorbornene resin or the like can be used.
  • materials using polyimide resin, PBO, and woven or non-woven fabric are excellent in mechanical properties such as film strength, tensile modulus of elasticity and elongation at break, so that high reliability can be obtained.
  • it is a liquid organic material, it is formed by a spin coat method, a curtain coat method, a die coat method, a spray method, a printing method or the like.
  • the film-form organic material it forms by the lamination method, a press method, etc.
  • the non-photosensitive polyimide resin was formed to a thickness of 12 ⁇ m by spin coating.
  • the surface of the insulating layer 18 is polished until the metal post (via 19) is exposed (Step A13; see FIG. 13C).
  • the insulating layer 18 is polished by a planar polishing method, a CMP (Chemical Mechanical Polishing) method, a grinding method, a buff polishing method, a sand blast method, or the like.
  • the insulating layer 18 was polished using a CMP method.
  • steps A5 to A13 are repeated to alternately laminate the wiring layers 17 and the insulating layers 18 and to form vias 19 between the wiring layers 17.
  • a connected multilayer wiring layer is formed (step A14; see FIG. 14A).
  • the adhesion layer 21 is formed on the lower surface of the wiring layer 17, and the second terminal 15 (metal post) is exposed on the second surface 13.
  • the second terminal 15 is formed by laminating a plurality of layers of, for example, copper, nickel, palladium, platinum, gold, silver, tin, aluminum or the like.
  • the surface of the second terminal 15 is selected from the group consisting of gold, silver, copper, tin and a solder material in consideration of the wettability of the solder ball formed on the surface of the second terminal 15 or the connectivity with the bonding wire. Preferably, it is formed of at least one metal or alloy.
  • the second terminal 15 can be formed by wet etching or dry etching after the metal post (second terminal 15) is exposed. In this case, in order to control the etching amount, a method may be performed in which a metal post (second terminal 15) is formed by laminating metal with different etching rates, and the metal exposed to the surface layer is removed.
  • the insulating layer 18 is formed after the metal post (the second terminal 15) to be the second terminal 15 is exposed or exposed.
  • electrolytic plating, electroless plating, vapor deposition, printing, ink jet This can be achieved by forming the second terminal 15 by a dip method or the like.
  • a metal post made of copper (the second terminal 15) was exposed by a CMP method, and then 3 ⁇ m of nickel and 0.5 ⁇ m of gold were laminated in order of the outermost surface being gold by electroless plating.
  • the support 33 is removed (step A15; see FIG. 14 (b)).
  • a peeling method using a low adhesion layer a method of using a transparent substrate to deteriorate the material in contact with the support substrate with laser light or ultraviolet light, and peeling the support substrate. It is carried out by a method of polishing a supporting substrate, a method of dividing at a desired position by a water cutter or a slicer, or the like.
  • peeling was performed using the low adhesion between the thermally oxidized film of the support 33 (silicon) and the conductor film 28 (Cu thin film).
  • the conductor film 28 is removed (step A16; see FIG. 14C).
  • the removal of the conductor film 28 is performed by a wet etching method or a dry etching method.
  • Surface treatment may be performed by a vapor deposition method, a printing method, an inkjet method, a dip method, or the like.
  • the first terminal 14 When the first terminal 14 is recessed from the first surface 12, the first terminal 14 can be formed by a wet etching method or a dry etching method after the step of exposing the first terminal 14 or after the step of exposing the first terminal 14. In this case, in order to control the amount of etching, the first terminal 14 may be formed of a stack of metals having different etching rates, and the metal exposed on the surface may be removed.
  • the insulating layer 18 is removed so that the first terminal 14 protrudes in the step of exposing or exposing the first terminal 14, or This can be achieved by forming a metal film on the first terminal 14 by electrolytic plating, electroless plating, vapor deposition, printing, inkjet, dipping, or the like after the first terminal 14 is exposed.
  • a gold film was formed on the surface of the exposed first terminal 14 (Cu) by electroless plating.
  • the wiring boards according to the first and second embodiments can be efficiently manufactured.
  • the wiring board according to the second embodiment can be efficiently manufactured by using different materials for the insulating layer 18 on which the first terminal 14 is formed and the other insulating layer 18.
  • a manufacturing method of a wiring board concerning Example 7 of the present invention is explained using a drawing.
  • 15 and 16 are process sectional views schematically showing a method of manufacturing a wiring board according to the seventh embodiment of the present invention.
  • the method of manufacturing a wiring board according to the seventh embodiment corresponds to the wiring board (see FIG. 7) according to the third embodiment of the present invention.
  • the method of manufacturing the wiring board according to the seventh embodiment is different from the method of manufacturing the wiring board according to the sixth embodiment in the process of the insulating layer 18 c forming the second surface 13. Note that plasma treatment, cleaning, and heat treatment are appropriately performed between the steps. Note that plasma treatment, cleaning, and heat treatment are appropriately performed between the steps described below.
  • step B1 shows the structure of the wiring board according to the first embodiment
  • the present invention is not limited to this, and the material of the insulating layer 18 in which the first terminal 14 is embedded as in the wiring board according to the second embodiment.
  • the materials of the other insulating layers 18 may be different.
  • the insulating layer 18c is formed on the wiring layer 17 and the insulating layer 18 (step B2; see FIG. 15B).
  • a photosensitive or non-photosensitive organic material can be used as the insulating layer 18c.
  • the organic material is formed of, for example, epoxy resin, epoxy acrylate resin, urethane acrylate resin, polyester resin, phenol resin, polyimide resin, BCB (benzocyclobutene), PBO (polybenzoxazole), polynorbornene resin, etc., glass cloth, aramid fiber, etc.
  • a material obtained by impregnating the woven or non-woven fabric with an epoxy resin, epoxy acrylate resin, urethane acrylate resin, polyester resin, phenol resin, polyimide resin, BCB, PBO, polynorbornene resin or the like can be used.
  • materials using polyimide resin, PBO, and woven or non-woven fabric are excellent in mechanical properties such as film strength, tensile modulus of elasticity and elongation at break, so that high reliability can be obtained.
  • it is a liquid organic material, it can be formed by a spin coating method, a curtain coating method, a die coating method, a spray method, a printing method or the like.
  • a film-like organic material it can be formed by a laminating method, a pressing method or the like.
  • an opening for forming the second terminal (15 of FIG. 16B) is formed in the insulating layer 18c (step B3; see FIG. 16A).
  • the opening of the insulating layer 18c in the portion where the second terminal 15 is formed is formed by photolithography.
  • the opening of the insulating layer 18c is formed by a laser processing method, a dry etching method or a blast method. It is formed.
  • the photosensitive polyimide resin was used with a thickness of 7 ⁇ m, the photolithography method was adopted.
  • the second terminal 15 is formed in the opening of the insulating layer 18c (step B4; see FIG. 16B).
  • the second terminal 15 should not form a bonding interface with the wiring layer 17 exposed in the opening of the insulating layer 18c from the viewpoint of stress concentration, and therefore, the same material as the underlying conductive film 28 (for example, copper, aluminum, palladium, gold, platinum, silver, an alloy of these, or the like is preferably used to form by electrolytic plating.
  • the height may be adjusted to the same height as the second surface 13 formed of the insulating layer 18c.
  • the wiring board (see FIG. 7) according to the third embodiment can be efficiently manufactured.
  • FIG. 17 to 19 are process sectional views schematically showing a method of manufacturing a semiconductor device according to an eighth embodiment of the present invention.
  • the semiconductor device manufacturing method according to the eighth embodiment is for manufacturing the semiconductor devices (see FIGS. 8 and 9) according to the fourth and fifth embodiments. Note that plasma treatment, cleaning, and heat treatment are appropriately performed between the steps described below.
  • an intermediate of the wiring substrate 11 is prepared (step C1; see FIG. 17A).
  • the method of manufacturing the wiring board 11 is the same as the method of manufacturing the wiring boards according to the sixth and seventh embodiments.
  • the semiconductor element 22a is flip chip connected on the second surface 13 via the solder 23a (step C2; see FIG. 17B).
  • the underfill 24a is filled between the second surface 13 and the semiconductor element 22a.
  • the solder 23a a material made of tin, lead, indium, zinc, gold or an alloy of these can be used.
  • the material of the solder 23a can be appropriately selected from lead-tin eutectic solder and lead-free solder material.
  • the solder 23a is formed on the electrode of the semiconductor element 22a by plating, ball transfer, or printing.
  • the underfill 24 a is made of an epoxy-based material, and is filled simultaneously with or after the mounting of the semiconductor element 22 a.
  • FIG. 17B shows an example of flip chip connection
  • connection using a bonding wire may be performed.
  • bonding wire connection after the back surface of the semiconductor element (22 in FIG. 9) is bonded to the second surface (13 in FIG. 9) via the adhesive (26 in FIG. 9), the semiconductor element (22 in FIG. ) And the second terminal (15 in FIG. 9) are connected by a bonding wire (27 in FIG. 9).
  • the adhesive (26 in FIG. 9) is provided on the surface of the semiconductor element (22 in FIG. 9) where the circuit is not formed, and an organic material, Ag paste or the like can be used.
  • the bonding wire (27 in FIG. 9) is mainly made of gold.
  • a mold 31 is formed to cover the semiconductor element 22a, the underfill 24a, and the second surface 13 (step C3; see FIG. 18A).
  • the mold 31 can use a material in which a silica filler is mixed with an epoxy-based material, and a transfer molding method using a mold so as to cover the wiring of the mounted portion with the semiconductor element 22, compression It is provided by a forming mold method or a printing method.
  • the mold 31 covers the entire side of the wiring board 11 including the semiconductor element 22a.
  • the structure including the semiconductor element 22a covers a part of the wiring board 11 It may be
  • the support 33 and the conductor film 28 are removed (step C4; see FIG. 18B).
  • the support 33 is removed by a peeling method using a low adhesion layer, a method of using a transparent substrate to alter the material in contact with the support substrate with laser light or ultraviolet light, and peeling the support substrate, a support substrate It can be carried out by a method of polishing, a method of dividing at a desired position with a water cutter or slicer, or the like.
  • peeling is performed using the low adhesion between the thermal oxide film of the support 33 (silicon) and the conductor film 28 (Cu thin film), and if the conductor film 28 remains, the conductor film 28 is removed. Do the removal.
  • the conductive film 28 can be removed by a wet etching method or a dry etching method. Electrolytic plating, electroless plating, and so that the surface of the first terminal 14 is made of at least one metal or alloy selected from the group consisting of gold, silver, copper, tin and a solder material after etching. Surface treatment may be performed by a vapor deposition method, a printing method, an inkjet method, a dip method, or the like. When the first terminal 14 is recessed from the first surface 12, the first terminal 14 can be formed by a wet etching method or a dry etching method after the step of exposing the first terminal 14 or after the step of exposing the first terminal 14.
  • a method of forming the first terminal 14 by laminating metal with different etching rates and removing the metal exposed in the surface layer may be performed.
  • a gold film was formed on the surface of the exposed first terminal 14 (Cu) by electroless plating.
  • the semiconductor element 22b is flip-chip connected on the first surface 12 through the solder 23b (step C5; see FIG. 19A).
  • the underfill 24b is filled between the first surface 12 and the semiconductor element 22b.
  • the solder 23b a material made of tin, lead, indium, zinc, gold or an alloy of these can be used.
  • the material of the solder 23b can be appropriately selected from lead-tin eutectic solder and lead-free solder material. It can form by the plating method, ball transfer, and the printing method on the electrode of semiconductor element 22b.
  • the underfill 24 b is made of an epoxy-based material, and is filled simultaneously with or after the mounting of the semiconductor element 22 b.
  • FIG. 19A shows an example of flip chip connection
  • connection may be performed using a bonding wire as in the semiconductor device according to the fifth embodiment (see FIG. 9).
  • bonding wire connection after the back surface of the semiconductor element (22 in FIG. 9) is bonded to the second surface (13 in FIG. 9) via the adhesive (26 in FIG. 9), the semiconductor element (22 in FIG. ) And the second terminal (15 in FIG. 9) are connected by a bonding wire (27 in FIG. 9).
  • the adhesive (26 in FIG. 9) is provided on the surface of the semiconductor element (22 in FIG. 9) where the circuit is not formed, and an organic material, Ag paste or the like can be used.
  • the bonding wire (27 in FIG. 9) is mainly made of gold.
  • the solder ball 25 is attached to the first terminal 14 (step C6; see FIG. 19B).
  • the solder balls 25 are provided for mounting the semiconductor device on another substrate (not shown).
  • the solder balls 25 are balls made of a solder material, and are formed on the first terminals 14 by ball transfer or printing.
  • a structure may be adopted in which not a solder ball 25 but a metal pin is soldered. Even when a metal pin is soldered, a joint portion with the solder is formed on the side surface of the first terminal 14.
  • the solder ball 25 is attached to the first terminal 14 of the first surface 12 in FIGS. 17 to 19, the second surface 15 may be formed to the second terminal 15.
  • the semiconductor devices (see FIGS. 8 and 9) according to the fourth and fifth embodiments can be efficiently manufactured.

Landscapes

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Abstract

　ビアでの接続信頼性を確保した信頼性の高い配線基板を提供することである。絶縁層と配線層が交互に積層するとともに、配線層間がビアによって電気的に接続された配線基板であって、第１面に設けられるとともに絶縁層に埋設された第１端子と、第１面の反対側の第２面に設けられるとともに絶縁層に埋設された第２端子と、絶縁層内に設けられるとともに第１端子に接触するランドと、を備え、ランドと、絶縁層を介して設けられる配線層との間を電気的に接続するビアは、ランド側の端部に接続界面が存在せず、配線層側の端部に接続界面が存在する。

Description

配線基板、半導体装置及びそれらの製造方法
［関連出願の記載］
　本発明は、日本国特許出願：特願２００８－００２３４１号（２００８年１月９日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
　本発明は、半導体素子を搭載する配線基板、配線基板に半導体素子を搭載した半導体装置、及びそれらの製造方法に関し、特に、高速伝送特性や実装信頼性に優れた薄型の配線基板、半導体装置及びそれらの製造方法に関する。
　近年、機器実装や半導体素子実装に用いられる配線基板は、電子機器の急激な小型化、薄型化、高密度化の要求と、半導体素子の高速化、高機能化に伴う端子数の増加とにより、薄型化、軽量化、高密度化等の特性が求められている。
　従来、配線基板においてはビルトアップ基板等のスルーホールを有する基板が一般的となっているが、このような基板は厚く、さらにスルーホールの存在により高速信号伝送に不向きである。また、配線基板においてはテープ基板等の薄型基板も使用されているが、配線層がその製法から単層また２層に限定されたり、テープ基材の伸縮が大きいためにパターンの位置精度がビルドアップ基板より劣るので、近年の高密度化の要求に応えることができない。
　これらの配線基板の課題を改善する方法として、予め用意した支持基板上に配線構造体等を形成し、配線構造体形成後に支持基板を除去もしくは分離してスルーホールを設けないコアレス基板が提案されている。例えば、特許文献１では、支持基板となるプリプレグ上に下地層、金属箔を重ね、金属箔上にビルドアップ配線層を形成し、その後、下地層の周縁部分を切断して金属箔を分離することで、コアレス基板となるビルドアップ配線層が形成された配線部材を得るものが開示されている。特許文献２では、金属箔を支持基板として多層配線構造を形成し、回路素子を搭載した後に金属箔をエッチング除去して、コアレス基板上に回路素子が搭載された半導体装置を得るものが開示されている。特許文献３では、支持基板上に第１配線層を形成し、第１配線層の一面上に半導体素子を載置し、その後、支持基板を除去し、その後、第１配線層の一面とは反対側の面上に、第２配線層を形成して半導体装置を得るものが開示されている。
　また、配線基板には、搭載される半導体素子との熱膨張差による応力に対する対策が求められている。そのような対策について、例えば、特許文献４では、半導体素子と多層配線基板との間の応力を、端子間に配設された金属柱によって緩和する構造が開示されている。
特開２００７－１５８１７４号公報 特開２００４－２００６６８号公報 特開２００６－２９４６９２号公報 特開２００１－１９６４９６号公報
　なお、上記特許文献１－４の全開示内容はその引用をもって本書に繰込み記載する。以下の分析は、本発明によって与えられたものである。
　しかしながら、従来の配線基板には、以下のような課題がある。
　特許文献１では、外部接続パッド上にビアが形成されるため、配線基板に半導体素子を搭載したり、配線基板をマザーボードなどのシステム用ボードに搭載することで応力が発生し、そのような応力が外部接続パッドとビアとの接続界面に集中する。ビアとの接続界面は、電極、配線、さらにはビアとして構成されている個々の部分に比べ、密着力が低く、破断しやすい箇所である。特許文献１に記載の構造では、配線層や絶縁層の厚み、絶縁層より剛性の高い配線層のパターン形状に影響されて、各々の配線層や絶縁層での変形量や移動量が異なって発生するため、ビアとの接続部分、特に外部接続面側の配線とビアとの接続界面に応力が集中する。したがって、特許文献１に記載のビア構造では、応力が集中する部位にビアの接続界面を有する構造となっており、配線基板に半導体素子を搭載したり、配線基板をマザーボードなどに搭載すると、接続界面での破断の危険性が高くなる。
　また、特許文献２では、外部端子と接続した配線層と、さらに上の配線層とを繋ぐビアとの接続界面が、外部端子側に配された構造となっている。これは、特許文献１に記載した状態と同様に、配線基板に半導体素子を搭載したり、配線基板をマザーボードなどに搭載すると、発生する応力がビアの接続界面に集中してしまい、破断の危険性が高くなる。
　さらに、特許文献４では、半導体素子の搭載による応力を緩和するために変形しやすい突起型の金属柱を設けているが、これも特許文献１と同様に応力が集中する部位に配線と電極との接続界面が存在し、破断の危険性が高い状態となる。
　本発明の主な課題は、ビアでの接続信頼性を確保した信頼性の高い配線基板を提供することである。
　本発明の第１の視点においては、絶縁層と配線層が交互に積層するとともに、前記配線層間がビアによって電気的に接続された配線基板であって、第１面に設けられるとともに前記絶縁層に埋設された第１端子と、前記第１面の反対側の第２面に設けられるとともに前記絶縁層に埋設された第２端子と、前記絶縁層内に設けられるとともに前記第１端子に接触するランドと、を備え、前記ランドと、前記絶縁層を介して設けられる前記配線層との間を電気的に接続するビアは、前記ランド側の端部に接続界面が存在せず、前記配線層側の端部に接続界面が存在することを特徴とする。
　本発明の第２の視点においては、半導体装置において、前記配線基板の片面又は両面に半導体素子を搭載したことを特徴とする。
　本発明の第３の視点においては、配線基板の製造方法において、支持体上に開口部を有する第１絶縁層を形成する第１の工程と、前記開口部内に第１端子を形成する第２の工程と、前記第１絶縁層及び前記第１端子上に、配線層、及びビアとなる金属ポストを形成する第３の工程と、前記第１絶縁層、前記配線層、及び前記金属ポスト上に第２絶縁層を形成した後、前記金属ポストが露出するまで前記第２絶縁層の表面を研磨する第４の工程と、前記第２絶縁層上にて前記第３の工程と前記第４の工程を交互に繰り返して多層配線層を形成する第５の工程と、前記支持体を除去する第６の工程と、を含むことを特徴とする。
　本発明の第４の視点においては、半導体装置の製造方法において、支持体上に開口部を有する第１絶縁層を形成する第１の工程と、前記開口部内に第１端子を形成する第２の工程と、前記第１絶縁層及び前記第１端子上に、配線層、及びビアとなる金属ポストを形成する第３の工程と、前記第１絶縁層、前記配線層、及び前記金属ポスト上に第２絶縁層を形成した後、前記金属ポストが露出するまで前記第２絶縁層の表面を研磨する第４の工程と、前記第２絶縁層上にて前記第３の工程と前記第４の工程を交互に繰り返して多層配線層を形成する第５の工程と、半導体素子を搭載する第６の工程と、前記支持体を除去する第７の工程と、を含むことを特徴とする。
　本発明によれば、配線断線の危険性が高いビアにおいて、応力が集中する表面側の配線との境目に接続界面がなく、基板内部側の配線との境目に接続界面を有することで、配線基板を半導体素子やマザーボードに搭載した後で発生する応力から、薄い配線基板の断線を効果的に回避することができ、ビアでの接続信頼性を確保することができる。
　つまり、内部の配線層間、特に、端子近傍において、ビアが接続している端子と配線層、複数の配線層間における各層の変形や移動量の違い、変形の方向が配線層と絶縁層それぞれの形状や厚み、さらには配線層の絶縁層との密着面積が異なるために、配線基板を半導体素子やマザーボードに搭載することで発生した応力がビアに集中し、特に、配線層の三方を覆う絶縁層内に設けられたビアの三方を絶縁層に囲まれた配線層との境目部分に応力の集中が発生する。これは、配線層と絶縁層との密着性が、配線層一方と接している絶縁層との密着性がより弱いことと、絶縁層自体の厚みの影響により、絶縁層の変形が大きく作用するために引き起こされる。
　本発明では、この絶縁層の変形量が大きくなる配線層との境目にビアと配線層の接合界面を設けずに、接合界面周囲を含めて絶縁層と配線層が密着金属で高い密着力を確保している一方が絶縁層に接した配線層との境目に接合界面を設けることで、ビアと配線層との接続界面への応力集中を効果的に回避し、安定した高い接続信頼性を確保することができる。この効果は、絶縁層が密着層により一方が接している配線層に矯正されるため、ビアの接合界面を含めた密着領域で同様な変形とすることができるからである。前記記載の配線基板において、前記配線層は、前記第１面側に接している前記絶縁層との間に密着層を有することで、絶縁層に対して配線層の拘束力が高まり、密着層を介した配線層近傍の絶縁層が配線層にならう状態を作り出せる。この絶縁層が配線層にならう領域において、配線層とビアとの接続界面を配置することで、応力集中を効果的に低減することができ、高い接続信頼性を実現することができる。この効果は、特にφ２０μｍ以下のビア径に対して効果的である。
　また、第１端子と第２端子を絶縁層に埋設することで、端子に集中する応力を絶縁層にて効果的に緩和することができ、接続部における信頼性の向上が達成できる。また、第２端子を絶縁層から突出させることで、４０μｍピッチ以下の接続を容易とし、アンダーフィルなどの注入を可能とするギャップを確保できる。一方、第２端子を窪ませた場合は、接続部での位置精度の向上やハンダのダムとしての効果がある。さらに、第１端子と第２端子を埋設する絶縁層と内部の絶縁層を異なる材料とすることで、端子部では応力緩和を主とした材料とし、内部の絶縁層では機械的強度の高い材料を用いて絶縁層にクラックが入らないような構造を実現できるため、長期信頼性の高い配線基板を実現することができる。また、配線基板を薄く作製することで、配線基板の両面に搭載される半導体素子を最短距離で結線することができるため、性能を向上させることができる。
　さらに、支持体を用いた製造方法を採用することで、薄い配線基板の安定した製造を行えるばかりか、半導体素子の搭載でも位置精度を高く維持することができ、歩留まりの高い低コストで高性能は半導体装置を作製することが可能となる。したがって、信頼性の高い配線基板、配線基板を用いた半導体装置およびそれらの製造方法の提供が実現できる。
本発明の実施例１に係る配線基板の構成を模式的に示した（ａ）第１面側斜視図、（ｂ）第２面側斜視図、（ｃ）部分断面図である。 本発明の実施例１に係る配線基板の（ａ）通常の状態、（ｂ）外部応力を受けた状態を模式的に示した部分断面図である。 本発明の実施例１に係る配線基板の構成を模式的に示した拡大部分断面図である。 本発明の実施例１に係る配線基板の第１の変形例を模式的に示した部分断面図である。 本発明の実施例１に係る配線基板の第２の変形例を模式的に示した部分断面図である。 本発明の実施例２に係る配線基板の構成を模式的に示した部分断面図である。 本発明の実施例３に係る配線基板の構成を模式的に示した部分断面図である。 本発明の実施例４に係る半導体装置の構成を模式的に示した部分断面図である。 本発明の実施例５に係る半導体装置の構成を模式的に示した部分断面図である。 本発明の実施例６に係る配線基板の製造方法を模式的に示した第１の工程断面図である。 本発明の実施例６に係る配線基板の製造方法を模式的に示した第２の工程断面図である。 本発明の実施例６に係る配線基板の製造方法を模式的に示した第３の工程断面図である。 本発明の実施例６に係る配線基板の製造方法を模式的に示した第４の工程断面図である。 本発明の実施例６に係る配線基板の製造方法を模式的に示した第５の工程断面図である。 本発明の実施例７に係る配線基板の製造方法を模式的に示した第１の工程断面図である。 本発明の実施例７に係る配線基板の製造方法を模式的に示した第２の工程断面図である。 本発明の実施例８に係る半導体装置の製造方法を模式的に示した第１の工程断面図である。 本発明の実施例８に係る半導体装置の製造方法を模式的に示した第２の工程断面図である。 本発明の実施例８に係る半導体装置の製造方法を模式的に示した第３の工程断面図である。
符号の説明
　１１　配線基板
　１２　第１面
　１３　第２面
　１４　第１端子
　１５　第２端子（金属ポスト）
　１６　ランド（配線層）
　１７　配線層
　１８、１８ａ、１８ｂ、１８ｃ　絶縁層
　１９　ビア（金属ポスト）
　２０　矯正領域
　２１　密着層（給電層）
　２２、２２ａ、２２ｂ　半導体素子
　２３ａ、２３ｂ　ハンダ
　２４ａ、２４ｂ　アンダーフィル
　２５　ハンダボール
　２６　接着剤
　２７　ボンディングワイヤ
　２８　導電体膜
　３０　レジスト
　３１　モールド
　３２　応力集中領域
　３３　支持体
　本発明の実施形態に係る配線基板では、絶縁層（図１の１８）と配線層（図１の１７）が交互に積層するとともに、前記配線層（図１の１７）間がビア（図１の１９）によって電気的に接続された配線基板（図１の１１）であって、第１面（図１の１２）に設けられるとともに前記絶縁層（図１の１８）に埋設された第１端子（図１の１４）と、前記第１面（図１の１２）の反対側の第２面（図１の１３）に設けられるとともに前記絶縁層（図１の１８）に埋設された第２端子（図１の１５）と、前記絶縁層（図１の１８）内に設けられるとともに前記第１端子（図１の１４）に接触するランド（図１の１６）と、を備え、前記ランド（図１の１６）と、前記絶縁層（図１の１８）を介して設けられる前記配線層（図１の１７）との間を電気的に接続するビア（図１の１９）は、前記ランド（図１の１６）側の端部に接続界面が存在せず、前記配線層（図１の１７）側の端部に接続界面が存在する。
　さらに、以下の形態も可能である。
　前記配線層間を電気的に接続する前記ビアは、前記第２面側の端部にのみ接合界面が存在することが好ましい。
　前記配線層の前記第１面側の面に前記配線層と前記絶縁層とを密着させる密着層を有することが好ましい。
　前記ランドの前記第１端子側の面に前記密着層を有することが好ましい。
　前記第１端子は、前記第１面側に露出する表面積が、前記ランドと接触している面の断面積より小さく構成されていることが好ましい。
　前記第２端子は、前記配線層に直接設けられ、かつ、前記第２面側に露出する表面積が、前記配線層と接触している断面積より大きく構成されることが好ましい。
　前記絶縁層は、１種又は複数種の絶縁材料からなることが好ましい。
　前記絶縁層は、複数種の絶縁材料からなり、前記第１面と前記第２面の絶縁材料が同じであることが好ましい。
　前記第１端子及び前記第２端子は、複数の金属が積層された構成となっていることが好ましい。
　前記第２端子は、前記第２面側の前記絶縁層の表面より窪んでいることが好ましい。
　前記第２端子は、前記第２面側の前記絶縁層の表面より突出していることが好ましい。
　本発明の実施形態に係る半導体装置では、配線基板（図８の１１）の片面又は両面に半導体素子（図８の２２ａ、２２ｂ）を搭載する。
　さらに、以下の形態も可能である。
　前記半導体素子と前記配線基板とが、フリップチップ接続又はワイヤーボンディング接続のいずれか又は両方により搭載されていることが好ましい。
　前記配線基板の両面に半導体素子がフリップチップ接続され、かつ、両面に搭載された前記半導体素子の対向する電極間を前記配線基板内の前記ビアを積み上げることを主として結線していることが好ましい。
　本発明の実施形態に係る配線基板の製造方法では、支持体（図１０の３３）上に開口部を有する第１絶縁層（図１０の１８）を形成する第１の工程（図１０（ｃ））と、前記開口部内に第１端子（図１０の１４）を形成する第２の工程（図１０（ｄ））と、前記第１絶縁層（図１３の１８）及び前記第１端子（図１３の１４）上に、配線層（図１３の１６、１７）、及びビア（図１３の１９）となる金属ポストを形成する第３の工程（図１１（ａ）～図１３（ａ））と、前記第１絶縁層（図１３の１８）、前記配線層（図１３の１６、１７）、及び前記金属ポスト（図１３の１９）上に第２絶縁層（図１３の１８）を形成した後、前記金属ポスト（図１３の１９）が露出するまで前記第２絶縁層（図１３の１８）の表面を研磨する第４の工程（図１３（ｂ）、（ｃ））と、前記第２絶縁層（図１３の１８）上にて前記第３の工程と前記第４の工程を交互に繰り返して多層配線層を形成する第５の工程（図１４（ａ））と、前記支持体（図１４の３３）を除去する第６の工程（図１４（ｂ））と、を含む。
　さらに、以下の形態も可能である。
　前記第３の工程において、前記配線層及び前記金属ポストを形成する前に、前記第１絶縁層及び前記第１端子上に給電層を形成し、その後、前記給電層を用いて電解めっきにより前記配線層及び前記金属ポストを形成することが好ましい。
　前記第１の工程において、前記第１絶縁層を形成する前に、前記支持体上に導電体層を形成し、その後、前記導電体層上に前記第１絶縁層を形成し、前記第６の工程において、前記支持体と前記導電体層の界面を剥離することが好ましい。
　前記第５の工程の後に、最表面に第３絶縁層を形成する第７の工程を含むことが好ましい。
　前記第７の工程において、前記第３絶縁層に開口部を形成した後、前記開口部内に第２端子を形成することが好ましい。
　本発明の実施形態に係る半導体装置の製造方法では、支持体（図１０の３３）上に開口部を有する第１絶縁層（図１０の１８）を形成する第１の工程（図１０（ｃ））と、前記開口部内に第１端子（図１０の１４）を形成する第２の工程（図１０（ｄ））と、前記第１絶縁層（図１３の１８）及び前記第１端子（図１３の１４）上に、配線層（図１３の１６、１７）、及びビア（図１３の１９）となる金属ポストを形成する第３の工程（図１１（ａ）～図１３（ａ））と、前記第１絶縁層（図１３の１８）、前記配線層（図１３の１６、１７）、及び前記金属ポスト（図１３の１９）上に第２絶縁層（図１３の１８）を形成した後、前記金属ポスト（図１３の１９）が露出するまで前記第２絶縁層（図１３の１８）の表面を研磨する第４の工程（図１３（ｂ）、（ｃ））と、前記第２絶縁層（図１３の１８）上にて前記第３の工程と前記第４の工程を交互に繰り返して多層配線層を形成する第５の工程（図１４（ａ）、図１７（ａ））と、半導体素子（図１７の２２ａ）を搭載する第６の工程と、前記支持体（図１８の３３）を除去する第７の工程（図１８（ｂ））と、を含む。
　さらに、以下の形態も可能である。
　前記第６の工程と前記第７の工程の間に、前記半導体素子を搭載した面にモールド樹脂を形成する第８の工程を含むことが好ましい。
　前記第１の工程において、前記第１絶縁層を形成する前に、前記支持体上に導電体層を形成し、その後、前記導電体層上に前記第１絶縁層を形成し、前記第７の工程において、前記支持体と前記導電体層の界面を剥離することが好ましい。
　前記第７の工程の後に、露出した前記第１端子上に半導体素子を搭載する第９の工程を含むことが好ましい。
　前記第６の工程、及び前記第９の工程において、半導体素子がフリップチップ接続又はワイヤーボンディング接続のいずれかもしくは両方により搭載されることが好ましい。
　前記第７の工程の後に、外部端子としての半田ボールを搭載する第１０の工程を含むことが好ましい。
　本発明の実施例１に係る配線基板について図面を用いて説明する。図１は、本発明の実施例１に係る配線基板の構成を模式的に示した（ａ）第１面側斜視図、（ｂ）第２面側斜視図、（ｃ）部分断面図である。図２は、本発明の実施例１に係る配線基板の（ａ）通常の状態、（ｂ）外部応力を受けた状態を模式的に示した部分断面図である。図３は、本発明の実施例１に係る配線基板の構成を模式的に示した拡大部分断面図である。
　図１を参照すると、配線基板１１は、絶縁層１８、配線層１７（第１端子１４と接続される部分ではランド１６）が交互に積層されるとともに、配線層１７－配線層１７間がビア１９により接続された多層配線基板である。配線基板１１は、第１面１２と第２面１３を有する。第１面１２には、絶縁層１８に形成された下穴に埋め込まれた第１端子１４が設けられている。第２面１３には、絶縁層１８に形成された下穴に埋め込まれた第２端子１５が設けられている。第１端子１４の第２面１３側の面は、密着層２１を介してランド１６と接続されている。ランド１６は、同一層にある配線層１７と直接接続されている。ランド１６は、ビア１９を介して上層の配線層１７と接続されている。ビア１９の第１面１２側の端部は、密着層２１が介在せず、ランド１６と直接接続されており、接続界面が存在しない。ビア１９の第２面１３側の端部は、密着層２１を介して配線層１７と接続され、接続界面が存在する。第２端子１５の第１面１２側の端部は、密着層２１が介在せず、配線層１７と直接接続されており、接続界面が存在しない。配線層１７の第１面１２側の面には、ビア１９と接続される領域以外の部分にも密着層２１が配され、密着層２１を介して配線層１７と絶縁層１８が密着する。ランド１６の第１面１２側の面には、第１端子１４と接続される領域以外の部分にも密着層２１が配され、密着層２１を介してランド１６と絶縁層１８が密着する。
　第１端子１４は、絶縁層１８に形成された下穴に埋設され、第１面１２の表面に露出した構造となっている。第１端子１４は、第２面１３側の面にて密着層２１を介してランド１６と接続されている。第１端子１４は、銅、ニッケル、パラジウム、白金、金、銀、錫、アルミニウムなどの複数の金属層が積層されたものとすることができる。第１端子１４の表面は、第１端子１４の表面に形成される半田ボール（図示せず）の濡れ性又はボンディングワイヤとの接続性を考慮して、金、銀、銅、錫及び半田材料からなる群から選択された少なくとも一種の金属又は合金で形成することが好ましい。例えば、第１端子１４は、図示していないが、密着層２１側から順に、ニッケル３μｍ、金０．５μｍが積層したもの（表面が金）とすることができる。なお、図１（ａ）では、第１端子１４についてサイズの異なる例を示したが、この例に制限されることなく、搭載される半導体素子、電子デバイス、搭載基板等の端子のサイズや位置に応じて設定することができる。
　第２端子１５は、絶縁層１８に形成された下穴に埋設され、第２面１３の表面に露出した構造となっている。第２端子１５は、第１面１２側の端部にて配線層１７と直接接続されている。第２端子１５は、銅、ニッケル、パラジウム、白金、金、銀、錫、アルミニウムなどの複数の層が積層されたものとすることができる。第２端子１５の表面は、例えば、半田ボール（図示せず）の濡れ性又はボンディングワイヤとの接続性を考慮して、金、銀、銅、錫及び半田材料からなる群から選択された少なくとも一種の金属又は合金で形成することが好ましい。例えば、第２端子１５は、図示していないが、配線層１７側から順に、銅５μｍ、ニッケル３μｍ、金０．５μｍが積層したもの（表面が金）とすることができる。なお、図１（ｂ）では、第２端子１５について中央部分に配置する例を示したが、この例に制限されることなく、搭載される半導体素子、電子デバイス、搭載基板等の端子のサイズや位置に応じて設定することができる。
　ランド１６と配線層１７の主たる材料は、銅、金、ニッケル、アルミニウム、銀、パラジウムのいずれかもしくは複数の材料から構成されるが、抵抗値やコストの面で銅が最も好適である。ニッケルを用いる場合、絶縁材料等の他の材料との界面反応を防止でき、磁性体としての特性を活用したインダクタ又は抵抗配線として使用できる。ランド１６と配線層１７は、例えば、銅５μｍとすることができる。ランド１６は、密着層２１を介して第１端子１４の直上に配置され、第１端子１４よりも大きな形状となっており、第１端子１４の外周の絶縁層１８上を、密着層２１を介して覆っている。ランド１６は、配線層１７と接続されていれば配線層１７と同じ工程である必要はないが、同一層に存在する場合や、工程を簡素化する場合には配線層１７と同じ工程で形成してもよい。
　ランド１６と配線層１７は、例えば、サブトラクティブ法、セミアディティブ法又はフルアディティブ法等の方法により形成することができる。サブトラクティブ法は、基板上に設けられた銅箔上に所望のパターンのレジストを形成し、不要な銅箔をエッチングした後に、レジストを剥離して所望のパターンを得る方法である。セミアディティブ法は、無電解めっき法、スパッタ法、ＣＶＤ（Chemical Vapor Deposition）法等で給電層（密着層２１に相当）を形成した後、所望のパターンに開口されたレジストを形成し、レジスト開口部内に電解めっき法による金属を析出させ、レジストを除去した後に露出する給電層（密着層２１に相当）をエッチングして所望の配線パターンを得る方法である。フルアディティブ法は、基板上に無電解めっき触媒を吸着させた後に、レジストでパターンを形成し、このレジストを絶縁膜として残したまま触媒を活性化し、無電解めっき法により絶縁膜の開口部に金属を析出させることで所望の配線パターンを得る方法である。また、ランド１６や配線層１７が設けられる絶縁層（図示せず）に配線パターンとなる凹部を設けておき、無電解めっき法、スパッタ法、ＣＶＤ（Chemical Vapor Deposition）法等で給電層を形成した後、無電解めっき法や電解めっき法により凹部を埋め込み、表面を研磨により整える方法を用いても構わない。
　絶縁層１８は、例えば、感光性又は非感光性の有機材料で形成することができる。有機材料として、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（benzocyclobutene）、ＰＢＯ（polybenzoxazole）、ポリノルボルネン樹脂等や、ガラスクロスやアラミド繊維などで形成された織布や不織布にエポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ、ＰＢＯ、ポリノルボルネン樹脂等を含浸させた材料を用いることができる。特に、ポリイミド樹脂、ＰＢＯ、および織布や不織布を用いた材料は、膜強度、引張弾性率及び破断伸び率等の機械的特性が優れているため、高い信頼性を得ることができる。絶縁層１８は、例えば、ポリイミドを１０μｍ厚み（一層当たりの厚み）とすることができる。
　ビア１９は、第２面１３側の端部に接続界面を有する。この構造では、ビア１９の第１面１２側の端部に接続界面を有する構造よりも界面破断が効果的に防止できる。これは、有機樹脂を有する配線基板１１に半導体素子（図示せず）を搭載した半導体装置（図示せず）では、半導体装置（図示せず）を基板（図示せず）に実装した後に応力がかかると弾性率を含めて剛性の高い配線層１７に比べ、弾性率の低い絶縁層１８の変形が大きく発生し、配線層間を接続するビア１９に応力集中が発生する。この応力の集中は、図２に示しているとおり、半導体装置（図示せず）を基板（図示せず）に実装することにより、図２（ａ）の通常の状態から、図２（ｂ）の矢印で示す外部応力を受けた状態となる。この外部応力を受ける状態下において、第１端子１４や配線層１７のパターンの違いにより各層での変形の方向や量が変化する。また、密着層２１により絶縁層１９と第１端子１４もしくは配線層１７（ランド１６）とが強固に接合されているため、図２に示す矯正領域２０が絶縁層１８に発生する。この矯正領域２０では、絶縁層１８が第１端子１４や配線層１７（ランド１６）により変形が矯正され、それぞれのパターンにならうため、ビア１９の接合界面には応力が集中しない。一方、絶縁層１８に対する配線層１７の強制力の弱まる第１面１２側のビア１９とランド１６や配線層１７との境目では、絶縁層１８の変形とランド１６や配線層１７の剛性により応力集中領域３２が発生する。このように、密着層２１側にビア１９との接合界面を有する構造とすることでビア１９における接合界面破断が効果的に防止でき、特に、φ２０μｍ以下のビア１９において、接続信頼性の向上が実現できる。実施例１では、ビア１９と第１面１２側のランド１６や配線層１７との境目に密着層２１が存在せず、ランド１６や配線層１７とビア１９とが一体で設けられている。一体の状態としては、応力集中領域３２に対して破断をもたらす界面を有していないことが好適である。さらには、ランド１６や配線層１７とビア１９を構成する材料の粒界が応力集中領域３２でビア１９を平面にて横断するように設けられていないことが好適である。ビア１９の接合界面を第２端子１３側とするためには、ビア１９の位置にあらかじめめっき法により金属ポストを形成する、もしくは、全面めっきを行った後にエッチングにより金属ポストと配線を形成した後に、有機材料の絶縁膜を形成した後に研磨を行ってポストを露出させてビア１９とする方法を用いる。めっき法では、前処理により下地金属表面の酸化物を除去すると共に、初期のめっき金属析出時は、下地金属の粒界にならうエピタキシャル成長となるため、工程が分割されていても最終的に構成されるランド１６や配線層１７とビア１９とは一体物となる。このため、粒界が平面に横断する状態は回避できる。
　密着層２１は、絶縁層１８の材料に対して密着力を有する材料よりなり、例えば、チタン、タングステン、ニッケル、タンタル、バナジウム、クロム、モリブデン、銅、アルミニウムやこれらの合金等でも良く、中でもチタン、タングステン、タンタル、クロム、モリブデンやこれらの合金が好適であり、さらにはチタン、タングステンやこれらの合金が最も好適である。密着層２１は、絶縁層１８の表面が細かな凹凸を有する粗化面上にあってもよく、この場合は、銅やアルミニウムでも良好な密着力が得られやすくなる。さらに、より密着力を高める手段として、密着層２１をスパッタ法にて形成されることが好適である。ビア１９と配線層１７との間に密着層２１が存在すること、及び、ビア１９と配線層１７との接合面積より配線層１７の密着層２１の面積を大きくすることで、ビア１９の周囲を含めた絶縁層１８が配線層１７に矯正されるため、密着層２１の周囲にある配線層１７、ビア１９、及び絶縁層１８がほぼ同じ方向に移動することから、ビア１９と配線層１７との接合界面は変形が少なくなり、微小径のビア１９であっても接合界面での破断を効果的に防止することが実現できる。
　図３を参照すると、第１端子１４は、絶縁層１８の中間部分までの厚みとし、絶縁層１８とともに密着層２１で覆われ、密着層２１を介してランド１６と接続している。第１端子１４を一層分の絶縁層１８の中間部分までの厚みとして密着層２１を絶縁層１８の壁部分に設ける構造を取ることにより、第１端子１４表面の接続面の機能を維持したまま、絶縁層１８と第１端子１４を確実に密着させることができる。また、第１端子１４に半田材料を用いた場合、第１端子１４の側壁への回り込みが少なからず発生する可能性があるが、第１端子１４が密着層２１を介してランド１６と接続する構造をとることにより、この回り込みによる半田材料の浸透が密着層２１の部分で停止させることができ、金属層となるランド１６と半田材料の合金化による脆化を効果的に防止できる。
　第１端子１４は、第１面１２に露出している表面積より密着層２１を介して接続しているランド１６側の面積が大きくなる構造とすることが望ましい。これは、第１端子１４とランド１６との密着力を効果的に高めることができるからである。
　なお、図１では、第１端子１４と第２端子１５の表面が絶縁層１８とほぼ同一平面となる構造を示しているが、第１面１２や第２面１３より窪む構造（図４参照）や突出する構造（図５参照）としてもよい。特に、第２端子１５については、第１面１２側にて基板（図示せず）に実装するための端子を設ける場合、第２面１３側に搭載される半導体素子（図示せず）と５０μｍ以下の狭ピッチで接続が必要となるため、図４や図５に示した構造が好ましい。図１のように第１面１２や第２面１３がほぼ平坦な構造では、半導体素子（図示せず）の搭載や、半導体装置（図示せず）とした後での基板（図示せず）への搭載の際、アンダーフィルやモールドなどの樹脂充填の工程において、端子の段差を起因とするボイドの発生を効果的に抑制することができる。また、窪む構造（図４参照）や突出する構造（図５参照）とすることで、接触式のスイッチ端子としての応用も可能となる。
　図４に示した構造では、図１に示した平坦面の効果に加え、第２端子１５が第２面１３より窪んでいることにより、半導体素子（図示せず）との接続を行う半田材料の流れによるショートを効果的に防止することができる。この効果を発現するためには、窪み（深さ）として、０．３μｍ以上を確保することが望ましい。
　図５に示した構造では、半導体素子（図示せず）と狭ピッチ接続した配線基板と、半導体素子（図示せず）との距離が確保できるため、アンダーフィルなどの充填を容易に行うことができる。また、半導体素子（図示せず）や配線基板との接続端子間への絶縁層１８の上込みが効果的に回避できるため、狭ピッチ接続でもより安定した接続信頼性を確保することができる。この効果を発現するためには、端子の突出高さとして０．５μｍ以上を確保することが望ましい。
　なお、実施例１に係る配線基板の製造方法については、実施例６（図１０～図１４）を参照されたい。
　実施例１によれば、ビア１９と配線層１７との接続界面が密着層２１の領域に存在することで、配線層１７により絶縁層１８が矯正され、接続界面への応力集中を効果的に低減し、微小径のビア１９であっても接続信頼性の高い配線基板を実現することができる。
　本発明の実施例２に係る配線基板について図面を用いて説明する。図６は、本発明の実施例２に係る配線基板の構成を模式的に示した部分断面図である。
　実施例２に係る配線基板は、実施例１に係る配線基板（図１参照）の構成に対して、絶縁層に絶縁層１８ａと絶縁層１８ｂと複数の種類の材料を用いた点が異なる。その他の部分は実施例１に係る配線基板と同様である。また、図６の第１端子１４と第２端子１５の構造は、実施例１（図１参照）と同様として記載したが、窪む構造（図４参照）や突出する構造（図５参照）としても構わない。
　絶縁層１８ａは、第１面１２側に配された絶縁層である。絶縁層１８ｂは、第２面側１３と中間層に配された絶縁層である。絶縁層１８ａ及び１８ｂは、例えば、感光性又は非感光性の有機材料で形成されている。有機材料は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（benzocyclobutene）、ＰＢＯ（polybenzoxazole）、ポリノルボルネン樹脂等や、ガラスクロスやアラミド繊維などで形成された織布や不織布にエポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ、ＰＢＯ、ポリノルボルネン樹脂等を含浸させた材料を用いることができる。特に、ポリイミド樹脂、ＰＢＯ、および織布や不織布を用いた材料は、膜強度、引張弾性率及び破断伸び率等の機械的特性が優れているため、高い信頼性を得ることができる。
　配線基板１１を基板（図示せず）に実装するための接続端子としての機能を第１端子１４で受け持つ場合、絶縁層１８ａには、機械的強度の高いポリイミド樹脂やＰＢＯ、および織布や不織布を用いた材料を用いることが好適である。そして、絶縁層１８ｂには、機械的強度がポリイミド樹脂やＰＢＯ、および織布や不織布を用いた材料より劣るが、電気特性が優れ、かつ、低損失なＢＣＢ樹脂、エポキシ樹脂、エポキシアクリレート樹脂などを用いることが好適である。このように絶縁層１８ａ及び絶縁層１８ｂを組み合わせることで、配線基板１１を基板（図示せず）に実装した後でのクラックの発生が効果的に防止でき、機械的強度と電気特性の両者を確保した配線基板を実現することができる。実施例２では、絶縁層１８ａは感光性ポリイミドを１０μｍ厚みとし、絶縁層１８ｂは絶縁層１８ａより誘電率が低い非感光性ポリイミドを用いた。
　また、絶縁層１８ａでは、第１端子１４の第１面１２に露出した表面積より密着層２１を介してランド１６に接続している面積が大きくなる形状を構成することが望ましいため、感光性樹脂により形成されることが効果的である。
　実施例２によれば、実施例１に係る配線基板と同様な効果を奏するとともに、配線基板の機械的強度と電気特性を両立させた配線基板を実現することができる。
　本発明の実施例３に係る配線基板について図面を用いて説明する。図７は、本発明の実施例３に係る配線基板の構成を模式的に示した部分断面図である。
　実施例３に係る配線基板は、実施例１、２に係る配線基板（図１、図６参照）の構成に対して、絶縁層１８に絶縁層１８ａ、絶縁層１８ｂ、絶縁層１８ｃと複数の種類の材料を用いた点が異なる。その他の部分は実施例１に係る配線基板（図１参照）と同様である。また、図５の第１端子１４と第２端子１５の構造は、実施例１（図１参照）と同様として記載したが、窪む構造（図４参照）や突出する構造（図５参照）としても構わない。
　絶縁層１８ａは、第１面１２側に配された絶縁層である。絶縁層１８ｂは、中間層に配された絶縁層である。絶縁層１８ｃは、第２面側１３に配された絶縁層である。絶縁層１８ａ、１８ｂ、及び１８ｃは、例えば、感光性又は非感光性の有機材料で形成されている。有機材料は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（benzocyclobutene）、ＰＢＯ（polybenzoxazole）、ポリノルボルネン樹脂等や、ガラスクロスやアラミド繊維などで形成された織布や不織布にエポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ、ＰＢＯ、ポリノルボルネン樹脂等を含浸させた材料を用いることができる。特に、ポリイミド樹脂、ＰＢＯ、および織布や不織布を用いた材料は、膜強度、引張弾性率及び破断伸び率等の機械的特性が優れているため、高い信頼性を得ることができる。
　配線基板１１を基板に実装するための接続端子としての機能を第１端子１４のみならず第２端子１５でも受け持つ場合、絶縁層１８ａや絶縁層１８ｃには、機械的強度の高いポリイミド樹脂やＰＢＯ、および織布や不織布を用いた材料を用いることが好適である。そして、配線基板１１の中間層となる絶縁層１８ｂには、機械的強度がポリイミド樹脂やＰＢＯ、および織布や不織布を用いた材料より劣るが、電気特性が優れ低損失なＢＣＢ樹脂、エポキシ樹脂、エポキシアクリレート樹脂などを用いることが好適である。このように絶縁層１８ａ、１８ｂ、１８ｃを組み合わせることで、配線基板１１を基板に実装した後でのクラックの発生が効果的に防止でき、機械的強度と電気特性の両者を確保した配線基板を実現することができる。実施例３では、絶縁層１８ａ及び絶縁層１８ｃは感光性ポリイミドを１０μｍ厚みとし、絶縁層１８ｂは絶縁層１８ａより誘電率が低い非感光性ポリイミドを用いた。なお、必要とされる性能に合わせて、絶縁層１８ａと絶縁層１８ｃは、異なる材料としても構わない。
　また、絶縁層１８ａでは、第１端子１４の第１面１２に露出した表面積より密着層２１を介してランド１６に接続している面積が大きくなる形状を構成することが望ましいため、感光性樹脂により形成されることが効果的である。
　第２端子１５は、半導体素子（図示せず）との狭ピッチ接続を行うことを主目的としていることもあるため、図７で示したとおり、第２面１３に露出した第２端子１５の表面積が、第２端子１５と配線層１７との境目の面積より大きくなることが望ましい。この構造を取ることで、狭ピッチ接続に必要とされる微小なサイズの接続点であっても安定した接続信頼性を確保することができる。さらに、別途、接続端子を設ける構造に比べ、限られた面積内で第２端子１５のサイズを大きくすることができるため、より効果的に接続信頼性を確保することができる。
　実施例３によれば、実施例１に係る配線基板と同様な効果を奏するとともに、実施例２で示した機械的強度の効果をさらに高めた形の配線基板を実現し、電気特性との両立を実現することができる。また、第２端子１５の表面積を大きくすることで、効果的に狭ピッチ接続での接続信頼性を向上させることができる。
　なお、実施例１～３において、配線基板１１として構成される回路の所望の位置に、回路のノイズフィルターの役割を果たすコンデンサが設けられていてもよい。コンデンサを構成する誘電体材料としては、酸化チタン、酸化タンタル、Ａｌ２Ｏ３、ＳｉＯ２、ＺｒＯ２、ＨｆＯ２又はＮｂ２Ｏ５等の金属酸化物、ＢＳＴ（ＢａｘＳｒ１－ｘＴｉＯ３）、ＰＺＴ（ＰｂＺｒｘＴｉ１－ｘＯ３）又はＰＬＺＴ（Ｐｂ１－ｙＬａｙＺｒｘＴｉ１－ｘＯ３）等のペロブスカイト系材料若しくはＳｒＢｉ２Ｔａ２Ｏ９等のＢｉ系層状化合物であることが好ましい。但し、０≦ｘ≦１、０＜ｙ＜１である。また、コンデンサを構成する誘電体材料として、無機材料や磁性材料を混合した有機材料等を使用してもよい。さらに、絶縁層１８の一層もしくは複数層において、誘電率が９以上となる材料により構成され、その上下の配線層の所望の位置に対向電極を形成することで回路のノイズフィルターの役割を果たすコンデンサを設けてもよい。コンデンサを構成する誘電体材料としては、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２又はＮｂ２Ｏ５等の金属酸化物、ＢＳＴ（ＢａｘＳｒ１－ｘＴｉＯ３）、ＰＺＴ（ＰｂＺｒｘＴｉ１－ｘＯ３）又はＰＬＺＴ（Ｐｂ１－ｙＬａｙＺｒｘＴｉ１－ｘＯ３）等のペロブスカイト系材料若しくはＳｒＢｉ２Ｔａ２Ｏ９等のＢｉ系層状化合物であることが好ましい。但し、０≦ｘ≦１、０＜ｙ＜１である。また、コンデンサを構成する誘電体材料として、無機材料や磁性材料を混合した有機材料等を使用してもよい。
　本発明の実施例４に係る半導体装置について図面を用いて説明する。図８は、本発明の実施例４に係る半導体装置の構成を模式的に示した部分断面図である。
　実施例４に係る半導体装置は、配線基板１１の両面に半導体素子２２ａ、２２ｂがフリップチップ接続された半導体装置である。配線基板１１は、絶縁層１８、配線層１７（第１端子１４と接続される部分ではランド１６）が交互に積層されるとともに、配線層１７－配線層１７間がビア１９により接続された多層配線基板である。配線基板１１は、第１面１２と第２面１３を有する。第１面１２には、絶縁層１８に形成された下穴に埋め込まれた第１端子１４が設けられている。第２面１３には、絶縁層１８に形成された下穴に埋め込まれた第２端子１５が設けられている。第１端子１４の第２面１３側の面は、密着層２１を介してランド１６と接続されている。ランド１６は、同一層にある配線層１７と直接接続されている。ランド１６は、ビア１９を介して上層の配線層１７と接続されている。配線層１７は、ビア１９を介してさらに上層の配線層１７と接続されている。ビア１９の第１面１２側の端部は、密着層２１が介在せず、ランド１６又は配線層１７と直接接続されており、接続界面が存在しない。ビア１９の第２面１３側の端部は、密着層２１を介して配線層１７と接続され、接続界面が存在する。第２端子１５の第１面１２側の端部は、密着層２１が介在せず、配線層１７と直接接続されており、接続界面が存在しない。配線層１７の第１面１２側の面にはビア１９と接続される領域以外の部分にも密着層２１が配され、密着層２１を介して配線層１７と絶縁層１８が密着する。ランド１６の第１面１２側の面には、第１端子１４と接続される領域以外の部分にも密着層２１が配され、密着層２１を介してランド１６と絶縁層１８が密着する。第１面１２上にはハンダ２３ｂを介して半導体素子２２ｂと第１端子１４が接続され、半導体素子２２ｂと配線基板１１の間にアンダーフィル２４ｂが充填されている。また、第１面１２上の半導体素子２２ｂの外周に配された第１端子１４上には、基板（図示せず）に実装するためのハンダボール２５が取り付けられている。第２面１３上にはハンダ２３ａを介して半導体素子２２ａと第２端子１５が接続され、半導体素子２２ａと配線基板１１の間にアンダーフィル２４ａが充填されている。
　なお、図８では、配線基板１１に実施例１と同様な配線基板（図１参照）を用いた例を示しているが、実施例２や実施例３の配線基板（図６、図７参照）を用いても構わない。
　半導体素子２２ａは、フリップチップ接続型の半導体素子である。半導体素子２２ａは、片側の表面に電極（図示せず）が形成されている。電極（図示せず）は、ハンダ２３ａを介して第２端子１５と電気的に接続されている。半導体素子２２ａと配線基板１１との間の空間には、アンダーフィル２４ａが充填されている。
　半導体素子２２ｂは、フリップチップ接続型の半導体素子である。半導体素子２２ｂは、片側の表面に電極（図示せず）が形成されている。電極（図示せず）は、ハンダ２３ｂを介して第１端子１４と電気的に接続されている。半導体素子２２ｂと配線基板１１との間の空間には、アンダーフィル２４ｂが充填されている。
　アンダーフィル２４ａ、２４ｂは、半導体素子２２ａと２２ｂと配線基板１１との熱膨張率差を小さくしてハンダ２３ａ、２３ｂが破断することを防止する目的で使用される樹脂である。アンダーフィル２４ａ、２４ｂは、エポキシ系の材料から構成され、半導体素子２２ａ、２２ｂの搭載と同時かもしくは搭載後に充填される。なお、ハンダ２３ａ、２３ｂが所望の信頼性を確保できる強度を有していれば、アンダーフィル２４ａ、２４ｂは必ずしも充填する必要はない。
　ハンダ２３ａ、２３ｂは、スズ、鉛、インジウム、亜鉛、金やこれらの合金からなる材料である。ハンダ２３ａ、２３ｂの材料は、鉛錫の共晶半田や鉛フリーの半田材料から適宜選択することができる。ハンダ２３ａ、２３ｂは、半導体素子２２ａ、２２ｂの電極上にめっき法、ボール転写、印刷法により形成される。
　ハンダボール２５は、半導体装置を基板（図示せず）に実装するための半田材料からなるボールであり、半導体素子２２ｂが実装される領域外にある第１端子１４に取り付けられる。ハンダボール２５は、第１端子１４上にボール転写や印刷法により形成することができる。なお、取付け形態により、ハンダボール２５ではなく、金属製のピンを半田付けした構造を取っても構わない。金属製のピンを半田付けする場合でも、第１端子１４の側面に半田との接合部分が形成される。
　なお、図示していないが、配線基板１１の剛性が不足している場合は、実施例４に係る半導体装置の半導体素子２２ａを搭載していない領域に、別途、半導体素子２２ａの領域が開口されている枠体（スティフナ）を貼り付けて配線基板１１を補強した構成としてもよい。
　また、図８では、配線基板１１の両面に半導体素子２２ａと２２ｂを搭載した構造の例を示したが、これに限定されることなく、第１面１２のみでも、第２面１３のみに半導体素子を１もしくは複数搭載する構造としてもよい。また、図８の構造で、第１面１２及び第２面１３の両面のそれぞれに複数の半導体素子や電子デバイスを搭載しても構わない。
　また、図８の構造例では、半導体素子２２ａ、２２ｂが積層されたビア１９と配線層１７により配線基板１１内を最短距離で接続される構造を示している。この最短距離で接続できる構造を取ることで、例えば、ロジック半導体素子とメモリ半導体素子との組み合わせにおいて、同一の半導体素子とする状態を配線基板１１を用いた半導体装置にて実現することができる。この組み合わせが行えることで、半導体素子の製造コストを効果的に抑制することができるため、半導体装置全体としての低コスト化が実現できる。
　また、図８では第２面１３上の半導体素子２２ａが露出した状態となっているが、有機樹脂によるモールドを行って半導体素子２２ａの保護と、半導体装置の剛性確保を行っても構わない。
　さらに、第２面１３に基板（図示せず）や別の半導体装置との接続端子としての第２端子１５を設けても構わない。
　実施例４によれば、ビア１９と配線層１７との接続界面が密着層２１の領域に存在することで、配線層１７により絶縁層１８が矯正され、接続界面への応力集中を効果的に低減することができ、微小径のビア１９であっても接続信頼性の高い半導体装置を実現することができる。また、第１面１２と第２面１３との両側に半導体素子２２ｂ、２２ａを搭載することで、両者の間をビア１９と配線層１７との積層で配線基板１１の厚身分だけの結線を行い、同一の半導体素子としての伝送特性を有する高い処理能力を発揮できる半導体装置が実現できる。
　本発明の実施例５に係る半導体装置について図面を用いて説明する。図９は、本発明の実施例５に係る半導体装置の構成を模式的に示した部分断面図である。
　実施例５に係る半導体装置は、実施例４に係る半導体装置に対して、搭載される半導体素子の形態がボンディングワイヤ型となっている点が異なっている。
　実施例５に係る半導体装置は、配線基板１１上に半導体素子２２が搭載され、配線基板１１と半導体素子２２がボンディングワイヤ２７により接続された半導体装置である。配線基板１１は、絶縁層１８、配線層１７（第１端子１４と接続される部分ではランド１６）が交互に積層されるとともに、配線層１７－配線層１７間がビア１９により接続された多層配線基板である。配線基板１１は、第１面１２と第２面１３を有する。第１面１２には、絶縁層１８に形成された下穴に埋め込まれた第１端子１４が設けられている。第２面１３には、絶縁層１８に形成された下穴に埋め込まれた第２端子１５が設けられている。第１端子１４の第２面１３側の面は、密着層２１を介してランド１６と接続されている。ランド１６は、同一層にある配線層１７と直接接続されている。ランド１６は、ビア１９を介して上層の配線層１７と接続されている。配線層１７は、ビア１９を介してさらに上層の配線層１７と接続されている。ビア１９の第１面１２側の端部は、密着層２１が介在せず、ランド１６又は配線層１７と直接接続されており、接続界面が存在しない。ビア１９の第２面１３側の端部は、密着層２１を介して配線層１７と接続され、接続界面が存在する。第２端子１５の第１面１２側の端部は、密着層２１が介在せず、配線層１７と直接接続されており、接続界面が存在しない。配線層１７の第１面１２側の面にはビア１９と接続される領域以外の部分にも密着層２１が配され、密着層２１を介して配線層１７と絶縁層１８が密着する。ランド１６の第１面１２側の面には、第１端子１４と接続される領域以外の部分にも密着層２１が配され、密着層２１を介してランド１６と絶縁層１８が密着する。半導体素子２２は、接着剤２６を介して第２面１３に取り付けられており、ボンディングワイヤ２７により第２端子１５に電気的に接続されている。第２面１３上では、半導体素子２２及びボンディングワイヤ２７を覆うようにモールド３１が設けられている。第１面１２の第１端子１４上には、配線基板１１を基板（図示せず）に実装するためのハンダボール２５が取り付けられている。
　なお、図９では配線基板１１に実施例１と同様な配線基板（図１参照）を用いた例を示しているが、実施例２や実施例３の配線基板（図６、図７参照）を用いても構わない。
　接着剤２６は、半導体素子２２の回路が形成されていない面（裏面）に設けられ、半導体素子２２を配線基板１１の第２面１３上に接着する。接着剤２６には、例えば、有機材料やＡｇペーストなどを使用することができる。
　ボンディングワイヤ２７は、主に金からなる材料が用いられ、半導体素子２２の電極（図示せず）と第２端子１５とを電気的に接続する。
　モールド３１は、例えば、エポキシ系の材料にシリカフィラーを混ぜた材料を用いることができる。モールド３１は、金型を用いたトランスファーモールディング法、圧縮形成モールド法、もしくは印刷法などの方法により、搭載されている半導体素子２２と接続部分の配線を覆うように形成される。なお、図９では、配線基板１１の片側全体に半導体素子２２を含めてモールド３１が覆っている構造となっているが、半導体素子２２を含めて配線基板１１の一部を覆う構造としてもよい。
　なお、図９では第２面１３のみに半導体素子２２を搭載した例を示したが、実施例４（図８参照）と同様に第１面１２にも半導体素子を搭載しても構わず、第１面１２のみでも構わない。また、複数の半導体素子を両面もしくは片面に搭載する場合、実施例５のボンディングワイヤ接続と、実施例４のフリップチップ接続の両者が混在しても構わない。
　実施例５によれば、半導体素子２２がモールド３１で覆われていることから、半導体素子２２を保護することができる。また、モールド３１を設けることで半導体装置全体の剛性を強くすることができ、半導体装置全体の信頼性を向上させることができる。
　なお、実施例４、５において、配線基板１１として構成される回路の所望の位置に、回路のノイズフィルターの役割を果たすコンデンサを設けてもよい。コンデンサを構成する誘電体材料としては、酸化チタン、酸化タンタル、Ａｌ２Ｏ３、ＳｉＯ２、ＺｒＯ２、ＨｆＯ２又はＮｂ２Ｏ５等の金属酸化物、ＢＳＴ（ＢａｘＳｒ１－ｘＴｉＯ３）、ＰＺＴ（ＰｂＺｒｘＴｉ１－ｘＯ３）又はＰＬＺＴ（Ｐｂ１－ｙＬａｙＺｒｘＴｉ１－ｘＯ３）等のペロブスカイト系材料若しくはＳｒＢｉ２Ｔａ２Ｏ９等のＢｉ系層状化合物であることが好ましい。但し、０≦ｘ≦１、０＜ｙ＜１である。また、コンデンサを構成する誘電体材料として、無機材料や磁性材料を混合した有機材料等を使用してもよい。また、絶縁層１８の一層もしくは複数層において、誘電率が９以上となる材料により構成され、その上下の配線層の所望の位置に対向電極を形成することで回路のノイズフィルターの役割を果たすコンデンサを設けてもよい。コンデンサを構成する誘電体材料としては、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２又はＮｂ２Ｏ５等の金属酸化物、ＢＳＴ（ＢａｘＳｒ１－ｘＴｉＯ３）、ＰＺＴ（ＰｂＺｒｘＴｉ１－ｘＯ３）又はＰＬＺＴ（Ｐｂ１－ｙＬａｙＺｒｘＴｉ１－ｘＯ３）等のペロブスカイト系材料若しくはＳｒＢｉ２Ｔａ２Ｏ９等のＢｉ系層状化合物であることが好ましい。但し、０≦ｘ≦１、０＜ｙ＜１である。また、コンデンサを構成する誘電体材料として、無機材料や磁性材料を混合した有機材料等を使用してもよい。
　本発明の実施例６に係る配線基板の製造方法について図面を用いて説明する。図１０～図１４は、本発明の実施例６に係る配線基板の製造方法を模式的に示した工程断面図である。
　実施例６に係る配線基板の製造方法は、実施例１に係る配線基板（図１参照）、実施例２に係る配線基板（図６参照）を製造するためのものである。なお、以下に示す各工程間において適宜プラズマ処理や洗浄、さらには熱処理を行うものとする。
　まず、支持体３３を用意し、必要であれば表面のウェット洗浄、ドライ洗浄、平坦化、粗化など処理を施す（ステップＡ１；図１０（ａ）参照）。ここで、支持体３３には、適度な剛性を有していることが望ましいため、例えば、シリコン、サファイア、ＧａＡｓ等の半導体ウエハ材料、金属、石英、ガラス、セラミック、プリント板を用いることができる。実施例６では、支持体３３として熱酸化膜付き８インチ（直径２００ｍｍ）、厚さ０．７２５ｍｍのシリコンウエハを用いた。
　次に、支持体３３上に導電体膜２８を形成する（ステップＡ２；図１０（ｂ）参照）。ここで、導電体膜２８には、図１０（ｄ）に示す工程における電解めっき法を用いる際の給電層や、無電解めっき層を用いる際の触媒層などとなる。導電体膜２８の材料は、表面が銅、アルミニウム、パラジウム、金、白金、銀やこれらの合金等からなり、単層もしくは複数の金属材料の積層からなることが望ましく、中でも銅の単層がより望ましい。実施例６では、導電体膜２８として銅スパッタ膜とした。
　次に、導電体膜２８上に、第１端子（図１０（ｄ）の１４）を形成するための開口部を有する絶縁層１８を形成する（ステップＡ３；図１０（ｃ）参照）。ここで、絶縁層１８は、例えば、感光性又は非感光性の有機材料で形成されている。有機材料は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（benzocyclobutene）、ＰＢＯ（polybenzoxazole）、ポリノルボルネン樹脂等や、ガラスクロスやアラミド繊維などで形成された織布や不織布にエポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ、ＰＢＯ、ポリノルボルネン樹脂等を含浸させた材料を用いることができる。特に、ポリイミド樹脂、ＰＢＯ、および織布や不織布を用いた材料は、膜強度、引張弾性率及び破断伸び率等の機械的特性が優れているため、高い信頼性を得ることができる。液状の有機材料であれば、スピンコート法、カーテンコート法、ダイコート法、スプレー法、印刷法等により形成することができる。また、フィルム状の有機材料の場合は、ラミネート法、プレス法等により形成することができる。感光性の有機材料を使用する場合、第１端子１４が形成される部分の絶縁層１８の開口部はフォトリソグラフィー法により形成することができる。非感光性の有機材料又は、感光性の有機材料でパターン解像度が低い有機材料を使用する場合、絶縁層１８の開口部は、レーザ加工法、ドライエッチング法又はブラスト法により形成することができる。実施例６では、絶縁層１８としてフォトリソグラフィー法により開口部を形成できる感光性ポリイミド樹脂を７μｍ厚みとして用いた。
　次に、第１端子１４を絶縁層１８の開口部内に形成する（ステップＡ４；図１０（ｄ）参照）。ここで、第１端子１４は、１または複数の金属層から形成される。形成される金属層は、主として銅、ニッケル、金、銀、などの材料、もしくは、合金から形成することができる。絶縁層１８をマスクとして、電解めっき法、無電解めっき法、印刷法、蒸着法などによって第１端子１４を形成することができる。第１端子１４の厚みが絶縁層１８の厚みより薄くなっている状態とすることで、図１１（ａ）のように給電層（密着層２１）が絶縁層１８の開口部の側壁面にも形成された状態とすることができる。実施例６では、支持体３３より給電を行うことで、導電体膜２８側からＣｕ２μｍ、Ｎｉ３μｍの順に積層し、第１端子１４の表面が、絶縁層１８の上面から２μｍ程度窪んだ位置となるように形成した。
　次に、絶縁層１８と第１端子１４を覆うように給電層（密着創２１）を形成する（ステップＡ５；図１１（ａ）参照）。ここで、給電層（密着層２１）は、図１１（ｃ）に示すように絶縁層１８とランド１６及び配線層１７との密着層２１となり、図１１（ｃ）に示す工程での配線形成に適した金属を表面とする積層構造となる。このため、給電層（密着層２１）は、チタン、タングステン、ニッケル、タンタル、バナジウム、クロム、モリブデン、銅、アルミニウムやこれらの合金等を絶縁層１８に接触する様に形成し、さらに、銅、アルミニウム、パラジウム、金、白金、銀やこれらの合金等を表面とする積層体となる。給電層（密着層２１）の形成方法は、無電解めっき法、スパッタ法、ＣＶＤ（Chemical Vapor Deposition）法等により行われる。実施例６では、スパッタ法にて、絶縁層１８と接触する側に８０ｎｍ厚みのＴｉＷを形成し、当該ＴｉＷ上に２００ｎｍの銅を形成した。
　次に、給電層（密着層２１）上にレジスト３０を形成し、ランド（図１１（ｃ）の１６）及び配線層（図１１（ｃ）の１７）となる部分が開口されるようにパターニングを行う（ステップＡ６；図１１（ｂ）参照）。ここで、レジスト３０が液状であれば、スピンコート法、カーテンコート法、ダイコート法、スプレー法、印刷法等により形成することができる。また、レジスト３０がフィルム状の場合は、ラミネート法、プレス法等により形成することができる。レジスト３０の材料は、エポキシ樹脂、エポキシアクリレート樹脂、フェノール樹脂、ノボラック樹脂、ポリイミド樹脂等からなり、図１１（ｃ）に示す工程における配線層１７を形成しない部分の保護膜として機能する。パターニングは、フォトリソグラフィー法、直描法等により行われる。実施例６では、レジスト３０としてノボラック樹脂を主成分とするものを用い、１０μｍ厚みで形成した。
　次に、レジスト３０の開口部から露出する給電層（密着層２１）上にランド１６及び配線層１７を形成する（ステップＡ７；図１１（ｃ）参照）。ここで、ランド１６及び配線層１７の主たる材料は、銅、金、ニッケル、アルミニウム、銀、パラジウムのいずれかもしくは複数の材料から構成されるが、銅が抵抗値やコストの面で最も好適である。また、ニッケルは、絶縁材料等の他の材料との界面反応を防止でき、磁性体としての特性を活用したインダクタ又は抵抗配線として使用できる。ランド１６及び配線層１７は、セミアディティブ法により形成したが、これ以外の製造方法でも構わなく、例えばサブトラクティブ法、フルアディティブ法等の方法により形成する。サブトラクティブ法は、基板上に設けられた銅箔上に所望のパターンのレジストを形成し、不要な銅箔をエッチングした後に、レジストを剥離して所望のパターンを得る方法である。フルアディティブ法は、基板上に無電解めっき触媒を吸着させた後に、レジストでパターンを形成し、このレジストを絶縁膜として残したまま触媒を活性化し、無電解めっき法により絶縁膜の開口部に金属を析出させることで所望の配線パターンを得る方法である。また、ランド１６及び配線層１７が設けられる絶縁層（図示せず）に配線パターンとなる凹部を設けておき、無電解めっき法、スパッタ法、ＣＶＤ（Chemical Vapor Deposition）法等で給電層を形成した後、無電解めっき法や電解めっき法により凹部を埋め込み、表面を研磨により整える方法を用いても構わない。これらの方法を用いる場合は、ランド１６、配線層１７上に形成する金属ポスト（ビア；図１２（ｂ）の１９）とランド１６、配線層１７との間に異種材料が含まれる様な接続界面が形成されないよう行う。実施例６では、ランド１６及び配線層１７として電解めっきに法による５μｍ厚みの銅配線とした。
　次に、給電層２１及び配線層１７上にレジスト３０を形成し、金属ポスト（ビア；図１２（ｂ）の１９）となる部分が開口するようにパターニングする（ステップＡ８；図１２（ａ）参照）。ここで、レジスト３０が液状であれば、スピンコート法、カーテンコート法、ダイコート法、スプレー法、印刷法等により形成することができる。また、レジスト３０がフィルム状の場合は、ラミネート法、プレス法等により形成することができる。レジスト３０の材料は、エポキシ樹脂、エポキシアクリレート樹脂、フェノール樹脂、ノボラック樹脂、ポリイミド樹脂等からなり、図１２（ｂ）に示す工程における金属ポスト（ビア１９）を形成しない部分の保護膜として機能する。パターニングは、フォトリソグラフィー法、直描法等により行われる。実施例６では、レジスト３０としてノボラック樹脂を主成分とするものを用い、１０μｍ厚みで形成した。なお、ステップＡ８では、ステップＡ６（図１１（ｂ）参照）で形成したレジスト３０を除去せずに追加してレジスト３０を形成しているが、ステップＡ６（図１１（ｂ）参照）で形成したレジスト３０をステップＡ７の後に除去した後、新たにレジスト３０を形成してもよい。
　次に、図１２（ｂ）に示すとおり、レジスト３０の開口部から露出するランド１６、配線層１７上に金属ポスト（ビア１９）を形成する（ステップＡ９；図１２（ｂ）参照）。ここで、金属ポスト（ビア１９）の主たる材料は、例えば、銅、金、ニッケル、アルミニウム、銀、パラジウムのいずれかもしくは複数の材料から構成されるが、銅が抵抗値やコストの面で最も好適である。また、ニッケルは、絶縁材料等の他の材料との界面反応を防止でき、磁性体としての特性を活用したインダクタ又は抵抗配線として使用できる。実施例６では、電解めっき法にて５μｍ厚みの銅を金属ポスト（ビア１９）として形成した。
　次に、レジスト３０を除去する（ステップＡ１０；図１２（ｃ）参照）。ここで、レジスト３０の除去は、剥離液によるウェットエッチング法やドライエッチング法やこれらの組み合わせにより行われる。実施例６では、使用したレジスト３０専用の剥離液を用いた。
　次に、露出している給電層（密着層２１）を除去する（ステップＡ１１；図１３（ａ）参照）。ここで、給電層（密着層２１）の除去は、ウェットエッチング法やドライエッチング法やこれらの組み合わせにより行われる。実施例６では、ウェットエッチング法により、給電層（密着層２１）として用いた銅とＴｉＷを除去した。
　次に、ランド１６、配線層１７、絶縁層１８、金属ポスト（ビア１９）を覆うように絶縁層１８を形成する（ステップＡ１２；図１３（ｂ）参照）。ここで、絶縁層１８には、例えば、感光性又は非感光性の有機材料を用いることができる。有機材料は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（benzocyclobutene）、ＰＢＯ（polybenzoxazole）、ポリノルボルネン樹脂等や、ガラスクロスやアラミド繊維などで形成された織布や不織布にエポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ、ＰＢＯ、ポリノルボルネン樹脂等を含浸させた材料を用いることができる。特に、ポリイミド樹脂、ＰＢＯ、および織布や不織布を用いた材料は、膜強度、引張弾性率及び破断伸び率等の機械的特性が優れているため、高い信頼性を得ることができる。液状の有機材料であれば、スピンコート法、カーテンコート法、ダイコート法、スプレー法、印刷法等により形成される。また、フィルム状の有機材料の場合は、ラミネート法、プレス法等により形成される。実施例６では、非感光性ポリイミド樹脂を１２μｍ厚みとしてスピンコート法により形成した。
　次に、金属ポスト（ビア１９）が露出するまで絶縁層１８の表面を研磨する（ステップＡ１３；図１３（ｃ）参照）。ここで、絶縁層１８の研磨は、平面研磨法、ＣＭＰ（Chemical Mechanical Polishing）法、グラインディング法、バフ研磨法、サンドブラスト法等により行われる。実施例６では、ＣＭＰ法を用いて絶縁層１８を研磨した。
　次に、ステップＡ５～ステップＡ１３（図１１（ａ）～図１３（ｃ））と同様な工程を繰り返して、配線層１７と絶縁層１８が交互に積層するとともに配線層１７間がビア１９で接続された多層配線層を形成する（ステップＡ１４；図１４（ａ）参照）。なお、多層配線層では、配線層１７の下面に密着層２１が形成されており、第２面１３に第２端子１５（金属ポスト）が露出する。ここで、第２端子１５は、例えば、銅、ニッケル、パラジウム、白金、金、銀、錫、アルミニウムなどの複数の層が積層されたものである。第２端子１５の表面に形成される半田ボールの濡れ性又はボンディングワイヤとの接続性を考慮して、第２端子１５の表面は、金、銀、銅、錫及び半田材料からなる群から選択された少なくとも一種の金属又は合金で形成することが好適である。また、第２端子１５を図４のように第２面１３から窪ませる場合は、金属ポスト（第２端子１５）が露出した後に、ウェットエッチング法やドライエッチング法にて形成できる。この場合、エッチング量を制御するために、エッチングレートの異なる金属の積層により金属ポスト（第２端子１５）が形成され、表層に露出した金属を除去する方法を行っても構わない。さらに、第２端子１５を図５のように第２面１３から突出させる場合は、第２端子１５となる金属ポスト（第２端子１５）が露出した後、もしくは露出させる工程で、絶縁層１８を金属ポスト（第２端子１５）が突出するように除去することや、金属ポスト（第２端子１５）が露出した後で電解めっき法、無電解めっき法、蒸着法、印刷法、インクジェット法、ディップ法等で第２端子１５を形成することで達成できる。実施例６では、銅からなる金属ポスト（第２端子１５）をＣＭＰ法にて露出させた後、無電解めっき法にてニッケル３μｍおよび金０．５μｍを最表面が金になる順に積層した。
　次に、支持体３３を除去する（ステップＡ１５；図１４（ｂ）参照）。ここで、支持体３３の除去法としては、低密着層を用いた剥離法、透明基板を用いて支持基板と接触している材料をレーザ光や紫外線により変質させて支持基板を剥離する方法、支持基板を研磨する方法、ウォーターカッターやスライサーにより所望の位置で分割する方法などにより行われる。実施例６では、支持体３３（シリコン）の熱酸化膜と導電体膜２８（Ｃｕ薄膜）との低密着力を利用して剥離した。
　次に、導電体膜２８を除去する（ステップＡ１６；図１４（ｃ）参照）。ここで、導電体膜２８の除去は、ウェットエッチング法やドライエッチング法により行われる。エッチングを行った後に、第１端子１４の表面が金、銀、銅、錫及び半田材料からなる群から選択された少なくとも一種の金属又は合金とするように、電解めっき法、無電解めっき法、蒸着法、印刷法、インクジェット法、ディップ法などにより表面処理を行ってもよい。また、第１端子１４を第１面１２から窪ませる場合は、第１端子１４を露出させる工程や露出させた後で、ウェットエッチング法やドライエッチング法にて形成できる。この場合、エッチング量を制御するために、エッチングレートの異なる金属の積層により第１端子１４を形成しておき、表層に露出した金属を除去する方法を行っても構わない。さらに、第１端子１４を第１面１２から突出させる場合は、第１端子１４を露出した後、もしくは露出させる工程で、第１端子１４が突出するように絶縁層１８を除去することや、第１端子１４が露出した後で電解めっき法、無電解めっき法、蒸着法、印刷法、インクジェット法、ディップ法等で第１端子１４上に金属膜を成膜することで達成できる。実施例６では、露出した第１端子１４（Ｃｕ）の表面に無電解めっき法により金膜を形成した。
　実施例６によれば、実施例１、２に係る配線基板が効率的に作製できる。なお、実施例２に係る配線基板は、第１端子１４が形成される絶縁層１８とそれ以外の絶縁層１８を異なる材料とすることで効率よく作製できる。
　本発明の実施例７に係る配線基板の製造方法について図面を用いて説明する。図１５、図１６は、本発明の実施例７に係る配線基板の製造方法を模式的に示した工程断面図である。
　実施例７に係る配線基板の製造方法は、本発明の実施例３に係る配線基板（図７参照）に対応するものである。実施例７に係る配線基板の製造方法は、実施例６に係る配線基板の製造方法に対して、第２面１３を形成する絶縁層１８ｃの工程が異なっている。なお、各工程間において適宜プラズマ処理や洗浄、さらには熱処理を行う。なお、以下に示す各工程間において適宜プラズマ処理や洗浄、さらには熱処理を行うものとする。
　まず、実施例６のステップＡ１～Ａ１４（図１０（ａ）～図１４（ａ）参照）により、配線基板の中間体を用意する（ステップＢ１；図１５（ａ）参照）。図１５（ａ）では、実施例１に係る配線基板の構造で示しているが、これに限らず、実施例２に係る配線基板のように第１端子１４を埋設する絶縁層１８の材料とそれ以外の絶縁層１８の材料が異なっていても構わない。
　次に、配線層１７及び絶縁層１８上に絶縁層１８ｃを成膜する（ステップＢ２；図１５（ｂ）参照）。ここで、絶縁層１８ｃは、例えば、感光性又は非感光性の有機材料を用いることができる。有機材料は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（benzocyclobutene）、ＰＢＯ（polybenzoxazole）、ポリノルボルネン樹脂等や、ガラスクロスやアラミド繊維などで形成された織布や不織布にエポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ、ＰＢＯ、ポリノルボルネン樹脂等を含浸させた材料を用いることができる。特に、ポリイミド樹脂、ＰＢＯ、および織布や不織布を用いた材料は、膜強度、引張弾性率及び破断伸び率等の機械的特性が優れているため、高い信頼性を得ることができる。液状の有機材料であれば、スピンコート法、カーテンコート法、ダイコート法、スプレー法、印刷法等により形成することができる。また、フィルム状の有機材料の場合は、ラミネート法、プレス法等により形成することができる。
　次に、絶縁層１８ｃに第２端子（図１６（ｂ）の１５）を形成するための開口部を形成する（ステップＢ３；図１６（ａ）参照）。ここで、絶縁層１８ｃに感光性の有機材料を使用する場合、第２端子１５が形成される部分の絶縁層１８ｃの開口部はフォトリソグラフィー法により形成される。また、絶縁層１８ｃに非感光性の有機材料又は、感光性の有機材料でパターン解像度が低い有機材料を使用する場合、絶縁層１８ｃの開口部は、レーザ加工法、ドライエッチング法又はブラスト法により形成される。実施例７では、感光性ポリイミド樹脂を７μｍ厚みで用いたためフォトリソグラフィー法を採用した。
　次に、絶縁層１８ｃの開口部内に第２端子１５を形成する（ステップＢ４；図１６（ｂ）参照）。ここで、第２端子１５は、応力集中の観点から、絶縁層１８ｃの開口部内に露出した配線層１７との接合界面を形成してはならないため、下地の導電体膜２８と同様な材料（例えば、銅、アルミニウム、パラジウム、金、白金、銀やこれらの合金等）を用いて電解めっき法にて形成することが望ましい。この工程では、絶縁層１８ｃにて形成されている第２面１３と同じ高さに整えてもよい。第２端子１５が、第２面１３より窪んだ形状とするには、厚みの中間でめっきの析出を終了すれば良く、さらに、第２面１３より突出させる場合は、第２面１３を超えるまでめっきの析出を行うことで形成することができる。
　その後、実施例６のステップＡ１５～ステップＡ１６と同様な工程により、支持体３３及び給電体膜２８を除去することになる。
　実施例７によれば、実施例３に係る配線基板（図７参照）が効率的に作製できる。
　本発明の実施例８に係る半導体装置の製造方法について図面を用いて説明する。図１７～図１９は、本発明の実施例８に係る半導体装置の製造方法を模式的に示した工程断面図である。
　実施例８に係る半導体装置の製造方法は、実施例４、５に係る半導体装置（図８、９参照）を製造するためのものである。なお、以下に示す各工程間において適宜プラズマ処理や洗浄、さらには熱処理を行うものとする。
　まず、実施例６のステップＡ１～Ａ１４（図１０（ａ）～図１４（ａ）参照）により、配線基板１１の中間体を用意する（ステップＣ１；図１７（ａ）参照）。なお、配線基板１１の製造方法は、実施例６、７に係る配線基板の製造方法と同様である。
　次に、第２面１３上にハンダ２３ａを介して、半導体素子２２ａをフリップチップ接続する（ステップＣ２；図１７（ｂ）参照）。また、接続強度が不足している時は、第２面１３と半導体素子２２ａの間にアンダーフィル２４ａを充填する。ここで、ハンダ２３ａには、スズ、鉛、インジウム、亜鉛、金やこれらの合金からなる材料を用いることができる。ハンダ２３ａの材料は、鉛錫の共晶半田や鉛フリーの半田材料から適宜選択することができる。ハンダ２３ａは、半導体素子２２ａの電極上にめっき法、ボール転写、印刷法により形成される。アンダーフィル２４ａは、エポキシ系の材料から構成され、半導体素子２２ａの搭載と同時かもしくは搭載後に充填される。
　なお、図１７（ｂ）では、フリップチップ接続の例を示しているが、半導体装置の実施例５に係る半導体装置（図９参照）の通り、ボンディングワイヤを用いた接続を行ってもよい。ボンディングワイヤ接続とする場合、半導体素子（図９の２２）の裏面を接着剤（図９の２６）を介して第２面（図９の１３）に接着した後、半導体素子（図９の２２）の電極（図示せず）と第２端子（図９の１５）とをボンディングワイヤ（図９の２７）によって接続する。接着剤（図９の２６）は、半導体素子（図９の２２）の回路が形成されていない面に設けられ、有機材料やＡｇペーストなどを使用することができる。ボンディングワイヤ（図９の２７）は、主に金からなる材料が用いられる。
　次に、半導体素子２２ａ、アンダーフィル２４ａ、及び第２面１３を覆うようにモールド３１を形成する（ステップＣ３；図１８（ａ）参照）。ここで、モールド３１は、エポキシ系の材料にシリカフィラーを混ぜた材料を用いることができ、搭載されている半導体素子２２と接続部分の配線を覆うように金型を用いたトランスファーモールディング法、圧縮形成モールド法、もしくは印刷法などで設けられる。なお、図１８（ａ）では、配線基板１１の片側全体に半導体素子２２ａを含めてモールド３１が覆っている構造となっているが、半導体素子２２ａを含めて配線基板１１の一部を覆う構造としてもよい。
　次に、支持体３３と導電体膜２８を除去する（ステップＣ４；図１８（ｂ）参照）。ここで、支持体３３の除去は、低密着層を用いた剥離法、透明基板を用いて支持基板と接触している材料をレーザ光や紫外線により変質させて支持基板を剥離する方法、支持基板を研磨する方法、ウォーターカッターやスライサーにより所望の位置で分割する方法などにより行うことができる。実施例８では、支持体３３（シリコン）の熱酸化膜と導電体膜２８（Ｃｕ薄膜）との低密着力を利用して剥離し、導電体膜２８が残っていれば導電体膜２８の除去を行う。導電体膜２８の除去は、ウェットエッチング法やドライエッチング法により行うことができる。エッチングを行った後に、第１端子１４の表面が金、銀、銅、錫及び半田材料からなる群から選択された少なくとも一種の金属又は合金とするように、電解めっき法、無電解めっき法、蒸着法、印刷法、インクジェット法、ディップ法などにより表面処理を行ってもよい。また、第１端子１４を第１面１２から窪ませる場合は、第１端子１４を露出させる工程や露出させた後で、ウェットエッチング法やドライエッチング法によって形成することができる。この場合、エッチング量を制御するために、エッチングレートの異なる金属の積層により第１端子１４を形成し、表層に露出した金属を除去する方法を行っても構わない。第１端子１４を第１面１２から突出させる場合は、第１端子１４が露出した後、もしくは露出させる工程で、第１端子１４が突出するように絶縁層１８を除去することや、第１端子１４が露出した後で電解めっき法、無電解めっき法、蒸着法、印刷法、インクジェット法、ディップ法等で金属膜（図示せず）を成膜することで達成できる。実施例８では、露出した第１端子１４（Ｃｕ）の表面に無電解めっき法により金膜を形成した。
　次に、第１面１２上にハンダ２３ｂを介して、半導体素子２２ｂをフリップチップ接続する（ステップＣ５；図１９（ａ）参照）。接続強度が不足している時は、第１面１２と半導体素子２２ｂの間にアンダーフィル２４ｂを充填する。ここで、ハンダ２３ｂには、スズ、鉛、インジウム、亜鉛、金やこれらの合金からなる材料を用いることができる。ハンダ２３ｂの材料は、鉛錫の共晶半田や鉛フリーの半田材料から適宜選択することができる。半導体素子２２ｂの電極上にめっき法、ボール転写、印刷法により形成することができる。アンダーフィル２４ｂは、エポキシ系の材料から構成され、半導体素子２２ｂの搭載と同時かもしくは搭載後に充填される。
　なお、図１９（ａ）では、フリップチップ接続の例を示しているが、実施例５に係る半導体装置（図９参照）のようにボンディングワイヤを用いた接続を行ってもよい。ボンディングワイヤ接続とする場合、半導体素子（図９の２２）の裏面を接着剤（図９の２６）を介して第２面（図９の１３）に接着した後、半導体素子（図９の２２）の電極（図示せず）と第２端子（図９の１５）とをボンディングワイヤ（図９の２７）によって接続する。接着剤（図９の２６）は、半導体素子（図９の２２）の回路が形成されていない面に設けられ、有機材料やＡｇペーストなどを使用することができる。ボンディングワイヤ（図９の２７）は、主に金からなる材料が用いられる。
　次に、第１端子１４にハンダボール２５を取り付ける（ステップＣ６；図１９（ｂ）参照）。ここで、ハンダボール２５は、半導体装置が別の基板（図示せず）に搭載するために設けられる。ハンダボール２５は、半田材料からなるボールで、第１端子１４上にボール転写や印刷法により形成される。取り付けの形態によりハンダボール２５ではなく、金属製のピンを半田付けした構造を取っても構わない。金属製のピンを半田付けする場合でも、第１端子１４の側面に半田との接合部分が形成される。また、図１７～図１９では、第１面１２の第１端子１４にハンダボール２５の取り付けを行っているが、第２面１３の第２端子１５への形成を行っても構わない。
　実施例８によれば、実施例４、５に係る半導体装置（図８、９参照）が効率的に作製できる。
　本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

Claims (25)

  1. 　絶縁層と配線層が交互に積層するとともに、前記配線層間がビアによって電気的に接続された配線基板であって、
    　第１面に設けられるとともに前記絶縁層に埋設された第１端子と、
    　前記第１面の反対側の第２面に設けられるとともに前記絶縁層に埋設された第２端子と、
    　前記絶縁層内に設けられるとともに前記第１端子に接触するランドと、
    を備え、
    　前記ランドと、前記絶縁層を介して設けられる前記配線層との間を電気的に接続するビアは、前記ランド側の端部に接続界面が存在せず、前記配線層側の端部に接続界面が存在することを特徴とする配線基板。
  2. 　前記配線層間を電気的に接続する前記ビアは、前記第２面側の端部にのみ接合界面が存在することを特徴とする請求項１記載の配線基板。
  3. 　前記配線層の前記第１面側の面に前記配線層と前記絶縁層とを密着させる密着層を有することを特徴とする請求項１又は２記載の配線基板。
  4. 　前記ランドの前記第１端子側の面に前記密着層を有することを特徴とする請求項３記載の配線基板。
  5. 　前記第１端子は、前記第１面側に露出する表面積が、前記ランドと接触している面の断面積より小さく構成されていることを特徴とする請求項１乃至４のいずれか一に記載の配線基板。
  6. 　前記第２端子は、前記配線層に直接設けられ、かつ、前記第２面側に露出する表面積が、前記配線層と接触している断面積より大きく構成されることを特徴とする請求項１乃至５のいずれか一に記載の配線基板。
  7. 　前記絶縁層は、１種又は複数種の絶縁材料からなることを特徴とする請求項１乃至６のいずれか一に記載の配線基板。
  8. 　前記絶縁層は、複数種の絶縁材料からなり、前記第１面と前記第２面の絶縁材料が同じであることを特徴とする請求項１乃至７のいずれか一に記載の配線基板。
  9. 　前記第１端子及び前記第２端子は、複数の金属が積層された構成となっていることを特徴とする請求項１乃至８のいずれか一に記載の配線基板。
  10. 　前記第２端子は、前記第２面側の前記絶縁層の表面より窪んでいることを特徴とする請求項１乃至９のいずれか一に記載の配線基板。
  11. 　前記第２端子は、前記第２面側の前記絶縁層の表面より突出していることを特徴とする請求項１乃至９のいずれか一に記載の配線基板。
  12. 　請求項１乃至１１に記載の配線基板の片面又は両面に半導体素子を搭載したことを特徴とする半導体装置。
  13. 　前記半導体素子と前記配線基板とが、フリップチップ接続又はワイヤーボンディング接続のいずれか又は両方により搭載されていることを特徴とする請求項１２に記載の半導体装置。
  14. 　請求項１乃至１１に記載の配線基板の両面に半導体素子がフリップチップ接続され、かつ、両面に搭載された前記半導体素子の対向する電極間を前記配線基板内の前記ビアを積み上げることを主として結線していることを特徴とする半導体装置。
  15. 　支持体上に開口部を有する第１絶縁層を形成する第１の工程と、
    　前記開口部内に第１端子を形成する第２の工程と、
    　前記第１絶縁層及び前記第１端子上に、配線層、及びビアとなる金属ポストを形成する第３の工程と、
    　前記第１絶縁層、前記配線層、及び前記金属ポスト上に第２絶縁層を形成した後、前記金属ポストが露出するまで前記第２絶縁層の表面を研磨する第４の工程と、
    　前記第２絶縁層上にて前記第３の工程と前記第４の工程を交互に繰り返して多層配線層を形成する第５の工程と、
    　前記支持体を除去する第６の工程と、
    を含むことを特徴とする配線基板の製造方法。
  16. 　前記第３の工程において、前記配線層及び前記金属ポストを形成する前に、前記第１絶縁層及び前記第１端子上に給電層を形成し、その後、前記給電層を用いて電解めっきにより前記配線層及び前記金属ポストを形成することを特徴とする請求項１５記載の配線基板の製造方法。
  17. 　前記第１の工程において、前記第１絶縁層を形成する前に、前記支持体上に導電体層を形成し、その後、前記導電体層上に前記第１絶縁層を形成し、
    　前記第６の工程において、前記支持体と前記導電体層の界面を剥離することを特徴とする請求項１５又は１６記載の配線基板の製造方法。
  18. 　前記第５の工程の後に、最表面に第３絶縁層を形成する第７の工程を含むことを特徴とする請求項１５乃至１７のいずれか一に記載の配線基板の製造方法。
  19. 　前記第７の工程において、前記第３絶縁層に開口部を形成した後、前記開口部内に第２端子を形成することを特徴とする請求項１８記載の配線基板の製造方法。
  20. 　支持体上に開口部を有する第１絶縁層を形成する第１の工程と、
    　前記開口部内に第１端子を形成する第２の工程と、
    　前記第１絶縁層及び前記第１端子上に、配線層、及びビアとなる金属ポストを形成する第３の工程と、
    　前記第１絶縁層、前記配線層、及び前記金属ポスト上に第２絶縁層を形成した後、前記金属ポストが露出するまで前記第２絶縁層の表面を研磨する第４の工程と、
    　前記第２絶縁層上にて前記第３の工程と前記第４の工程を交互に繰り返して多層配線層を形成する第５の工程と、
    　半導体素子を搭載する第６の工程と、
    　前記支持体を除去する第７の工程と、
    を含むことを特徴とする半導体装置の製造方法。
  21. 　前記第６の工程と前記第７の工程の間に、前記半導体素子を搭載した面にモールド樹脂を形成する第８の工程を含むことを特徴とする請求項２０記載の半導体装置の製造方法。
  22. 　前記第１の工程において、前記第１絶縁層を形成する前に、前記支持体上に導電体層を形成し、その後、前記導電体層上に前記第１絶縁層を形成し、
    　前記第７の工程において、前記支持体と前記導電体層の界面を剥離することを特徴とする請求項２０又は２１記載の半導体装置の製造方法。
  23. 　前記第７の工程の後に、露出した前記第１端子上に半導体素子を搭載する第９の工程を含むことを特徴とする請求項２０乃至２２のいずれか一に記載の半導体装置の製造方法。
  24. 　前記第６の工程、及び前記第９の工程において、半導体素子がフリップチップ接続又はワイヤーボンディング接続のいずれかもしくは両方により搭載されることを特徴とする請求項２０乃至２３のいずれか一に記載の半導体装置の製造方法。
  25. 　前記第７の工程の後に、外部端子としての半田ボールを搭載する第１０の工程を含むことを特徴とする請求項２０乃至２４のいずれか一に記載の半導体装置の製造方法。
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