JP2014197597A - 半導体装置 - Google Patents

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Abstract

【課題】実装面積の縮小と端子モニタ機能の実現を両立する。【解決手段】半導体装置１０は、半導体チップ１１と、半導体チップ１１を内蔵するパッケージ１２と、パッケージ１２の下面に設けられた複数の下面パッド１３と、パッケージ１２の上面に設けられた複数の上面パッド１４と、を有し、複数の上面パッド１４は、全ての下面パッド１３毎に各々接続された複数のモニタパッド１４ａを含む。【選択図】図１

Description

本発明は、半導体装置に関する。
近年、ＬＳＩ［large scale integrattion］のパッケージは、プリント配線基板への実装面積を縮小するためにリードレス化が進められている。リードレスパッケージの一例としては、図１１のＢＧＡ［ball grid array］パッケージや、図１２のＱＦＮ［quad flat no lead package］パッケージを挙げることができる。
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
特開２０１１−１８７４７３号公報
しかしながら、リードレスパッケージ（特にＢＧＡパッケージ）の半導体装置は、プリント配線基板への実装後、その端子モニタを行うことができない（プローブをパッドに当接することができない）という問題があった。
なお、ＱＦＮパッケージであれば、その側面から何とか端子モニタを行うことが可能である。しかしながら、ＱＦＮパッケージは、プリント配線基板への実装に際して、パッケージの外側に半田を盛る必要があるので、ＢＧＡパッケージと比べて実装面積が大きいという問題があった。
本発明は、本願の発明者により見出された上記の問題点に鑑み、実装面積の縮小と端子モニタ機能の実現を両立することが可能な半導体装置を提供することを目的とする。
本明細書中に開示された半導体装置は、半導体チップと、前記半導体チップを内蔵するパッケージと、前記パッケージの下面に設けられた複数の下面パッドと、前記パッケージの上面に設けられた複数の上面パッドとを有し、前記複数の上面パッドは、全ての下面パッド毎に各々接続された複数のモニタパッドを含む構成（第１の構成）とされている。
なお、第１の構成から成る半導体装置は、前記複数のモニタパッドを被覆する絶縁層をさらに有する構成（第２の構成）にするとよい。
また、第１または第２の構成から成る半導体装置において、前記複数の上面パッドは、外付け部品を搭載するための部品搭載パッドを含む構成（第３の構成）にするとよい。
また、第３の構成から成る半導体装置において、前記複数のモニタパッドのうち、少なくとも一つは、前記部品搭載パッドとして共用される構成（第４の構成）にするとよい。
また、第１〜第４いずれかの構成から成る半導体装置において、前記パッケージは、その下面に前記複数の下面パッドが形成される第１基板と、その上面に前記複数の上面パッドが形成される第２基板と、前記第１基板の上面と前記第２基板の下面とを対向させて接合する接合部材と、前記第１基板と前記第２基板との間を電気的に接続する導電部材と、を含む構成（第５の構成）にするとよい。
また、第５の構成から成る半導体装置において、前記半導体チップは、前記第２基板の下面、または、前記第１基板の上面に搭載されている構成（第６の構成）にするとよい。
また、第１〜第６いずれかの構成から成る半導体装置において、前記半導体チップは、前記パッケージに対して平面的に回転された状態で内蔵されている構成（第７の構成）にするとよい。
また、第１〜第７いずれかの構成から成る半導体装置において、前記パッケージは、ＢＧＡ［ball grid array］型、ＬＧＡ［land grid array］型、または、ＰＧＡ［pin grid array］型である構成（第８の構成）にするとよい。
また、本明細書中に開示された電子機器は、プリント配線基板と、前記プリント配線板上に実装された第１〜第９いずれかの構成から成る半導体装置と、を有する構成（第９の構成）とされている。
なお、第９の構成から成る電子機器において、前記半導体装置は、スタック実装される構成（第１０の構成）にするとよい。
本発明によれば、実装面積の縮小と端子モニタ機能の実現を両立することが可能な半導体装置を提供することが可能となる。
半導体装置の基本構成を示す模式図 半導体装置の縦断面図 半導体装置の第１実施形態を示す模式図 半導体装置の第２実施形態を示す模式図 半導体装置の第３実施形態を示す模式図 半導体装置の第４実施形態を示す模式図 半導体装置のスタック実装例を示す縦断面図 半導体チップの第１レイアウトを示す模式図 半導体チップの第２レイアウトを示す模式図 スマートフォンの外観図 ＢＧＡパッケージの一従来例を示す模式図 ＱＦＮパッケージの一従来例を示す模式図
＜基本構成＞
図１は、半導体装置の基本構成を示す模式図であり、上から順に、半導体装置１０の上面図、側面図（Ｘ−Ｘ’縦断面図）、及び、下面図が描写されている。本構成例の半導体装置１０は、半導体チップ１１と、半導体チップ１１を内蔵するリードレス（ＢＧＡ型）のパッケージ１２と、パッケージ１２の下面（半導体装置１０が実装されるプリント配線基板（不図示）と対向する面）に設けられた複数の下面パッド（ＢＧＡパッド）１３と、パッケージ１２の上面に設けられた複数の上面パッド１４と、複数の下面パッド１３に各々接合された複数の半田バンプ１５と、を有する。
ここで、複数の上面パッド１４は、全ての下面パッド１３毎に各々接続された複数のモニタパッド１４ａを含む。このモニタパッド１４ａは、配線層やビアを用いて適宜形成することができる。
すなわち、本構成例の半導体装置１０は、全ての下面パッド１３をモニタパッド１４ａとしてパッケージ１２の上面に引き出した構成とされている。このような構成であれば、半導体装置１０の実装後であっても、下面パッド１３と同一の電圧が印加されるモニタパッド１４ａにプローブを当接することができるので、容易に端子モニタを行うことが可能となる。従って、本構成例の半導体装置１０によれば、実装面積の縮小（ＢＧＡパッケージの採用）と端子モニタ機能の実現を両立することが可能となる。
なお、図１では、パッケージ１２の最上面にモニタパッド１４ａを被覆する絶縁層が描写されているが、この絶縁層は必ずしも必須の構成要素ではない。この点については、後ほど複数の実施形態を参照しながら詳細に説明する。
＜縦断面図＞
図２は、半導体装置１０の縦断面図である。本図に示すように、半導体装置１０のパッケージ１２は、半導体チップ１１を内蔵するほか、第１基板１６と、第２基板１７と、接合部材１８と、導電部材１９と、を含む。
第１基板１６の下面（プリント配線基板２０と対向する側であって、第２基板１７と対向しない側）には、第１配線層１６１とこれを被覆する第１絶縁層（ソルダレジスト層）１６２が形成されている。なお、先に説明した複数の下面パッド１３（図１を参照）は、それぞれ第１配線層１６１を用いて形成されている。すなわち、第１絶縁層１６２は、半田バンプ１５の接合領域（下面パッド１３として機能する領域）を除いて、第１配線層１６１を被覆するように形成されている。
第１基板１６の上面（第２基板１７と対向する側）には、第２配線層１６３とこれを被覆する第２絶縁層（ソルダレジスト層）１６４が形成されている。
また、第１基板１６には、第１配線層１６１と第２配線層１６３との間を電気的に接続する導電経路として、上下両面の間を貫通するビア１６５が形成されている。
第２基板１７の上面（第１基板１６と対向しない側）には、第３配線層１７１とこれを被覆する第３絶縁層（ソルダレジスト層）１７２が形成されている。なお、先に説明した複数の上面パッド１４（図１を参照）は、それぞれ第３配線層１７１を用いて形成されている。ただし、複数の上面パッド１４のうち、端子モニタ時にのみプローブが当接されるモニタパッド１４ａは、先の下面パッド１３と異なり、必ずしも露出させておく必要がない。そのため、第３絶縁層１７２は、第３配線層１７１の全部を被覆するように形成してもよいし、必要に応じて第３配線層１７１の一部を露出させるように形成してもよい。
第２基板１７の下面（第１基板１６と対向する側）には、第４配線層１７３とこれを被覆する第４絶縁層（ソルダレジスト層）１７４が形成されている。なお、半導体チップ１１は、第２基板１７の下面に搭載されている。より具体的に述べると、第４絶縁層１７４は、第４配線層１７３の一部を露出するように形成されており、その露出部分（チップ接続用パッド）と半導体チップ１１との間が半田バンプ１１１によってフリップチップ接続されている。ただし、半導体チップ１１は、第１基板１６の上面に搭載しても構わない。
また、第２基板１７には、第３配線層１７１と第４配線層１７３との間を電気的に接続する導電経路として、上下両面の間を貫通するビア１７５が形成されている。
接合部材１８は、電気的に絶縁性のある接着剤であり、第１基板１６の上面と第２基板１７の下面とを対向させて接合する。
導電部材１９は、第１基板１６と第２基板１７との間を電気的に接続する貫通ビアである。第１基板１６側に着目して見ると、導電部材１９は、第１配線層１６１及び第２配線層１６３の少なくとも一方に接続されている。また、第２基板１７側に着目して見ると、導電部材１９は、第３配線層１７１及び第４配線層１７３の少なくとも一方に接続されている。なお、導電部材１９は、第１基板１６と第２基板１７とを接合部材１８で貼り合わせた後、パッケージ１２の上下両面を貫通するように形成すればよい。このように、導電部材１９の一端は、パッケージ１２の上面に引き出されているので、複数の導電部材１９のうち、下面パッド１３と接続されているものについては、これをモニタパッド１４ａとして活用することも可能である。
上記構成から成る半導体装置１０は、複数の半田バンプ１５を介してプリント配線基板２０の配線層２１とフリップチップ接続される。このようなリードレスパッケージの半導体装置１０であれば、これを用いた電子機器の小型化や軽薄化に寄与することができる。
＜第１実施形態＞
図３は、半導体装置１０の第１実施形態を示す模式図である。第１実施形態では、パッケージ１２の上面に、複数の下面パッド１３と一対一に接続された複数のモニタパッド１４ａのみが設けられている。また、第１実施形態では、パッケージ１２の最上面に、複数のモニタパッド１４ａを被覆する絶縁層１７２（図２の第３絶縁層１７２に相当）が設けられている。このような構成とすることにより、モニタパッド１４ａの意図しない短絡などを予防することができる。なお、端子モニタを行う際には、絶縁層１７２を適宜剥離することにより、プローブを当接すべきモニタパッド１４ａを露出させればよい。
＜第２実施形態＞
図４は、半導体装置１０の第２実施形態を示す模式図である。第２実施形態は、第１実施形態（図３）の変形例であり、絶縁層１７２を省略して複数のモニタパッド１４ａを元から露出させた構成である。このような構成とすることにより、端子モニタ時における絶縁層１７２の剥離作業が不要となるので、より簡便に端子モニタを行うことができる。また、第２実施形態であれば、半導体装置１０（特に第２基板１７）の製造プロセスを簡略化することも可能となる。
＜第３実施形態＞
図５は、半導体装置１０の第３実施形態を示す模式図である。第３実施形態では、パッケージ１２の上面に、モニタパッド１４ａだけでなく、外付け部品３０（抵抗やコンデンサなど）を搭載するための部品搭載パッド１４ｂが設けられている。外付け部品３０は、その端子部分が半田３１を用いて部品搭載パッド１４ｂに固定される。このような構成とすることにより、半導体装置１０の実装面積分だけで、半導体装置１０と外付け部品３０の両方を実装することができるので、プリント配線基板２０（図２を参照）の小型化を実現することが可能となる。なお、部品搭載パッド１４ｂは、半導体チップ１１と外付け部品３０とを電気的に接続するものであり、下面パッド１３とは必ずしも接続されない。
＜第４実施形態＞
図６は、半導体装置１０の第４実施形態を示す模式図である。第４実施形態では、複数のモニタパッド１４ａのうち、少なくとも一つが部品搭載パッド１４ｂとして共用されている。図６では、兼用パッド１４ｃがそれに当たり、下面パッド１３と電気的に接続されている一方、外付け部品３０の搭載用としても用いられている。このような構成とすることにより、上面パッド１４の個数を不要に増大することなく、端子モニタ機能と部品実装機能の双方を実現することが可能となる。
＜スタック実装＞
図７は、半導体装置１０のスタック実装例を示す縦断面図である。本図に示すように、複数の半導体装置１０ｘ及び１０ｙを用意し、これらをプリント配線基板２０上にスタック実装することも可能である。このような構成とすることにより、半導体装置１つ分の実装面積だけで、複数の半導体装置１０ｘ及び１０ｙを実装することができるので、プリント配線基板２０の小型化を実現することが可能となる。なお、半導体装置１０ｘ及び１０ｙとして、それぞれ、先出の半導体装置１０（図１〜図６を適宜参照）を用いれば、半導体装置１０ｙのモニタパッド１４ａを用いて半導体装置１０ｘ及び１０ｙ双方の端子モニタを行うことが可能となる。
＜チップレイアウト＞
図８は、半導体チップ１１の第１レイアウトを示す模式図（平面図）である。第１レイアウトにおいて、矩形状の半導体チップ１１は、これを平面視したときに、同じく矩形状のパッケージ１２に対して各辺が平行となるように配置されている。この第１レイアウトを採用した場合、半導体チップ１１とこれに接続される複数の周辺部品４０を一つのパッケージ１２に内蔵する際の面積効率を高めるためには、半導体チップ１１をパッケージ１２の一角に寄せた上で、半導体チップ１１の２辺に対向するように複数の周辺部品４０を並べて配置することになる。
しかしながら、第１レイアウトでは、半導体チップ１１と複数の周辺部品４０との間を最短距離で接続しようとした場合、半導体チップ１１の４辺のうち、複数の周辺部品４０と対向する２辺にのみ、周辺部品接続用パッドを集約しなければならず、半導体チップ１１のパッドレイアウトに制約が生じるという問題があった。一方、第１レイアウトにおいて、半導体チップ１１の４辺全てに周辺部品接続用パッドを設けた場合には、半導体チップ１１の４辺のうち、複数の周辺部品４０と対向しない２辺に対して複数の周辺部品４０から配線パターンが引き回される形となるので、配線パターンの敷設面積が増大する上、信号遅延やノイズ重畳が生じやすくなるという問題があった。
図９は、半導体チップ１１の第２レイアウトを示す模式図（平面図）である。第２レイアウトにおいて、半導体チップ１１は、パッケージ１２に対して平面的に所定角（例えば４５度）だけ回転された状態で内蔵されている。第２レイアウトを採用することにより、半導体チップ１１の４辺に対向するように、複数の周辺部品４０を均等分配して配置することができるので、半導体チップ１１のパッドレイアウトに制約を生じることなく、半導体チップ１１と複数の周辺部品４０との間を最短距離で接続することが可能となる。
＜電子機器への適用＞
図１０は、スマートフォンの外観図である。スマートフォンＸは、半導体装置１０が搭載される電子機器の一例である。スマートフォンＸは、その小型化や軽薄化だけでなく、その高い信頼性が要求される製品の一つである。そのため、端子モニタを行うことが可能なリードレスパッケージの半導体装置１０は、スマートフォンＸへの搭載に非常に適していると言える。
＜その他の変形例＞
なお、上記実施形態では、ＢＧＡパッケージの半導体装置を例示して説明を行ったが、本発明の適用対象はこれに限定されるものではなく、その他の構造を採用したリードレスパッケージ（ＬＧＡパッケージやＰＧＡパッケージなど）の半導体装置も本発明の適用対象となり得る。
このように、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
本発明は、例えば、スマートフォンなどのモバイル機器に利用することが可能である。
１０ 半導体装置
１１ 半導体チップ
１１１ 半田バンプ
１２ パッケージ
１３ 下面パッド
１４ 上面パッド
１４ａ モニタパッド
１４ｂ 部品搭載パッド
１４ｃ 兼用パッド
１５ 半田バンプ
１６ 第１基板
１６１ 第１配線層
１６２ 第１絶縁層（ソルダレジスト層）
１６３ 第２配線層
１６４ 第２絶縁層（ソルダレジスト層）
１６５ ビア
１７ 第２基板
１７１ 第３配線層
１７２ 第３絶縁層（ソルダレジスト層）
１７３ 第４配線層
１７４ 第４絶縁層（ソルダレジスト層）
１７５ ビア
１８ 接合部材
１９ 導電部材（貫通ビア）
２０ プリント配線基板
２１ 配線層
３０ 外付け部品
３１ 半田
４０ 周辺部品
Ｘ スマートフォン

Claims (10)

  1. 半導体チップと、
    前記半導体チップを内蔵するパッケージと、
    前記パッケージの下面に設けられた複数の下面パッドと、
    前記パッケージの上面に設けられた複数の上面パッドと、
    を有し、
    前記複数の上面パッドは、全ての下面パッド毎に各々接続された複数のモニタパッドを含むことを特徴とする半導体装置。
  2. 前記複数のモニタパッドを被覆する絶縁層をさらに有することを特徴とする請求項１に記載の半導体装置。
  3. 前記複数の上面パッドは、外付け部品を搭載するための部品搭載パッドを含むことを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記複数のモニタパッドのうち、少なくとも一つは、前記部品搭載パッドとして共用されることを特徴とする請求項３に記載の半導体装置。
  5. 前記パッケージは、
    その下面に前記複数の下面パッドが形成される第１基板と、
    その上面に前記複数の上面パッドが形成される第２基板と、
    前記第１基板の上面と前記第２基板の下面とを対向させて接合する接合部材と、
    前記第１基板と前記第２基板との間を電気的に接続する導電部材と、
    を含むことを特徴とする請求項１〜請求項４のいずれか一項に記載の半導体装置。
  6. 前記半導体チップは、前記第２基板の下面、または、前記第１基板の上面に搭載されていることを特徴とする請求項５に記載の半導体装置。
  7. 前記半導体チップは、前記パッケージに対して平面的に回転された状態で内蔵されていることを特徴とする請求項１〜請求項６のいずれか一項に記載の半導体装置。
  8. 前記パッケージは、ＢＧＡ［ball grid array］型、ＬＧＡ［land grid array］型、または、ＰＧＡ［pin grid array］型であることを特徴とする請求項１〜請求項７のいずれか一項に記載の半導体装置。
  9. プリント配線基板と、
    前記プリント配線板上に実装された請求項１〜請求項８のいずれか一項に記載の半導体装置と、
    を有することを特徴とする電子機器。
  10. 前記半導体装置は、スタック実装されることを特徴とする請求項９に記載の電子機器。
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