JP2004056127A - 電子パッケージおよびその形成方法 - Google Patents

電子パッケージおよびその形成方法 Download PDF

Info

Publication number
JP2004056127A
JP2004056127A JP2003181896A JP2003181896A JP2004056127A JP 2004056127 A JP2004056127 A JP 2004056127A JP 2003181896 A JP2003181896 A JP 2003181896A JP 2003181896 A JP2003181896 A JP 2003181896A JP 2004056127 A JP2004056127 A JP 2004056127A
Authority
JP
Japan
Prior art keywords
semiconductor chip
organic substrate
electronic package
corner point
point
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003181896A
Other languages
English (en)
Inventor
William Infantolino
ウィリアム・インファントリーノ
Le Le
リ・リ
Steven G Rosser
スティーン・ジー・ロッサー
Sanjeev Balwant Sathe
サンジーブ・バルワント・サス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2004056127A publication Critical patent/JP2004056127A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

【課題】モジュール配置で形成された構造を有する電子パッケージング構造およびその形成方法を提供する。
【解決手段】電子パッケージング構造は、チップ１２、アンダーフィル１８、ボール・グリッド・アレイ接続、有機材料の形態のフレキシブル基板１４において発生する応力を低減する。この応力は、モジュール構造のコンポーネント間の熱的に誘起された反りのために、潜在的な積層剥離を生じる。応力が低減される結果、電子パッケージのコンポーネントに反りが発生せず、積層剥離は生じない。
【選択図】　　　図４

Description

【０００１】
【発明の属する技術分野】
本発明は、有機材料の形態のフレキシブル基板と共に、チップ、アンダーフィル、およびボール・グリッド・アレイ接続に発生する応力を低減するモジュール構造より成る電子パッケージング構造に関する。この応力は、モジュール構造のコンポーネント間の熱的に誘起された反りのために潜在的な積層剥離を生じる。
【０００２】
【従来の技術】
現在の技術において、電子パッケージングモジュールの有機基板に実装されるフリップ・チップの利用は、コンポーネント間のアンダーフィルの硬化温度からの冷却に続く更に低い温度で、およびモジュール・パッケージの温度サイクル中に、モジュール・コンポーネントが反る傾向にある。チップおよび基板のようなコンポーネントのこの反りは、チップの実質的なシリコン材料と、回路化されたチップ・キャリアまたは基板の材料との間の熱膨張係数（ＣＴＥ）の顕著な相違によって生じる。チップの実質的シリコン材料は、３ｐｐｍ／℃のＣＴＥを有し、回路化されたチップ・キャリアまたは基板は、一般に、エポキシのような有機材料または積層基板から成り、約１８ｐｐｍ／℃のＣＴＥを有する。さらに、生じる反りは、また、アンダーフィル・カプセル封止の使用によって誘起されるコンポーネント間の広範囲にわたる機械的結合により増大する。さらに、チップおよびアンダーフィル・カプセル封止材のそれぞれの、およびチップ・キャリアまたは基板を形成する有機材料の曲げ剛性もまた、モジュールの潜在的な反りを決定する重要な要件である。
【０００３】
非常に厳しいモジュールの反りが、チップ・クラッキング、半田マスクおよび回路ラインのクラッキング、アンダーフィル積層剥離等を容易に生じ、動作中に電子パッケージに障害を起こさせる。それ故、例えば、半田接合を使用して印刷回路基板（ＰＣＢ）にモジュールが取り付けられるときは、半田接合による非常に大きい荷重が、モジュールを印刷回路基板にコンフォームさせるために必要である。その結果、更なる応力を半田接合に与え、電子パッケージの信頼性の問題を生じる。この技術分野では、有機パッケージングがますます利用されるために、モジュールの信頼性および電子パッケージング産業における受け入れにとって、熱的に誘起された有害な反りを低減できることは、極めて経済的に重要である。この反りは、熱硬化アンダーフィル接着剤の介在による結合によって、フリップチップのような有機基板またはキャリアを有する電子パッケージを製造する際に生じる。
【０００４】
【発明が解決しようとする課題】
熱サイクリングと熱膨張係数の相違とによって引き起こされ、反りとコンポーネント間の積層剥離を生じる、チップと有機基板との間に生じる応力を低減することに、ある程度の考慮が払われてきたが、この問題の処理と除去において必ずしも十分には成功しなかった。
【０００５】
米国特許第４８６８６３４号明細書（および対応する欧州特許２９４０１５Ｂ１号明細書）のそれぞれは、カード上の配線バスへの接続を簡略化するカード上のメモリ・チップの配置に関する。この従来技術によって解決される主な問題は、（１）高チップ密度のメモリ・カードに、両面配線およびメッキされたスルー・ホール（ＰＴＨ）の必要性を無くすこと、および／または（２）片面配線構造が用いられるときに、チップ間に広い空間の必要性を無くすことである。主要な利点は、回路カードのコストを引き下げ、および／またはメモリ・チップ密度を増大させることである。ある角度を成したチップの配置は、チップ上の共通位置へのデータ・バスの簡略化された接続を可能にし、本発明のようにチップ、アンダーフィル、積層基板、またはボール・グリッド・アレイ（ＢＧＡ）における応力を低減することは、前記従来技術の米国特許の目的ではない。実際には、ＢＧＡタイプが取り付けられていない大型カード上の複数のチップの性質の故に、応力は、従来技術構造のこのタイプにおいて、ある角度を成したチップ配置および真っ直ぐなチップ配置に対して、同じであろう。一方、本発明は、（１）チップを回転する目的が、配線の容易さでもコストでもなく、応力低減を得ることであり、（２）応力低減が、モジュール／ＢＧＡ構造内にあり、大型のメモリ・カード・フォーマットに適用されない点で、従来の構造と異なっている。
【０００６】
米国特許第３６１１３１７号明細書は、メモリ・カード上のチップと回路ラインに関し、チップは、カードの端部に対してある角度を成している。ある角度を成したチップの配置は、チップ上の共通位置へのデータ・バスの簡略化された接続を可能にする。チップ密度は、カードに沿って延びる共通バス・ラインを捕らえるのに適切な位置にあるアレイの隙間にチップを追加することで、増大させることができる。この米国特許の目的は、配線を簡略化させることと、チップ密度を増大させることにあり、本発明のようにチップ、アンダーフィル、積層基板、またはＢＧＡの応力を低減することは、この米国特許の発明の目的ではない。ＢＧＡタイプが取り付けられていない大型カード上の複数のチップの性質の故に、応力は、この従来技術の米国特許について、ある角度を成したチップ配置および真っ直ぐなチップ配置に対して、同じであろう。一方、対照的に、本発明は、（１）チップを回転する目的が、配線の容易さでもコストでもなく、応力低減であり、（２）応力低減が、モジュール／ＢＧＡ構造内にあり、大型のメモリ・カード・フォーマットに適用されない点で、この米国特許の発明と異なっている。
【０００７】
米国特許第６１８８５８２Ｂ１号明細書は、半田ボール接続に代わるデバイスによって、チップと基板とを相互接続する方法に関する。このデバイスは、チップと基板との間に垂直に配置される被覆で取り囲まれたワイヤのアレイから成り、被覆の両端部は、チップと基板に半田接続されている。しかし、ワイヤは、半田ボールよりも低い剛性を有し、容易に曲げることができ、ＣＴＥの不適合によるチップと基板との間の応力を低減する。この米国特許の発明では、チップは、その面を基板に平行にして配置されており、他の配置には言及していない。対照的に、本発明の開示は、従来の材料、構造および方法を用いて、チップ、アンダーフィル、積層基板、およびＢＧＡ接続の応力を低減し、低減された応力は、４５°チップ配置により得られる。本発明は、（１）本発明が、カード取り付け構造／方法に対する特殊なモジュールとは対照的に、従来のモジュールおよびＢＧＡ取り付け構造、材料、および方法を使用しており、（２）応力低減が、本発明のチップ配置により得られる点で、この米国特許の発明と異なっている。一方、チップ配置は、この米国特許の発明では言及されておらず、従来の非回転形式で示されている。
【０００８】
【課題を解決するための手段】
従来技術において生じる問題を回避するためには、全てのチップ・クラッキング、アンダーフィル積層剥離、半田マスクと回路ラインのクラッキング、ボール・グリッド・アレイ（ＢＧＡ）疲労、およびＢＧＡ平坦性に起因するアセンブリ問題を改善または削減できることが重要である。種々の熱膨張係数の相違の結果は、種々のコンポーネントの反りを生じ、パッケージング構造の信頼性に悪影響を及ぼすが、モジュールの信頼性は、キャリアまたは有機基板の上に配置されるチップを、キャリアまたは有機基板に対してｚ軸の周りに実質的に回転させることによって劇的に改善できる。実際には、機械的解析によれば、チップ・シャドウ内で、チップと有機キャリアとの間に最大せん断変形を生じ、また中心点（ＤＮＰ）から最も離れた位置でモジュール曲げ変形を生じることを示した。この考えは、モジュールが印刷回路基板（ＰＣＢ）に取り付けられるときに、半田接合にも適用できる。
【０００９】
したがって、従来技術において発生する欠点を回避し、または除去することを可能とするために、本発明は、その目的として、有機パッケージにおけるようにフレキシブルな基板を有するモジュールのチップ、アンダーフィル、積層基板、およびＢＧＡ接続における応力を低減させなければならない。これは、実際には、全ての他の材料、構造、および製造方法は、標準モジュールの例におけるのと同様にしながら、基板に対して好ましくは約４５°の角度だけチップを回転することによって達成される。これは、公開された前記従来技術が、（１）メモリ・カードの配線の簡略化およびコスト低減のためのみのチップ配置、および（２）チップ配置の変更ではなく、完全に異なるモジュール取り付け方法（ＢＧＡではない）により得られるモジュールの応力低減に関するという点で、公開された従来技術とは異なっている。本発明は、Ｃ４取り付けモジュールにおける応力を低減し、および背面接合チップ・モジュールにかなりの利点を与える。
【００１０】
実質的には、基板に対してｚ軸の周りに回転した位置に、チップを適切に配置することによって、かなりの程度に最大せん断変形を低減することが可能である。
【００１１】
したがって、本発明の目的は、フリップチップ有機パッケージにおいて熱的に誘起された反りによって生じる応力を最適化する新規な電子パッケージング構造を提供することにある。
【００１２】
本発明の他の目的は、電子パッケージの形成中のアンダーフィル硬化温度に対する熱サイクリングおよび冷却により生ずる、異なるＣＴＥを有するコンポーネントの反りによって発生される応力を最小にするために、チップが実装される有機基板またはキャリアに対してｚ軸の周りにチップが所定の角度回転されているタイプの電子パッケージを提供することにある。
【００１３】
【発明の実施の形態】
図１および図２を詳細に参照すると、実質的に矩形状のシリコン・チップ１２を備えるモジュール・パッケージ１０が示されている。シリコン・チップ１２は、フレキシブルなまたは積層された有機材料、例えばエポキシ等からなる積層された基板１４上に配置され、適切な半田接合アレイ１６により取り付けられている。チップ１２と半田接合アレイ１６との間には、熱硬化性の接着剤より成るアンダーフィル材料１８が設けられている。
【００１４】
シリコン・チップ１２（３ｐｐｍ／℃）と有機チップ・キャリアまたは基板１４（１８ｐｐｍ／℃）との間の熱膨張係数（ＣＴＥ）の極端な相違のために、およびＣ４半田ポイントとアンダーフィル材料１８によるカプセル封止とにより誘起され、チップ、アンダーフィルおよび有機キャリア材料の固有の曲げ剛性に基づいた、これらのコンポーネント間の強力な機械的結合のために、各パッケージまたはモジュール・コンポーネントの種々の反りを生ずる熱応力が発生する。この反りは、積層剥離を生じ、これらのコンポーネントを利用した電気パッケージの使用性と信頼性に悪影響を与える。
【００１５】
図１〜図３に示すように、従来技術によれば、チップ・シャドウの外側では、点Ａで示される基板１４またはモジュールのコーナー２２において、チップ１２のコーナー２４である点ＢおよびＣ４半田接合アレイ１６のコーナーである点Ｃは、互いに重ね合わされ、点Ａに対して一直線に位置合わせされている。
【００１６】
図１〜図３のものとは対照的に、図４に示す本発明によれば、端にある（ｃｒｉｔｉｃａｌ）点Ａから離れるように点Ｂおよび点Ｃを回転することにより、かなりの程度までモジュールの反りを少なくすることができ、最も端にある半田接合に与えられる応力を最適化できる。
【００１７】
モジュールの反りを低減し、パッケージの信頼性を改善するように、前述の配置を回避しまたはより良いものにするために、図４に示すように、チップ１２は、有機キャリアまたは基板１４に対してｚ軸の周りに、好ましくは４５゜回転させられており、これによって、図１および図２に示すように互いに重ね合わされたチップ・コーナー２４（点Ｂ）およびＣ４半田接合アレイ１６（点Ｃ）と、積層基板１４のコーナー２２（点Ａ）とは、回転させられ、互いに角度オフセットされている。
【００１８】
実際には、改善された電子パッケージは、図１〜図３に示す従来技術が行うのと同様の製造方法を利用する。しかし、有機基板またはキャリア１４に対するチップ１２の回転または角度のオフセットは、機械的解析によって有効であることが証明される。この機械的解析は、チップ・シャドウ内で、チップ１２とキャリア１４との間の最大せん断変形、およびモジュール曲げ変形（チップ中央を基準点または中心点として利用する）が、チップ・コーナー点Ｂに発生することを示している。これは、また、点Ａに示されるように、モジュールが印刷回路基板に取り付けられるときの半田接合にとっても事実である。
【００１９】
機械的なモデリングと解析は、表１〜３に、前述したものに関しては本発明によって改善が得られることを示している。
【００２０】
【表１】
Figure 2004056127
【００２１】
【表２】
Figure 2004056127
【００２２】
【表３】
Figure 2004056127
【００２３】
モジュールのみに関連する表１に示されるように、基板またはキャリア１４に対するチップ１２の０°回転、４５°回転におけるチップ、アンダーフィル、ＢＧＡ、積層基板、およびデルタｚ変位（ｍｍ）に関する歪み、および基板またはキャリア１４に対するチップ１２の４５°対０°角度オフセットにおける％デルタが記載されている。
【００２４】
また、片面モジュール・アセンブリでは、表２は、デルタ％歪みすなわち４５゜対０°（図１および図２に示される）角度変位におけるｚ変位の相対的な改善を示している。
【００２５】
表３による両面モジュール・アセンブリでは、また、有機基板またはキャリア１４に対するチップ１２の回転による応力／歪みの改善が示されている。
【００２６】
４５°のチップ位置、実際には、有機基板１４に対するｚ軸の周りのチップ１２の回転では、０°角度回転と比較して、アンダーフィル、ＢＧＡ、および積層基板の歪みの低減を生じる。また、全ての例について、ｚ変位の相違によって示されるように、モジュール曲げの低減が得られる。さらに、また、モジュール内では、チップ・クラッキングの最大の可能性があるモジュールのみに対するチップ歪み低減が得られる。したがって、チップ歪みは、モジュールがカードに組み込まれるときに低減される。チップ歪みは、片面アセンブリのみの場合において、０°と比べて４５°回転の場合がわずかに高い。しかし、モジュールのみの構造における０°または４５°の例よりは低い。また、電子パッケージの種々のバージョンにおいて実現される応力スクリーニングにおけるチップ応力レベルよりもかなり低い。
【００２７】
実際の歪み値は、また、チップと積層基板の厚さの比、およびカードの厚さに依存するが、本発明によって得られる利点の度合いは、チップ、積層基板、およびカードの種々の組み合わせによりいくらか異なる。
【００２８】
熱モデリングは、２つのチップ配置構造の熱抵抗を比較するために実行される熱解析によって、サンプル・チップ・サイズが１５ｍｍであり、カバープレートが３５ｍｍであったことを示している。
【００２９】
熱流束をカバープレートに供給して、２つの異なる配置をシミュレートすると、その結果は、ほとんどわずかの低下（４５°配置構造について約０．５％の熱抵抗）を示した。したがって、これは、許容できる低下であり、この低下は、有機基板またはキャリア１４に対するチップ１２の回転により応力を低減する有利な概念によるオフセットより大きい。さらに、実際には全ての例において、チップ・クラッキングが発生する故障率は、約７％低下することを示しており、他方、ＢＧＡ疲労寿命は約２１％増加している。さらに、電気配線および性能の問題は、特定のチップ回転位置と構造の利用において、確認できなかった。
【００３０】
前述したことから、現状の技術と比較して、この回転オフセット・チップ構造の使用により、応力レベルおよび反りにおいて改善が得られることは明白である。
【００３１】
本発明は、特に、好適な実施例を示し説明したが、この発明の趣旨と範囲を逸脱することなく、形態および細部において前述のおよび他の変更が可能であることは、当業者によって理解されるであろう。
【００３２】
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）有機基板に実装された少なくとも１つの半導体チップを備え、前記少なくとも１つの半導体チップは、少なくとも１つのコーナー点を形成する端部を有し、前記有機基板は、離れた端部に少なくとも２つのコーナー点を形成する端部を有し、前記少なくとも１つの半導体チップの前記少なくとも１つのコーナー点は、前記有機基板の前記少なくとも２つのコーナー点に対する中心点を通るｚ軸の周りに角度回転されて、前記有機基板のコーナー点と前記少なくとも１つの半導体チップの少なくとも１つのコーナー点との間に所定の角度変位を実質的に成し、前記コーナー点で前記少なくとも１つの半導体チップと前記有機基板との間に発生する熱的誘起応力によって生ずる反りを低減する、電子パッケージ。
（２）少なくとも１つの半田接合アレイ・コーナー点が、前記少なくとも１つの半導体チップの前記少なくとも１つのコーナー点と前記有機基板との間に設けられ、前記少なくとも１つの半田接合アレイ・コーナー点は、前記少なくとも１つの半導体チップの前記少なくとも１つのコーナー点に重ね合わて位置合わせされている、上記（１）に記載の電子パッケージ。
（３）前記少なくとも１つの半導体チップの前記少なくとも１つのコーナー点は、前記有機基板の少なくとも１つのコーナー点から、中心点を通るｚ軸の周りに、約４５°の角度変位だけ回転されている、上記（１）に記載の電子パッケージ。
（４）熱硬化接着アンダーフィル材料が、前記少なくとも１つの半導体チップと前記有機基板との間に与えられ、前記アンダーフィル材料の冷却または前記電子パッケージの熱サイクリングは、応力を発生し、前記パッケージのコンポーネント間に反りを生じさせる、上記（１）に記載の電子パッケージ。
（５）前記少なくとも１つの半導体チップは、約３ｐｐｍ／℃の熱膨張係数を有するシリコンからなる、上記（１）に記載の電子パッケージ。
（６）前記有機基板は、約１８ｐｐｍ／℃の熱膨張係数を有するエポキシからなる、上記（１）に記載の電子パッケージ。
（７）前記中心点は、前記少なくとも１つの半導体チップの中央点に一致し、前記電子パッケージの最大曲げせん断変形は、前記中心点から離れた前記有機基板の少なくとも１つのコーナー点に生じる、上記（３）に記載の電子パッケージ。
（８）少なくとも１つのコーナー点を形成する端部を有する少なくとも１つの半導体チップを用意し、
離れた端部に少なくとも２つのコーナー点を形成する端部を有する有機基板を用意し、
前記少なくとも１つの半導体チップの前記少なくとも１つのコーナー点を、前記有機基板の前記少なくとも２つのコーナー点に対する中心点を通るｚ軸の周りに回転させて、前記有機基板のコーナー点と前記少なくとも１つの半導体チップの少なくとも１つのコーナー点との間に所定の角度変位を成し、前記コーナー点で前記少なくとも１つの半導体チップと前記有機基板との間に発生する熱的誘起応力によって生ずる反りを低減するように、前記有機基板上に向かい合った状態で前記少なくとも１つの半導体チップを実装する、電子パッケージの形成方法。
（９）少なくとも１つの半田接合アレイ・コーナー点を、前記少なくとも１つの半導体チップの前記少なくとも１つのコーナー点と前記有機基板との間に設け、前記少なくとも１つの半田接合アレイ・コーナー点を、前記少なくとも１つの半導体チップの前記少なくとも１つのコーナー点に重ね合わて位置合わせする、上記（８）に記載の方法。
（１０）前記少なくとも１つの半導体チップの前記少なくとも１つのコーナー点を、前記有機基板の少なくとも１つのコーナー点から、中心点を通るｚ軸の周りに、約４５°の角度変位だけ回転させる、上記（８）に記載の方法。
（１１）熱硬化接着アンダーフィル材料を、前記少なくとも１つの半導体チップと前記有機基板との間に与え、前記アンダーフィル材料の冷却または前記電子パッケージの熱サイクリングは、応力を発生し、前記パッケージのコンポーネント間に反りを生じさせる、上記（８）に記載の方法。
（１２）前記少なくとも１つの半導体チップは、約３ｐｐｍ／℃の熱膨張係数を有するシリコンからなる、上記（８）に記載の方法。
（１３）前記有機基板は、約１８ｐｐｍ／℃の熱膨張係数を有するエポキシからなる、上記（８）に記載の方法。
（１４）前記中心点は、前記少なくとも１つの半導体チップの中央点に一致し、前記電子パッケージの最大曲げせん断変形は、前記中心点から離れた前記有機基板の少なくとも１つのコーナー点に生じる、上記（１０）に記載の方法。
（１５）有機基板に実装された少なくとも１つの矩形状の半導体チップを備え、前記少なくとも１つの半導体チップは、複数のコーナー点を形成する端部を有し、前記有機基板は、離れた端部に少なくとも２つのコーナー点を形成する端部を有し、前記少なくとも１つの半導体チップのコーナー点は、前記有機基板の前記少なくとも２つのコーナー点に対して前記少なくとも１つの矩形状の半導体チップの中央に位置する中心点を通って延びるｚ軸の周りに角度回転されて、前記有機基板のコーナー点と前記少なくとも１つの半導体チップのコーナー点との間に所定の角度変位を実質的に成し、前記コーナー点で前記少なくとも１つの半導体チップと前記有機基板との間に発生する熱的誘起応力によって生ずる反りを低減する、電子パッケージ。
（１６）複数の半田接合アレイ・コーナー点が、前記少なくとも１つの半導体チップの前記複数のコーナー点と前記有機基板との間に設けられ、前記半田接合アレイ・コーナー点は、前記少なくとも１つの半導体チップの前記コーナー点に重ね合わて位置合わせされている、上記（１５）に記載の電子パッケージ。
（１７）前記少なくとも１つの半導体チップの前記コーナー点は、前記有機基板のコーナー点から、中心点近くのｚ軸の周りに、約４５°の角度変位だけ回転されている、上記（１５）に記載の電子パッケージ。
（１８）熱硬化接着アンダーフィル材料が、前記少なくとも１つの半導体チップと前記有機基板との間に与えられ、前記アンダーフィル材料の冷却または前記電子パッケージの熱サイクリングは、応力を発生し、前記パッケージのコンポーネント間に反りを生じさせる、上記（１５）に記載の電子パッケージ。
（１９）前記少なくとも１つの半導体チップは、約３ｐｐｍ／℃の熱膨張係数を有するシリコンからなる、上記（１５）に記載の電子パッケージ。
（２０）前記有機基板は、約１８ｐｐｍ／℃の熱膨張係数を有するエポキシからなる、上記（１５）に記載の電子パッケージ。
【図面の簡単な説明】
【図１】チップが基板と実質的に平行関係にある、従来技術における有機基板上に実装されたシリコン・チップの平面図である。
【図２】図１における線２−２に沿った部分拡大断面図である。
【図３】図１および図２の構造の斜視図である。
【図４】本発明による新規な電子パッケージ構造の斜視図である。
【図５】図４の平面図である。
【符号の説明】
１０　モジュール・パッケージ
１２　シリコン・チップ
１４　基板
１６　半田接合アレイ
１８　アンダーフィル材料
２２，２４　コーナー

Claims (20)

  1. 有機基板に実装された少なくとも１つの半導体チップを備え、前記少なくとも１つの半導体チップは、少なくとも１つのコーナー点を形成する端部を有し、前記有機基板は、離れた端部に少なくとも２つのコーナー点を形成する端部を有し、前記少なくとも１つの半導体チップの前記少なくとも１つのコーナー点は、前記有機基板の前記少なくとも２つのコーナー点に対する中心点を通るｚ軸の周りに角度回転されて、前記有機基板のコーナー点と前記少なくとも１つの半導体チップの少なくとも１つのコーナー点との間に所定の角度変位を実質的に成し、前記コーナー点で前記少なくとも１つの半導体チップと前記有機基板との間に発生する熱的誘起応力によって生ずる反りを低減する、電子パッケージ。
  2. 少なくとも１つの半田接合アレイ・コーナー点が、前記少なくとも１つの半導体チップの前記少なくとも１つのコーナー点と前記有機基板との間に設けられ、前記少なくとも１つの半田接合アレイ・コーナー点は、前記少なくとも１つの半導体チップの前記少なくとも１つのコーナー点に重ね合わて位置合わせされている、請求項１に記載の電子パッケージ。
  3. 前記少なくとも１つの半導体チップの前記少なくとも１つのコーナー点は、前記有機基板の少なくとも１つのコーナー点から、中心点を通るｚ軸の周りに、約４５°の角度変位だけ回転されている、請求項１に記載の電子パッケージ。
  4. 熱硬化接着アンダーフィル材料が、前記少なくとも１つの半導体チップと前記有機基板との間に与えられ、前記アンダーフィル材料の冷却または前記電子パッケージの熱サイクリングは、応力を発生し、前記パッケージのコンポーネント間に反りを生じさせる、請求項１に記載の電子パッケージ。
  5. 前記少なくとも１つの半導体チップは、約３ｐｐｍ／℃の熱膨張係数を有するシリコンからなる、請求項１に記載の電子パッケージ。
  6. 前記有機基板は、約１８ｐｐｍ／℃の熱膨張係数を有するエポキシからなる、請求項１に記載の電子パッケージ。
  7. 前記中心点は、前記少なくとも１つの半導体チップの中央点に一致し、前記電子パッケージの最大曲げせん断変形は、前記中心点から離れた前記有機基板の少なくとも１つのコーナー点に生じる、請求項３に記載の電子パッケージ。
  8. 少なくとも１つのコーナー点を形成する端部を有する少なくとも１つの半導体チップを用意し、
    離れた端部に少なくとも２つのコーナー点を形成する端部を有する有機基板を用意し、
    前記少なくとも１つの半導体チップの前記少なくとも１つのコーナー点を、前記有機基板の前記少なくとも２つのコーナー点に対する中心点を通るｚ軸の周りに回転させて、前記有機基板のコーナー点と前記少なくとも１つの半導体チップの少なくとも１つのコーナー点との間に所定の角度変位を成し、前記コーナー点で前記少なくとも１つの半導体チップと前記有機基板との間に発生する熱的誘起応力によって生ずる反りを低減するように、前記有機基板上に向かい合った状態で前記少なくとも１つの半導体チップを実装する、電子パッケージの形成方法。
  9. 少なくとも１つの半田接合アレイ・コーナー点を、前記少なくとも１つの半導体チップの前記少なくとも１つのコーナー点と前記有機基板との間に設け、前記少なくとも１つの半田接合アレイ・コーナー点を、前記少なくとも１つの半導体チップの前記少なくとも１つのコーナー点に重ね合わて位置合わせする、請求項８に記載の方法。
  10. 前記少なくとも１つの半導体チップの前記少なくとも１つのコーナー点を、前記有機基板の少なくとも１つのコーナー点から、中心点を通るｚ軸の周りに、約４５°の角度変位だけ回転させる、請求項８に記載の方法。
  11. 熱硬化接着アンダーフィル材料を、前記少なくとも１つの半導体チップと前記有機基板との間に与え、前記アンダーフィル材料の冷却または前記電子パッケージの熱サイクリングは、応力を発生し、前記パッケージのコンポーネント間に反りを生じさせる、請求項８に記載の方法。
  12. 前記少なくとも１つの半導体チップは、約３ｐｐｍ／℃の熱膨張係数を有するシリコンからなる、請求項８に記載の方法。
  13. 前記有機基板は、約１８ｐｐｍ／℃の熱膨張係数を有するエポキシからなる、請求項８に記載の方法。
  14. 前記中心点は、前記少なくとも１つの半導体チップの中央点に一致し、前記電子パッケージの最大曲げせん断変形は、前記中心点から離れた前記有機基板の少なくとも１つのコーナー点に生じる、請求項１０に記載の方法。
  15. 有機基板に実装された少なくとも１つの矩形状の半導体チップを備え、前記少なくとも１つの半導体チップは、複数のコーナー点を形成する端部を有し、前記有機基板は、離れた端部に少なくとも２つのコーナー点を形成する端部を有し、前記少なくとも１つの半導体チップのコーナー点は、前記有機基板の前記少なくとも２つのコーナー点に対して前記少なくとも１つの矩形状の半導体チップの中央に位置する中心点を通って延びるｚ軸の周りに角度回転されて、前記有機基板のコーナー点と前記少なくとも１つの半導体チップのコーナー点との間に所定の角度変位を実質的に成し、前記コーナー点で前記少なくとも１つの半導体チップと前記有機基板との間に発生する熱的誘起応力によって生ずる反りを低減する、電子パッケージ。
  16. 複数の半田接合アレイ・コーナー点が、前記少なくとも１つの半導体チップの前記複数のコーナー点と前記有機基板との間に設けられ、前記半田接合アレイ・コーナー点は、前記少なくとも１つの半導体チップの前記コーナー点に重ね合わて位置合わせされている、請求項１５に記載の電子パッケージ。
  17. 前記少なくとも１つの半導体チップの前記コーナー点は、前記有機基板のコーナー点から、中心点近くのｚ軸の周りに、約４５°の角度変位だけ回転されている、請求項１５に記載の電子パッケージ。
  18. 熱硬化接着アンダーフィル材料が、前記少なくとも１つの半導体チップと前記有機基板との間に与えられ、前記アンダーフィル材料の冷却または前記電子パッケージの熱サイクリングは、応力を発生し、前記パッケージのコンポーネント間に反りを生じさせる、請求項１５に記載の電子パッケージ。
  19. 前記少なくとも１つの半導体チップは、約３ｐｐｍ／℃の熱膨張係数を有するシリコンからなる、請求項１５に記載の電子パッケージ。
  20. 前記有機基板は、約１８ｐｐｍ／℃の熱膨張係数を有するエポキシからなる、請求項１５に記載の電子パッケージ。
JP2003181896A 2002-07-17 2003-06-25 電子パッケージおよびその形成方法 Pending JP2004056127A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/197,335 US6747331B2 (en) 2002-07-17 2002-07-17 Method and packaging structure for optimizing warpage of flip chip organic packages

Publications (1)

Publication Number Publication Date
JP2004056127A true JP2004056127A (ja) 2004-02-19

Family

ID=30442929

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003181896A Pending JP2004056127A (ja) 2002-07-17 2003-06-25 電子パッケージおよびその形成方法

Country Status (4)

Country Link
US (2) US6747331B2 (ja)
JP (1) JP2004056127A (ja)
KR (1) KR20040008080A (ja)
TW (1) TW200402125A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8493765B2 (en) 2009-08-07 2013-07-23 Panasonic Corporation Semiconductor device and electronic device
JP2014197597A (ja) * 2013-03-29 2014-10-16 ローム株式会社 半導体装置
JP2018113480A (ja) * 2018-04-04 2018-07-19 ローム株式会社 半導体装置

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6856075B1 (en) * 2001-06-22 2005-02-15 Hutchinson Technology Incorporated Enhancements for adhesive attachment of piezoelectric motor elements to a disk drive suspension
BR0214273A (pt) * 2001-11-20 2007-03-13 Qualcomm Inc repetidora controlada por potência de link reverso
US7831263B2 (en) * 2002-11-08 2010-11-09 Qualcomm Incorporated Apparatus and method for determining the location of a repeater
US20050133241A1 (en) * 2003-12-18 2005-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Chip orientation and attachment method
EP1733569A4 (en) * 2004-04-05 2009-12-16 Qualcomm Inc REPEATER THE KNOWN NEIGHBORS MONEY
WO2005103753A1 (en) * 2004-04-05 2005-11-03 Qualcomm Incorporated Repeater with positioning capabilities
US7341887B2 (en) * 2004-10-29 2008-03-11 Intel Corporation Integrated circuit die configuration for packaging
DK1907583T4 (da) * 2005-06-15 2020-01-27 Complete Genomics Inc Enkeltmolekyle-arrays til genetisk og kemisk analyse
JP4116055B2 (ja) * 2006-12-04 2008-07-09 シャープ株式会社 半導体装置
US7859092B2 (en) * 2007-01-02 2010-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. Package structures
US7473618B1 (en) 2008-04-22 2009-01-06 International Business Machines Corporation Temporary structure to reduce stress and warpage in a flip chip organic package
US7482180B1 (en) * 2008-04-29 2009-01-27 International Business Machines Corporation Method for determining the impact of layer thicknesses on laminate warpage
JP2009283835A (ja) * 2008-05-26 2009-12-03 Elpida Memory Inc 半導体装置及びその製造方法
US8574960B2 (en) * 2010-02-03 2013-11-05 Stats Chippac, Ltd. Semiconductor device and method of forming cavity adjacent to sensitive region of semiconductor die using wafer-level underfill material
WO2013180696A1 (en) * 2012-05-30 2013-12-05 Hewlett-Packard Development Company, L.P. Device including substrate that absorbs stresses
CN102842574A (zh) * 2012-07-03 2012-12-26 日月光半导体制造股份有限公司 用于堆叠的半导体封装构造
WO2014021868A1 (en) 2012-07-31 2014-02-06 Hewlett-Packard Development Company, L.P. Device including interposer between semiconductor and substrate
KR102062738B1 (ko) 2013-02-25 2020-01-06 삼성전자주식회사 반도체 패키지
US9824988B1 (en) 2016-08-11 2017-11-21 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US11502029B2 (en) * 2019-07-19 2022-11-15 Stmicroelectronics Pte Ltd Thin semiconductor chip using a dummy sidewall layer

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3611317A (en) * 1970-02-02 1971-10-05 Bell Telephone Labor Inc Nested chip arrangement for integrated circuit memories
US4868634A (en) * 1987-03-13 1989-09-19 Citizen Watch Co., Ltd. IC-packaged device
JP2001510944A (ja) * 1997-07-21 2001-08-07 アギラ テクノロジーズ インコーポレイテッド 半導体フリップチップ・パッケージおよびその製造方法
JPH11186326A (ja) * 1997-12-24 1999-07-09 Shinko Electric Ind Co Ltd 半導体装置
US6188582B1 (en) * 1998-12-18 2001-02-13 Geoffrey Peter Flexible interconnection between integrated circuit chip and substrate or printed circuit board
US6248614B1 (en) * 1999-03-19 2001-06-19 International Business Machines Corporation Flip-chip package with optimized encapsulant adhesion and method
US20020027294A1 (en) * 2000-07-21 2002-03-07 Neuhaus Herbert J. Electrical component assembly and method of fabrication

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8493765B2 (en) 2009-08-07 2013-07-23 Panasonic Corporation Semiconductor device and electronic device
JP2014197597A (ja) * 2013-03-29 2014-10-16 ローム株式会社 半導体装置
JP2018113480A (ja) * 2018-04-04 2018-07-19 ローム株式会社 半導体装置

Also Published As

Publication number Publication date
US20040155339A1 (en) 2004-08-12
KR20040008080A (ko) 2004-01-28
US20040012086A1 (en) 2004-01-22
US6747331B2 (en) 2004-06-08
TW200402125A (en) 2004-02-01
US7026706B2 (en) 2006-04-11

Similar Documents

Publication Publication Date Title
JP2004056127A (ja) 電子パッケージおよびその形成方法
US6985362B2 (en) Printed circuit board and electronic package using same
KR101065935B1 (ko) 전자 부품 실장 장치 및 그 제조 방법
JPH10270835A (ja) はんだマスクを含むフレキシブル薄膜ボール・グリッド・アレイ
JP2004327951A (ja) 半導体装置
US20050062154A1 (en) Electronically grounded heat spreader
US7504718B2 (en) Apparatus and methods for constructing balanced chip packages to reduce thermally induced mechanical strain
US6828676B2 (en) Semiconductor device manufacturing method, semiconductor device, and semiconductor device unit
JP4885425B2 (ja) 半導体素子収納パッケージ
WO2021157269A1 (ja) 電子機器
JP2004214403A (ja) 積層型半導体装置
JP4667154B2 (ja) 配線基板、電気素子装置並びに複合基板
US20060180944A1 (en) Flip chip ball grid array package with constraint plate
JP2002208657A (ja) 半導体装置及び半導体装置実装用基板
JP5708489B2 (ja) 互いに絶縁された金属性の電源側およびグランド側補強部材を有する半導体装置
JP3936485B2 (ja) プリント配線基板ユニットおよび基板用矯正部品
JP4627323B2 (ja) 半導体装置
JP2003258153A (ja) 半導体パッケージの実装構造
JP2002164475A (ja) 半導体装置
JP2005116881A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
WO2022064698A1 (ja) 電子部品モジュールの製造方法、電子回路基板の製造方法、及び、部品内蔵基板の製造方法
JPH11121525A (ja) 半導体装置
JPH11111882A (ja) Ｂｇａ型半導体装置用配線基板およびｂｇａ型半導体装置
JP2007115862A (ja) 半導体パッケージ
KR20090032638A (ko) 적층 메모리모듈 및 그 제조방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20041222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050105

RD12 Notification of acceptance of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7432

Effective date: 20050201

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20050201

RD14 Notification of resignation of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7434

Effective date: 20050311

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050607