JPWO2010010910A1 - コアレス配線基板、半導体装置及びそれらの製造方法 - Google Patents
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Abstract
Description
本願は、先の日本特許出願2008−190101号(2008年7月23日出願)の優先権を主張するものであり、前記先の出願の全記載内容は、本書に引用をもって繰込み記載されているものとみなされる。
本発明は、コアレス基板とコアレス基板を用いた半導体装置およびそれらの製造方法に関する。特に、多層のコアレス基板と多層のコアレス基板を用いた半導体装置及びそれらの製造方法に関する。
コア層を持ったビルドアップ基板では、コア基板の貫通スルーホール(TH)・配線幅がビルドアップ層のビア径・配線幅に比べて数倍大きいため、そのスケール差がパッケージ基板の高速化・高密度微細配線化の障害となる。一方、配線層にコア層を用いないコアレス基板は、ビルドアップ基板に対して、高速化・高密度微細配線化が可能であるが、支持体上に逐次的に配線体を積層する構造のため、層数が増えると歩留まりが層数の階乗で劣化することが知られている。狭ピッチ、多ピンの半導体素子と接続するコアレス基板は、多層化が必須であるため、高歩留まりで多層化を実現するコアレス基板が必要不可欠である。
12 半導体装置
13 半導体素子
14 電極端子
15 絶縁層A
16 ビアA
17 配線A(配線層)
18、18A 絶縁層B
19、19A ビアB
20、20A 配線B(配線層)
21、21A 絶縁層C
22、22A ビアC
23、23A 配線C(配線層、外部接続端子、第二の電極端子)
24 ソルダーレジスト
25 支持体
26 接着層
30 金属ポスト(ビア)
31 回路基板
32 ビアD
33 配線D
41 半田ボール
42 アンダーフィル樹脂
115 電気素子接続用パッド
117 端子パッド
図1は、実施形態1のコアレス配線基板の断面図である。図1に示すように、このコアレス配線基板は、コア層がない全層ビルドアップ層からなるコアレス基板で、半導体素子と接続する電極端子14と外部接続端子である配線C(23)とを電気的に接続する絶縁層A(15)、ビアA(16)、配線A(17)、絶縁層B(18)、ビアB(19)、配線B(20)、絶縁層C(21)、ビアC(22)が設けられている。図1では、層数が3層であるが、それに限るものではなく、複数層であれば何層でも構わない。本実施形態では、配線層3層、絶縁層3層とした。
図13は、実施形態1の変形例1によるコアレス配線基板の断面図である。図13は、図1と比べると、絶縁層B(18A)、絶縁層C(21A)の膜厚を絶縁層A(15)の膜厚とほぼ同一にして薄くしている。従って、コアレス配線基板全体の薄型化が可能である。ただし、配線B(20)、配線C(23)の配線断面形状は、図1と同様に配線A(17)より拡大させている。狭ピッチの第一の電極端子14に対する最近接層である配線層17をファンアウト層として配線を外側へ引き出し、配線層17より第二の電極端子23側の配線層は、ピッチを広げて配線できるようにしている。従って、第一の電極端子14が狭ピッチであるにも係らず、第一の電極端子14に対する最近接層である配線層17以外の配線層の配線断面形状を拡大することができる。ちなみに、配線層17の最小配線幅、最小配線間隔が10μm、厚さが10μmであるのに対して、配線層20、配線層23の最小配線幅、最小配線間隔を50μm以上、厚さを15μm以上とすることができる。また、絶縁層の膜厚を薄くしているので、ビアB(19)、ビアC(22)のビア断面形状は、アスペクト比が崩れないようにビアA(16)とほぼ同一形状にしている。この変形例によれば、コアレス配線基板の薄型化が可能であり、さらに、第一の電極端子13の最近接層である配線層17以外の配線層の配線断面形状を拡大できるので、低コストで製造できる。
図14は、実施形態1の変形例2によるコアレス配線基板の断面図である。図14は、図1と比べると、配線B(20A)、配線C(23A)の配線断面形状を配線A(17)とほぼ同一にしている。一般に、狭ピッチで微細な配線を形成するためには、高精度の配線形成工程が必要になるため、高コストになりやすい。しかし、配線層によって配線形成工程を変えない方が、安定して低コストで製造できる場合は、図14のように全ての配線層の配線に微細な配線が可能な配線層を用いることもできる。なお、図14では、配線B(20A)、配線C(23A)の配線抵抗が図1に比べて高くなるのを防ぐため、配線B(20A)、配線C(23A)の配線は、図1より配線幅を太くしている。ただし、設計ルール上の最小配線幅は、配線A(17)と同一である。また、配線B(20A)、配線C(23A)の最小配線間隔、配線の厚さは、配線A(17)と同一である。
図15は、実施形態1の変形例3によるコアレス配線基板の断面図である。図15では、図1に対して、外部電極である配線C(23)の面には、配線C(23)の一部を露出させ残部を覆うように、ソルダーレジスト24が形成されている。この変形例では、ソルダーレジスト24の材料は、感光性レジストインクを用いた。ソルダーレジスト24から開口した配線C(23)の表面には、金、銀、銅、錫及び半田材料からなる群から選ばれる少なくとも1種の金属又は合金で形成されていてもよい。この変形例では、厚み3μmのニッケルおよび0.5μmの金を順に積層した。なお、ソルダーレジスト24は、片面だけでなく、両面に設けられても構わない。
図2は、実施形態2の半導体装置の断面図である。図2に示すように、この実施形態の半導体装置は、図15に示すコアレス基板11の電極端子14上に半導体素子13を搭載し、コアレス配線基板11と半導体素子13との電気的な接続を半田ボール41で行っている。コアレス配線基板11は、電極端子14と外部接続端子である配線C(23)とを電気的に接続する絶縁層A(15)、ビアA(16)、配線A(17)、絶縁層B(18)、ビアB(19)、配線B(20)、絶縁層C(21)、ビアC(22)、から構成されている。また、配線C(23)の一部を開口するようにソルダーレジスト24が設けられている。また、ソルダーレジスト24は、片方だけでなく、両面に設けられていても構わない。図2では、層数が3層であるが、それに限るものではなく、複数層であれば何層でも構わない。本実施形態では、配線層3層、絶縁層3層とした。
図3は、実施形態3の半導体装置の断面図である。図3の半導体装置12は、半導体素子13の側面と電極端子14を有する面の少なくとも一部が絶縁層A(15)に接しており、電極端子14の表裏に、電極端子14と半導体装置12の外部接続端子である配線C(23)とを電気的に接続するビアA(16)、配線A(17)、絶縁層B(18)、ビアB(19)、配線B(20)、絶縁層C(21)、ビアC(22)、ビアD(32)、配線D(33)が設けられている。また、配線C(23)の一部を開口するようにソルダーレジスト24が設けられている。
図4は、実施形態4の半導体装置の断面図である。図4の半導体装置12は、半導体素子13の側面と電極端子14を有する面の少なくとも一部が絶縁層A(15)に接しており、電極端子14上に金属ポスト30が設けられ、電極端子14の表裏に、電極端子14と半導体装置12の外部接続端子である配線C(23)とを電気的に接続する配線A(17)、絶縁層B(18)、ビアB(19)、配線B(20)、絶縁層C(21)、ビアC(22)、ビアD(32)、配線D(33)が設けられている。また、配線C(23)の一部を開口するようにソルダーレジスト24が設けられている。図4では、層数が半導体素子13を挟んで表裏に3層であるが、それに限るものではなく、複数層であれば何層でも構わない。本実施形態では、表裏に配線層3層、絶縁層は3層とした。この実施形態4では、実施形態3のビアA(16)が金属ポスト30に置き換わっているが、この金属ポスト30は、電極端子14と配線A(17)とを接続するビアとして機能する。
図5は、実施形態5のコアレス配線基板の製造方法を示す工程図である。本実施形態の製造方法により、実施形態1の変形例3(図15)のコアレス配線基板を製造することができる。
図6は、実施形態6の半導体装置の製造方法を示す工程図である。本実施形態の図6(a)から(e)に示す製造方法により、実施形態2(図2)の半導体装置を製造することができる。
図7および図8は、本発明の実施形態7の半導体装置の製造方法を示す工程図である。図7(a)〜(e)および図8(f)、(g)に示す製造方法により、実施形態3(図3)の半導体装置を製造することができる。
図9および図10は、本発明の実施形態8の半導体装置の製造方法を示す工程図である。図9(a)〜(f)および図10(g)〜(i)に示す製造方法により、実施形態4(図4)の半導体装置を製造することができる。
本発明の全開示(請求の範囲を含む)の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
Claims (36)
- 積層された複数の配線層及び絶縁層と、
前記配線層に設けられた配線と、
前記絶縁層に設けられ前記絶縁層上下の前記配線を電気的に接続するビアと、
を有し、第一の表面に第一の電極端子が、前記第一の表面の反対面に第二の電極端子が設けられ、前記第一の電極端子のパッドピッチが前記第二の電極端子のパッドピッチより狭ピッチであるコアレス配線基板において、
前記第一の電極端子と前記第二の電極端子とが、前記配線または前記ビアの少なくとも一つを介して電気的に導通し、
前記ビアまたは前記配線の少なくとも一つが、他の絶縁層または配線層に設けられたビアまたは配線と異なる断面形状を有することを特徴とするコアレス配線基板。 - 前記ビアの断面形状が、前記第一の電極端子の最近接層で最も小さいことを特徴とする請求項1に記載のコアレス配線基板。
- 前記ビアの断面形状が、前記第一の電極端子の最近接層から前記第二の電極端子側の層へ向けて段階的に拡大していることを特徴とする請求項1又は2に記載のコアレス配線基板。
- 前記ビアの径及び高さが、前記第一の電極端子の最近接層から前記第二の電極端子側の層へ向けて段階的に拡大していることを特徴とする請求項3に記載のコアレス配線基板。
- 前記第一の表面に接する絶縁層から前記第二の表面に接する絶縁層へ向けて前記ビアの断面形状が略相似形状を保ちつつ1層毎に拡大していることを特徴とする請求項4に記載のコアレス配線基板。
- 前記配線の断面形状が、前記第一の電極端子の最近接層で最も小さいことを特徴とする請求項1乃至5いずれか1項記載のコアレス配線基板。
- 前記配線の断面形状が、前記第一の電極端子の最近接層から前記第二の電極端子側の層へ向けて段階的に拡大していることを特徴とする請求項1乃至6いずれか1項記載のコアレス配線基板。
- 前記ビアは前記第一の電極端子側の径より前記第二の電極端子側の径が大きいビアであることを特徴とする請求項1乃至7いずれか1項記載のコアレス配線基板。
- 前記複数の絶縁層のうち、絶縁材料が他の絶縁層と異なる絶縁層を有することを特徴とする請求項1乃至8いずれか1項記載のコアレス配線基板。
- 前記絶縁層の弾性率が、前記第一の電極端子の最近接層から前記第二の電極端子側の層へ向けて段階的に高くなることを特徴とする請求項9に記載のコアレス配線基板。
- 前記第一の電極端子のパッドピッチが5μm以上200μm以下であることを特徴とする請求項1乃至10いずれか1項記載のコアレス配線基板。
- 請求項1乃至11いずれか1項記載のコアレス配線基板と、前記コアレス配線基板の前記第一の電極端子に接続された少なくとも一つの半導体素子を有することを特徴とする半導体装置。
- 前記半導体素子が、低融点金属又は導電性樹脂のいずれかの材料により前記配線基板にフリップチップ接続されていることを特徴とする請求項12に記載の半導体装置。
- 前記半導体素子が、主に金を材料とするワイヤーにより前記配線基板にワイヤーボンディング接続されていることを特徴とする請求項12に記載の半導体装置。
- 電極端子を表面に有する1以上の半導体素子と、
前記半導体素子を内蔵するコアレス配線基板であって、積層された複数の配線層及び絶縁層と、
前記配線層に設けられた配線と、
前記絶縁層に設けられ前記絶縁層上下の前記配線を電気的に接続するビアと、
を有し、表面に外部接続端子が設けられたコアレス配線基板と、
を含む半導体装置であって、
前記半導体素子は前記絶縁層に埋設され、
前記外部接続端子と前記電極端子とが、前記配線または前記ビアの少なくとも一つを介して電気的に導通し、
前記絶縁層と前記配線層とが前記半導体素子の表裏に積層され、
前記ビアまたは前記配線の少なくとも一つが、他の絶縁層または配線層に設けられたビアまたは配線と異なる断面形状を有することを特徴とする半導体装置。 - 前記ビアの断面形状が、前記電極端子の最近接層で最も小さいことを特徴とする請求項15に記載の半導体装置。
- 前記ビアの断面形状が、前記電極端子の最近接層から表裏の前記外部接続端子側の層へ向けて段階的に拡大していることを特徴とする請求項15又は16に記載の半導体装置。
- 前記電極端子の最近接層から前記外部接続端子側の層へ向けて前記ビアの断面形状が略相似形状を保ちつつ1層毎に拡大していることを特徴とする請求項17に記載の半導体装置。
- 前記配線の断面形状が、前記電極端子の最近接層で最も小さいことを特徴とする請求項15乃至18いずれか1項記載の半導体装置。
- 前記配線の断面形状が、前記電極端子の最近接層から表裏の前記外部接続端子側の層へ向けて段階的に拡大していることを特徴とする請求項15乃至19いずれか1項記載の半導体装置。
- 前記電極端子のピッチが前記外部接続端子のピッチより狭ピッチであることを特徴とする請求項15乃至20いずれか1項記載の半導体装置。
- 前記ビアは前記電極端子側の径より前記外部接続端子側の径が大きいことを特徴とする請求項15乃至21いずれか1項記載の半導体装置。
- 前記複数の絶縁層のうち、絶縁材料が他の絶縁層と異なる絶縁層を有することを特徴とする請求項15乃至22いずれか1項記載の半導体装置。
- 前記半導体素子の前記電極端子の表面を封止する絶縁層と前記半導体素子の側面を封止する絶縁層が異なることを特徴とする請求項15乃至23いずれか1項記載の半導体装置。
- 前記絶縁層の弾性率が、前記電極端子の最近接層から表裏の前記外部接続端子側の層へ向けて段階的に高くなることを特徴とする請求項15乃至24いずれか1項記載の半導体装置。
- 前記電極端子のピッチが、5μm以上200μm以下であることを特徴とする請求項15乃至25いずれか1項記載の半導体装置。
- 前記半導体素子の前記電極端子の表面に金属ポストが設けられ、前記金属ポストが前記ビアとして機能するように構成されていることを特徴とする請求項15乃至26いずれか1項記載の半導体装置。
- 支持体上に、配線層と絶縁層とビアからなる配線体を形成する第一配線体形成工程と、前記配線体上にさらに配線層と絶縁層とビアとを形成し積層された新たな配線体を形成する第二配線体形成工程と、
前記支持体を除去する工程と、
を含むコアレス配線基板の製造方法であって、
前記第二配線体形成工程を1回以上繰り返し、そのうち少なくとも1回の第二配線体形成工程は、当該工程で新たに形成する配線体によってできる配線断面形状、又は、ビア断面形状が当該工程実施前の工程によってできる配線体の配線断面形状、ビア断面形状とは異なる配線体を形成する工程であることを特徴とするコアレス配線基板の製造方法。 - 前記第二配線体形成工程を1回以上繰り返し、そのうち少なくとも1回の第二配線体形成工程は、当該工程で新たに形成する配線体によってできる配線断面形状、及び、ビア断面形状が当該工程実施前の工程によってできる配線体の配線断面形状、ビア断面形状とは異なる配線体を形成する工程であることを特徴とする請求項28記載のコアレス配線基板の製造方法。
- 請求項28又は29記載の方法により製造されたコアレス配線基板に半導体素子を搭載する工程を有することを特徴とする半導体装置の製造方法。
- 前記半導体素子と前記コアレス配線基板との接続がワイヤーボンディング接続であることを特徴とする請求項30記載の半導体装置の製造方法。
- 前記半導体素子と前記コアレス配線基板との接続がフリップチップ接続であることを特徴とする請求項30記載の半導体装置の製造方法。
- 支持体上に、電極端子形成面を表にして半導体素子を搭載する工程と、前記半導体素子を覆う絶縁層を形成する工程と、前記電極端子と外部接続端子を電気的に接続するためのビアと配線層を形成する工程と、前記支持体を除去し半導体素子を内蔵した配線基板を形成する工程と、前記半導体素子を内蔵した配線基板の表裏に配線層を含むコアレス回路基板を形成する工程と、を有することを特徴とする半導体装置の製造方法。
- 前記半導体素子が前記電極端子の表面に設けられた金属ポストを有する半導体素子であって、前記電極端子と外部接続端子を電気的に接続するためのビアと配線層を形成する工程が、前記金属ポストの表面が露出するように前記絶縁層の一部を除去する工程と、前記露出した金属ポストと前記絶縁層との表面に配線層を形成する工程とを含み、前記金属ポストをビアとして機能させることを特徴とする請求項33記載の半導体装置の製造方法。
- 前記支持体を除去し半導体素子を内蔵した配線基板を形成する工程の前に、前記半導体素子を挟んで表裏を接続するビアを形成する工程をさらに含む請求項33又は34記載の半導体装置の製造方法。
- 前記支持体上に配線層を形成する工程をさらに含み、前記支持体上に半導体素子を搭載する工程が、前記配線層が形成された支持体上に半導体素子を搭載する工程であることを特徴とする請求項33乃至35いずれか1項記載の半導体装置の製造方法。
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