JP2019080032A - 多層プリント回路基板 - Google Patents

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Abstract

【課題】製造収率が向上するあるいは表面平坦度が向上する多層プリント回路基板を提供する。【解決手段】本発明の多層プリント回路基板１０００は、接合絶縁層３００と、接合絶縁層の一面に埋め込まれた第１導体パターン層１１を含む下部基板と、接合絶縁層の他面に埋め込まれた第２導体パターン層２１を含み、下部基板上に配置されるインタポーザ基板と、接合絶縁層及び第２導体パターン層を貫通する接続ビアホールＶＨと、第１導体パターン層と第２導体パターン層とを接続するために接続ビアホールを充填する接続ビア５００と、接合絶縁層の他面に突出形成されるビアパッド６１０と、を含む。【選択図】図１

Description

本発明は、多層プリント回路基板（ｍｕｌｔｉ−ｌａｙｅｒｅｄ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）に関する。
各種電子素子の高機能化及び小型化に伴って、電子素子の大きさは小さくなっており、Ｉ／Ｏの数は増加している。これにより、電子素子のＩ／Ｏ間の距離（ピッチ）及び線幅は漸次減少している。
これに伴って、電子素子を実装するパッケージ基板においても、各導体パターン間の距離、導体パターン間のピッチ及び線幅を低減する必要がある。また、ノイズ減少及び迅速な信号伝逹のために信号伝逹経路を最小化する必要がある。
このパッケージ用基板の要求に対応するために、シリコンベースのインタポーザを通常のパッケージ用プリント回路基板と能動素子との間に配置する方式が開発されている。他の方式としては、インタポーザに対応する微細な導体パターン層をパッケージ用プリント回路基板に実現する技術が開発されている。
韓国公開特許第１０−２０１１−００６６０４４号公報
本発明の実施例によれば、製造収率が向上した多層プリント回路基板が提供される。
また、本発明の他の実施例によれば、平坦度が向上された多層プリント回路基板が提供される。
本発明の一実施例に係る多層プリント回路基板を示す図である。 図１のＡ部分を拡大した図である。 本発明の他の実施例に係る多層プリント回路基板を示す図である。 本発明の一実施例に係る多層プリント回路基板の製造方法を示す図である。 本発明の一実施例に係る多層プリント回路基板の製造方法を示す図である。 本発明の一実施例に係る多層プリント回路基板の製造方法を示す図である。 本発明の一実施例に係る多層プリント回路基板の製造方法を示す図である。 本発明の一実施例に係る多層プリント回路基板の製造方法を示す図である。 本発明の一実施例に係る多層プリント回路基板の製造方法を示す図である。 本発明の一実施例に係る多層プリント回路基板の製造方法を示す図である。 本発明の一実施例に係る多層プリント回路基板の製造方法を示す図である。 本発明の一実施例に係る多層プリント回路基板の製造方法を示す図である。 本発明の一実施例に係る多層プリント回路基板の製造方法を示す図である。 本発明の一実施例に係る多層プリント回路基板の製造方法を示す図である。 本発明の一実施例に係る多層プリント回路基板の製造方法を示す図である。 本発明の一実施例に係る多層プリント回路基板の製造方法を示す図である。 本発明の一実施例に係る多層プリント回路基板の製造方法を示す図である。 本発明の一実施例に係る多層プリント回路基板の製造方法を示す図である。
本明細書で使用した用語は、ただ特定の実施例を説明するために使用したものであり、本発明を限定するものではない。単数の表現は、文の中で明白に表現しない限り、複数の表現を含む。
本願において、「含む」または「有する」等の用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部品またはこれらを組み合わせたものの存在を指定するものであって、一つまたはそれ以上の他の特徴や数字、ステップ、動作、構成要素、部品またはこれらを組み合わせたものの存在または付加可能性を予め排除するものではないことを理解しなくてはならない。
また、明細書全般にわたって、「上に」とは、対象部分の上または下に位置することを意味し、必ずしも重力方向を基準にして上側に位置することを意味するものではない。
また、「結合」とは、各構成要素の間の接触関係において、各構成要素が物理的に直接接触する場合のみを意味するものではなく、他の構成が各構成要素の間に介在され、その他の構成に構成要素がそれぞれ接触している場合まで包括する概念として使用する。
図面に示された各構成の大きさ及び厚さは、説明の便宜上、任意に示したものであって、本発明が必ずしもそれらに限定されることはない。
以下、本発明に係る多層プリント回路基板の実施例を添付図面を参照して詳細に説明し、添付図面を参照して説明するに当たって、同一または対応する構成要素には同一の図面符号を付し、これに対する重複説明を省略する。
＜多層プリント回路基板＞
（一実施例）
図１は、本発明の一実施例に係る多層プリント回路基板を示す図である。図２は、図１のＡ部分を拡大した図である。
図１を参照すると、本発明の一実施例に係る多層プリント回路基板１０００は、下部基板１００と、インタポーザ基板２００と、接合絶縁層３００と、接続ビアホールと、接続ビアと、パッドパターン層と、を含み、金属フィラー及びシード層をさらに含むことができる。
以下では、説明の便宜上、下部基板を第１積層体１００と称し、インタポーザ基板を第２積層体２００と称する。
第１積層体１００は、少なくとも２つ以上の第１導体パターン層１１と、隣接している第１導体パターン層の間に介在される第１絶縁層１１０と、隣接している第１導体パターン層を互いに電気的に接続するために第１絶縁層に形成される第１ビアＶ１と、を含む。
第１絶縁層１１０は、エポキシ樹脂等の電気絶縁性樹脂を含むことができる。また、第１絶縁層１１０は、感光性絶縁樹脂を含む感光性絶縁層であることができる。
第１絶縁層１１０は、電気絶縁性樹脂に含有された補強材を含むことができる。補強材としては、ガラスクロス、ガラスファイバー、無機フィラー及び有機フィラーのうちの少なくともいずれか１種を用いることができる。補強材は、第１絶縁層１１０の剛性を補強し、熱膨脹係数を低くすることができる。
無機フィラーとしては、シリカ（ＳｉＯ２）、アルミナ（Ａｌ２Ｏ３）、炭化珪素（ＳｉＣ）、硫酸バリウム（ＢａＳＯ４）、タルク、クレー、雲母パウダー、水酸化アルミニウム（Ａｌ（ＯＨ）３）、水酸化マグネシウム（Ｍｇ（ＯＨ）２）、炭酸カルシウム（ＣａＣＯ３）、炭酸マグネシウム（ＭｇＣＯ３）、酸化マグネシウム（ＭｇＯ）、窒化ホウ素（ＢＮ）、ホウ酸アルミニウム（ＡｌＢＯ３）、チタン酸バリウム（ＢａＴｉＯ３）及びジルコン酸カルシウム（ＣａＺｒＯ３）より構成された群から選択される少なくとも１種以上を用いることができる。
複数の第１絶縁層１１０のうちのいずれか１つは、ガラスクロス（ｇｌａｓｓ ｃｌｏｔｈ）が絶縁樹脂に含浸されたプリプレグで形成されたコア絶縁層であり、その他はＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）等のビルドアップフィルムで形成されたビルドアップ絶縁層であることができる。すなわち、第１積層体１００は、コアである第１絶縁層の両面に他の第１絶縁層がビルドアップされたコア基板の構造を有することができる。
第１導体パターン層１１は、ビアパッド、信号パターン、パワーパターン、グラウンドパターン及び外部接続端子のうちの少なくとも１種を含む。
複数の第１導体パターン層１１は、すべて同一のパターンに形成されてもよく、互いに異なるパターンに形成されてもよい。
第１導体パターン層１１は、電気的特性に優れた銅（Ｃｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、金（Ａｕ）、白金（Ｐｔ）等で形成することができる。
最外層の第１導体パターン層１１は、最外層の第１絶縁層１１０の一面から突出して形成され、接合絶縁層３００の一面に埋め込まれる。すなわち、図１に基づいて、第１積層体１００の最上層に形成された第１導体パターン層１１は、最上層の第１絶縁層１１０の上面から突出して形成され、接合絶縁層３００の下面に埋め込まれる。
第２積層体２００は、第２導体パターン層２１を含み、第１積層体１００上に配置される。すなわち、第２積層体２００は、第１積層体１００と別個に形成され、後述する接合絶縁層３００により互いに接合される。
一方、図１とは異なって、第２積層体２００は、２つ以上の第２導体パターン層２１を含むことができる。この場合、第２積層体２００は、隣接した第２導体パターン層２１の間毎に介在される第２絶縁層を含むことができ、隣接した第２導体パターン層２１を互いに電気的に接続するために第２絶縁層を貫通する第２ビアを含むことができる。
第２絶縁層は、エポキシ樹脂などの電気絶縁性樹脂を含むことができる。また、第２絶縁層は、感光性絶縁樹脂を含む感光性絶縁層であってもよい。
第２絶縁層は、電気絶縁性樹脂に含有された補強材を含むことができる。補強材としては、ガラスクロス、グラスファイバー、無機フィラー及び有機フィラーのうちの少なくともいずれか１種を用いることができる。補強材は、第２絶縁層の剛性を補強し、熱膨脹係数を低くすることができる。
無機フィラーとしては、シリカ（ＳｉＯ２）、アルミナ（Ａｌ２Ｏ３）、炭化珪素（ＳｉＣ）、硫酸バリウム（ＢａＳＯ４）、タルク、クレー、雲母パウダー、水酸化アルミニウム（Ａｌ（ＯＨ）３）、水酸化マグネシウム（Ｍｇ（ＯＨ）２）、炭酸カルシウム（ＣａＣＯ３）、炭酸マグネシウム（ＭｇＣＯ３）、酸化マグネシウム（ＭｇＯ）、窒化ホウ素（ＢＮ）、ホウ酸アルミニウム（ＡｌＢＯ３）、チタン酸バリウム（ＢａＴｉＯ３）及びジルコン酸カルシウム（ＣａＺｒＯ３）から構成された群より選択される少なくとも１種以上を用いることができる。
第２絶縁層は、第１絶縁層１１０よりも薄くてもよい。すなわち、第２絶縁層は、第２積層体２００であるインタポーザ基板を構成するので、通常のプリント回路基板に該当する第１積層体１００の第１絶縁層１１０より薄くてもよい。
第２導体パターン層２１は、信号パターン、パワーパターン及びグラウンドパターンのうちの少なくとも１種を含む。
複数の第２導体パターン層２１は、すべて同一のパターンに形成されてもよく、互いに異なるパターンに形成されてもよい。
第２導体パターン層２１は、電気的特性に優れた銅（Ｃｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、金（Ａｕ）、白金（Ｐｔ）等で形成することができる。
第２積層体２００、すなわちインタポーザ基板に形成される第２導体パターン層２１においてのパターン間のピッチ、パターン間の距離及びパターン幅は、第１導体パターン層１１のそれよりも小さい。つまり、第２導体パターン層２１は、第１導体パターン層１１よりも微細に形成された微細パターン層である。
最外層の第２導体パターン層２１は、接合絶縁層の他面に埋め込まれる。すなわち、図１に基づいて、最下層の第２導体パターン層２１は、接合絶縁層３００の上面に埋め込まれる。
接合絶縁層の他面に露出した第２導体パターン層の一面には、溝Ｒが形成される。すなわち、図２を参照すると、第２導体パターン層２１の一面には溝が形成され、第２導体パターン層２１の一面の高さは、接合絶縁層の他面の高さよりも低く形成される。
第２導体パターン層２１及び第２ビアのそれぞれは、電気的特性に優れた銅（Ｃｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、金（Ａｕ）、白金（Ｐｔ）等で形成可能である。
第２積層体２００上には、ＩＣチップまたはメモリチップ等の電子素子（図示せず）を配置することができる。第２積層体２００は、第１積層体１００のＩ／Ｏピッチ（及び／または数）と電子素子のＩ／Ｏピッチ（及び／または数）との間のミスマッチを解消する。第２積層体２００上に複数の電子素子が配置される場合、第２積層体２００は、複数の電子素子を互いに電気的に接続する。
接合絶縁層３００は、それぞれ分離されて別個に形成された第１積層体１００と第２積層体２００とを接合する。すなわち、接合絶縁層３００は、第１積層体１００と第２積層体２００とを接合するために、第１積層体１００の一面と第２積層体２００の一面との間に配置される。これにより、接合絶縁層３００の一面には第１導体パターン層１１が埋め込まれ、他面には第２導体パターン層２１が埋め込まれる。
接合絶縁層３００は、ソルダーレジストフィルムまたは感光性絶縁フィルムで形成可能である。または、接合絶縁層３００は、ＡＢＦのようなビルドアップフィルムで形成可能である。後述するが、接合絶縁層３００は、第１積層体１００と第２積層体２００とを接合する接合工程で完全硬化（Ｃ−ｓｔａｇｅ）することにより、第１積層体１００と第２積層体２００とを接合する。
接続ビアホールＶＨは、接合絶縁層３００及び第２導体パターン層２１を貫通する。接続ビアホールＶＨは、レーザ加工を用いて接合絶縁層３００及び第２導体パターン層２１に形成することができる。
接続ビア５００は、第１導体パターン層１１と第２導体パターン層２１とを接続するために接続ビアホールＶＨを充填する。接続ビア５００は、接続ビアホールＶＨ内に電解メッキにより電気伝導性物質を析出することで、形成可能である。
接続ビア５００は、電気的特性に優れた銅（Ｃｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、金（Ａｕ）、白金（Ｐｔ）等で形成することができる。
パッドパターン層６００は、接合絶縁層３００の他面に突出形成され、接続ビア５００に接続するビアパッド６１０を含む。すなわち、パッドパターン層６００は、ビアパッド６１０及び接続パッド６２０を含み、接合絶縁層３００の他面に突出形成されて、接合絶縁層３００の他面に埋め込まれた第２導体パターン層２１に接続される。
ビアパッド６１０及び接続パッド６２０は、説明の便宜のための分類に過ぎない。つまり、パッドパターン層６００に属するいずれか１つのパターンは、ビアパッド６１０に該当しながら接続パッド６２０に該当することができる。
ここで、接続ビア５００とビアパッド６１０は一体に形成可能である。すなわち、接続ビア５００とビアパッド６１０は、単一の電解メッキ工程により形成されて、相互間に境界が形成されないことがある。ただし、この説明が、互いに分離形成されて、相互間に境界が形成された接続ビア５００とビアパッド６１０を本発明の範囲から除外することではない。
金属フィラー７００は、ビアパッド６１０に形成される。金属フィラー７００は、ビアパッド６１０に形成されて、本実施例に係る多層プリント回路基板１０００とＩＣチップまたはメモリチップ等の電子素子（図示せず）とを電気的に接続する。すなわち、金属フィラー７００は、本実施例に係る多層プリント回路基板の外部接続手段に該当する。
金属フィラー７００は、電気的特性に優れた銅（Ｃｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、金（Ａｕ）、白金（Ｐｔ）等で形成することができる。金属フィラー７００は、第１導体パターン層１１及び第２導体パターン層２１を形成する伝導性物質と同じ物質で形成可能であるが、これに制限されない。
シード層８００は、接合絶縁層３００の他面に露出した第２導体パターン層２１の一面及び接続ビアホールＶＨの内壁に形成される。すなわち、シード層８００は、接続ビアホールＶＨの内壁と接続ビア５００との間に形成され、第２導体パターン層２１とビアパッド６１０との間に形成される。
シード層８００は、スパッタリングまたは気相蒸着等の半導体工程で形成することができ、無電解メッキのようなプリント回路基板の工程で形成することもできる。
シード層８００は、電気的特性に優れた銅（Ｃｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、金（Ａｕ）、白金（Ｐｔ）等で形成することができる。
本実施例に係る多層プリント回路基板１０００は、第１積層体１００及び第２積層体２００のそれぞれの他面上に形成されたソルダーレジスト層ＳＲをさらに含み、金属フィラー７００上に形成された表面処理層ＳＦＬをさらに含むことができる。
表面処理層ＳＦＬは、ニッケル（Ｎｉ）、金（Ａｕ）及びパラジウム（Ｐｄ）のうちの少なくとも１種を含むことができる。例として、表面処理層ＳＦＬは、ニッケル層及びニッケル層上に形成された金層を含む複層構造を有することができる。表面処理層ＳＦＬは、ＥＮＥＰＩＧ（Ｅｌｅｃｔｒｏｌｅｓｓ Ｎｉｃｋｅｌ Ｅｌｅｃｔｒｏｌｅｓｓ Ｐａｌｌａｄｉｕｍ Ｉｍｍｅｒｓｉｏｎ Ｇｏｌｄ）工程により、金属フィラー７００上に形成することができる。または、表面処理層ＳＦＬは、有機物質を含むＯＳＰ（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａｔｉｖｅ）であってもよい。
（他の実施例）
図３は、本発明の他の実施例に係る多層プリント回路基板を示す図である。
本実施例に係る多層プリント回路基板２０００と本発明の一実施例に係る多層プリント回路基板１０００とを比べると、金属箔９００が異なっており、以下ではこれについてのみ説明する。
本実施例で適用する第１積層体１００、第２積層体２００、第１導体パターン層１１、第２導体パターン層２１、第１絶縁層１１０、第２絶縁層、及び接合絶縁層に関する説明は、本発明の一実施例での説明をそのまま適用することができる。
金属箔９００は、第２導体パターン層２１の一面とシード層８００との間に形成される。すなわち、本実施例の場合は、第２導体パターン層２１、金属箔９００、シード層８００、及びビアパッド６１０が順次積層された構造を有することができる。
金属箔９００は、シード層８００とは異なる金属で形成することができる。また、金属箔９００は、第２導体パターン層２１とは異なる金属で形成することができる。例として、第２導体パターン層２１及びシード層８００のすべてが銅で形成された場合、金属箔９００は、ニッケルまたはチタンで形成することができる。
金属箔９００は、後述するキャリアの極薄金属箔の一部が本実施例に係る多層プリント回路基板に残存するものである。
一方、本実施例の場合は、金属箔９００のために、本発明の一実施例とは異なって、第２導体パターン層２１の一面に溝が形成されないことがある。すなわち、第２導体パターン層２１の一面と接合絶縁層３００の他面とは、実質的に同一の平面上に位置することができる。これにより、金属箔９００は、接合絶縁層３００の他面から突出するように形成される。
＜多層プリント回路基板の製造方法＞
図４から図１８は、本発明の一実施例に係る多層プリント回路基板の製造方法を順次に示す図である。
具体的に、図４は、本発明の一実施例に係る多層プリント回路基板の製造方法で適用する第１積層体を示す図であり、図５は、本発明の一実施例に係る多層プリント回路基板の製造方法で適用する第２積層体を示す図であり、図６から図１８は、第１積層体と第２積層体とを接合する工程及び接合工程の以後の工程を順次に示す図である。
先ず、図４及び図５を参照すると、第１積層体及び第２積層体をそれぞれ形成する。
図４を参照すると、第１積層体１００は、通常のコアード工法またはコアレス工法により形成することができる。以下では、第１積層体１００がコアード工法により形成されることを説明するが、本発明の範囲がこれに制限されることはない。
コアード工法により形成される第１積層体１００は、以下の工程により形成することができる。
すなわち、コア絶縁層である第１絶縁層１１０にビアホールを加工する。次に、ビアホールを含むコア絶縁層の表面に無電解メッキによりシード層を形成する。次に、コア絶縁層の両面にドライフィルムを積層した後にフォトリソグラフィ工程によりメッキレジストを形成する。次に、電解メッキによりメッキレジストの開口部に伝導性物質を析出して第１導体パターン層１１を形成する。次に、メッキレジストを除去し、露出したシード層を除去する。最後に、通常的なビルドアップ工程を数回繰り返して、図３に示されている第１積層体１００を製造することができる。このようにして、複数の第１絶縁層１１０、複数の第１導体パターン層１１及び複数の第１ビアＶ１が形成された第１積層体１００を製造することができる。
上述した複数の第１導体パターン層１１のそれぞれは、サブトラックティブ法（Ｓｕｂｔｒａｃｔｉｖｅ Ｐｒｏｃｅｓｓ）、セミアディティブ法（Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）及びモディファイドセミアディティブ法（Ｍｏｄｉｆｉｅｄ Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）のうちのいずれか１つの方法により形成することができる。
一方、図４に基づいて、第１積層体１００の下面には保護層ＰＬを形成することができる。保護層ＰＬは、後続する工程での第１積層体１００を支持及び保護する。保護層ＰＬは、離型層を含むことができる。
図５を参照すると、キャリア上に第２積層体を形成する。
本実施例の場合は、第２積層体が１つの第２導体パターン層２１のみで構成されることを前提に説明するが、本発明の範囲がこれに制限されることではない。
キャリアＣは、コアレス工法を行うときに使用される通常の副資材であり得る。すなわちキャリアＣは、支持板Ｓ、支持板Ｓの両面に形成されたキャリア金属箔ＣＦ１、及びキャリア金属箔に形成された極薄金属箔ＣＦ２を含むことができる。
第２導体パターン層２１は、上述した極薄金属箔ＣＦ２を給電層とする電解メッキにより形成可能である。すなわち、キャリアＣの極薄金属箔ＣＦ２にドライフィルムを積層し、フォトリソグラフィ工程を経てメッキレジストを形成し、メッキレジストの開口に伝導性物質を析出し、ドライフィルムを除去することにより第２導体パターン層２１を形成することができる。
プリント回路基板分野の回路形成工程を用いる場合、第２導体パターン層２１及び第２ビアＶ２は、セミアディティブ法またはモディファイドセミアディティブ法により形成可能である。または、第２導体パターン層は、プリント回路基板分野の回路形成工程ではなく、半導体分野の伝導性物質の形成方法により形成可能である。すなわち、第２導体パターン層は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）またはＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｏｎ）等の蒸着工程により形成することもできる。
次に、図６を参照すると、接合絶縁層により第１積層体と第２積層体とを接合する。
第１積層体１００と第２積層体２００は、それぞれの一面が互いに対向するように配置され、両者の間に接合絶縁層３００が介在される。接合絶縁層３００は、第１積層体１００に形成された後に第２積層体２００と接合してもよく、第２積層体２００に形成された後に第１積層体１００と接合してもよい。
第１積層体１００と第２積層体２００は、整列マーク等を用いて整列されてもよい。
接合工程は、半硬化状態（Ｂ−ｓｔａｇｅ）の接合絶縁層３００が完全硬化（Ｃ−ｓｔａｇｅ）するように、第１積層体１００と第２積層体２００とを加熱及び加圧することで実施される。
次に、図７を参照すると、キャリアが除去される。
キャリアＣは、キャリア金属箔ＣＦ１と極薄金属箔ＣＦ２との間の界面で分離が行われ、除去されることができる。このため、キャリアＣの除去後に、極薄金属箔ＣＦ２が接合絶縁層３００の他面に残存することになる。
次に、図８を参照すると、極薄金属箔を除去し、接続ビアホールを加工する。
極薄金属箔ＣＦ１は、フラッシュエッチングまたはハーフエッチングにより除去できる。極薄金属箔ＣＦ１及び第２導体パターン層２１がすべて銅で形成された場合は、極薄金属箔ＣＦ１を除去するときに第２導体パターン層２１の一部がともに除去されることがある。これにより、上述した溝Ｒが第２導体パターン層２１の一面に形成されることになる。
接続ビアホールＶＨは、第２導体パターン層２１及び接合絶縁層３００を貫通し、第１導体パターン層１１の少なくとも一部を外部に露出させる。接続ビアホールＶＨは、レーザドリルにより形成可能である。レーザドリルには、ＣＯ２レーザドリルまたはＹＡＧレーザドリルがある。上述したように、第２導体パターン層２１は微細パターン層であるため、厚さが薄くて、相対的に出力の弱いＣＯ２レーザドリルを用いても第２導体パターン層２１及び接合絶縁層３００を貫通することができる。
次に、図９を参照すると、接続ビアホールの内壁を含む接合絶縁層の他面全体にシード層を形成する。
シード層８００は、スパッタリングまたは気相蒸着等の半導体工程により形成するか、無電解メッキのような通常のプリント回路基板工程により形成することができる。シード層８００は、銅を含んでもよいが、これに制限されない。
次に、図１０を参照すると、シード層の形成された接合絶縁層の他面に第１メッキレジストを形成する。
第１メッキレジストＤＦ１は、ドライフィルム等の感光性物質を接合絶縁層３００の他面に積層した後にフォトリソグラフィ工程を行うことにより形成できる。
第１メッキレジストＤＦ１には、パッドパターン層６００の形成位置に対応する開口が形成される。
次に、図１１を参照すると、第１メッキレジストの開口にパッドパターン層を形成する。
パッドパターン層６００は、スパッタリングまたは気相蒸着等の半導体工程により形成可能であり、または電解メッキのような通常のプリント回路基板工程により形成可能である。
次に、図１２を参照すると、第１メッキレジストが除去される。
次に、図１３を参照すると、接合絶縁層の他面に第２メッキレジストを形成する。
第２メッキレジストＤＦ２は、ドライフィルム等の感光性物質を接合絶縁層の他面に積層した後にフォトリソグラフィ工程を行うことにより形成可能である。
第２メッキレジストＤＦ２には、金属フィラー７００の形成位置に対応する開口が形成される。
次に、図１４を参照すると、第２メッキレジストの開口に金属フィラーを形成する。
金属フィラー７００は、スパッタリングまたは気相蒸着のような半導体工程により形成するか、電解メッキのような通常のプリント回路基板の工程により形成することができる。
次に、図１５及び図１６を参照すると、第２メッキレジストが除去され、露出したシード層が除去される。
シード層８００においてパッドパターン層６００が形成されずに外部に露出した部分は、フラッシュエッチングまたはハーフエッチングにより除去できる。
次に、図１７を参照すると、接合絶縁層の他面に金属フィラーが露出するようにソルダーレジスト層を形成する。
ソルダーレジスト層ＳＲは、ソルダーレジストフィルムを接合絶縁層の他面に積層し、硬化することにより形成可能である。
次に、図１８を参照すると、金属フィラーの露出した表面に表面処理層を形成し、保護層を除去した後に、第１積層体の他面にソルダーレジスト層を形成する。
表面処理層ＳＦＬは、ＥＮＥＰＩＧ（Ｅｌｅｃｔｒｏｌｅｓｓ Ｎｉｃｋｅｌ Ｅｌｅｃｔｒｏｌｅｓｓ Ｐａｌｌａｄｉｕｍ Ｉｍｍｅｒｓｉｏｎ Ｇｏｌｄ）工程により金属フィラー７００上に形成することができる。または、表面処理層ＳＦＬは、有機物質を含むＯＳＰ（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａｔｉｖｅ）であってもよい。
以上、本発明の一実施例について説明したが、当該技術分野で通常の知識を有する者であれば特許請求の範囲に記載した本発明の思想から逸脱しない範囲内で、構成要素の付加、変更または削除等により本発明を多様に修正及び変更することができ、これも本発明の権利範囲内に含まれるものといえよう。
１１ 第１導体パターン層
２１ 第２導体パターン層
１００ 第１積層体
１１０ 第１絶縁層
２００ 第２積層体
３００ 接合絶縁層
５００ 接続ビア
６００ パッドパターン層
６１０ ビアパッド
６２０ 接続パッド
７００ 金属フィラー
８００ シード層
９００ 金属箔
Ｒ 溝部
ＳＲ ソルダーレジスト層
Ｃ キャリア
ＣＦ１ キャリア金属箔
ＣＦ２ 極薄金属箔
Ｓ 支持板
ＰＬ 保護層
ＤＦ１、ＤＦ２ メッキレジスト
Ｖ１ 第１ビア
ＶＨ 接続ビアホール
１０００、２０００ 多層プリント回路基板

Claims (12)

  1. 接合絶縁層と、
    前記接合絶縁層の一面に埋め込まれた第１導体パターン層を含む下部基板と、
    前記接合絶縁層の他面に埋め込まれた第２導体パターン層を含み、前記下部基板上に配置されるインタポーザ基板と、
    前記接合絶縁層及び前記第２導体パターン層を貫通する接続ビアホールと、
    前記第１導体パターン層と前記第２導体パターン層とを接続するために、前記接続ビアホールを充填する接続ビアと、
    前記接合絶縁層の他面に突出形成されるビアパッドと、
    を含む、多層プリント回路基板。
  2. 前記接続ビアと前記ビアパッドは、一体に形成される請求項１に記載の多層プリント回路基板。
  3. 前記ビアパッドに形成される金属フィラーを含む請求項１または２に記載の多層プリント回路基板。
  4. 前記接合絶縁層の他面に露出した前記第２導体パターン層の一面及び前記接続ビアホールの内壁に形成されるシード層を含む請求項１から３のいずれか一項に記載の多層プリント回路基板。
  5. 前記第２導体パターン層の一面には、溝が形成される請求項４に記載の多層プリント回路基板。
  6. 前記第２導体パターン層の一面と前記シード層との間に形成された金属箔をさらに含む請求項４に記載の多層プリント回路基板。
  7. 前記シード層と前記金属箔とは、互いに異なる金属で形成される請求項６に記載の多層プリント回路基板。
  8. 前記金属箔は、前記接合絶縁層の他面から突出形成される請求項６または７に記載の多層プリント回路基板。
  9. 接合絶縁層と、
    前記接合絶縁層の一面に埋め込まれた第１導体パターン層と、
    前記接合絶縁層の他面に埋め込まれた第２導体パターン層と、
    前記第１導体パターン層と前記第２導体パターン層とを接続するために、前記接合絶縁層及び前記第２導体パターン層を貫通する接続ビアと、
    前記接合絶縁層の他面に突出形成され、前記接続ビアに接続するビアパッドを含むパッドパターン層と、
    を含む多層プリント回路基板。
  10. 前記パッドパターン層に形成される金属フィラーをさらに含む請求項９に記載の多層プリント回路基板。
  11. 前記第２導体パターン層と前記パッドパターン層との間に形成されるシード層をさらに含む請求項９または１０に記載の多層プリント回路基板。
  12. 前記第２導体パターン層と前記シード層との間に形成される金属箔をさらに含む請求項１１に記載の多層プリント回路基板。
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