WO2020230442A1 - 電子回路装置および電子回路装置の製造方法 - Google Patents

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周三 明島
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株式会社ライジングテクノロジーズ
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    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00

Definitions

  • the present invention relates to an electronic circuit device and a method for manufacturing the electronic circuit device.
  • the present invention relates to an electronic circuit device that secures the reliability of a fan-out wafer level package (FOWLP) suitable for system integration and enables three-dimensional mounting at low cost, and a manufacturing method thereof.
  • FOWLP fan-out wafer level package
  • WLP wafer level package
  • FOWLP FOWLP
  • This FOWLP is called a Face-Up type or a Face-Down type depending on the mounting direction of the semiconductor chip on the substrate.
  • each semiconductor chip contained is first fixed to the base substrate and then processed, so it is not easily affected by vibration in the manufacturing process or thermal expansion of the sealing resin, making it a FOWLP that requires accuracy. Is suitable.
  • Cu pillars bonded to the connection terminals of each semiconductor chip fixed to the base substrate are molded with a sealing resin and then subjected to chemical mechanical polishing (CMP).
  • CMP chemical mechanical polishing
  • a rearranged wiring structure (rewiring layer) is laminated on the tip of the exposed Cu pillar so as to form an electrical connection.
  • the entire semiconductor chip is resin-molded, and then the support is peeled off to perform the semiconductor chip. Expose the contacts of. A rewiring layer is laminated on this exposed surface.
  • the Face-Up type FOWLP is particularly suitable for system integration using a plurality of semiconductor chips, and since it does not require a normal printed circuit board, it is thin and the wiring length is short, so that the inductance and stray capacitance are also small. , It is also possible to increase the signal transmission speed.
  • the mounting area can be reduced by making it three-dimensional, although the thickness is increased by several hundred ⁇ m, which is equivalent to the thickness of the semiconductor package.
  • the application processor does not operate by itself, but operates by externally attaching a large-capacity dynamic random access memory (DRAM) or flash memory (Flash memory). Then, the application processor can realize a large amount of data communication with a wide data bus width with a non-special standard package of stacked DRAM or Flash memory by 3D FOWLP.
  • the realization of juxtaposition of different types of semiconductor chips makes it possible to easily mount multiple chips with a degree of freedom in the FOWLP structure, expanding the scope of application as a single module that can easily meet customer and market demands. It is expected that it can be done.
  • one embodiment of the present invention provides an inexpensive and reliable FOWLP structure and a manufacturing method suitable for system integration of semiconductor chips, thereby making the chips three-dimensional by stacking the chips and juxtaposing the chips.
  • it aims to solve the problems of high cost, hindrance to high speed, and decrease in reliability.
  • the electronic circuit device includes at least one electronic circuit element, including the forming surface and side surface of the connecting portion of the electronic circuit element, and is electrically connected to the connecting portion of the electronic circuit element.
  • a rewiring layer composed of an insulating photosensitive resin layer having wiring for electrically connecting each wiring photovia on the same surface parallel to the forming surface of a plurality of wiring photovias having different depths and a connection portion of an electronic circuit element.
  • Each wiring photovia has a barrel shape in which the bottom and the side wall connected to the connection portion of the electronic circuit element are continuous, and the hole surface of the upper portion is narrowed with respect to the hole surface of the intermediate portion between the bottom portion and the upper portion on the opposite side. It is characterized by being.
  • an insulating photosensitive resin layer including a forming surface and a side surface of a connecting portion of at least one electronic circuit element is formed, and the connecting portion of the electronic circuit element is formed.
  • the wiring photovia is formed in a barrel shape in which the bottom portion and the side wall connected to the connection portion of the electronic circuit element are continuous by controlling the exposure amount in a predetermined range by selective exposure, and is intermediate between the bottom portion and the upper portion on the opposite side. It is characterized in that the upper hole surface is formed so as to be narrower than the hole surface of the portion.
  • a FOWLP structure suitable for system integration of semiconductor chips can be realized at low cost while solving the hindrance to high speed and ensuring reliability.
  • a method for manufacturing a semiconductor device is a figure which shows the relationship between the exposure amount of the semiconductor device which concerns on one Embodiment of this invention, and the dimension of a via hole. It is the enlarged sectional view shown. It is sectional drawing which showed the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention. It is an enlarged sectional view which showed the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention. It is sectional drawing of the semiconductor device which concerns on one Embodiment of this invention. It is sectional drawing which showed the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention.
  • FIG. 1 is a cross-sectional view of the semiconductor device 40 according to the embodiment of the present invention.
  • a large number of the semiconductor devices 40 are formed in the shape of temporary wafers and temporary panels, that is, the left and right ends in the drawing are connected to the semiconductor devices 40 having the same configuration, and are individualized in a later process. To.
  • the semiconductor device 40 includes a base substrate, an application processor chip (semiconductor element, first electronic circuit element) 33 mounted on the FACE-UP on the wiring layer 13 in the base substrate, and a rewiring layer 42. , Equipped with.
  • the rewiring layer 42 is made of a film-like photosensitive resin 21 that includes the chip 33.
  • the thickness of the chip 33 is about 70 ⁇ m, and the thickness of the photosensitive resin layer 21 is about 100 ⁇ m.
  • the base substrate includes a substrate 11, a release layer 12 formed on the substrate 11, and a wiring layer 13 formed on the release layer 12.
  • the wiring layer 13 has a thickness of about 30 ⁇ m to 50 ⁇ m and has a multi-layered wiring structure formed in advance (three layers are shown in the figure, but the number of layers is not limited to this).
  • the substrate 11 has a shape that depends on the manufacturing equipment, and is made of a material such as glass or plastic having translucency and rigidity, or opaque silicon or metal.
  • a release layer 12 is formed on the substrate 11, and the material of the release layer 12 is an adhesive layer and a pure release layer. The substrate 11 is finally removed by peeling the release layer 12 by laser treatment.
  • the wiring layer 13 is prepared in advance on the substrate 11.
  • This wiring layer has a multi-layer structure, and the copper wiring layers 15, 17, 19 patterned for each layer, the insulating film 14 that insulates between the copper wiring layers 15, 17, and 19, and the copper wiring layer 15, It has vias 18 and 18'that make an interlayer connection between 17 and 19. Since the release layer 12 is later peeled off, an insulating layer 16 composed of a solder resist or another insulating film is formed in contact with the release layer 12.
  • the portion where the insulating layer 16 does not exist is a copper wiring layer 15 and functions as a connection pad (hereinafter, also referred to as a connection pad 15).
  • the base substrate has a configuration including a substrate 11, a release layer 12, and a wiring layer 13.
  • the present invention is not limited to this, and the base substrate may be composed of only the substrate 11 or only the wiring layer 13 having sufficient hardness that does not hinder the manufacturing process. In any case, the wiring layer 13 remains until the final product.
  • the chip 33 is fixed on the wiring layer 13 of the base substrate prepared in advance via the adhesive layer 34.
  • the chip 33 is mounted on the face-up so that the circuit forming surface having the plurality of connection pads (connection portions) faces the side opposite to the base substrate.
  • one chip 33 is arranged in the present embodiment, two or more chips 33 may be arranged.
  • An insulating photosensitive resin layer 21 is formed on the chip 33, and the photosensitive resin layer 21 completely encloses the chip 33 on the base substrate.
  • the photosensitive resin layer 21 includes forming surfaces and side surfaces of a plurality of connection pads of the chip 33.
  • the chip 33 is embedded inside the photosensitive resin layer 21, and the entire upper surface is flattened by the photosensitive resin layer 21.
  • the forming surface of the plurality of connection pads of the chip 33 corresponds to the upper surface in the drawing.
  • the thickness of the photosensitive resin layer 21 on the base substrate and the thickness of the photosensitive resin layer 21 on the chip 33 are different.
  • the thickness of the photosensitive resin layer 21 is determined by the relationship with the lithography process, although the maximum thickness at which photovia can be formed is the maximum value.
  • Photosensitive resin silicone hereinafter Young's modulus at room temperature is 1 GPa, at 120 ° C. 0.1 GPa or less, a resin such as photosensitive at the exposure amount 800 mJ / cm 2 or more 2600 mJ / cm 2 or less), the thickness 180 [mu] m ⁇ It has been demonstrated that photovia can be formed up to about 200 ⁇ m without quality problems. Further, in order to surely enclose the chip 33 and suppress the thickness of the photosensitive resin layer 21, the thickness of the region overlapping with the chip surface having the connection pad is preferably 5 ⁇ m or more and 50 ⁇ m or less.
  • the rewiring layer 42 includes a photosensitive resin layer 21 and a copper wiring layer 44.
  • the photosensitive resin layer 21 includes a via hole 43 that exposes the connection pad that is a part of the chip 33, and a via hole 41 that exposes the connection pad of the copper wiring layer 19 of the wiring layer 13 in the base substrate.
  • the copper wiring layer 44 is arranged on a surface substantially parallel to the wiring photovia 44a (first wiring photovia) arranged on the inner side surface and the bottom surface of the via hole 43 and the chip surface provided with the connection pad of the chip 33.
  • the wiring 44b and the wiring photovia 44c (second wiring photovia) arranged on the inner side surface and the bottom surface of the via hole 41 are included.
  • a part of the wiring photovias 44a and 44c is a power supply or a ground line, and the wiring photovias 44a and 44c constituting the power supply line or the ground are multiplexed so as to cope with a disconnection damage in the unlikely event.
  • the wiring 44b is arranged substantially parallel to the surface (lower surface) of the photosensitive resin layer 21 on the base substrate side and the surface (upper surface) on the side opposite to the base substrate.
  • the wiring photovia 44a and the wiring 44b arranged on the inner side surface and the bottom surface of the via hole 43, and the wiring photovia 44c arranged on the inner side surface and the bottom surface of the via hole 41 are integrated.
  • the wiring photovia 44a, the wiring 44b, and the wiring photovia 44c are connected on the same surface.
  • the present invention is not limited to this, and the wiring photovia 44a, the wiring 44b, and the wiring photovia 44c may be electrically connected.
  • the chip 33, the wiring layer 13, and the rewiring layer 42 including the chip 33 are three-dimensionally connected via the copper wiring layer 44.
  • Insulating photosensitive resins constituting the photosensitive resin layer 21 are arranged on the inner surfaces of the wiring photovias 44a and 44c arranged in the via holes 41 and 43. That is, the inside of the wiring photovias 44a and 44c is filled with the photosensitive resin layer 21.
  • the wirings 44a and 44c do not require an expensive and complicated manufacturing process such as filling the entire wiring photovias 44a and 44c with metal plating.
  • An integrated copper wiring layer can be formed. Therefore, it is possible to suppress an increase in manufacturing cost due to the addition of a special manufacturing process. In this way, the copper wiring layer 44 is embedded in the photosensitive resin layer 21.
  • the structures of the wiring photovias 44a and 44c will be described in detail later.
  • the rewiring layer 42 is a three-layer copper wiring layer 44, 46, 48 (metal wiring layer), but may have a multi-layer structure or a single layer or two layers.
  • the copper wiring layer 44 and the wiring photovias 44a and 44c having different depths are integrally formed of copper by electrolytic plating after vapor deposition of nickel or copper on the base, and further covered with a photosensitive resin.
  • a patterned copper wiring layer 46 is formed on the upper layer of the copper wiring layer 44, and is further covered with a photosensitive resin.
  • the copper wiring layer 46 is connected to the copper wiring layer 44 via a wiring photovia 45.
  • a patterned copper wiring layer 48 is formed on the upper layer of the copper wiring layer 46.
  • the copper wiring layer 48 is connected to the copper wiring layer 46 via a wiring photovia 47.
  • the copper wiring layer 46 and the wiring photovia 45, and the copper wiring layer 48 and the wiring photovia 47 are each integrally formed of copper by electrolytic plating after depositing nickel or copper on the base.
  • the upper layers of the copper wiring layers 46 and 48 are laminated with a thin film-like photosensitive resin and heat-treated to fill the insides of the wiring photovias 45 and 47 with the photosensitive resin and flatten the entire surface.
  • the wiring photovias 44a and 44c having different depths are deeper than the wiring photovias for the mere multi-layered wiring of the upper layer.
  • a thin film-like photosensitive resin is also laminated on the upper layer of the copper wiring layer 44 and heat-treated to fill the insides of the wiring photovias 44a and 44c with the photosensitive resin and flatten the entire surface.
  • the copper films of the wiring photovias 44a and 44c having a via diameter of several tens of ⁇ m may be damaged due to the influence of temperature fluctuations.
  • the points of concentration of thermal stress acting on the wiring photovias 44a and 44c due to vertical fluctuations in temperature are the edge of the bottom of the via and the top edge of the via, but the photosensitive resin (silicone-based or bismalade-based resin) used in this embodiment is ,
  • the coefficient of thermal expansion CTE is higher than other insulating resins (polyimide, epoxy resin, etc.), but the Young's modulus is small (soft), so the binding force acting on the copper film of the wiring photovias 44a and 44c is small, and the copper film is damaged.
  • an insulating layer 54 composed of a solder resist or another insulating film is formed on the surface (upper surface) of the photosensitive resin layer 21 opposite to the base substrate.
  • the rewiring layer 42 is exposed in the portion where the insulating layer 54 does not exist.
  • the copper wiring layer 48 of the rewiring layer 42 exposed from the insulating layer 54 functions as an external connection terminal 49.
  • a plurality of solder balls 51 are arranged at the plurality of external connection terminals 49. That is, the rewiring layer 42 may be connected to an external board or the like via a plurality of solder balls 51 connected to the external connection terminal 49.
  • the structures of the wiring photovias 44a and 44c will be described in more detail with reference to FIG.
  • the structures of the wiring photovias 44a and 44c are basically the same.
  • FIG. 2 the structure of the wiring photovia 44a on the chip 33 shown in the region A of FIG. 1 on the left side and the structure of the wiring photovia 44c on the wiring layer 13 shown in the region B of FIG. 1 on the right side are detailed by using an enlarged cross-sectional view. explain.
  • the wiring photovias 44a and 44c have a barrel shape (cup shape) in which the bottom portion connected to the connection portion of the chip 33 or the connection portion of the wiring layer 13 and the side wall are continuous, and are arranged at the upper portion. It is continuous with the wiring 44b.
  • the wiring photovias 44a and 44c include a portion having a large distance d between the side walls in an intermediate portion between the bottom and the upper portion, and a portion having a small distance da between the side walls on the upper side of the intermediate portion. That is, the upper hole surface of the wiring photovias 44a and 44c is narrower than that of the intermediate hole surface.
  • the hole surface indicates the inner surface of the wiring photovias 44a and 44c in a cross section substantially parallel to the substrate 11.
  • the side wall of the wiring photovias 44a and 44c and the wiring 44b arranged at the upper portion are connected at an acute angle toward the inside of the wiring photovias 44a or 44c.
  • the side walls of the wiring photovias 44a and 44c and the wiring 44b are connected by a gently continuous curved surface. Since the distance da between the side walls on the upper side of the wiring photovias 44a and 44c is smaller than the distance d between the side walls in the middle portion, the wiring photovias 44a and 44c are moved to the via holes 43 and 41 due to thermal stress, impact, and vibration due to vertical fluctuations in temperature.
  • connection portion between the wiring photovia 44a and the chip 33 and the connection portion between the wiring photovia 44c and the wiring layer 13 from peeling off or falling off, and it is possible to improve the connection reliability of each connection portion. .. Further, by connecting the side wall of the wiring photovias 44a and 44c and the wiring 44b with a gently continuous curved surface, the stress concentration applied to the connection portion between the side wall of the wiring photovias 44a and 44c and the wiring 44b is relaxed. be able to.
  • the wiring photovias 44a and 44c further include a portion where the distance db between the side walls is smaller on the bottom side than the intermediate portion, and the side wall and the bottom are connected by a gently continuous curved surface.
  • the distance db between the side walls on the bottom side of the wiring photovias 44a and 44c is smaller than the distance d between the side walls in the intermediate portion, and the side walls and the bottom are gently connected to form the wiring photovias 44a and 44c described later. Wiring defects can be suppressed, and the connection reliability between the wiring photographer 44a or 44c and the connection portion of the chip 33 or the wiring layer 13 can be improved.
  • the present invention is not limited to this, and the side walls and the bottom of the wiring photovias 44a and 44c may be connected at an acute angle toward the outside. That is, the wiring photovias 44a and 44c may bite into the photosensitive resin layer 21 outside from the bottom of the via holes 43 and 41 due to the stress of plating. By biting into the photosensitive resin layer 21 at the bottom of the wiring photovias 44a and 44c, it is possible to prevent the wiring photovias 44a and 44c from coming out of the via holes 43 and 41 due to thermal stress due to vertical fluctuations in temperature. The connection reliability between the wiring photovia 44a or 44c and the connection portion of the chip 33 or the wiring layer 13 can be improved.
  • the structure is basically the same although there is a difference in depth.
  • the wiring photovias 44a and 44c arranged in the vicinity of the chip 33 are easily affected by thermal stress due to the difference in the coefficient of thermal expansion between the chip 33 and the photosensitive resin layer 21. Further, the wiring photovia 44a on the chip 33 is easy to come off because it is shallow even in an impact or vibration, and it appears remarkably on the chip 33 having a small pitch and a small connection area. Therefore, by having the structures of the wiring photovias 44a and 44c according to the present embodiment, the connection reliability between the wiring photovia 44a and the chip 33 or the connection portion between the wiring photovia 44c and the wiring layer 13 can be improved. Can be done.
  • the wiring photovias 44a, 44c, 45, 47 are located at positions that do not overlap the outer peripheral end of the chip 33.
  • the plurality of via holes 41 and via holes 43 formed in the photosensitive resin layer 21 are photovias formed by dissolving and removing the resin by selectively irradiating the photosensitive resin with light and undergoing a developing step.
  • the via holes of the wiring photovias 45 and 47 connecting the copper wiring layers 44, 46 and 48 are also photovias. Since the height of the connection pad forming surface of the chip 33 and the copper wiring layer 19 of the wiring layer 13 in the base substrate from the upper surface of the photosensitive resin layer 21 are different, the depths of the openings of the via holes 43 and the via holes 41 are It's different.
  • the aspect ratios of the via hole 43 and the via hole 41 are also different. The aspect ratio of the via hole 43 is smaller than the aspect ratio of the via hole 41.
  • the aspect ratio of the via hole 43 is 1.5 or less. As shown in FIG. 3, the smaller the aspect ratio of the via hole, the more the defect rate of the wiring photovia formed in the via hole is suppressed. Therefore, when the aspect ratio of the via hole 43 is 1.5 or less, the connection reliability of the wiring photo via 44a arranged in the via hole 43 is improved.
  • the aspect ratio of the via hole 43 and the via hole 41 is defined as a value obtained by dividing the height of the opening by the maximum diameter of the bottom opening end.
  • the wiring photovia 44a or the wiring photovia 44c has an extremely thin copper film (about 2 ⁇ m to 10 ⁇ m) inscribed in the via hole 43 or the via hole 41, the thickness of this copper film has an aspect ratio of the wiring photovia 44a or the wiring photovia 44c. It has no effect.
  • the number of connection pads of the semiconductor chip mounted on the FOWLP is overwhelmingly larger than the number of three-dimensional wiring photovias that connect the wiring layer 13 in the base substrate and the rewiring layer 42. That is, the number of via holes 43 arranged on the formation surface of the connection pad of the chip 33 is larger than the number of via holes 41 arranged on the wiring layer 13 in the base substrate.
  • the number of via holes 43 arranged on the connection pad forming surface of the chip 33 is about 200 to 10,000.
  • the via holes 41 arranged on the wiring layer 13 in the base board form a part of the wiring composed of the wiring layer 13 in the base board and the rewiring layer 42, and the number thereof is about 20 to 200.
  • the connection reliability of each wiring photovia 44a can be improved, and the overall connection reliability can be improved.
  • the via hole 43 and the via hole 41 are formed in the same process.
  • connection pads of the chip 33 are electrically connected to the solder balls 51 via the rewiring layer 42, and some other connection pads are copper wiring layers that pass through the via hole 41. It is electrically connected three-dimensionally to each copper wiring layer in the wiring layer 13 in the base substrate via 44.
  • a base substrate in which the wiring layer 13 is first formed on the rigid substrate 11 via the release layer 12 is prepared.
  • This base substrate is similar to that shown in FIG.
  • Chips 33 are fixed on the wiring layer 13 at intervals.
  • the thickness of the chip 33 is usually 100 ⁇ m or less, and generally, most of the chips 33 are about 70 ⁇ m.
  • the integrated circuit forming surface (connecting pad forming surface) of the chip 33 corresponds to the upper surface in the drawing.
  • a photosensitive resin layer 21 made of a photosensitive resin is formed on the chip 33 fixed on the wiring layer 13.
  • the thickness of the photosensitive resin layer 21 is 200 ⁇ m or less, and after lamination, it is 10 ⁇ m to 50 ⁇ m thicker than the thickness of the chip 33. Assuming that the thickness of the chip 33 is 70 ⁇ m, the photosensitive resin layer 21 is about 100 ⁇ m.
  • the material of the photosensitive resin is not particularly limited, but it is formed by vacuum laminating a dry film. First, the film-shaped photosensitive resin is laminated on the chip 33 (the film-shaped photosensitive resin is temporarily adhered onto the chip 33 at 100 ° C. and then vacuumed), and the raised portion on the chip 33 is pressed with a simple press.
  • the insulating photosensitive resin is composed of a silicone-based or bismalade-based resin or a soft polymer material. Since the photosensitive resin is embedded so as to cover the chip 33, it is desirable that the elastic modulus (Young's Modulus) is 1 GPA or less at room temperature and 0.1 GPA or less at 125 ° C.
  • the elastic modulus can be set within the above range by appropriately adjusting the crosslink density and the length of the molecular chain.
  • a material having a considerably low elastic modulus is used.
  • the photosensitive resin layer 21 a known photosensitive resin material can be used as long as the above conditions are satisfied.
  • the elastic modulus is 1 GPA or more at room temperature or 0.1 GPA or more at 125 ° C., it becomes difficult to embed the chip 33, and obstacles such as voids, delamination, and chip damage during embedding are likely to occur.
  • the upper surface By forming the photosensitive resin layer 21 by vacuum laminating using a dry film, the upper surface (the surface opposite to the substrate 11) can be formed substantially flat.
  • the upper surface of the photosensitive resin layer 21 (the surface opposite to the substrate 11) may have a slightly raised position where the chip 33 is arranged, and the upper surface of the photosensitive resin layer 21 is located at the outer peripheral edge of the chip 33. A small step may occur along it. In the flattening step, even if this minute step is generated, it is controlled to be several microns or less (wiring width or less).
  • the photosensitive resin layer 21 has a minute step in the region overlapping the outer peripheral edge of the chip 33.
  • the rewiring formed upward so as to straddle the step is affected by the height of the step, and if the wiring width is narrowed, the possibility of disconnection increases. In order to suppress the possibility of disconnection, it is better to have a wide wiring width and to control the step to be low for reliability.
  • a via hole 43 that exposes a connection pad that is a part of the chip 33 and a copper wiring layer 19 of the wiring layer 13 in the base substrate A via hole 41 that exposes the connection portion of the above is formed.
  • the method of forming the via hole 43 and the via hole 41 is the same.
  • 7 and 8 show an enlarged cross-sectional view of the method of manufacturing the via hole 43 on the chip 33 shown in the region A of FIG. 6 on the left side and the via hole 41 on the copper wiring layer 19 shown in the region B of FIG. 6 on the right side. Will be explained in detail.
  • the flattened photosensitive resin layer 21 is temporarily heated to such an extent that it is not completely cured (temporarily cured), and then, as shown in FIG. 7, the photosensitivity of the chip 33 fixed on the wiring layer 13 in the base substrate.
  • Ultraviolet rays 52 are selectively irradiated from the side of the sex resin layer 21 (the side opposite to the substrate 11) toward the photosensitive resin layer 21 for exposure.
  • the ultraviolet rays 52 are generated by a metal halide lamp or a high-pressure mercury lamp, and selectively irradiate the ultraviolet rays 52 through the openings of the stencil mask 56 arranged on the photosensitive resin layer 21.
  • the photosensitive resin layer 21 located below the opening of the stencil mask 56 is exposed to ultraviolet rays 52.
  • the distance between the upper surface of the photosensitive resin layer 21 and the stencil mask 56 may be, for example, 0 ⁇ m or more and less than 10 ⁇ m for an aligner, and 10 cm or more and less than 20 cm for a stepper. ..
  • the photosensitive resin is exposed to an exposure amount of 800 mJ / cm 2 or more and 2000 mJ / cm 2 or less. More preferably, the photosensitive resin is sensitive in the exposure amount 800 mJ / cm 2 or more 1600 mJ / cm 2 or less.
  • the photosensitive resin is exposed to a degree that can form the via hole 41, that is, an excessive exposure amount to form the via hole 43. It is desirable that the photosensitive resin has a light transmittance of 85% or more at a wavelength of 350 nm or more.
  • the light transmittance of the photosensitive resin was calculated by forming and curing a 15 ⁇ m-thick resin on a glass substrate and calculating the transmittance from the amount of light absorbed and transmitted at each wavelength.
  • the photosensitive resin is a silicone-based resin
  • the light transmittance can be set within the above range by appropriately adjusting the crosslink density, the length of the molecular chain, and the like.
  • the via holes 41 and the via holes 43 having the shapes described later can be collectively formed.
  • the exposure amount of the photosensitive resin layer 21 is 800 mJ / cm 2 or more, a part of the ultraviolet rays 52 wraps around the upper portion 21a of the photosensitive resin layer under the stencil mask 56, and the area shielded by the stencil mask 56.
  • the upper portion 21a of the photosensitive resin layer near the outer end is also additionally irradiated. That is, a part of the upper portion 21a of the photosensitive resin layer located below the region shielded by the stencil mask 56 is also excessively exposed by the ultraviolet rays 52.
  • the via holes 43 and 41 which will be described later, have a portion where the distance D (distance between the hole surfaces) between the side walls is large in the intermediate portion between the bottom and the upper portion, and a portion between the side walls on the upper side of the intermediate portion. It can be formed in a barrel shape including a portion having a small distance Da.
  • the exposure amount of the photosensitive resin layer 21 is 2000 mJ / cm 2 or less, it is possible to prevent the upper portion 21a of the photosensitive resin layer near the outer end of the region shielded by the stencil mask 56 from being overexposed. can do.
  • the via holes 43 and 41 described later are connected by a curved surface in which the upper portion of the opening is gently continuous, and the stress concentration applied to the connection portion between the side wall of the wiring photo via 44a and the wiring 44b described later can be relaxed. it can.
  • the via hole 43 may be formed in a shape contracted by more than half the via dimension diameter of the stencil mask 56 when the overexposure is 2000 mj / cm 2 or more, which makes dimensional control difficult and has a reliability problem. Increases the risk of occurrence.
  • the via hole 43 and the via hole 41 are preferably formed so that the distance Da between the side walls on the upper side is 50% or more of the via dimension diameter of the stencil mask 56.
  • the exposure amount of the photosensitive resin layer 21 is more preferably 1600 mJ / cm 2 or less.
  • a part of the ultraviolet rays 52 is reflected on the upper surface of the copper wiring layer (for example, the copper wiring layer 19) of the chip 33 and the wiring layer 13, so that the ultraviolet rays 52 wrap around to the lower portion 21b of the photosensitive resin layer under the stencil mask 56.
  • the lower portion 21b of the photosensitive resin layer near the outer end of the region shielded by the stencil mask 56 is also additionally irradiated. That is, a part of the lower portion 21b of the photosensitive resin layer located below the region shielded by the stencil mask 56 is also excessively exposed by the ultraviolet rays 52.
  • the via holes 43 and 41 may include a portion having a small distance Db between the side walls on the bottom side of the intermediate portion, and the side wall and the bottom are connected by a gently continuous curved surface. You may.
  • FIG. 9 describes the relationship between the dimensions and the exposure amount of the via hole 43 on the chip 33 shown in the region A of FIG. 6 on the left side and the via hole 41 on the copper wiring layer 19 shown in the region B of FIG. 6 on the right side.
  • the via dimension diameter of the stencil mask 56 is set to 60 ⁇ m, and the distance Da between the side walls on the upper side of the via hole 43 formed at each exposure amount is indicated by a black circle.
  • the via hole 43 could be formed at 400 mj / cm 2 or more, and when exposed at 1600 mj / cm 2 , the distance Da between the side walls on the upper side was 34 ⁇ m.
  • the via dimension diameter of the stencil mask 56 is set to 100 ⁇ m, and the distance Da between the side walls on the upper side of the via hole 41 formed at each exposure amount is shown by a black square.
  • the via hole 41 can be formed at 800 mj / cm 2 or more, and when exposed to 1600 mj / cm 2 , the distance Da between the side walls on the upper side was 80 ⁇ m. Da was formed in 80% of the mask size.
  • the exposure amount for batch exposure of the via hole 43 and the via hole 41 is 800 mj / cm 2 or more and 1600 mj / cm. It can be seen that the range is preferably 2 or less.
  • the via holes 43 and 41 of the photosensitive resin layer 21 can be formed by main curing by heat treatment.
  • the via holes 43 and 41 in the cross-sectional view have a portion where the distance D between the side walls is large in the intermediate portion between the bottom and the upper portion and a portion between the side walls on the upper side of the intermediate portion. It can be formed in a barrel shape including a portion having a small distance Da.
  • the upper portions of the openings of the via holes 43 and 41 project inward at an acute angle.
  • the via holes 43 and 41 in the cross-sectional view may include a portion where the distance Db between the side walls is small on the bottom side of the intermediate portion, and the side wall and the bottom may be connected by a gently continuous curved surface.
  • the intermediate portion of the via holes 43 and 41 is not limited to this, depending on the wavelength of the ultraviolet ray 52, the exposure amount, the reflectance from the lower layer of the photosensitive resin layer 21, the photosensitive characteristic material of the photosensitive resin layer 21, the developing conditions, and the like.
  • the shape of the top and bottom of the opening can be controlled.
  • the residue / residual film causes the titanium (Ti) / copper (Cu) laminated thin film, which is a seed for copper plating described later, to become discontinuous, and the residue / residual film is covered with titanium (Ti) / copper (Cu). ) Even if the laminated thin film is continuously formed, it affects the subsequent growth of copper plating.
  • the residue / residual film is not limited to the photosensitive resin layer 21, and includes, for example, a photosensitive resist used for patterning the wiring region.
  • the via holes 43 and 41 are formed by sputtering a titanium (Ti) / copper (Cu) laminated thin film which is a seed for copper plating, which will be described later, by connecting the side wall and the bottom with a gently continuous curved surface. The efficiency (wraparound) of the film is improved, and the connection reliability between the wiring photovia 44a and the chip 33 and the connection between the wiring photovia 44c and the wiring layer 13 can be further improved.
  • the structure is basically the same although there is a difference in depth. .. Since the via hole 41 arranged on the outside of the chip 33 is deep (the photosensitive resin layer 21 is thick), it is particularly susceptible to the removal efficiency of the residue / residual film. Further, since the via hole 41 is deep, it is easily affected by the efficiency (wraparound) of film formation by sputtering a titanium (Ti) / copper (Cu) laminated thin film which is a seed for copper plating described later. Since the structure of the via hole 41 according to the present embodiment makes it difficult for residues and residual films to remain and facilitates film formation by sputtering, the connection reliability between the wiring photovia 44c and the connection portion of the wiring layer 13 is further improved. can do.
  • the fully cured photosensitive resin layer 21 has a Young's modulus of about an order of magnitude lower than that of a molded resin such as an epoxy resin material of a semiconductor chip, but the shapes of the formed via holes 41 and 43 unless an impact is applied. Does not change.
  • the via hole 43 is formed on the connection pad of the application processor chip 33, and the opening of the via hole 41 is formed on the connection portion of the wiring layer 13 at the same time.
  • the heights of the connecting pads of the wiring layer 13 in the base substrate and the chip 33 from the upper surface of the photosensitive resin layer 21 are different. Therefore, the aspect ratios of the via hole 43 and the via hole 41 are also different.
  • the aspect ratio of the via hole 43 is smaller than the aspect ratio of the via hole 41. Further, the aspect ratio is preferably 1.5 or less.
  • the chip 33 has a thickness of about 70 ⁇ m
  • the photosensitive resin layer 21 has a thickness of about 100 ⁇ m
  • the diameter of the via hole 43 is 30 ⁇ m
  • the diameter of the via hole 41 is 70 ⁇ m
  • the aspect ratio of the via hole 43 is 1.0 and the via hole.
  • the aspect ratio of 41 is 1.42.
  • the copper wiring layer 44 is formed by a copper plating method.
  • the copper wiring layer 44 is formed by electroplating because the via hole 41 is deep.
  • a titanium (Ti) / copper (Cu) laminated thin film to be a seed for copper plating is formed on the entire surface by sputtering.
  • a photosensitive resist is applied on the surface and the wiring area is patterned so as to be exposed.
  • the portion of the titanium (Ti) / copper (Cu) laminated thin film exposed by the photosensitive resist is used as a seed for copper (Cu) plating, and then the photosensitive resist is peeled off to form a seed layer other than the copper wiring pattern.
  • the copper wiring layer 44 is formed by removing the copper wiring layer by etching. By this step, the inner surfaces of the via holes 41 and 43 are also copper-plated to form the wiring photovias 44c and 44a. That is, the wiring 44b arranged on the upper surface of the photosensitive resin layer 21 and the wiring photovias 44c and 44a are integrally formed.
  • the wiring photovia 44a, wiring 44b, and wiring photovia 44c integrally formed by the electrolytic plating treatment are characterized in that the underlying metal is formed by sputtering and has a denser layer as compared with electroless plating or the like. Electroless plating has a porous structure, has poor adhesion to the photosensitive resin 21, and is likely to cause reliability problems. Further, the wiring photovia 44a, the wiring 44b, and the wiring photovia 44c formed on the substrate by the electrolytic plating treatment have a substantially uniform and stable thickness on the photosensitive resin layer 21 reflecting the structure of the upper surface of the photosensitive resin layer 21. It is possible to form a laminated structure with high adhesion.
  • the method of forming the wiring photovias 44c and 44a is the same.
  • an enlarged cross section shows a method of manufacturing the wiring photovia 44a and the wiring 44b on the chip 33 shown in the region A of FIG. 10 on the left side and the wiring photovia 44c and the wiring 44b on the wiring layer 13 shown in the region B of FIG. This will be described with reference to the figures.
  • the wiring photo vias 44a formed on the inner side surface and the bottom surface of the via hole 43 reflect the shape of the via hole 43.
  • the wiring photo vias 44c formed on the inner side surface and the bottom surface of the via hole 41 reflect the shape of the via hole 41.
  • the wiring photovias 44a and 44c have such a structure, it is possible to prevent the wiring photovias 44a and 44c from coming off from the via holes 43 and 41 due to thermal stress, impact, and vibration due to vertical fluctuations in temperature.
  • the connection reliability between the photovia 44a and the chip 33 and the connection between the wiring photovia 44c and the wiring layer 13 can be improved.
  • FIG. 12 shows a cross-sectional photograph of the wiring photovia 44a and the wiring photovia 44c according to the present embodiment.
  • the distance da between the side walls on the upper side is smaller than the distance d between the side walls in the middle portion
  • the distance db between the side walls on the bottom side is the intermediate portion. It can be confirmed that the distance d between the side walls is smaller than that of the side wall.
  • the wiring photovia 44c (right in FIG. 12), it can be confirmed that the wiring photovia 44a bites into the photosensitive resin layer 21 outside from the bottom of the via hole 43.
  • a photosensitive resin layer 21 made of a photosensitive resin is formed on the copper wiring layer 44. Specifically, it is formed by vacuum lamination using a film-like photosensitive resin material (dry film) having a film thickness of about 15 ⁇ m. As a result, the insides of the wiring photovias 44a and 44c are filled with the photosensitive resin, and the exposed upper surface is also flattened.
  • the photosensitive resin placed on the copper wiring layer 44 uses the same material system as the photosensitive resin that embeds the application processor chip 33. Since the final thickness is about 5 ⁇ m, it is possible to spin coat or slit coat a liquid photosensitive resin material of a type different from the photosensitive resin material according to the present embodiment.
  • a via hole for the wiring photovia 45 is formed in the photosensitive resin layer 21 on the copper wiring layer 44 through the processes of temporary curing, exposure, development, and main curing.
  • the wiring photovia 45 is formed by the subsequent copper metallizing process.
  • the copper wiring layer 46 is also formed by repeating the same steps as the copper wiring layer 44.
  • a photosensitive resin layer 21 made of a photosensitive resin is further formed on the copper wiring layer 46. Specifically, it is formed by vacuum lamination using a film-like photosensitive resin material (dry film) having a film thickness of about 5 ⁇ m to 10 ⁇ m. As a result, the inside of the wiring photovia 45 is filled with the photosensitive resin, and the exposed upper surface is also flattened. It is preferable that the photosensitive resin arranged on the copper wiring layer 46 also uses the same material system as the photosensitive resin that embeds the application processor chip 33. Since the final thickness is about 5 ⁇ m to 10 ⁇ m, it is possible to spin coat or slit coat a liquid photosensitive resin material of a type different from the photosensitive resin material according to the present embodiment.
  • each layer is multi-layered by bonding without a boundary layer, and the photosensitive resin layer 21 is integrated. Even in the case of different types of liquid photosensitive resin-based materials, since each layer is thin, the bond is weakened to some extent, but interlayer bonding capable of ensuring a predetermined quality is possible.
  • FIG. 17 shows a cross-sectional view of the semiconductor device 40A'according to another embodiment of the present invention.
  • different semiconductor chips of two sizes of application processor chips 33a and 33b are fixed to the face-up via adhesives 34a and 34b to the wiring layer 13.
  • the manufacturing process is the same as in the above-described embodiment, but the depths of the via holes 43a and 44b that expose the connection pads of the chips 33a and 33b are different because the chip thicknesses of the chips 33a and 33b are different.
  • the depths of the wiring photovias 44aa and 44ab arranged on the inner side surface and the bottom surface of the 44b are also different.
  • the copper wiring layer 44 forms connection pads for chips 33a and 33b with wiring photovias 44aa (first wiring photovia) and 44ab (third wiring photovia) arranged on the inner side surfaces and bottom surfaces of the via holes 43a and 43b. Includes wiring 44b, which is arranged substantially parallel to the surface.
  • the wiring 44b is arranged substantially parallel to the surface (lower surface) of the photosensitive resin layer 21 on the base substrate side and the surface (upper surface) on the side opposite to the base substrate.
  • the wiring photovias 44aa and 44ab arranged on the inner side surfaces and the bottom surface of the via holes 43a and 43b and the wiring 44b are integrally formed, and are electrically connected in the depth direction although not shown. ing. With such a configuration, the chips 33a and 33b are electrically connected to each other via the copper wiring layer 44 in the rewiring layer 42.
  • the aspect ratios of the via holes 43a and 43b are also different due to the different depths of the via holes 43a and 43b, but the aspect ratio is preferably 1.5 or less.
  • the aspect ratio of the via hole 43a and the via hole 43b is 1.5 or less, the connection reliability of the wiring photo vias 44aa and 44ab arranged in the via hole 43a is improved. Since the wiring photovia 44aa or 44ab is inscribed in the via hole 43a or 43b, the aspect ratio of the wiring photovia 44aa or 44ab is substantially the same as the aspect ratio of the via hole 43a or 43b.
  • the via holes 43a and 43b can be formed in the same process.
  • the thickness of the chip 33a is 70 ⁇ m
  • the thickness of the chip 33b is 50 ⁇ m
  • the thickness of the photosensitive resin layer 21 is 100 ⁇ m
  • the film thickness of the region overlapping the forming surface of the connection pad of the chip 33a is 30 ⁇ m
  • the connection pad of the chip 33b Assuming that the film thickness of the region overlapping the forming surface of the via hole is 50 ⁇ m, when the diameter of the via hole 43a is 30 ⁇ m and the diameter of the via hole 43b is 40 ⁇ m, the aspect ratio of the via hole 43a is 1.0 and the aspect ratio of the via hole 43b is 1. 25.
  • FIG. 18 shows a cross-sectional view of the semiconductor device 40B'according to another embodiment of the present invention.
  • the two memory chips 33x and 33y and the storage controller chip 33z are laminated in a stepwise manner so that the respective connection pads are not overlapped (exposed), and are surely laminated on the photosensitive resin layer 21. It is included.
  • the thickness of the photosensitive resin layer 21 is 200 ⁇ m or less, which is 10 ⁇ m to 50 ⁇ m thicker than the total thickness of the chips 33x, 33y, and 33z.
  • the thickness of the region overlapping the chip surface of the uppermost chip (in this case, chip 33z) having the connection pad is preferably 5 ⁇ m or more and 50 ⁇ m or less. Due to such a laminated structure, the depth of the wiring photovia formed on the connection pad of each chip 33x, 33y, 33z is different.
  • the aspect ratio of these wiring photovias is preferably 1.5 or less.

Abstract

本発明に係る電子回路装置は、少なくとも１つの電子回路素子である半導体チップと、半導体チッの接続端子の形成面および側面も含め包有すると共に、半導体チップの接続端子に電気的に接続する深さの異なる複数の配線フォトビアおよび半導体チップの接続端子の形成面と平行な同一面で夫々の配線フォトビアを電気的に接続する配線を有する絶縁性の感光性樹脂層からなる再配線層と、を備え、夫々の配線フォトビアは、半導体チップの接続端子に接続する底部と側壁が連続した樽状であり、底部と反対側の上部との間の中間部の孔面に対して上部の孔面が狭まっていることを特徴とする。

Description

電子回路装置および電子回路装置の製造方法
　本発明は、電子回路装置および電子回路装置の製造方法に関する。特に、システムインテグレーション化に適したファンアウト・ウェハ・レベル・パッケージ（ＦＯＷＬＰ）の信頼性を確保し、低コストで３次元化実装が可能となる電子回路装置およびその製造方法に関する。
　高度化する集積回路が構成された集積回路素子（半導体チップという。）には、多種のパッケージが実用化されてきた。例えば、ウェハ・レベル・パッケージ（ＷＬＰ）、ＦＯＷＬＰが近年、実用化されてきた。このＦＯＷＬＰは、基板に対する半導体チップの設置方向によりＦａｃｅ－Ｕｐ型とＦａｃｅ－Ｄｏｗｎ型と呼ばれるものがある。
　Ｆａｃｅ－Ｕｐ型は、内包された各半導体チップをベース基板にまず固定した後に加工処理するので、製造工程における振動や封止樹脂の熱膨張などの影響を受け難く、精度を要求されるＦＯＷＬＰには適している。近年のＦａｃｅ－Ｕｐ型は、ベース基板に固定された各半導体チップの接続端子の上に接着されたＣｕピラーを封止樹脂でモールドした後に、化学機械研磨（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）を施して露出されたＣｕピラーの先端部に電気的接続をなすように再配置配線構造（再配線層）を積層している。
　一方、Ｆａｃｅ－Ｄｏｗｎ型は、半導体チップの接続端子が設けられた面を接着剤を介して支持体に接着した後に、半導体チップ全体を樹脂モールドし、その後この支持体を剥離処理して半導体チップの接点を露出させる。この露出面の上に再配線層を積層形成している。
　特にＦａｃｅ－Ｕｐ型のＦＯＷＬＰは、複数の半導体チップによるシステムインテグレーション化に特に適しており、通常のプリント基板を必要としないため、薄く、配線長も短くなることから、インダクタンスや浮遊容量も小さくなり、信号の伝送速度の高速化も実現できる。
米国特許第８６４３１６４号公報 米国特許出願公開第２０１７／００２５３８０号明細書 国際公開第２０１０／１０１１６３号
Chien-Fu Tseng, Chung-Shi Liu, Chi-Hsi Wu, and Douglas Yu, "InFO (Wafer Level Integrated Fan-Out) Technology", 2016 IEEE 66th Electronic Components and Technology Conference, USA, Electronic Components and Technology Conference, 2016, DOI 10.1109/ECTC.2016.65
　しかしながら、このようなＦａｃｅ－ｕｐ型のＦＯＷＬＰにおいては、内包される半導体チップの接続端子の上へのＣｕピラーの高精度な形成、平坦度の高い樹脂モールド、その後のＣＭＰ加工、再配線層の積層、という複雑かつ高価な製造工程が必要となる。さらに、システムインテグレーション化を目指して3次元化する場合、配線層を有するベース基板を用い、このベース基板の接続端子の上にも長いＣｕピラーを垂直に形成したＦａｃｅ－ｕｐ型の3次元ＦＯＷＬＰも実現している。このような3次元ＦＯＷＬＰでは、半導体チップ厚よりも長いＣｕピラーと短いＣｕピラー（半導体チップの接続端子の上に形成されるもの）とを同時に位置ずれなく形成する必要があり、さらに複雑かつ高価なものとなる。また、チップ厚の異なる異種の半導体チップを混載することも検討されているが、数種の長さの異なるＣｕピラーが複雑に存在するために樹脂モールドの平坦性確保など歩留まり安定性の課題を解決できていない。
　しかしながら、市場からは、ＦＯＷＬＰ構造を用いた、半導体チップの安価で高度なシステムインテグレーション化が望まれる。例えば、２つの半導体チップを積層させる３次元化や異種の２つの半導体チップを並置させることが安価に実現できることが望まれている。３次元化によって、厚みは数百μm程度の半導体パッケージ厚相当の増加はあるものの、実装面積を減らすことができるからである。とりわけ、アプリケーション・プロセッサは、それ単体で動作するのではなく、大容量ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）やフラッシュ・メモリ（Ｆｌａｓｈメモリ）を外付けして動作する。そして、アプリケーション・プロセッサは3次元ＦＯＷＬＰによって、積層されたＤＲＡＭやＦｌａｓｈメモリの特殊でない標準パッケージと広いデータバス幅で大量のデータ通信をさせることが実現できる。また、異種の半導体チップの並置化の実現によって、自由度のある複数チップの搭載が容易にＦＯＷＬＰ構造で可能になるので、顧客や市場要求に容易に対応できる単一モジュールとしての適用範囲が拡大することができると期待されている。
　そこで、本発明の一実施形態は、半導体チップのシステムインテグレーション化に適した安価で信頼性を担保したＦＯＷＬＰ構造および製造方法を提供することで、チップの積層による３次元化やチップの並置化においても、高コストや高速化の阻害、および信頼性の低下という課題を解決することを目的とする。
　本発明の一実施形態に係る電子回路装置は、少なくとも１つの電子回路素子と、電子回路素子の接続部の形成面および側面も含め包有すると共に、電子回路素子の接続部に電気的に接続する深さの異なる複数の配線フォトビアおよび電子回路素子の接続部の形成面と平行な同一面で夫々の配線フォトビアを電気的に接続する配線を有する絶縁性の感光性樹脂層からなる再配線層とを備える。夫々の配線フォトビアは、電子回路素子の接続部に接続する底部と側壁が連続した樽状であり、底部と反対側の上部との間の中間部の孔面に対して上部の孔面が狭まっていることを特徴とする。
　本発明の一実施形態に係る電子回路装置の製造方法は、少なくとも１つの電子回路素子の接続部の形成面および側面を包有する絶縁性の感光性樹脂層を形成し、電子回路素子の接続部に電気的に接続する深さの異なる複数の配線フォトビアおよび電子回路素子の接続部の形成面と平行な同一面で夫々の配線フォトビアを電気的に接続する配線を形成するものであり、夫々の配線フォトビアは、選択的な露光による所定範囲の露光量制御により、電子回路素子の接続部に接続する底部と側壁が連続した樽状に形成すると共に、底部と反対側の上部との間の中間部の孔面に対して上部の孔面が狭まるように形成することを特徴とする。
　本発明により、半導体チップのシステムインテグレーション化に適したＦＯＷＬＰ構造を、高速化の阻害も解決し、信頼性を担保しつつ、安価に実現することができる。
本発明の一実施形態に係る半導体装置の断面図である。 本発明の一実施形態に係る半導体装置の拡大断面図である。 本発明の一実施形態に係る半導体装置の信頼性を示した図である。 本発明の一実施形態に係る半導体装置の製造方法を示した断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示した断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示した断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示した拡大断面図である。 本発明の一実施形態に係る半導体装置の製造方法を 本発明の一実施形態に係る半導体装置の露光量とビアホールの寸法の関係を示す図である。示した拡大断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示した断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示した拡大断面図である。 本発明の一実施形態に係る半導体装置の断面写真である。 本発明の一実施形態に係る半導体装置の製造方法を示した断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示した断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示した断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示した断面図である。 本発明の変形例に係る半導体装置の断面図である。 本発明の変形例に係る半導体装置の断面図である。
　以下、図面を参照して本発明に係る電子回路装置、電子情報端末および電子回路装置の製造方法の一実施形態を説明する。ここでは、電子回路素子としてアプリケーション・プロセッサ・チップ等の半導体集積回路素子を用いた半導体装置の例を示す。電子回路装置、電子回路装置の支持部材および電子回路装置の製造方法は、多くの異なる態様で実施することが可能であり、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、本実施の形態で参照する図面において、同一部分には同一の符号を付し、その繰り返しの説明は省略する。
　図１は、本発明の実施形態に係る半導体装置４０の断面図である。この半導体装置４０は仮ウェハや仮パネルの形状に多数が形成されたものであり、つまり図中の左右端は同様の構成の半導体装置４０とつながっており、後の工程にて個片化される。
　半導体装置４０は、ベース基板と、ベース基板内の配線層１３の上にＦＡＣＥ－ＵＰに搭載されたアプリケーション・プロセッサ・チップ（半導体素子、第１の電子回路素子）３３と、再配線層４２と、を備える。再配線層４２は、このチップ３３を包有するフィルム状の感光性樹脂２１からなる。このチップ３３の厚さは約７０μｍ程度で、感光性樹脂層２１は約１００μｍ程度の厚さである。
　図１に示すように、本実施形態においてベース基板は、基板１１と、基板１１上に形成される離形層１２と、離形層１２上に形成される配線層１３と、を含む。この配線層１３は、厚さが約３０μｍ～５０μｍで予め多層の配線構造が形成されている（図では３層を示しているが、層数はこれに限らない）。
　基板１１は、製造設備に依存する形状を有し、透光性と剛性を持ったガラスやプラスチック、または不透明なシリコンや金属などの材質からなる。この基板１１上には離形層１２が形成され、離形層１２の材料は接着層と純剥離層とからなる。この離形層１２をレーザー処理により剥離することにより、最終的に基板１１は取り除かれる。
　配線層１３は、基板１１上に予め準備されたものである。この配線層は、多層構造を有し、各層毎にパターニングされた銅配線層１５、１７、１９と、銅配線層１５、１７、１９の間を絶縁する絶縁膜１４と、銅配線層１５，１７、１９の層間接続をするビア１８、１８'を有している。離形層１２は後に剥離されるので、離形層１２に接して、ソルダー・レジストまたは他の絶縁膜から構成される絶縁層１６が形成されている。絶縁層１６が存在しない部分は銅配線層１５であり接続パッドとして機能している（以降、接続パッド１５とも言う）。
　本実施形態において、ベース基板は、基板１１と離形層１２と配線層１３とを含む構成を示した。しかしながらこれに限定されず、ベース基板は、基板１１だけで構成されてもよく、製造工程上で支障ない充分な硬度を有する配線層１３だけで構成されてもよい。いずれにしろ配線層１３は最終製品まで残る。
　予め準備されたベース基板の配線層１３上に、接着層３４を介してチップ３３が固着される。チップ３３は、複数の接続パッド（接続部）を有する回路形成面がベース基板とは反対側に向くようＦａｃｅ－ｕｐ搭載される。本実施形態においてチップ３３は１つ配置したが、２つ以上配置されてもよい。
　チップ３３の上には、絶縁性の感光性樹脂層２１が形成され、この感光性樹脂層２１は、チップ３３をベース基板の上に完全に包有する。感光性樹脂層２１は、チップ３３の複数の接続パッドの形成面および側面を包有する。チップ３３は、感光性樹脂層２１の内部に埋め込まれ、感光性樹脂層２１によって上面全体が平坦化されている。ここでチップ３３の複数の接続パッドの形成面は図中上面に相当する。感光性樹脂層２１のベース基板上の厚さと、感光性樹脂層２１のチップ３３上の厚さは異なる。感光性樹脂層２１の厚み（ベース基板上の厚さ）は、フォトビアの形成が可能な厚みが最大値となるが、リソグラフィ工程との関係で決まる。シリコーン系の感光性樹脂（常温でのヤング率が１ＧＰＡ以下、１２０℃では０．１ＧＰＡ以下、露光量８００ｍＪ／ｃｍ２以上２６００ｍＪ／ｃｍ２以下で感光するような樹脂）では、厚さが１８０μｍ～２００μｍ程度までは品質上の問題なくフォトビアが形成できることは実証されている。また、感光性樹脂層２１は、チップ３３を確実に包有するとともに厚みを抑制するために、その接続パッドを有するチップ面と重畳する領域の厚みは５μｍ以上５０μｍ以下であることが好ましい。
　再配線層４２は、感光性樹脂層２１と、銅配線層４４とを含む。感光性樹脂層２１は、チップ３３の一部である接続パッドを露出するビアホール４３と、ベース基板内配線層１３の銅配線層１９の接続パッドを露出するビアホール４１とを含む。銅配線層４４は、ビアホール４３の内側面および底面上に配置された配線フォトビア４４ａ（第１の配線フォトビア）と、チップ３３の接続パッドが設けられたチップ面と略平行な面に配置された配線４４ｂと、ビアホール４１の内側面および底面上に配置された配線フォトビア４４ｃ（第２の配線フォトビア）と、を含む。この配線フォトビア４４ａおよび４４ｃの一部は電源またはグランドラインであり、また電源ラインまたはグランドを構成する配線フォトビア４４ａおよび４４ｃは万一の断線損傷に対処できるよう多重化されている。配線４４ｂは、感光性樹脂層２１のベース基板側の面（下面）とベース基板とは反対側の面（上面）との間に略平行に配置される。本実施形態において、ビアホール４３の内側面および底面上に配置された配線フォトビア４４ａと、配線４４ｂと、ビアホール４１の内側面および底面上に配置された配線フォトビア４４ｃとは一体である。すなわち、配線フォトビア４４ａと、配線４４ｂと、配線フォトビア４４ｃとは同一面で接続される。しかしながらこれに限定されず、配線フォトビア４４ａと、配線４４ｂと、配線フォトビア４４ｃとは電気的に接続していればよい。このような構成を有することで、銅配線層４４を介して、チップ３３と、配線層１３と、チップ３３を包含する再配線層４２によって３次元的に接続される。
　ビアホール４１および４３に配置された配線フォトビア４４ａおよび４４ｃの内側面には、感光性樹脂層２１を構成する絶縁性のある感光性樹脂が配置される。すなわち、配線フォトビア４４ａおよび４４ｃの内側には、感光性樹脂層２１が充填されている。配線フォトビア４４ａおよび４４ｃの内側に感光性樹脂を充填することによって、配線フォトビア４４ａおよび４４ｃ全体を金属メッキで埋めるような高価で複雑な製造工程を必要とせず、配線４４ｂ、配線フォトビア４４ａおよび４４ｃが一体化した銅配線層を形成できる。よって、特別な製造工程追加による製造コストの増加を抑制することができる。このようにして、銅配線層４４は感光性樹脂層２１に包埋されている。なお、配線フォトビア４４ａおよび４４ｃの構造については後に詳しく説明する。
　再配線層４２は、３層の銅配線層４４、４６、４８（金属配線層）であるが、更に多層構造にしてもよいし、単層、２層でもよい。銅配線層４４と深さの異なる配線フォトビア４４ａと４４ｃとは、下地にニッケルや銅を蒸着したのちに電解メッキ処理により銅で一体に形成され、さらに感光性樹脂で覆われている。銅配線層４４の上層にはパターニングされた銅配線層４６が形成され、さらに感光性樹脂で覆われている。銅配線層４６は配線フォトビア４５を介して銅配線層４４と接続されている。銅配線層４６の上層にはパターニングされた銅配線層４８が形成されている。銅配線層４８は配線フォトビア４７を介して銅配線層４６と接続されている。銅配線層４６と配線フォトビア４５、銅配線層４８と配線フォトビア４７はそれぞれ、下地にニッケルや銅を蒸着したのちに電解メッキ処理により銅で一体に形成される。銅配線層４６および４８の上層は、それぞれ薄いフィルム状の感光性樹脂をラミネート、加熱処理等を行って配線フォトビア４５および４７の内側を感光性樹脂で充填するとともに表面全体を平坦化している。ところで、深さの異なる配線フォトビア４４ａと４４ｃは、上層の単なる多層化配線のための配線フォトビアよりも深さがある。銅配線層４４の上層にも、薄いフィルム状の感光性樹脂をラミネート、加熱処理等を行って配線フォトビア４４ａおよび４４ｃの内側を感光性樹脂で充填するとともに表面全体を平坦化している。製造過程、製品の稼働時の温度環境によって、温度の上下変動の影響で数十μｍのビア径を有する配線フォトビア４４ａ、４４ｃの銅膜に損傷が生じることが懸念される。温度の上下変動による配線フォトビア４４ａと４４ｃに働く熱応力の集中点はビア底の端とビアの上部端とであるが、本実施例で用いる感光性樹脂（シリコーン系やビスマレイド系の樹脂）は、他の絶縁樹脂（ポリイミドやエポキシ樹脂等）より熱膨張率ＣＴＥが高いがヤング率が小さい（柔らかい）ので、配線フォトビア４４ａ、４４ｃの銅膜に働く拘束力は小さく、銅膜を損傷する程のせん断力は生じない。ビア長が深いほどビア底の端にかかる熱応力は高くなるが１８０μｍ～２００μｍ程度までは損傷が生じないことは実証できている。例えば、ポリイミドやエポキシ樹脂であると、熱膨張が低くヤング率が高い（硬い）場合は、配線フォトビアの銅膜に働く拘束力は高くなり、銅膜を損傷する可能性が高くなるので、実用上の検証が必要であろう。また、感光性樹脂よりも銅配線自体による熱応力の方が高いことも確認されており、この熱応力の影響はビアの上端部が特に大きいが、半導体パッケージ分野における銅配線では１８０μｍ～２００μｍ程度のビア長でビアの上端部に損傷が生じることはない。
　さらに、感光性樹脂層２１のベース基板とは反対側の面（上面）にはソルダー・レジスト又は他の絶縁膜から構成される絶縁層５４が形成されている。絶縁層５４が存在しない部分は、再配線層４２が露出する。絶縁層５４から露出する再配線層４２の銅配線層４８は、外部接続端子４９として機能する。複数の外部接続端子４９には複数の半田ボール５１は配置されている。つまり、再配線層４２は外部接続端子４９と接続された複数の半田ボール５１を介して外部基板などと接続されてもよい。
　配線フォトビア４４ａおよび４４ｃの構造について、図２を用いてより詳しく説明する。配線フォトビア４４ａおよび４４ｃの構造は基本的に同じである。図２では、左側に図１の領域Ａに示すチップ３３上の配線フォトビア４４ａの構造、右側に図１の領域Ｂに示す配線層１３上の配線フォトビア４４ｃの構造を拡大断面図を用いて詳しく説明する。
　図２に示すように、配線フォトビア４４ａおよび４４ｃは、チップ３３の接続部または配線層１３の接続部に接続する底部と、側壁とが連続した樽状（カップ状）であり、上部に配置される配線４４ｂと連続している。断面視において、配線フォトビア４４ａおよび４４ｃは、底部と上部との間の中間部に側壁間の距離ｄが大きい部分と、中間部より上部側に側壁間の距離ｄａが小さい部分とを含む。すなわち、配線フォトビア４４ａおよび４４ｃは、中間部の孔面に対して上部の孔面が狭まっている。ここで孔面とは、基板１１と略平行な断面における配線フォトビア４４ａおよび４４ｃの内側面を示す。図２において、配線フォトビア４４ａおよび４４ｃの側壁と上部に配置される配線４４ｂとの間は、配線フォトビア４４ａまたは４４ｃの内側に向けて鋭角に接続されている。しかしながら配線フォトビア４４ａおよび４４ｃの側壁と配線４４ｂとの間はなだらかに連続する湾曲面で接続されることが好ましい。配線フォトビア４４ａおよび４４ｃの上部側における側壁間の距離ｄａが中間部における側壁間の距離ｄより小さいことで、温度の上下変動による熱応力や衝撃、振動によって配線フォトビア４４ａおよび４４ｃがビアホール４３および４１から抜けてしまうことを抑制することができる。すなわち、配線フォトビア４４ａとチップ３３の接続部、および配線フォトビア４４ｃと配線層１３の接続部が剥離、脱落することを抑制することができ、それぞれの接続部の接続信頼性を向上することができる。さらに、配線フォトビア４４ａ、４４ｃの側壁と配線４４ｂとの間がなだらかに連続する湾曲面で接続されることで、配線フォトビア４４ａ、４４ｃの側壁と配線４４ｂとの接続部にかかる応力集中を緩和することができる。
　配線フォトビア４４ａおよび４４ｃはさらに、中間部より底部側に側壁間の距離ｄｂが小さい部分を含んでおり、側壁と底部との間はなだらかに連続する湾曲面で接続される。配線フォトビア４４ａおよび４４ｃの底部側における側壁間の距離ｄｂが中間部における側壁間の距離ｄより小さく、側壁と底部との間がなだらかに接続されることで、後述する配線フォトビア４４ａおよび４４ｃを形成するときに配線不良を抑制することができ、配線フォトビア４４ａまたは４４ｃとチップ３３または配線層１３の接続部との接続信頼性を向上することができる。しかしながらこれに限定されず、配線フォトビア４４ａおよび４４ｃの側壁と底部との間は外側に向けて鋭角に接続されていてもよい。すなわち、メッキのストレスによってビアホール４３および４１の底部から外側の感光性樹脂層２１に配線フォトビア４４ａおよび４４ｃが食い込んでいてもよい。配線フォトビア４４ａおよび４４ｃの底部の感光性樹脂層２１に食い込んでいることで、温度の上下変動による熱応力によって配線フォトビア４４ａおよび４４ｃがビアホール４３および４１から抜けてしまうことを抑制することができ、配線フォトビア４４ａまたは４４ｃとチップ３３または配線層１３の接続部との接続信頼性を向上することができる。
　配線４４ｂに接続されるすべての配線フォトビア４４ａおよび４４ｃは同じ露光工程で形成されるので、深さの違いはあるが構造は基本的に同じである。チップ３３近傍に配置される配線フォトビア４４ａおよび４４ｃは、チップ３３と感光性樹脂層２１との熱膨張率の違いによって熱応力の影響を受けやすい。また、チップ３３上の配線フォトビア４４ａは特に衝撃や振動においても浅いがゆえに抜けやすく、接続面積が小さい狭ピッチのチップ３３では顕著に現れる。このため、本実施形態に係る配線フォトビア４４ａおよび４４ｃの構造を有することで、配線フォトビア４４ａとチップ３３の接続部、または配線フォトビア４４ｃと配線層１３の接続部との接続信頼性を向上することができる。
　この配線フォトビア４４ａ、４４ｃ、４５、４７は、チップ３３の外周端に重畳しない位置にある。
　感光性樹脂層２１に形成された複数のビアホール４１およびビアホール４３は、感光性樹脂に選択的に光を照射し現像工程を経ることによって樹脂を溶解除去して形成するフォトビアである。銅配線層４４，４６，４８をつなぐ配線フォトビア４５、４７のビアホールもフォトビアである。チップ３３の接続パッドの形成面とベース基板内配線層１３の銅配線層１９とは、感光性樹脂層２１の上面からの高さが異なることから、ビアホール４３およびビアホール４１の開口の深さは異なっている。そしてビアホール４３およびビアホール４１のアスペクト比も異なっている。ビアホール４３のアスペクト比は、ビアホール４１のアスペクト比よりも小さい。さらに、ビアホール４３のアスペクト比は１．５以下である。図３に示すように、ビアホールのアスペクト比が小さいほど、ビアホールに形成される配線フォトビアの不良率は抑制される。このため、ビアホール４３のアスペクト比が１．５以下であることで、ビアホール４３に配置される配線フォトビア４４ａの接続信頼性が向上する。ここで、ビアホール４３およびビアホール４１のアスペクト比とは、開口の高さを底部開口端の最大径で除した値と定義する。配線フォトビア４４ａまたは配線フォトビア４４ｃはビアホール４３またはビアホール４１に極薄い銅膜（約２μｍ～１０μｍ程度）が内接しているので、この銅膜の厚さが配線フォトビア４４ａまたは配線フォトビア４４ｃのアスペクト比に影響を与えることはない。
　ＦＯＷＬＰに搭載される半導体チップの有する接続パッドの数は、ベース基板内配線層１３と再配線層４２とを接続する３次元配線フォトビアの数よりも圧倒的に多い。つまり、チップ３３の接続パッドの形成面上に配置されるビアホール４３の数は、ベース基板内配線層１３上に配置されるビアホール４１の数よりも多い。例えば、チップ３３の接続パッド形成面上に配置されるビアホール４３の数は、２００個～１００００個程度である。一方、ベース基板内配線層１３上に配置されるビアホール４１はベース基板内配線層１３および再配線層４２からなる配線の一部をなすもので、その数は２０個～２００個程度である。このため、数の多いビアホール４３のアスペクト比を１．５以下にすることで、各配線フォトビア４４ａの接続信頼性を向上することができ、全体的な接続信頼性の向上を図ることができる。一方、数の少ないビアホール４１のアスペクト比も１．５以下が望ましいが、多重の配線パスを配するようにすれば全体的な接続信頼性は維持できるので、アスペクト比が多少大きくなっても対応できる。このような構成を有することで、半導体装置４０の信頼性の向上と配線の高密度化を図ることができる。なお、後述するように、ビアホール４３およびビアホール４１は、同一の工程にて形成する。
　以上のような構成により、チップ３３の一部の接続パッドは再配線層４２を介して半田ボール５１に電気的に接続されるとともに、他の一部の接続パッドはビアホール４１を通る銅配線層４４を介してベース基板内配線層１３中の各銅配線層に電気的に３次元接続される。
　次に、図４および５を用いて本発明の一実施例による半導体装置の製造工程を説明する。
　図４に示すとおり、初めに剛性を持つ基板１１に離形層１２を介して配線層１３が形成されたベース基板が準備される。このベース基板は図１で示したものと同様である。
　配線層１３上には、チップ３３が間隔を置いて固着される。チップ３３の厚さは通常１００μｍ以下であり、一般的には７０μｍ程度のものが多い。チップ３３の集積回路形成面（接続パッドの形成面）は図中上面に相当する。
　図５に示すように、配線層１３の上に固着されたチップ３３上には感光性樹脂からなる感光性樹脂層２１が形成される。感光性樹脂層２１の厚さは２００μｍ以下であり、ラミネート後にはチップ３３の厚さよりも１０μｍ～５０μｍ厚い。チップ３３の厚さを７０μｍとすると感光性樹脂層２１は１００μｍ程度である。感光性樹脂の材料は特に限定しないが、ドライフィルムを真空ラミネート加工することによって形成する。まず、フィルム状の感光性樹脂をチップ３３上にラミネート（１００℃でフィルム状の感光性樹脂をチップ３３上に仮接着した後に真空引きする）し、チップ３３上に盛り上がった部分を簡易プレスで平坦化（６０℃で５分程度かけて平坦化する）し、仮キュア（１００℃で５分程度）する。絶縁性の感光性樹脂は、シリコーン系やビスマレイド系の樹脂や柔らかい高分子材料から構成される。感光性樹脂は、チップ３３を覆うように包埋するため、弾性係数（Ｙｏｕｎｇ'ｓ　Ｍｏｄｕｌｕｓ）は常温で１ＧＰＡ以下、１２５℃で０．１ＧＰＡ以下であることが望ましい。感光性樹脂層２１がシリコーン系樹脂である場合、架橋密度や分子鎖の長さを適宜調整することで、弾性係数を上記範囲内に設定することができる。一般的なエポキシ封止剤は常温で数十ＧＰＡなので、相当程度弾性係数が低い材料を用いることになる。感光性樹脂層２１としては、上記条件を満たすかぎり、公知の感光性樹脂材料を用いることもできる。弾性係数が常温で１ＧＰＡ以上または１２５℃で０．１ＧＰＡ以上になると、チップ３３の埋め込みが困難になりボイドやデラミネーション、埋め込み時のチップダメージなどの障害が起きやすい。
　感光性樹脂層２１は、ドライフィルムを用いて真空ラミネート加工によって形成することで、上面（基板１１とは反対側の面）を略平坦に形成することができる。しかしながら、感光性樹脂層２１の上面（基板１１とは反対側の面）は、チップ３３が配置される位置が若干盛り上がることもあり、感光性樹脂層２１の上面は、チップ３３の外周端に沿って微小の段差が生じることがある。平坦化工程において、この微小の段差は生じても数ミクロン以下（配線幅以下）になるように制御される。ここでは、ラミネーションによる製造方法を説明しているが、金型によるモールドやスリットコートなどによる封止も考えられる。
　感光性樹脂層２１は、チップ３３の外周端に重畳する領域に微小の段差を生じている。この段差を跨ぐように上方に形成される再配線は、この段差の高さの影響を受け、配線幅を細くすると断線の可能性が高くなる。断線の可能性を抑制するために、信頼性上、配線幅は広い方がよく段差は低く制御された方が良い。
　次に、図６に示すように、まず、平坦化された感光性樹脂層２１に、チップ３３の一部である接続パッドを露出するビアホール４３と、ベース基板内配線層１３の銅配線層１９の接続部を露出するビアホール４１とを形成する。ビアホール４３とビアホール４１の形成方法は同じである。図７および図８では、左側に図６の領域Ａに示すチップ３３上のビアホール４３、および右側に図６の領域Ｂに示す銅配線層１９上のビアホール４１の製造方法を拡大断面図を用いて詳しく説明する。
　平坦化された感光性樹脂層２１は完全に硬化しない（仮硬化）程度に仮加熱され、その後、図７に示すように、ベース基板内の配線層１３の上に固定されたチップ３３の感光性樹脂層２１側（基板１１とは反対側）から、感光性樹脂層２１に向けて紫外線５２を選択的に照射し露光する。紫外線５２はメタルハライドランプや高圧水銀灯により発生させ、感光性樹脂層２１上に配置したステンシルマスク５６の開口部を介して選択的に紫外線５２を照射する。ステンシルマスク５６の開口部の下に位置する感光性樹脂層２１は紫外線５２に露光される。ここで、感光性樹脂層２１の上面とステンシルマスク５６との間の距離は、例えば、アライナーであれば０μｍ以上１０μｍ未満であってもよく、ステッパーであれば１０ｃｍ以上２０ｃｍ未満であってもよい。
　本実施形態においては、感光性樹脂は露光量８００ｍＪ／ｃｍ２以上２０００ｍＪ／ｃｍ２以下で感光する。より好ましくは、感光性樹脂は露光量８００ｍＪ／ｃｍ２以上１６００ｍＪ／ｃｍ２以下で感光する。上記範囲内の露光量で１枚のマスクで一括露光することによって、深さの異なるビアホール４１およびビアホール４３を一括形成することができる。別言すると、本実施形態において感光性樹脂はビアホール４１を形成することができる程度、すなわち、ビアホール４３を形成するには過剰な露光量で感光される。感光性樹脂は３５０ｎｍ以上の波長の光透過率が８５％以上であることが望ましい。ここで感光性樹脂の光透過率とは、ガラス基板上に１５μｍ厚の樹脂を成膜・硬化し、各波長における光の吸収・透過量から透過率を算出した。感光性樹脂がシリコーン系樹脂である場合、架橋密度や分子鎖の長さなどを適宜調整することで、光透過率を上記範囲内に設定することができる。感光性樹脂層２１の感光性樹脂の露光量および光透過率を上記範囲内に設定することで、後述する形状のビアホール４１およびビアホール４３を一括形成することができる。
　感光性樹脂層２１の露光量が８００ｍＪ／ｃｍ２以上であることで、紫外線５２の一部はステンシルマスク５６の下の感光性樹脂層上部２１ａに回り込み、ステンシルマスク５６によって遮蔽されている領域の外端近傍の感光性樹脂層上部２１ａも余分に照射する。すなわち、ステンシルマスク５６によって遮蔽されている領域下に位置する感光性樹脂層上部２１ａの一部も紫外線５２によって余分に露光される。このような露光方法によって、後述するビアホール４３および４１は、底部と上部との間の中間部に側壁間の距離Ｄ（孔面の距離）が大きい部分と、中間部より上部側に側壁間の距離Ｄａが小さい部分とを含む樽状に形成することができる。
　また、感光性樹脂層２１の露光量が２０００ｍＪ／ｃｍ２以下であることで、ステンシルマスク５６によって遮蔽されている領域の外端近傍の感光性樹脂層上部２１ａが過剰に露光されすぎることを抑制することができる。このような露光方法によって、後述するビアホール４３および４１は、開口上部がなだらかに連続する湾曲面で接続され、後述する配線フォトビア４４ａ側壁と配線４４ｂとの接続部にかかる応力集中を緩和することができる。選択する樹脂によっては、ビアホール４３は過剰露光２０００ｍｊ／ｃｍ２以上になるとステンシルマスク５６のビア寸法径より半分以上収縮した形状に形成される可能性もあり、寸法制御が難しくなるとともに信頼性の問題がおきる危険度が上がる。ビアホール４３およびビアホール４１は、上部側の側壁間の距離Ｄａがステンシルマスク５６のビア寸法径の５０％以上に形成されることが好ましい。このような寸法制御のため、感光性樹脂層２１の露光量は１６００ｍＪ／ｃｍ２以下であることがより好ましい。このような露光方法によって、ステンシルマスク５６によって遮蔽されている領域の外端近傍の感光性樹脂層上部２１ａが過剰に露光されすぎることを抑制することができ、後述するビアホール４３および４１の形状と大きさを制御することができる。
　一方で、紫外線５２の一部がチップ３３および配線層１３の銅配線層（例えば、銅配線層１９）の上面で反射することで、ステンシルマスク５６の下の感光性樹脂層下部２１ｂに回り込み、ステンシルマスク５６によって遮蔽されている領域の外端近傍の感光性樹脂層下部２１ｂも余分に照射する。すなわち、ステンシルマスク５６によって遮蔽されている領域下に位置する感光性樹脂層下部２１ｂの一部も紫外線５２によって余分に露光される。このような露光方法によって、後述するビアホール４３および４１は、中間部より底部側に側壁間の距離Ｄｂが小さい部分を含んでもよく、側壁と底部との間はなだらかに連続する湾曲面で接続されてもよい。
　図９は、左側に図６の領域Ａに示すチップ３３上のビアホール４３、および右側に図６の領域Ｂに示す銅配線層１９上のビアホール４１の寸法と露光量との関係を説明する。図９の左側に、ステンシルマスク５６のビア寸法径を６０μｍに設定し、それぞれの露光量において形成されたビアホール４３の上部側の側壁間の距離Ｄａを黒丸で示す。ビアホール４３は、４００ｍｊ／ｃｍ２以上で形成することができ、１６００ｍｊ／ｃｍ２で露光すると上部側の側壁間の距離Ｄａが３４μｍであった。マスク寸法の５０％以下にＤaが形成されると信頼性、製造管理問題という観点から言えば１６００ｍｊ/ｃｍ２以上では危険度が増す。図９の右側に、ステンシルマスク５６のビア寸法径を１００μｍに設定し、それぞれの露光量において形成されたビアホール４１の上部側の側壁間の距離Ｄａを黒四角で示す。ビアホール４１は、８００ｍｊ／ｃｍ２以上で形成することができ、１６００ｍｊ／ｃｍ２露光すると上部側の側壁間の距離Ｄａが８０μｍであった。マスク寸法の８０％にＤaが形成された。これらの結果から、本実施形態の３５０ｎｍ以上の波長の光透過率が８５％以上である感光性樹脂においてはビアホール４３およびビアホール４１を一括露光するための露光量は８００ｍｊ／ｃｍ２以上１６００ｍｊ／ｃｍ２以下の範囲であることが好ましいことがわかる。
　図８に示すように、露光後、熱加工を施し、現像処理により選択照射されなかった感光性樹脂を溶解除去（現像）する。リンス後、加熱処理により本硬化をすることによって感光性樹脂層２１のビアホール４３および４１を形成することができる。このようなビアホール４３および４１の製造方法によって、断面視におけるビアホール４３および４１は、底部と上部との間の中間部に側壁間の距離Ｄが大きい部分と、中間部より上部側に側壁間の距離Ｄａが小さい部分とを含む樽状に形成することができる。図８においてビアホール４３および４１の開口上部は内側に向けて鋭角に突出している。さらに、断面視におけるビアホール４３および４１は、中間部より底部側に側壁間の距離Ｄｂが小さい部分を含んでもよく、側壁と底部との間はなだらかに連続する湾曲面で接続されてもよい。しかしながらこれに限定されず、紫外線５２の波長、露光量、感光性樹脂層２１の下層からの反射率、感光性樹脂層２１の感光特性材料、および現像条件などによって、ビアホール４３および４１の中間部における側壁間の距離Ｄと上部側における側壁間の距離Ｄａとの差、ビアホール４３および４１の中間部における側壁間の距離Ｄと下部側における側壁間の距離Ｄｂとの差、ビアホール４３および４１の開口上部および底部の形状は制御することができる。
　ビアホール４３および４１は側壁と底部との間がなだらかに連続する湾曲面で接続されることで、アッシャー処理による感光性樹脂層２１のビアホール４３および４１に残る残渣・残膜の除去効率が向上する。残渣・残膜は、後述する銅メッキのシードとなるチタン（Ｔｉ）／銅（Ｃｕ）積層薄膜が不連続的になる原因となり、また、残渣・残膜上にチタン（Ｔｉ）／銅（Ｃｕ）積層薄膜が連続的に成膜されても続く銅メッキの成長に影響する。すなわち、残渣・残膜の除去効率が向上することによって、配線フォトビア４４ａとチップ３３の接続部、および配線フォトビア４４ｃと配線層１３の接続部との接続信頼性を向上することができる。ここで、残渣・残膜とは感光性樹脂層２１に限定されず、例えば、配線領域のパターニングに用いる感光性レジストをも含む。さらに、ビアホール４３および４１は側壁と底部との間がなだらかに連続する湾曲面で接続されることで、後述する銅メッキのシードとなるチタン（Ｔｉ）／銅（Ｃｕ）積層薄膜のスパッタリングによる成膜の効率（回り込み）が向上し、配線フォトビア４４ａとチップ３３の接続部、および配線フォトビア４４ｃと配線層１３の接続部との接続信頼性をさらに向上することができる。
　感光性樹脂層２１の基板１１と略平行な同一面上に配置されるすべてのビアホール４３および４１は同じ露光工程で形成されるので、深さの違いはあるが構造は基本的に同じである。チップ３３の外側に配置されるビアホール４１は深い（感光性樹脂層２１が厚い）ことから、とくに残渣・残膜の除去効率の影響を受けやすい。また、ビアホール４１は深いことから、後述する銅メッキのシードとなるチタン（Ｔｉ）／銅（Ｃｕ）積層薄膜のスパッタリングによる成膜の効率（回り込み）の影響を受けやすい。本実施形態に係るビアホール４１の構造を有することで、残渣・残膜が残りにくく、スパッタリングによる成膜がしやすいことから、配線フォトビア４４ｃと配線層１３の接続部との接続信頼性をさらに向上することができる。
　なお、完全に硬化した感光性樹脂層２１は半導体チップのエポキシ樹脂材などのモールド樹脂に比べ硬度を示すヤング率は一桁程低いが、衝撃を与えない限り、形成したビアホール４１および４３の形状が変わることはない。このとき、アプリケーション・プロセッサ・チップ３３の接続パッド上にビアホール４３、配線層１３の接続部上にビアホール４１の開口を同時に形成する。
　ベース基板内配線層１３およびチップ３３の接続パッドの形成面は、感光性樹脂層２１の上面からの高さが異なる。このため、ビアホール４３およびビアホール４１のアスペクト比も異なる。ビアホール４３のアスペクト比は、ビアホール４１のアスペクト比よりも小さい。さらに、アスペクト比は１．５以下であることが好ましい。チップ３３が約７０μｍの厚さ、感光性樹脂層２１が約１００μｍの厚さで、ビアホール４３の径が３０μｍ、ビアホール４１の径が７０μｍの場合では、ビアホール４３のアスペクト比は１．０、ビアホール４１のアスペクト比は１．４２である。
　図１０に示すように、銅配線層４４は銅メッキ方法によって形成する。本実施形態において銅配線層４４は、ビアホール４１が深いことから電解メッキ処理によって形成する。まず、銅メッキのシードとなるチタン（Ｔｉ）／銅（Ｃｕ）積層薄膜をスパッタリングにより全面に形成する。その面の上に感光性レジストを塗布して配線領域を露出するようにパターニングする。続いて、感光性レジストによって露出されたチタン（Ｔｉ）／銅（Ｃｕ）積層薄膜の部分をシードにして銅（Ｃｕ）メッキを施した後、感光性レジストを剥離し銅配線パターン以外のシード層をエッチング除去することによって銅配線層４４が形成される。この工程により、ビアホール４１および４３の内側面も銅メッキされ、配線フォトビア４４ｃおよび４４ａが形成される。つまり、感光性樹脂層２１の上面に配置される配線４４ｂと配線フォトビア４４ｃおよび４４ａは一体形成される。
　電解メッキ処理によって一体形成される配線フォトビア４４ａ、配線４４ｂ、および配線フォトビア４４ｃは、下地のメタルがスパッタリングにより形成され、無電解メッキ等と比較して緻密な層を持つことを特徴とする。無電解メッキはポーラスな構造を持ち、感光性樹脂２１との密着性が悪く信頼性問題を起こす可能性が高い。また、下地上に電解メッキ処理によって形成される、配線フォトビア４４ａ、配線４４ｂ、および配線フォトビア４４ｃは、感光性樹脂層２１上に感光性樹脂層２１上面の構造を反映した略均一で安定した厚さで密着性の高い積層構造を形成することができる。
　配線フォトビア４４ｃおよび４４ａの形成方法は同じである。図１１では、左側に図１０の領域Ａに示すチップ３３上の配線フォトビア４４ａおよび配線４４ｂ、右側に図１０の領域Ｂに示す配線層１３上の配線フォトビア４４ｃおよび配線４４ｂの製造方法を拡大断面図を用いて説明する。ビアホール４３の内側面および底面に形成される配線フォトビア４４ａは、ビアホール４３の形状を反映する。ビアホール４１の内側面および底面に形成される配線フォトビア４４ｃは、ビアホール４１の形状を反映する。配線フォトビア４４ａおよび４４ｃがこのような構造を有することで、温度の上下変動による熱応力や衝撃、振動によって配線フォトビア４４ａおよび４４ｃがビアホール４３および４１から抜けてしまうことを抑制することができ、配線フォトビア４４ａとチップ３３の接続部、および配線フォトビア４４ｃと配線層１３の接続部との接続信頼性を向上することができる。
　図１２に、本実施形態に係る配線フォトビア４４ａおよび配線フォトビア４４ｃの断面写真を示す。配線フォトビア４４ａ（図１２左）および配線フォトビア４４ｃ（図１２右）ともに、上部側における側壁間の距離ｄａが中間部における側壁間の距離ｄより小さく、底部側における側壁間の距離ｄｂが中間部における側壁間の距離ｄより小さいことが確認できる。さらに、配線フォトビア４４ｃ（図１２右）は、ビアホール４３底部から外側の感光性樹脂層２１に配線フォトビア４４ａが食い込んでいることが確認できる。
　図１３に示すように、銅配線層４４の上には感光性樹脂からなる感光性樹脂層２１が形成される。具体的には、１５μｍ程度の膜厚のフィルム状の感光性樹脂材（ドライフィルム）を用いて真空ラミネートにより形成される。これにより配線フォトビア４４ａおよび４４ｃの内側には感光性樹脂が充填され、露出している上面も平坦になる。この銅配線層４４の上に配置する感光性樹脂はアプリケーション・プロセッサ・チップ３３を包埋する感光性樹脂と同じ材料系を用いる。なお、最終的な厚さが５μｍ程度の膜厚であるため本実施形態にかかる感光性樹脂材とは違う種類の液体状の感光性樹脂材をスピンコートやスリットコートすることも可能である。
　図１４に示すように、仮硬化、露光、現像、本硬化の処理を経て、銅配線層４４の上の感光性樹脂層２１には、配線フォトビア４５のためのビアホールが形成される。その後の銅メタライズ処理により配線フォトビア４５は形成される。図１５に示すように、銅配線層４６も銅配線層４４と同一の工程を繰り返すことによって形成される。
　図１６に示すように、銅配線層４６の上には感光性樹脂からなる感光性樹脂層２１がさらに形成される。具体的には、５μｍから１０μｍ程度の膜厚のフィルム状の感光性樹脂材（ドライフィルム）を用いて真空ラミネートにより形成される。これにより配線フォトビア４５の内側には感光性樹脂が充填され、露出している上面も平坦になる。この銅配線層４６の上に配置する感光性樹脂もアプリケーション・プロセッサ・チップ３３を包埋する感光性樹脂と同じ材料系を用いることが好ましい。なお、最終的な厚さが５μｍから１０μｍ程度の膜厚であるため本実施形態にかかる感光性樹脂材とは違う種類の液体状の感光性樹脂材をスピンコートやスリットコートすることも可能である。再配線層４２の配線フォトビア４７および銅配線層４８も同一の工程を繰り返すことによって形成される。同一の感光性樹脂を用いることで各層は境界層がない結合により多層化がなされ、感光性樹脂層２１は一体化される。なお、異種の液状の感光性樹脂系であっても各層は薄いため、結合は多少弱まるが、所定の品質を確保できる層間結合は可能である。
　このようにして、チップ３３とベース基板内配線層１３とを、深さの異なる配線フォトビア４１、４３を用いて再配線層４２に接続することが、安価な製造プロセスで可能になる。
　本発明の他の実施形態に係る半導体装置４０Ａ'の断面図を図１７に示す。この実施例では、２種のサイズのアプリケーション・プロセッサ・チップ３３aと３３ｂの異なる半導体チップがＦａｃｅ－Ｕｐに接着剤３４aと３４bを介して配線層１３に固着されたものである。製造工程は、前述の実施例と同様であるが、チップ３３aと３３bのチップ厚が異なるために、チップ３３aと３３bの接続パッドを露出するビアホール４３aと４４bの深さは異なり、これらビアホール４３aと４４bの内側面及び底面上に配置された配線フォトビア４４aaと４４abの深さも異なる。銅配線層４４は、ビアホール４３ａおよび４３ｂの内側面および底面上に配置された配線フォトビア４４ａａ（第１の配線フォトビア）および４４ａｂ（第３の配線フォトビア）と、チップ３３ａおよび３３ｂの接続パッドの形成面と略平行に配置された配線４４ｂと、を含む。配線４４ｂは、感光性樹脂層２１のベース基板側の面（下面）とベース基板とは反対側の面（上面）との間に略平行に配置される。本実施形態において、ビアホール４３ａおよび４３ｂの内側面および底面上に配置された配線フォトビア４４ａａおよび４４ａｂと、配線４４ｂとは一体的に形成され、図示はしていないが奥行方向で電気的に接続している。このような構成を有することで、再配線層４２内の銅配線層４４を介して、チップ３３ａおよび３３ｂとは電気的に接続される。
　なお、ビアホール４３ａおよび４３ｂの深さが異なることにより、ビアホール４３ａおよび４３ｂのアスペクト比も異なるが、アスペクト比は１．５以下がのぞましい。ビアホール４３ａビアホール４３ｂのアスペクト比が１．５以下であることで、ビアホール４３ａに配置される配線フォトビア４４ａａおよび４４ａｂの接続信頼性が向上する。配線フォトビア４４ａａまたは４４ａｂはビアホール４３ａまたは４３ｂに内接することから、配線フォトビア４４ａａまたは４４ａｂのアスペクト比は、ビアホール４３ａまたは４３ｂのアスペクト比と略同一である。ビアホール４３ａおよび４３ｂは、同一の工程にて形成することができる。チップ３３ａの厚さが７０μｍ、チップ３３ｂの厚さが５０μｍ、感光性樹脂層２１の厚さが１００μｍ、チップ３３ａの接続パッドの形成面と重畳する領域の膜厚は３０μｍ、チップ３３ｂの接続パッドの形成面と重畳する領域の膜厚は５０μｍとすると、ビアホール４３ａの径が３０μｍ、ビアホール４３ｂの径が４０μｍの場合では、ビアホール４３ａのアスペクト比は１．０、ビアホール４３ｂのアスペクト比は１．２５である。
　本発明の他の実施形態に係る半導体装置４０Ｂ'の断面図を図１８に示す。この実施例では、２つのメモリチップ３３xと３３y、ストレージコントローラ・チップ３３zとが、それぞれの接続パッドが重畳しないように（露出するように）階段状に積層され、感光性樹脂層２１に確実に包有されている。感光性樹脂層２１の厚さは２００μｍ以下であり、チップ３３ｘ、３３ｙ、３３ｚのトータルの厚さよりも１０μｍ～５０μｍ厚い。最上層のチップ（この場合、チップ３３ｚ）の接続パッドを有するチップ面と重畳する領域の厚みは５μｍ以上５０μｍ以下であることが好ましい。このような積層構造により、各チップ３３x、３３y、３３zの接続パッドの上に形成される配線フォトビアの深さは異なる。またこれらの配線フォトビアのアスペクト比は１．５以下が望ましい。
　なお本発明は上記の実施形態および変形例に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。また、各実施形態および変形例は適宜組み合わせることが可能である。
１０　半導体装置
１１　基板
１３　配線層
４２　再配線層
１７、１９、４４、４６、４８　銅配線層
１８、４１、４３、４５、４７　ビア
２１　感光性樹脂層
３３　半導体素子（アプリケーション・プロセッサ・チップ）
４０　半導体装置
１６、１０７　ソルダー・レジストまたは絶縁層
５１、６１　半田ボール

Claims (9)

  1. 　少なくとも１つの電子回路素子と、
    　前記電子回路素子の接続部の形成面および側面も含め包有すると共に、前記電子回路素子の前記接続部に電気的に接続する深さの異なる複数の配線フォトビアおよび前記電子回路素子の前記接続部の形成面と平行な同一面で夫々の前記配線フォトビアを電気的に接続する配線を有する絶縁性の感光性樹脂層からなる再配線層と、を備え、
    　夫々の前記配線フォトビアは、前記電子回路素子の前記接続部に接続する底部と側壁が連続した樽状であり、前記底部と反対側の上部との間の中間部の孔面に対して前記上部の孔面が狭まっていることを特徴とする電子回路装置。
  2. 　請求項１に記載の電子回路装置において、前記配線フォトビアの前記側壁と前記底部との間はなだらかに連続する湾曲面で接続されることを特徴とする電子回路装置。
  3. 　請求項１または２に記載の電子回路装置において、前記配線フォトビアの内側には前記感光性樹脂層が充填されることを特徴とする電子回路装置。
  4. 　請求項１乃至３の何れか１項に記載の電子回路装置において、前記配線フォトビアのアスペクト比は１．５以下であることを特徴とする電子回路装置。
  5. 　請求項１乃至４の何れか１項に記載の電子回路装置は、接続部を有する配線層を含むベース基板をさらに備え、
    　前記再配線層は、前記電子回路素子の前記接続部に直接的に接続する第１の配線フォトビアと、前記電子回路素子の外周に設けられ、前記配線と接続する一端とは反対側の他端において前記配線層の前記接続部に直接的に接続する第２の配線フォトビアとを備えることを特徴とする電子回路装置。
  6. 　請求項５に記載の電子回路装置は、素子厚が異なる複数の前記電子回路素子を、前記ベース基板側の面と対向する面に接続部を露出するように併設固定し、
    　前記再配線層は、夫々の前記電子回路素子の接続部に電気的に直接的に夫々接続する深さの異なる複数の前記配線フォトビアを備えたことを特徴とする電子回路装置。
  7. 　請求項１乃至５の何れか１項に記載の電子回路装置は、複数の前記電子回路素子の接続部を露出するように階段状に積層固定し、
    　前記再配線層は夫々の前記電子回路素子の接続部に電気的に直接的に夫々接続する深さの異なる複数の前記配線フォトビアを備えたことを特徴とする電子回路装置。
  8. 　少なくとも１つの電子回路素子の接続部の形成面および側面を少なくとも包有すると共に前記接続部の形成面を覆う上面を平坦化して感光性樹脂層を形成し、
    　前記感光性樹脂層を選択的に露光・現像することによって、前記電子回路素子の接続部を露出させる深さの異なる複数のビアホールを形成し、
    　前記複数のビアホールに前記電子回路素子の前記接続部に電気的に接続する深さの異なる複数の配線フォトビア、および前記電子回路素子の前記接続部の形成面と平行な同一面で夫々の前記配線フォトビアを電気的に接続する配線を形成し、
    　夫々の前記配線フォトビアは、前記選択的な露光による所定範囲の露光量制御により、前記電子回路素子の前記接続部に接続する底部と側壁が連続した樽状に形成すると共に、前記底部と反対側の上部との間の中間部の孔面に対して前記上部の孔面が狭まるように形成することを特徴とする電子回路装置の製造方法。
  9. 　請求項８に記載の電子回路装置の製造方法において、前記配線フォトビアは前記側壁と前記底部との間をなだらかに連続する湾曲面に形成することを特徴とする電子回路装置の製造方法。
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