JP2015056458A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2015056458A
JP2015056458A JP2013187776A JP2013187776A JP2015056458A JP 2015056458 A JP2015056458 A JP 2015056458A JP 2013187776 A JP2013187776 A JP 2013187776A JP 2013187776 A JP2013187776 A JP 2013187776A JP 2015056458 A JP2015056458 A JP 2015056458A
Authority
JP
Japan
Prior art keywords
insulating resin
resin layer
layer
semiconductor device
connection pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013187776A
Other languages
English (en)
Inventor
本間 荘一
Soichi Honma
荘一 本間
真也 志摩
Shinya Shima
真也 志摩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2013187776A priority Critical patent/JP2015056458A/ja
Priority to TW102144485A priority patent/TW201511203A/zh
Priority to CN201310726397.8A priority patent/CN104425432A/zh
Publication of JP2015056458A publication Critical patent/JP2015056458A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】クラックの発生を抑制することにより信頼性を向上させた半導体装置を提供する。
【解決手段】実施形態の半導体装置は、電極パッド11を有する半導体チップ1と、半導体チップ1上に設けられ、電極パッド11の少なくとも一部を露出させる開口部30を有する絶縁樹脂層3と、接続パッド41を有し、電極パッド11に電気的に接続されるように絶縁樹脂層3上に設けられた配線層4と、絶縁樹脂層3上および配線層4上に設けられ、接続パッド41の一部を露出させる開口部52と接続パッド41の周縁を覆う被覆部51とを有する絶縁樹脂層5と、開口部30で接続パッド41に電気的に接続された外部接続端子6とを具備する。被覆部51の幅は、接続パッド41の径の2.5%以上である。
【選択図】図1

Description

本発明の実施形態は、半導体装置に関する。
半導体装置のパッケージ構造の一つとして、ウエハレベルでパッケージ構造を形成した半導体パッケージ(Wafer level Chip Scale Package:WLCSP)が実用化されている。WLCSP構造の半導体装置の一例では、半導体チップの電極パッドに電気的に接続されるように再配線層を形成し、電極パッドを再配置することが行われている。具体的には、半導体チップの電極パッド上に再配線層を設け、再配線層が有する接続パッド上に下地金属層(Under Bamp Metal:UBM)を設け、その上にはんだバンプを設ける。このとき、接続パッド上に開口部を有する絶縁樹脂層が設けられ、該開口部において接続パッドと下地金属層とが電気的に接続される。WLCSP構造を採用することにより、例えば小型化、高密度実装化、低コスト化等を実現することができる。また、外部接続端子を半導体チップの平面領域の外側まで設けた、いわゆるファンアウト型のWLCSP構造を採用することにより外部接続端子数を増加することもできる。
WLCSP構造の半導体装置において、再配線層に起因してクラックが発生しやすいといった問題がある。特に熱サイクル試験(TCT)等の信頼性試験を実施した際に、例えば再配線層と絶縁樹脂層との熱膨張係数の違いによって接続パッドと絶縁樹脂層との界面が剥離したり、また界面の剥離が起点となってクラックが進行しやすいという課題がある。クラックが発生することにより、配線が破断する等信頼性を低下させる要因となるため、クラックの発生を抑制することが求められている。
米国特許出願公開第2011/215478号明細書
本発明が解決しようとする課題は、クラックの発生を抑制することで信頼性をより向上させた半導体装置を提供することである。
実施形態の半導体装置は、電極パッドを有する半導体チップと、半導体チップの電極パッドを有する面の少なくとも一部が露出するように、半導体チップが埋め込まれた第1の絶縁樹脂層と、半導体チップおよび第1の絶縁樹脂層上に設けられ、電極パッドの少なくとも一部を露出させる第1の開口部を有する第2の絶縁樹脂層と、接続パッドを有し、第1の開口部において第1の電極パッドに電気的に接続されるように第2の絶縁樹脂層上に設けられた配線層と、第2の絶縁樹脂層および配線層上に設けられ、接続パッドの一部を露出させる第2の開口部と接続パッドの周縁を覆う被覆部とを有する第3の絶縁樹脂層と、第2の開口部において接続パッドに電気的に接続された外部接続端子とを具備する。被覆部の幅は、接続パッドの径の2.5%以上である。
第1の実施形態による半導体装置を示す上面図および断面図である。 図1(B)に示す半導体装置の一部を拡大して示す断面図である。 図1に示す半導体装置の製造工程を示す断面図である。 図1に示す半導体装置の製造工程を示す断面図である。 図1に示す半導体装置の製造工程を示す断面図である。 図1に示す半導体装置の製造工程を示す断面図である。 第2の実施形態による半導体装置を示す上面図および断面図である。 図7に示す半導体装置の製造工程を示す断面図である。 図7に示す半導体装置の製造工程を示す断面図である。
以下、実施形態の半導体装置について、図面を参照して説明する。なお、各実施形態において、実質的に同一の構成部位には同一の符号を付し、説明を省略する。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。説明中の上下等の方向を示す用語は、特に明記が無い場合には後述する半導体基板の回路形成面側を上とした場合の相対的な方向を指し示し、重力加速度方向を基準とした現実の方向と異なる場合がある。
(第1の実施形態)
図1は、第1の実施形態による半導体装置を示す図であり、図1(A)は上面図であり、図1(B)は図1(A)の線分A−Bにおける断面図である。また、図2は、図1(B)に示す半導体装置の一部(領域20)を拡大して示す断面図である。図1および図2では、ファンアウト型の半導体装置について説明する。
<半導体装置の構造例>
図1(A)および図1(B)に示す半導体装置は、半導体チップ1と、半導体チップ1が埋め込まれた絶縁樹脂層2と、半導体チップ1および絶縁樹脂層2上に設けられた絶縁樹脂層3と、絶縁樹脂層3上に設けられた再配線層4と、絶縁樹脂層3上および再配線層4上に設けられた絶縁樹脂層5と、配線層4に電気的に接続された外部接続端子6と、を具備する。さらに、図1(B)に示すように、半導体チップ1が設けられていない絶縁樹脂層2の面に金属板7を設けてもよい。金属板7を設けることにより、半導体装置の反りを抑制することができる。さらに、金属板7上に絶縁樹脂層を設けてもよい。
半導体チップ1は、半導体素子を有する半導体基板10上に設けられた電極パッド11を有する。電極パッド11としては、例えばアルミニウムを用いる。さらに、半導体チップ1は、半導体基板10上に設けられたパッシベーション膜12を有する。パッシベーション膜12としては、例えば窒化シリコン膜を用いる。パッシベーション膜12を電極パッド11上に設け、パッシベーション膜12に開口部を設ける。また、パッシベーション膜12上にポリイミド等の有機膜を設けてもよい。
絶縁樹脂層2は、半導体チップ1の電極パッド11の設けられた面の少なくとも一部が露出するように設けられる。絶縁樹脂層2の弾性率(ヤング率)は、例えば0.03GPa以上5GPa以下程度であることが好ましい。弾性率が0.03GPa未満では、熱サイクル試験(TCT)によりクラックが生じやすく、配線が断線しやすくなる場合がある。弾性率が5GPaを超える場合、TCTにより外部接続端子6の寿命が短くなる。また、半導体装置の反りが大きくなる場合がある。さらに、弾性率を大きくするためには絶縁樹脂層2に入れるフィラーの量を増やさざるを得ず、絶縁樹脂層2の流動性が低下する。
絶縁樹脂層2の熱膨張係数は、例えば25ppm以上300ppm以下程度であることが好ましい。熱膨張係数が25ppm未満では、TCTにより外部接続端子の寿命が短くなる。また、樹脂に入れるフィラーの量を増やす必要があるためその分弾性率が大きくなり、半導体装置の反りが大きくなる場合がある。また、熱膨張係数が300ppmを超える場合、TCT試験を行った際に絶縁樹脂層2にクラックが生じやすく、配線が断線しやすくなる。
絶縁樹脂層2の厚さは、例えば100μm以上1mm以下程度であることが好ましい。厚さが100μm未満では、半導体チップ1を十分に保護できない場合がある。また、厚さが1mmを超えると絶縁樹脂層2の反りが大きくなる場合がある。絶縁樹脂層2としては、例えばエポキシ樹脂、シリコーン樹脂、エポキシ/シリコーン混合樹脂、アクリル樹脂、ポリイミド樹脂、ポリアミド樹脂、またはフェノール樹脂等を用いることができる。なお、上記樹脂としては、液状樹脂だけでなく、フィルム状樹脂やシート状樹脂(例えばシート状のビルドアップフィルムやシート状のエポキシ樹脂)等を用いてもよい。
絶縁樹脂層3は、図2に示すように、半導体チップ1の電極パッド11の少なくとも一部を露出させる開口部30を有する。開口部30の径は、例えば50μm程度である。絶縁樹脂層3の厚さは、例えば2μm以上20μm以下程度であることが好ましい。また、絶縁樹脂層3の弾性率は、例えば0.03GPa以上5GPa以下程度であることが好ましい。弾性率が0.03GPa未満では、TCTにより絶縁樹脂層3にクラックが生じやすく、配線が断線しやすくなる場合がある。また、弾性率が5GPaを超える場合、樹脂が硬すぎて半導体装置の反りが大きくなる場合がある。絶縁樹脂層3としては、例えばエポキシ樹脂、シリコーン樹脂、エポキシ/シリコーン混合樹脂、アクリル樹脂、ポリイミド樹脂、ポリアミド樹脂、またはフェノール樹脂等を用いることができる。なお、上記樹脂としては、液状樹脂だけでなく、フィルム状樹脂やシート状樹脂(例えばシート状のビルドアップフィルムやシート状のエポキシ樹脂)等を用いてもよい。
配線層4の具体例としては、電極パッド11を再配置する再配線層が挙げられる。配線層4は、図2に示すように、開口部30において電極パッド11に電気的に接続される。さらに、配線層4は接続パッド41を有する。なお、図2では、配線層4の上面の一部も図示しており、上面において、接続パッド41は、円形であるがこれに限定されない。配線層4の熱膨張係数は、例えば4ppm以上25ppm以下程度であることが好ましい。配線層4として用いるために、4ppm未満の金属材料を作ることは難しい。25ppmを超える金属材料では、樹脂との熱膨張係数差により密着性が低下する。配線層4としては、例えば銅、チタン、窒化チタン、クロム、ニッケル、金、またはパラジウム等の層を用いることができる。なお、上記材料の層の積層により配線層4を構成してもよい。また、配線層を2層以上設けてもよい。例えば、2層の配線層を設ける場合には、1層目の配線層を形成した後、1層目の配線層上に開口部を有する絶縁樹脂層を設け、絶縁樹脂層上に2層目の配線層を設け、開口部において2層目の配線層を1層目の配線層に電気的に接続させる。
絶縁樹脂層5は、図2に示すように、接続パッド41の周縁を覆う被覆部51と、接続パッド41の一部を露出させる開口部52と、を有する。さらに、被覆部51の幅(D1)は、接続パッド41の径(D2)の2.5%以上(被覆率D1/D2≧2.5%)とすることが好ましい。配線層4の熱膨張係数は、絶縁樹脂層5等の絶縁樹脂層の熱膨張係数よりも極端に小さい場合が多い。そのため、被覆部51の幅(D1)が2.5%より狭いと配線層4と絶縁樹脂層5との熱膨張係数差の影響で配線層4と絶縁樹脂層5の界面で剥離が生じやすく、該剥離部分が起点となってクラックが進展しやすくなる。そのような点に対して、被覆部51の幅(D1)を2.5%以上とすることにより、配線層4と絶縁樹脂層5の界面での剥離が抑制され、クラックの発生を抑制することができる。よって、半導体装置の信頼性を向上させることができる。
また、接続パッド41は、半導体チップ1に対して垂直な方向において、電極パッド11に重畳しない位置に配置されていることが好ましい。電極パッド11が設けられた部分は段差部があるため、その上に接続パッド41を形成すると段差が生じる。このような段差部では、TCTの際に、半導体基板10、絶縁樹脂層3、および配線層4の熱膨張係数差により段差部に応力集中が起こり、クラックが発生しやすい。特に、段差が2.5μmを超えると、クラックの発生が顕著となる。従って、段差が2μmを超える該段差部上に接続パッド41を重畳しないように配置することが好ましい。さらに、半導体チップ1上に有機膜を設けることにより段差部が生じる場合にも、2μmを超える該段差部上に接続パッド41を重畳しないように配置することが好ましい。これにより、半導体装置の信頼性を向上させることができる。
絶縁樹脂層5の弾性率は、例えば0.03GPa以上5GPa以下程度であることが好ましい。例えば、弾性率が0.03GPa未満では、TCTによりクラックが生じやすく、配線が断線しやすくなる。また、弾性率が5GPaを超える場合、絶縁樹脂層5が硬すぎて、半導体装置の反りが大きくなる場合がある。絶縁樹脂層5としては、絶縁樹脂層2に適用可能な樹脂のいずれかを用いることができる。
外部接続端子6は、開口部52において接続パッド41に電気的に接続される。外部接続端子6は、接続パッド41上に設けられた下地金属層61と、下地金属層61上に設けられた金属バンプ62と、を有する。なお、これに限定されず、例えば下地金属層61を設けずに、金属バンプ62を直接接続パッド41上に設けてもよい。下地金属層61としては、例えば銅、チタン、窒化チタン、クロム、ニッケル、金、又はパラジウム等の層を用いることができる。また、上記材料の層の積層により下地金属層61を構成してもよい。金属バンプ62としては、例えば金バンプ、またははんだバンプを用いることができ、はんだバンプの一例としては、錫−銀系、錫−銀−銅系、錫−銅系の鉛フリーはんだを用いることができる。なお、外部接続端子6の構造としては、金属バンプ62を用いた構造に限定されず、例えばランドタイプの外部接続端子等、他の構造を用いてもよい。
さらに、下地金属層61の径(D3)は、接続パッド41の径(D2)よりも小さいことが好ましい。下地金属層61の径が接続パッドの径よりも大きいと、半導体基板10と絶縁樹脂層2、絶縁樹脂層3、および絶縁樹脂層5との熱膨張係数差により、下地金属層61の端部に応力が集中し、クラックが発生しやすくなる。これに対し、下地金属層61の径(D3)を接続パッド41の径(D2)よりも小さくすることにより、接続パッド41が支えとなり下地金属層61の端部に対する応力集中を抑制することができ、クラックの発生を抑制することができる。よって、半導体装置の信頼性を向上させることができる。
また、図1(B)に示すように金属板7を設ける場合、金属板7としては、例えば銅、ニッケル、クロム、もしくは鉄、またはこれらの混合材料(例えば42アロイ等)の金属板を用いることができる。金属板7の厚さは、例えば50μm以上500μm以下程度であることが好ましい。厚さが50μm未満では、半導体装置の反りが大きくなり、厚さが500μmを超える場合、半導体装置が厚くなりすぎる場合がある。
<半導体装置の製造方法例>
次に、第1の実施形態における半導体装置の製造方法例について図3ないし図6を参照して説明する。図3ないし図6は、半導体装置の製造工程を示す断面図である。
まず図3(A)に示すように、支持基板111上に半導体チップ1を配置する。ここでは、12インチの半導体ウェハを準備し、半導体ウェハに半導体素子と100μmピッチで電極パッド11を形成する。さらに、半導体ウェハの厚さが100μm程度になるまで半導体ウェハの裏面を削り、ダイシングを行うことにより半導体チップ1を作製する。支持基板111としては、例えばシリコン基板、ガラス基板、サファイヤ基板、プリント基板、または金属基板等を用いることができる。支持基板111の厚さは、例えば0.3mm以上2mm以下程度であることが好ましい。
半導体チップ1の配置工程では、例えばチップマウンターを用いて半導体チップ1を支持基板111に配置することができる。このとき、支持基板111に接着層(図示せず)を形成し、該接着層上に半導体チップ1を配置することが好ましい。接着層としては、例えば熱可塑性樹脂、熱硬化性樹脂、ポリエチレンテレフタレート(PET)樹脂、その他熱で膨張し剥離可能な樹脂等を用いることができ、例えばポリイミド樹脂、アクリル樹脂、エポキシ樹脂、ポリアミド樹脂等を用いることができる。なお、上記樹脂としては、液状樹脂だけでなく、フィルム状樹脂やシート状樹脂を用いてもよい。接着層の厚さは、例えば10μm以上200μm以下程度であることが好ましい。厚さが10μm未満の場合、半導体チップ1の接着性が低下し、厚さが200μmを超える場合、接着層の平坦性が低下する。
さらに図3(A)に示すように、半導体チップ1を覆うように絶縁樹脂層2を形成し、絶縁樹脂層2に金属板7を貼り合わせる。例えば、金型を使用したモールド法、または印刷マスクを使用した印刷法等を用いることにより絶縁樹脂層2を形成することができる。このとき、所望の弾性率または熱膨張係数になるように、材料、厚さ等を調整する。さらに、金属板7を形成する場合、例えば絶縁樹脂層2が半硬化状態のときに金属板7を押しつけて密着させることにより金属板7を貼り合わせてもよい。
次に図3(B)に示すように、支持基板111を剥離する。例えば、密着性の弱い接着剤を用いて支持基板111に半導体チップ1等を配置した場合には、支持基板111と絶縁樹脂層2との間にナイフ等を差し込むことにより支持基板111を剥離することができる。また、熱可塑性樹脂または熱で膨張し剥離可能な樹脂を接着層として用いた場合には、加熱処理を行うことより、支持基板111を剥離することができる。なお、支持基板111の剥離後に半導体チップ1の表面に樹脂が残存している場合には、溶剤等で除去することが好ましい。
さらに図3(B)に示すように、支持基板112を金属板7に貼り合わせる。支持基板112としては、例えばシリコン基板、ガラス基板、サファイヤ基板、プリント基板、または金属基板等を用いることができる。支持基板112の厚さは、例えば0.3mm以上2mm以下程度であることが好ましい。なお、接着層を介して支持基板112を貼り合わせてもよい。このとき、接着層としては、半導体チップ1の配置の際に適用可能な接着層を用いることができる。また、支持基板111を剥離した状態で剛性が十分高い場合には、必ずしも支持基板112を貼り合わせなくてもよい。
次に図4(A)に示すように、半導体チップ1上に絶縁樹脂層3を形成し、絶縁樹脂層3の一部を除去することにより開口部30を形成する。例えば、フォトリソグラフィー技術を用いて絶縁樹脂層3上の一部にレジストを形成し、該レジストをマスクとしたエッチングにより絶縁樹脂層3に開口部30を形成することができる。感光性の絶縁樹脂層の場合、フォトリソグラフィー技術で直接開口形成が可能である。このとき、電極パッド11の少なくとも一部が露出するように開口部30の位置を設定する。
次に図4(B)に示すように、絶縁樹脂層3上に再配線層である配線層4を形成する。配線層4の形成工程では、まず絶縁樹脂層3上に第1の金属膜を形成する。例えば、スパッタリング法、蒸着法、めっき法等を用いて配線層4に適用可能な材料の金属膜を形成することにより第1の金属膜を形成することができる。ここでは、一例として厚さが0.03μm以上0.5μm以下のチタン膜を形成し、該チタン膜上に厚さが0.1μm以上1.0μm以下の銅膜を形成する。上記第1の金属膜は、シード層として機能する。フォトリソグラフィー技術を用いて厚さが10μmのレジストを第1の金属膜上に形成し、レジストにL/S(Line and Space)=50/50μmの開口部を形成する。
その後、上記レジストの開口部に厚さが1μm以上15μm以下の第2の金属膜を形成する。ここでは、電気めっき法を用いて厚さが5μmの銅膜を形成する。その後、レジストを除去し、第2の金属膜をマスクとしたエッチングで第1の金属膜の一部を除去することにより、配線層4を形成する。銅膜のエッチング液としては、例えば硫酸と過酸化水素の混合液を用いることができる。また、チタン膜のエッチング液としては、例えばフッ化水素または過酸化水素の溶液に水酸化カリウムを添加した混合液を用いることができる。
次に図5(A)に示すように、配線層4上に絶縁樹脂層5を形成し、フォトリソグラフィー技術を用いて絶縁樹脂層5上に開口部52を形成する。このとき、配線層4の接続パッド41の周縁が接続パッド41の径の2.5%以上の幅で絶縁樹脂層5に覆われ、接続パッド41の一部が露出し、且つ半導体チップ1に対して垂直な方向において電極パッド11に重畳しないように開口部52の径および位置を設定する。
次に図5(B)に示すように、配線層4の接続パッド41上に下地金属層61を形成する。下地金属層61の形成工程では、絶縁樹脂層5上に第1の金属膜を形成する。例えば、スパッタリング法、蒸着法、めっき法等を用いて下地金属層61として適用可能な材料の金属膜を形成することにより第1の金属膜を形成することができる。ここでは、一例として厚さが0.03μm以上0.5μm以下のチタン膜と厚さが0.1μm以上1μm以下の銅膜を形成することにより第3の金属膜を形成する。上記第1の金属膜は、シード層として機能する。さらに、フォトリソグラフィー技術を用いて厚さが10μmのレジストを第3の金属膜上に形成し、該レジストに径が400μmの開口部を形成し、該レジストの開口部に第4の金属膜を形成する。ここでは、電気めっき法を用いて、厚さが3μmの銅膜と厚さが2μmのニッケル膜と厚さが0.3μmの金膜とを順に形成することにより第4の金属膜を形成する。その後、レジストを除去し、第2の金属膜をマスクとしたエッチングにより第3の金属膜の一部を除去することにより、下地金属層61を形成する。
図6(A)に示すように、下地金属層61上に金属バンプ62を形成することにより、外部接続端子6を形成する。例えば、下地金属層61上にフラックスを塗布後、はんだボールを搭載し、リフロー炉に入れてはんだボールを溶融させ、下地金属層61と接合させる。その後、溶剤や純水洗浄によりフラックスを除去する。
次に図6(B)に示すように、支持基板112を剥離する。例えば、密着性の弱い接着剤を用いて支持基板112を貼り合わせた場合には、支持基板112と金属板7との間にナイフ等を差し込むことにより支持基板112を剥離することができる。また、熱可塑性樹脂または熱で膨張し剥離可能な樹脂を接着層として用いた場合には、加熱処理を行うことより、支持基板112を剥離することができる。なお、支持基板112の剥離後に金属板7の表面に樹脂が残存している場合には、溶剤等で除去することが好ましい。支持基板112の剥離の後、ダイサーを用いてダイシングラインに反ってダイシングを行う。以上の工程により、第1の実施形態の半導体装置を製造することができる。
上記工程により製造された半導体装置は、例えば−55℃〜150℃のTCTにおいて、2000サイクル経過後であっても配線層4の断線や絶縁樹脂層2、絶縁樹脂層3、絶縁樹脂層5などのクラックは発生しない。また、実装後−25℃〜125℃のTCTにおいて、1000サイクル経過後であっても金属バンプ62の破断は発生しない。
さらに、実際に被覆部51の幅(D1)を変えた複数の半導体装置のサンプルにおける、TCTの際のクラックの抑制効果について表1に示す。表1では、被覆部51の幅(D1)が接続パッド41の径の1.5%の場合と2.4%の場合と3.0%の場合とを比較しており、表1に示すバツ印は相対的にクラックの数が多いことを表し、三角印は相対的にクラックの数が少ないことを表し、丸印はクラックが無いことを表している。表1に示すように、被覆部51の幅(D1)を接続パッド41の径の2.5%以上にすることにより、TCTによるクラックの発生を抑制することができることがわかる。
Figure 2015056458
また、下地金属層61の径を変えた複数の半導体装置のサンプルにおける、TCTの際のクラックの抑制効果について表2に示す。表2では、下地金属層61の径(R_61)が接続パッド41の径(R_41)よりも大きい場合と小さい場合とを比較しており、表2に示すバツ印はクラックが有ることを表し、丸印はクラックが無いことを表している。表2に示すように、下地金属層61の径(R_61)を接続パッド41の径(R_41)よりも小さくすることにより、TCTによるクラックの発生を抑制することができることがわかる。
Figure 2015056458
また、接続パッド41の位置を変えた複数の半導体装置のサンプルにおける、TCTの際のクラックの抑制効果について表3に示す。表3では、接続パッド41が電極パッド11に重畳する場合と重畳しない場合とを比較しており、表3に示すバツ印はクラックが有ることを表し、丸印はクラックが無いことを表している。表3に示すように、接続パッド41を電極パッド11に重畳させないことにより、TCTによるクラックの発生を抑制することができることがわかる。
Figure 2015056458
(第2の実施形態)
図7は、第2の実施形態による半導体装置の構造を示す断面図であり、図7(A)は上面図であり、図7(B)は図7(A)の線分C−Dにおける断面図である。図7において、第1の実施形態と同一部分については同一符号を付し、第1の実施形態における半導体装置の説明を適宜援用する。
<半導体装置の構造例>
図7(A)および図7(B)に示す半導体装置は、図1(A)および図1(B)に示す半導体装置と同様に、半導体チップ1と、半導体チップ1が埋め込まれた絶縁樹脂層2と、半導体チップ1上に設けられた絶縁樹脂層3と、絶縁樹脂層3上に設けられた配線層4と、配線層4上に設けられた絶縁樹脂層5と、配線層4に電気的に接続された外部接続端子6と、を具備する。さらに、半導体チップ1が設けられていない絶縁樹脂層2の面に金属板7が設けられている。第1の実施形態と異なる点は、例えば金属板7の一部が除去され、金属板7が絶縁樹脂層8に覆われている点である。
金属板7は、例えばパッケージサイズ(線分C−D方向の幅)よりも50μm以上1mm以下程度小さいことが好ましい。絶縁樹脂層8としては、例えばエポキシ樹脂、シリコーン樹脂、エポキシ/シリコーン混合樹脂、アクリル樹脂、ポリイミド樹脂、ポリアミド樹脂、またはフェノール樹脂等を用いることができる。絶縁樹脂層8としては、液状樹脂だけでなく、例えばフィルム状樹脂やシート状樹脂を用いてもよい。なお、必ずしも絶縁樹脂層8を設けなくてもよい。その他、半導体チップ1、絶縁樹脂層2、絶縁樹脂層3、配線層4、絶縁樹脂層5、および外部接続端子6の構成については、第1の実施形態における半導体装置の説明を援用する。
<半導体装置の製造方法例>
次に、第2の実施形態における半導体装置の製造方法例について図8および図9を参照して説明する。図8および図9は、半導体装置の製造工程を示す断面図である。
まず図8(A)に示すように、第1の実施形態における半導体装置の製造工程と同様に下地金属層61までを形成し、支持基板112を剥離する。それぞれの構成要素の製造方法については第1の実施形態における半導体装置の製造方法例の説明を援用する。
次に図8(B)に示すように、金属板7に開口部70を形成する。開口部70の幅は、例えば30μm以上2mm以下程度である。また、開口部70は、半導体チップ1に対して垂直な方向において、格子状に複数形成する。例えば、フォトリソグラフィー技術を用いてレジストを金属板7上の一部に形成し、該レジストをマスクとしたエッチングにより金属板7に開口部70を形成することができる。なお、これに限定されず、ブレードを用いて金属板7の一部を除去することにより開口部70を形成してもよいし、レーザ描画を用いて金属板7の一部を除去することにより開口部70を形成してもよい。
さらに図8(B)に示すように、金属板7を覆うように絶縁樹脂層8を形成する。例えば、スピンコート法または印刷法等を用いて、もしくはホットメルトタイプの絶縁性樹脂フィルムを加熱圧着して、絶縁樹脂層8を形成することができる。次に図9(A)に示すように、接着層を介して絶縁樹脂層8に支持基板113を貼り合わせる。さらに、下地金属層61上にフラックスを塗布後、金属バンプ62を形成する。金属バンプ62の構成については第1の実施形態における金属バンプ62の説明を援用する。次に支持基板113を剥離する。例えば、密着性の弱い接着剤を用いて支持基板113を貼り合わせた場合には、支持基板113と金属板7との間にナイフ等を差し込むことにより支持基板113を剥離することができる。また、熱可塑性樹脂または熱で膨張し剥離可能な樹脂を接着層として用いた場合には、加熱処理を行うことより、支持基板113を剥離することができる。なお、支持基板113の剥離後に金属板7の表面に樹脂が残存している場合には、溶剤等で除去することが好ましい。次に図9(B)に示すように、ダイサーを用いて金属板7の開口部70をダイシングラインとしてダイシングを行う。以上の工程により半導体装置を製造することができる。
上記工程により製造された半導体装置は、例えば−55℃〜150℃のTCTにおいて、2000サイクル経過後であっても配線層4の断線や絶縁樹脂層2、絶縁樹脂層3、絶縁樹脂層5などのクラックは発生しない。また、実装後−25℃〜125℃のTCTにおいて、1000サイクル経過後であっても金属バンプ62の破断は発生しない。さらに、第2の実施形態では、金属板7のダイシングライン近傍に開口部70からなる溝を形成しておくため、ダイシングにより金属板7と絶縁樹脂層2とが剥離しにくくなる。
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1 半導体チップ、2 絶縁樹脂層、3 絶縁樹脂層、4 配線層、5 絶縁樹脂層、6 外部接続端子、7 金属板、8 絶縁樹脂層、10 半導体基板、11 電極パッド、12 パッシベーション膜、30 開口部、41 接続パッド、51 被覆部、52 開口部、61 下地金属層、62 バンプ、70 開口部、111 支持基板、112 支持基板、113 支持基板

Claims (5)

  1. 電極パッドを有する半導体チップと、
    前記半導体チップの前記電極パッドを有する面の少なくとも一部が露出するように、前記半導体チップが埋め込まれた第1の絶縁樹脂層と、
    前記半導体チップおよび前記第1の絶縁樹脂層上に設けられ、前記電極パッドの少なくとも一部を露出させる第1の開口部を有する第2の絶縁樹脂層と、
    接続パッドを有し、前記第1の開口部において前記第1の電極パッドに電気的に接続されるように前記第2の絶縁樹脂層上に設けられた配線層と、
    前記第2の絶縁樹脂層および前記配線層上に設けられ、前記接続パッドの一部を露出させる第2の開口部と前記接続パッドの周縁を覆う被覆部とを有する第3の絶縁樹脂層と、
    前記第2の開口部において前記接続パッドに電気的に接続された外部接続端子と、を具備し、
    前記被覆部の幅は、前記接続パッドの径の2.5%以上である半導体装置。
  2. 前記外部接続端子は、
    前記第2の開口部において前記接続パッド上に設けられた下地金属層と、
    前記下地金属層上に設けられた金属バンプと、を有し、
    前記下地金属層の径は、前記接続パッドの径よりも小さい、請求項1に記載の半導体装置。
  3. 前記半導体チップに対して垂直な方向において、前記接続パッドは前記電極パッドに重畳しない、請求項1または請求項2に記載の半導体装置。
  4. 前記第3の絶縁樹脂層の熱膨張係数は、25ppm以上300ppm以下であり、
    前記配線層の熱膨張係数は、4ppm以上25ppm以下である、請求項1ないし請求項3のいずれか1項に記載の半導体装置。
  5. 前記第1の絶縁樹脂層、前記第2の絶縁樹脂層、および前記第3の絶縁樹脂層の弾性率は、0.03GPa以上5GPa以下である、請求項1ないし請求項4のいずれか1項に記載の半導体装置。
JP2013187776A 2013-09-10 2013-09-10 半導体装置 Pending JP2015056458A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2013187776A JP2015056458A (ja) 2013-09-10 2013-09-10 半導体装置
TW102144485A TW201511203A (zh) 2013-09-10 2013-12-04 半導體裝置
CN201310726397.8A CN104425432A (zh) 2013-09-10 2013-12-25 半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013187776A JP2015056458A (ja) 2013-09-10 2013-09-10 半導体装置

Publications (1)

Publication Number Publication Date
JP2015056458A true JP2015056458A (ja) 2015-03-23

Family

ID=52820673

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013187776A Pending JP2015056458A (ja) 2013-09-10 2013-09-10 半導体装置

Country Status (3)

Country Link
JP (1) JP2015056458A (ja)
CN (1) CN104425432A (ja)
TW (1) TW201511203A (ja)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5978380B1 (ja) * 2015-12-25 2016-08-24 太陽インキ製造株式会社 半導体用封止材
JP2016192447A (ja) * 2015-03-30 2016-11-10 株式会社東芝 半導体装置
JP2017118094A (ja) * 2016-07-22 2017-06-29 太陽インキ製造株式会社 半導体用封止材
JP2017199702A (ja) * 2016-04-25 2017-11-02 京セラ株式会社 半導体素子内蔵基板およびその製造方法
WO2019049899A1 (ja) * 2017-09-11 2019-03-14 株式会社ライジングテクノロジーズ 電子回路装置及び電子回路装置の製造方法
CN110634827A (zh) * 2018-06-22 2019-12-31 三星电子株式会社 半导体封装件
JP2020068234A (ja) * 2018-10-22 2020-04-30 富士通株式会社 アンテナ一体型増幅器及び通信機
CN113097201A (zh) * 2021-04-01 2021-07-09 上海易卜半导体有限公司 半导体封装结构、方法、器件和电子产品
US11330712B2 (en) 2019-04-12 2022-05-10 Rising Technologies Co., Ltd. Electronic circuit device and method of manufacturing electronic circuit device
US11557542B2 (en) 2019-05-16 2023-01-17 Rising Technologies Co., Ltd. Electronic circuit device and method of manufacturing electronic circuit device
US12074130B2 (en) 2019-06-10 2024-08-27 Rising Technologies Co., Ltd. Electronic circuit device

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020150224A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体装置
US11476211B2 (en) 2019-12-19 2022-10-18 Nepes Co., Ltd. Semiconductor package and manufacturing method thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005167191A (ja) * 2003-12-03 2005-06-23 Advanced Chip Engineering Technology Inc ファンアウト型ウェハレベルパッケージ構造及びその製造方法
JP2010092974A (ja) * 2008-10-06 2010-04-22 Fujikura Ltd 半導体装置及びその製造方法、並びに電子装置
US20110108981A1 (en) * 2009-11-10 2011-05-12 Maxim Integrated Products, Inc. Redistribution layer enhancement to improve reliability of wafer level packaging
JP2011114133A (ja) * 2009-11-26 2011-06-09 Sanyo Electric Co Ltd 半導体装置及びその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010251687A (ja) * 2009-03-26 2010-11-04 Sanyo Electric Co Ltd 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005167191A (ja) * 2003-12-03 2005-06-23 Advanced Chip Engineering Technology Inc ファンアウト型ウェハレベルパッケージ構造及びその製造方法
JP2010092974A (ja) * 2008-10-06 2010-04-22 Fujikura Ltd 半導体装置及びその製造方法、並びに電子装置
US20110108981A1 (en) * 2009-11-10 2011-05-12 Maxim Integrated Products, Inc. Redistribution layer enhancement to improve reliability of wafer level packaging
JP2011114133A (ja) * 2009-11-26 2011-06-09 Sanyo Electric Co Ltd 半導体装置及びその製造方法

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016192447A (ja) * 2015-03-30 2016-11-10 株式会社東芝 半導体装置
US10115704B2 (en) 2015-03-30 2018-10-30 Toshiba Memory Corporation Semiconductor device
JP5978380B1 (ja) * 2015-12-25 2016-08-24 太陽インキ製造株式会社 半導体用封止材
JP2017199702A (ja) * 2016-04-25 2017-11-02 京セラ株式会社 半導体素子内蔵基板およびその製造方法
JP2017118094A (ja) * 2016-07-22 2017-06-29 太陽インキ製造株式会社 半導体用封止材
US11189571B2 (en) 2017-09-11 2021-11-30 Rising Technologies Co., Ltd. Electronic circuit device and method of manufacturing electronic circuit device
WO2019049899A1 (ja) * 2017-09-11 2019-03-14 株式会社ライジングテクノロジーズ 電子回路装置及び電子回路装置の製造方法
CN110634827A (zh) * 2018-06-22 2019-12-31 三星电子株式会社 半导体封装件
CN110634827B (zh) * 2018-06-22 2023-08-11 三星电子株式会社 半导体封装件
JP2020068234A (ja) * 2018-10-22 2020-04-30 富士通株式会社 アンテナ一体型増幅器及び通信機
JP7140969B2 (ja) 2018-10-22 2022-09-22 富士通株式会社 アンテナ一体型増幅器及び通信機
US11696400B2 (en) 2019-04-12 2023-07-04 Rising Technologies Co., Ltd. Embedded module
US11330712B2 (en) 2019-04-12 2022-05-10 Rising Technologies Co., Ltd. Electronic circuit device and method of manufacturing electronic circuit device
US11557542B2 (en) 2019-05-16 2023-01-17 Rising Technologies Co., Ltd. Electronic circuit device and method of manufacturing electronic circuit device
US12074130B2 (en) 2019-06-10 2024-08-27 Rising Technologies Co., Ltd. Electronic circuit device
CN113097201A (zh) * 2021-04-01 2021-07-09 上海易卜半导体有限公司 半导体封装结构、方法、器件和电子产品
CN113097201B (zh) * 2021-04-01 2023-10-27 上海易卜半导体有限公司 半导体封装结构、方法、器件和电子产品

Also Published As

Publication number Publication date
TW201511203A (zh) 2015-03-16
CN104425432A (zh) 2015-03-18

Similar Documents

Publication Publication Date Title
JP2015056458A (ja) 半導体装置
JP5897486B2 (ja) 半導体装置
US8410614B2 (en) Semiconductor device having a semiconductor element buried in an insulating layer and method of manufacturing the same
JP5563814B2 (ja) 半導体装置及びその製造方法
JP5135246B2 (ja) 半導体モジュールおよびその製造方法、ならびに携帯機器
JP2019075578A (ja) 半導体パッケージ及びその製造方法
JP2011187551A (ja) 半導体装置の製造方法および半導体装置
JP2011204765A (ja) 半導体装置の製造方法及び半導体装置
JP5830702B2 (ja) 回路装置の製造方法
US20130280904A1 (en) Method for chip packaging
JP2008210912A (ja) 半導体装置及びその製造方法
JP2009016882A (ja) 半導体装置およびその製造方法
JP2009129982A (ja) 半導体装置及びその製造方法
JP2013021085A (ja) インターポーザ及びその製造方法、並びに半導体装置及びその製造方法
JP2012134270A (ja) 半導体装置及びその製造方法
JP2008311593A (ja) 電子装置
JP2011155313A (ja) 半導体装置
JP2014072494A (ja) 半導体装置及びその製造方法
JP2008204968A (ja) 半導体パッケージ基板とその製造方法
JP2008288481A (ja) 半導体装置およびその製造方法
JP2007294558A (ja) 半導体装置およびその製造方法
JP5370216B2 (ja) 半導体装置の製造方法
JP5175823B2 (ja) 半導体パッケージの製造方法
JP2009135345A (ja) 半導体装置及びその製造方法
JP2006202882A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150805

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20151130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20151215

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20160927