JP2011155313A - 半導体装置 - Google Patents
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Abstract
【解決手段】 銅箔からなるベース板41の上面にエポキシ系樹脂等からなる下層絶縁膜1を形成する。次に、下層絶縁膜1の上面に半導体構成体2を接着層3を介して搭載する。次に、半導体構成体2の周囲における下層絶縁膜1の上面にエポキシ系樹脂等からなる絶縁層31を形成し、且つ、絶縁層31の上面側にガラス布基材エポキシ樹脂等からなる絶縁基板32を埋め込む。次に、ベース板41を除去する。したがって、完成した半導体装置はベース板41を備えておらず、外部接続用電極の配置領域が半導体構成体2の平面サイズよりも大きい(Fan−out)ものにおいて、薄型化することができる。
【選択図】 図4
Description
前記下層絶縁膜上に、半導体基板および該半導体基板下に設けられた複数の外部接続用電極を有する複数の半導体構成体を、前記複数の外部接続用電極が前記下層絶縁膜によって覆われるように配置して、固着する半導体構成体固着工程と、
前記半導体構成体の周囲における前記下層絶縁膜上に絶縁層を形成し、且つ、前記絶縁層の上面側に枠状の絶縁基板を埋め込む絶縁基板埋込工程と、
前記ベース板を除去するベース板除去工程と、
該ベース板除去工程の後に、前記下層絶縁膜下に下層配線を該下層絶縁膜に形成された開口部を介して前記半導体構成体の外部接続用電極に接続させて形成する下層配線形成工程と、
前記半導体構成体間における前記下層絶縁膜、前記絶縁層および前記絶縁基板を切断して半導体装置を複数個得る半導体装置個片化工程とを備えることを特徴とする。
好ましくは、前記下層絶縁膜準備工程は、前記ベース板上に形成された既硬化の前記下層絶縁膜を準備することを含み、
前記絶縁基板埋込工程は、前記半導体構成体の周囲における前記下層絶縁膜上に半硬化の前記絶縁層を形成し、且つ、前記絶縁層を加熱加圧することによって該絶縁層が前記絶縁基板と前記半導体構成体との間の隙間に充填されて、該絶縁層の上面側に枠状の前記絶縁基板を埋め込むことを含む。
好ましくは、前記絶縁基板上には上層配線が形成されている。
好ましくは、前記絶縁基板埋込工程は、一方の面に別の下層配線、他方の面に前記上層配線、および、該別の下層配線と該上層配線とを接続する導通部が予め形成されている前記絶縁基板を準備する絶縁基板準備工程を含み、
該一方の面を前記絶縁層に向けるようにして該絶縁層の上面側に前記絶縁基板を埋め込むことを含む。
好ましくは、前記下層配線形成工程は、前記下層配線の形成と同時に、前記下層絶縁膜下に前記下層配線を該下層絶縁膜に形成された別の開口部を介して前記別の下層配線に接続させて形成する。
好ましくは、前記下層配線形成工程は、前記下層絶縁膜にレーザビームの照射により前記開口部を形成する開口部形成工程を含む。
好ましくは、前記下層配線形成工程は、前記下層絶縁膜にレーザビームの照射により前記開口部及び前記別の開口部を同時に形成することを含む。
好ましくは、前記ベース板除去工程の前に、前記上層配線上及び前記絶縁基板上に保護フィルムを貼り付ける保護フィルム貼付工程を含み、
前記下層配線形成工程の後に、前記保護フィルムを剥離する保護フィルム剥離工程を含む。
好ましくは、前記絶縁基板準備工程は、前記上層配線上及び前記絶縁基板上に、前記上層配線の接続パッド部に対応する部分に開口部を有する上層オーバーコート膜が予め形成されている前記絶縁基板を準備することを含み、
前記ベース板除去工程の前に、前記上層オーバーコート膜上に保護フィルムを貼り付ける保護フィルム貼付工程を含み、
前記下層配線形成工程の後に、前記保護フィルムを剥離する保護フィルム剥離工程を含む。
好ましくは、前記下層絶縁膜準備工程は、金属からなる前記ベース板、該ベース板上に形成された保護金属層、該保護金属層上に形成された下地金属層および該下地金属層上に形成された前記下層絶縁膜を準備することを含む。
好ましくは、前記ベース板を除去する工程は、前記保護金属層を除去することを含む。
好ましくは、前記ベース板、前記下地金属層は銅からなり、前記保護金属層はニッケルからなる。
好ましくは、前記下層絶縁膜準備工程は、前記下地金属層のうちの前記下層絶縁膜に接触する面に予め表面粗化処理を施す表面粗化処理工程を含み、樹脂を含む材料によって前記下層絶縁膜を形成することを含む。
好ましくは、前記下層配線形成工程は、前記下地金属層下に別の下地金属層を形成し、前記別の下地金属層下に電解メッキにより上部金属層を形成する金属層形成工程を含む。
好ましくは、前記ベース板、前記下地金属層、前記別の下地金属層および前記上部金属層は銅からなり、前記保護金属層はニッケルからなる。
好ましくは、前記ベース板除去工程の後に、前記下層絶縁膜、前記絶縁層および前記絶縁基板に貫通孔を形成する貫通孔形成工程を含み、
前記下層配線形成工程は、前記下層配線の形成と同時に、前記絶縁基板上に前記上層配線を形成し、且つ、前記貫通孔内に前記下層配線および前記上層配線に接続するように導通部を形成することを含む。
好ましくは、前記貫通孔形成工程は、前記絶縁層および前記絶縁基板に機械的に前記貫通孔を形成することを含む。
好ましくは、前記ベース板を除去する工程は、エッチングによる方法である。
好ましくは、前記ベース板は金属箔からなり、前記ベース板を除去する工程は、エッチング液を用いたウエットエッチングによる方法である。
好ましくは、前記下層絶縁膜上に前記半導体構成体を固着する工程は、前記下層絶縁膜上に接着材を予め供給し、前記半導体構成体を前記下層絶縁膜上に加熱加圧する工程を含む。
好ましくは、前記下層絶縁膜上に前記半導体構成体を固着する工程は、前記下層絶縁膜上に接着シートを予め供給し、前記半導体構成体を前記下層絶縁膜上に加熱加圧する工程を含む。
図1はこの発明の第1実施形態としての半導体装置の断面図を示す。この半導体装置はエポキシ系樹脂、ポリイミド系樹脂、ガラス布基材エポキシ樹脂等からなる平面方形状の下層絶縁膜1を備えている。下層絶縁膜1の上面中央部には半導体構成体2がエポキシ系樹脂等からなる接着層3を介して搭載されている。この場合、下層絶縁膜1の平面サイズは半導体構成体2の平面サイズよりも大きくなっている。
図12はこの発明の第2実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と異なる点は、半導体構成体2のシリコン基板4の上面、上層配線34を含む絶縁基板32の上面およびその間に設けられた絶縁層31の上面にソルダーレジスト等からなる上層オーバーコート膜38を設けた点である。この場合も、上層配線34の接続パッド部に対応する部分における上層オーバーコート膜38には開口部39が設けられている。
図13はこの発明の第3実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と異なる点は、下層配線22を、銅からなる第1の下地金属層23a、銅からなる第2の下地金属層23bおよび銅からなる下部金属層24の3層構造とした点である。この場合、半導体構成体2の柱状電極13の下面中央部に対応する部分における第1の下地金属層23a、下層絶縁膜1および接着層3には開口部21が設けられている。
図22はこの発明の第4実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と大きく異なる点は、絶縁基板32の部分をいわゆる両面配線構造とせずに、下層絶縁膜1の下面に設けられた下層配線22と絶縁基板32の上面に設けられた上層配線61とを、下層絶縁膜1、絶縁層31および絶縁基板32に設けられた貫通孔64の内壁面に設けられた上下導通部65を介して接続した点である。
図30はこの発明の第5実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と異なる点は、絶縁基板32の上面に内周部に上層配線34の一部からなるグランド端子34aを露出させて設け、半導体構成体2のシリコン基板4の上面、その周囲における絶縁層31の上面および露出されたグランド端子34aの上面に導電性ペースト等からなる導電層72を設けた点である。このようにした場合には、半導体構成体2のシリコン基板4の上面をグランド電位とすることができ、且つ、半導体構成体2のシリコン基板4の上面側をシールド構造とすることができる。
図31はこの発明の第6実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と異なる点は、半導体構成体2のシリコン基板4の上面、その周囲における絶縁層31の上面およびその周囲における上層オーバーコート膜38の上面に導電性ペースト等からなる熱伝導層73を設け、熱伝導層73の上面に多数のフィン74aを有する放熱部材74を設けた点である。このようにした場合には、半導体構成体2のシリコン基板4の下面に設けられた集積回路で発生する熱を熱伝導層73および放熱部材74を介して速やかに放熱することができる。この場合、上層配線34の接続パッドに対応する部分における上層オーバーコート膜38には開口部39は設けられていない。
図32はこの発明の第7実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と大きく異なる点は、下層配線および上層配線を2層配線構造とした点である。すなわち、第1の下層絶縁膜1Aの下面に設けられた第1の下層配線22Aの一端部は、第1の下層絶縁膜1Aおよび接着層3に設けられた開口部21Aを介して半導体構成体2の柱状電極13に接続されている。また、第1の下層配線22Aは、第1の下層絶縁膜1Aおよび絶縁層31に設けられた開口部37を介して中間下層配線33の接続パッド部に接続されている。
図33はこの発明の第8実施形態としての半導体装置の要部の断面図を示す。この半導体装置において、図1に示す半導体装置と大きく異なる点は、半導体構成体2の周囲における下層絶縁膜1の上面に抵抗やコンデンサ等からなるチップ部品81を接着層82を介して接着した点である。チップ部品81は、絶縁基板32に設けられた開口部32a内に挿通され、下層絶縁膜1上に配置される。この場合、2本の下層配線22の各一端部は、下層絶縁膜1および接着層82に形成された開口部83を介してチップ部品51の両電極84に接続されている。
図34はこの発明の第9実施形態としての半導体装置の要部の断面図を示す。この半導体装置において、図33に示す半導体装置と異なる点は、半導体構成体2の周囲における下層絶縁膜1の上面に予め形成された2層構造の2つの接続パッド85上にチップ部品81を搭載した点である。この場合、チップ部品81の両電極84は2つの接続パッド85に半田86を介して接続されている。また、下層配線22は、下層絶縁膜1に形成された開口部87を介して接続パッド85に接続されている。
図35はこの発明の第10実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と異なる点は、半導体構成体2が非接着材料からなる封止膜14を備えていない点である。すなわち、半導体構成体2の配線10および柱状電極13を含む保護膜8の下面は、直接、接着層3により覆われ、該接着層3を介して下層絶縁膜1の上面中央部に接着されている。そして、下層配線22の一端部は、下層絶縁膜22および接着層3の開口部21を介して半導体構成体2の柱状電極13に接続されている。
図36はこの発明の第11実施形態としての半導体装置の断面図を示す。この半導体装置において、図35に示す半導体装置と異なる点は、半導体構成体2がさらに柱状電極13を備えていない点である。したがって、この場合、半導体構成体2の配線10を含む保護膜8の下面は接着層3を介して下層絶縁膜1の上面中央部に接着されている。そして、下層配線22の一端部は、下層絶縁膜22および接着層3の開口部21を介して半導体構成体2の配線10の接続パッド部(外部接続用電極)に接続されている。
図37はこの発明の第12実施形態としての半導体装置の断面図を示す。この半導体装置において、図36に示す半導体装置と異なる点は、半導体構成体2の配線10を含む保護膜8の下面にポリイミド系樹脂、エポキシ系樹脂等の絶縁材からなる静電気防止用の保護膜91を設けた点である。したがって、この場合、半導体構成体2の静電気用保護膜91の下面は接着層3を介して下層絶縁膜1の上面中央部に接着されている。そして、下層配線22の一端部は、下層絶縁膜22、接着層3および保護膜91の開口部21を介して半導体構成体2の配線10の接続パッド部に接続されている。
2 半導体構成体
3 接着層
4 シリコン基板
5 接続パッド
6 絶縁膜
8 保護膜
10 配線
13 柱状電極
14 封止膜
22 下層配線
25 下層オーバーコート膜
27 半田ボール
31 絶縁層
32 絶縁基板
33 中間下層配線
34 上層配線
36 上下導通部
38 上層オーバーコート膜
41 ベース板
Claims (21)
- ベース板及び該ベース板上に形成された下層絶縁膜を準備する下層絶縁膜準備工程と、
前記下層絶縁膜上に、半導体基板および該半導体基板下に設けられた複数の外部接続用電極を有する複数の半導体構成体を、前記複数の外部接続用電極が前記下層絶縁膜によって覆われるように配置して、固着する半導体構成体固着工程と、
前記半導体構成体の周囲における前記下層絶縁膜上に絶縁層を形成し、且つ、前記絶縁層の上面側に枠状の絶縁基板を埋め込む絶縁基板埋込工程と、
前記ベース板を除去するベース板除去工程と、
該ベース板除去工程の後に、前記下層絶縁膜下に下層配線を該下層絶縁膜に形成された開口部を介して前記半導体構成体の外部接続用電極に接続させて形成する下層配線形成工程と、
前記半導体構成体間における前記下層絶縁膜、前記絶縁層および前記絶縁基板を切断して半導体装置を複数個得る半導体装置個片化工程とを備えることを特徴とする半導体装置の製造方法。 - 請求項1に記載の発明において、
前記下層絶縁膜準備工程は、前記ベース板上に形成された既硬化の前記下層絶縁膜を準備することを含み、
前記絶縁基板埋込工程は、前記半導体構成体の周囲における前記下層絶縁膜上に半硬化の前記絶縁層を形成し、且つ、前記絶縁層を加熱加圧することによって該絶縁層が前記絶縁基板と前記半導体構成体との間の隙間に充填されて、該絶縁層の上面側に枠状の前記絶縁基板を埋め込むことを含むことを特徴とする半導体装置の製造方法。 - 請求項1又は2に記載の発明において、前記絶縁基板上には上層配線が形成されていることを特徴とする半導体装置の製造方法。
- 請求項3に記載の発明において、前記絶縁基板埋込工程は、一方の面に別の下層配線、他方の面に前記上層配線、および、該別の下層配線と該上層配線とを接続する導通部が予め形成されている前記絶縁基板を準備する絶縁基板準備工程を含み、
該一方の面を前記絶縁層に向けるようにして該絶縁層の上面側に前記絶縁基板を埋め込むことを含むことを特徴とする半導体装置の製造方法。 - 請求項4に記載の発明において、前記下層配線形成工程は、前記下層配線の形成と同時に、前記下層絶縁膜下に前記下層配線を該下層絶縁膜に形成された別の開口部を介して前記別の下層配線に接続させて形成することを特徴とする半導体装置の製造方法。
- 請求項3乃至5の何れか一項に記載の発明において、前記下層配線形成工程は、前記下層絶縁膜にレーザビームの照射により前記開口部を形成する開口部形成工程を含むことを特徴とする半導体装置の製造方法。
- 請求項5に記載の発明において、前記下層配線形成工程は、前記下層絶縁膜にレーザビームの照射により前記開口部及び前記別の開口部を同時に形成することを含むことを特徴とする半導体装置の製造方法。
- 請求項3乃至7の何れか一項に記載の発明において、
前記ベース板除去工程の前に、前記上層配線上及び前記絶縁基板上に保護フィルムを貼り付ける保護フィルム貼付工程を含み、
前記下層配線形成工程の後に、前記保護フィルムを剥離する保護フィルム剥離工程を含むことを特徴とする半導体装置の製造方法。 - 請求項3乃至7の何れか一項に記載の発明において、
前記絶縁基板準備工程は、前記上層配線上及び前記絶縁基板上に、前記上層配線の接続パッド部に対応する部分に開口部を有する上層オーバーコート膜が予め形成されている前記絶縁基板を準備することを含み、
前記ベース板除去工程の前に、前記上層オーバーコート膜上に保護フィルムを貼り付ける保護フィルム貼付工程を含み、
前記下層配線形成工程の後に、前記保護フィルムを剥離する保護フィルム剥離工程を含むことを特徴とする半導体装置の製造方法。 - 請求項9に記載の発明において、
前記下層絶縁膜準備工程は、金属からなる前記ベース板、該ベース板上に形成された保護金属層、該保護金属層上に形成された下地金属層および該下地金属層上に形成された前記下層絶縁膜を準備することを含むことを特徴とする半導体装置の製造方法。 - 請求項10に記載の発明において、前記ベース板を除去する工程は、前記保護金属層を除去することを含むことを特徴とする半導体装置の製造方法。
- 請求項11に記載の発明において、前記ベース板、前記下地金属層は銅からなり、前記保護金属層はニッケルからなることを特徴とする半導体装置の製造方法。
- 請求項10乃至12の何れか一項に記載の発明において、前記下層絶縁膜準備工程は、前記下地金属層のうちの前記下層絶縁膜に接触する面に予め表面粗化処理を施す表面粗化処理工程を含み、樹脂を含む材料によって前記下層絶縁膜を形成することを含むことを特徴とする半導体装置の製造方法。
- 請求項10乃至13の何れか一項に記載の発明において、前記下層配線形成工程は、前記下地金属層下に別の下地金属層を形成し、前記別の下地金属層下に電解メッキにより上部金属層を形成する金属層形成工程を含むことを特徴とする半導体装置の製造方法。
- 請求項14に記載の発明において、前記ベース板、前記下地金属層、前記別の下地金属層および前記上部金属層は銅からなり、前記保護金属層はニッケルからなることを特徴とする半導体装置の製造方法。
- 請求項4に記載の発明において、前記ベース板除去工程の後に、前記下層絶縁膜、前記絶縁層および前記絶縁基板に貫通孔を形成する貫通孔形成工程を含み、
前記下層配線形成工程は、前記下層配線の形成と同時に、前記絶縁基板上に前記上層配線を形成し、且つ、前記貫通孔内に前記下層配線および前記上層配線に接続するように導通部を形成することを含むことを特徴とする半導体装置の製造方法。 - 請求項16に記載の発明において、前記貫通孔形成工程は、前記絶縁層および前記絶縁基板に機械的に前記貫通孔を形成することを含むことを特徴とする半導体装置の製造方法。
- 請求項1乃至17の何れか一項に記載の発明において、前記ベース板を除去する工程は、エッチングによる方法であることを特徴とする半導体装置の製造方法。
- 請求項1乃至18の何れか一項に記載の発明において、前記ベース板は金属箔からなり、前記ベース板を除去する工程は、エッチング液を用いたウエットエッチングによる方法であることを特徴とする半導体装置の製造方法。
- 請求項1乃至19の何れか一項に記載の発明において、前記下層絶縁膜上に前記半導体構成体を固着する工程は、前記下層絶縁膜上に接着材を予め供給し、前記半導体構成体を前記下層絶縁膜上に加熱加圧する工程を含むことを特徴とする半導体装置の製造方法。
- 請求項1乃至20の何れか一項に記載の発明において、前記下層絶縁膜上に前記半導体構成体を固着する工程は、前記下層絶縁膜上に接着シートを予め供給し、前記半導体構成体を前記下層絶縁膜上に加熱加圧する工程を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011110928A JP2011155313A (ja) | 2011-05-18 | 2011-05-18 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2011110928A JP2011155313A (ja) | 2011-05-18 | 2011-05-18 | 半導体装置 |
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Application Number | Title | Priority Date | Filing Date |
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JP2007217876A Division JP4752825B2 (ja) | 2007-08-24 | 2007-08-24 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011155313A true JP2011155313A (ja) | 2011-08-11 |
Family
ID=44541004
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011110928A Pending JP2011155313A (ja) | 2011-05-18 | 2011-05-18 | 半導体装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2011155313A (ja) |
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