JP2009182202A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】 完成された半導体装置を複数個形成することが可能なサイズのベース板52上に形成された下層絶縁膜1の上面側に第1の下層配線2が埋め込まれたものを準備する。次に、第1の下層配線2の外観検査または導通検査を行なう。そして、この検査により、第1の下層配線2が所期の通り形成されていると判定された半導体装置形成領域のみに半導体構成体6を搭載する。これにより、歩留を向上することができる。
【選択図】 図7
Description
請求項2に記載の発明に係る半導体装置の製造方法は、請求項1に記載の発明において、前記第1の下層配線を形成する工程後に、前記第1の下層配線の検査を行ない、この検査により良と判定された前記第1の下層配線を含む半導体装置形成領域のみに前記半導体構成体を固着することを特徴とするものである。
請求項3に記載の発明に係る半導体装置の製造方法は、請求項1に記載の発明において、前記第1の下層配線は前記下層絶縁膜の上面側に埋め込まれることを特徴とするものである。
請求項4に記載の発明に係る半導体装置の製造方法は、請求項3に記載の発明において、前記第1の下層配線を前記下層絶縁膜の上面側に埋め込む工程は、別のベース板下に前記第1の下層配線を形成し、前記第1の下層配線の下面および前記別のベース板の下面と前記ベース板の上面との間に前記下層絶縁膜を形成し、前記別のベース板を除去する工程を含むことを特徴とするものである。
請求項5に記載の発明に係る半導体装置の製造方法は、請求項1に記載の発明において、前記第1の下層配線は、前記ベース板上に形成された前記下層絶縁膜上に形成することを特徴とするものである。
請求項6に記載の発明に係る半導体装置の製造方法は、請求項1に記載の発明において、前記第1の下層配線は前記ベース板上に形成し、前記第1の下層配線上および前記ベース板上に前記下層絶縁膜を形成することを特徴とするものである。
請求項7に記載の発明に係る半導体装置の製造方法は、請求項1に記載の発明において、前記下層配線は、前記前記半導体構成体の外部接続用電極に対応する部分に開口部を有することを特徴とするものである。
請求項8に記載の発明に係る半導体装置の製造方法は、請求項7に記載の発明において、前記ベース板を除去する工程後に、開口部を有する前記下層配線をマスクとしてレーザビームを照射することにより、前記前記半導体構成体の外部接続用電極に対応する部分における前記下層絶縁膜に開口部を形成する工程を有することを特徴とするものである。
請求項9に記載の発明に係る半導体装置の製造方法は、請求項8に記載の発明において、前記第2の下層配線を形成する工程は、前記下層配線の開口部および前記下層絶縁膜の開口部を介して、前記第1の下層配線と前記半導体構成体の外部接続用電極とを接続するための接続パッド部を形成する工程を含むことを特徴とするものである。
請求項10に記載の発明に係る半導体装置の製造方法は、請求項9に記載の発明において、前記下層絶縁膜上に前記半導体構成体を固着する工程は、前記下層絶縁膜上に接着材を予め供給し、前記半導体構成体を前記下層絶縁膜上に加熱加圧する工程を含むことを特徴とするものである。
請求項11に記載の発明に係る半導体装置の製造方法は、請求項10に記載の発明において、前記レーザビームの照射により前記下層絶縁膜に開口部を形成する工程は、前記接着材からなる接着層に開口部を形成する工程を含むことを特徴とするものである。
請求項12に記載の発明に係る半導体装置の製造方法は、請求項9に記載の発明において、前記下層絶縁膜上に前記半導体構成体を固着する工程は、前記下層絶縁膜上に接着シートを予め供給し、前記半導体構成体を前記下層絶縁膜上に加熱加圧する工程を含むことを特徴とするものである。
請求項13に記載の発明に係る半導体装置の製造方法は、請求項12に記載の発明において、前記レーザビームの照射により前記下層絶縁膜に開口部を形成する工程は、前記接着シートからなる接着層に開口部を形成する工程を含むことを特徴とするものである。
請求項14に記載の発明に係る半導体装置の製造方法は、請求項9に記載の発明において、前記第2の下層配線を形成する工程の前に、前記下層絶縁膜下に、前記第1の下層配線の接続パッド部に対応する部分に開口部を有するレーザマスク層を形成する工程を有し、前記レーザビームの照射により前記下層絶縁膜に開口部を形成する工程は、開口部を有する前記レーザマスク層をマスクとして、前記第1の下層配線の接続パッド部に対応する部分における前記下層絶縁膜に開口部を形成する工程を含み、前記第2の下層配線を前記レーザマスク層の開口部および前記下層絶縁膜の開口部を介して前記第1の下層配線の接続パッド部に接続させることを特徴とするものである。
請求項15に記載の発明に係る半導体装置の製造方法は、請求項1に記載の発明において、前記絶縁層を形成する工程は、前記半導体構成体の周囲における前記下層絶縁膜上に絶縁層を形成し、且つ、前記半導体構成体および前記絶縁層上に上層絶縁膜を形成する工程を含むことを特徴とするものである。
請求項16に記載の発明に係る半導体装置の製造方法は、請求項15に記載の発明において、前記上層絶縁膜は形成された状態ではサブベース板下に形成され、前記ベース板を除去する工程は前記サブベース板を除去する工程を含むことを特徴とするものである。
請求項17に記載の発明に係る半導体装置の製造方法は、請求項15に記載の発明において、前記上層絶縁膜上に上層配線を形成する工程を有することを特徴とするものである。
請求項18に記載の発明に係る半導体装置の製造方法は、請求項17に記載の発明において、前記上層絶縁膜下に別の上層配線が予め形成され、前記上層絶縁膜上に前記上層配線を前記別の上層配線に接続させて形成することを特徴とするものである。
請求項19に記載の発明に係る半導体装置の製造方法は、請求項17または18に記載の発明において、前記ベース板を除去した後に、前記下層絶縁膜、前記絶縁層および前記上層絶縁膜に貫通孔を形成し、前記第2の下層配線および前記上層配線を形成する工程は、前記貫通孔内に上下導通部を前記第2の下層配線および前記上層配線に接続させて形成する工程を含むことを特徴とするものである。
請求項20に記載の発明に係る半導体装置の製造方法は、請求項17に記載の発明において、前記絶縁層を形成する工程は、前記半導体構成体の周囲において前記絶縁層中に、別の下層配線、別の上層配線およびそれらを接続する上下導通部を有する方形枠状の回路基板を埋め込む工程を含み、前記下層配線を前記別の下層配線に接続させ、且つ、前記上層配線を前記別の上層配線に接続させることを特徴とするものである。
請求項21に記載の発明に係る半導体装置の製造方法は、請求項1に記載の発明において、前記絶縁層を形成する工程は、前記半導体構成体を含む前記下層絶縁膜上に封止膜を形成する工程であることを特徴とするものである。
図1はこの発明の第1実施形態としての半導体装置の断面図を示す。この半導体装置はエポキシ系樹脂、ポリイミド系樹脂、ガラス布基材エポキシ樹脂等からなる平面方形状の下層絶縁膜1を備えている。下層絶縁膜1の上面側には第1の下層配線2がその上面が下層絶縁膜1の上面と面一となるように埋め込まれている。第1の下層配線2は、ニッケルからなる下地金属層3と、下地金属層3の下面に設けられた銅からなる上部金属層4との2層構造となっている。第1の下層配線2の一方の接続パッド部2aは、平面形状が円形の開口部5を有するリング状となっており(図3(B)参照)、下層絶縁膜1の上面中央部に配置されている。
図15はこの発明の第2実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と異なる点は、第1の下層配線2を銅層のみからなる1層構造とし、且つ、この第1の下層配線2を下層絶縁膜1の上面に設けた点である。
図23はこの発明の第3実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と大きく異なる点は、第1の下層配線2を下層絶縁膜1の下面側に埋め込み、且つ、第1の下層配線2を上下導通部42に接続させた点である。この場合、第1の下層配線2の一方の接続パッド部2aを含む両端部は下地金属層3の上面に上部金属層4が設けられた2層構造となっており、その間は上部金属層4のみからなっている。
図34はこの発明の第4実施形態としての半導体装置の断面図を示す。この半導体装置において、図23に示す半導体装置と異なる点は、第1の下層配線2の上部金属層4のみからなる部分の途中に設けられた接続パッド部下面にニッケル層、ニッケル層および銅層からなる3層構造の接続パッド部60を島状に設け、そのうちの銅層表面下に半田ボール33を設けた点である。この場合、下層オーバーコート膜31の開口部22の大きさは半田ボール33の大きさよりも大きくなっている。
図35はこの発明の第5実施形態としての半導体装置の断面図を示す。この半導体装置において、図15に示す半導体装置と大きく異なる点は、第2の下層配線21上における下層絶縁膜1の下面側にレーザマスク層71を埋め込んで設けた点である。この場合、レーザマスク層71は、下地金属層72とその上に設けられた上部金属層73との2層構造となっている。
図42はこの発明の第6実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と大きく異なる点は、ビルドアップ工法により、下層配線を2層配線構造とし、上層配線を3層配線構造とした点である。すなわち、第2の下層配線21Aを含む第1の下層絶縁膜1Aの下面には、第1の下層絶縁膜1Aと同一の材料からなる第2の下層絶縁膜1Bが設けられている。
図43はこの発明の第7実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と大きく異なる点は、上層絶縁膜35の下面に別の上層配線77を設けた点である。この場合、半導体構成体6のシリコン基板8の上面は、第2の上層配線77を含む上層絶縁膜35の下面に接着層78を介して接続されている。上層配線36の一端部は、上層絶縁膜35に設けられた開口部79を介して別の上層配線77の接続パッド部に接続されている。
図48はこの発明の第8実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と大きく異なる点は、上下導通部42を備えておらず、その代わりに、半導体構成体6の周囲における絶縁層34中に方形枠状で両面配線構造の回路基板81を埋め込んで配置した点である。
図53はこの発明の第9実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と異なる点は、半導体構成体6の配線14を含む保護膜12の下面にポリイミド系樹脂、エポキシ系樹脂等の絶縁材からなる静電気防止用の保護膜86を設けた点である。
図54はこの発明の第10実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と異なる点は、半導体構成体6の配線14の接続パッド部14a下面に電解銅メッキからなる保護層87を設けた点である。この場合、保護層87は、レーザビームが照射されるときに、配線14の接続パッド部14aを保護するためのものである。すなわち、配線14を5〜10μmの厚さに形成し、レーザビームによりエッチングされる量を見込んで、この配線14の接続パッド部14a上にのみ、保護層87を数μmの厚さに形成しておくと半導体構成体6の薄型化を図ることができる。
図55はこの発明の第11実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と異なる点は、半導体構成体6の配線14の接続パッド部14a下面中央部に電解銅メッキからなる柱状電極(外部接続用電極)88を設け、配線14を含む保護膜12の下面にエポキシ系樹脂等からなる封止膜89をその下面が柱状電極88の下面と面一となるように設けた点である。
図56はこの発明の第12実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と異なる点は、半導体構成体6および第1の下層配線2を含む下層絶縁膜1の上面にエポキシ系樹脂等からなる封止膜(絶縁層)91のみを設けた点である。この場合、封止膜91はトランスファモールド法等のモールド法により形成される。
図57はこの発明の第13実施形態としての半導体装置の断面図を示す。この半導体装置において、図56に示す半導体装置と異なる点は、接着層7を含む半導体構成体6の周囲における下層絶縁膜1の上面側に埋め込まれた第1の下層配線2の上面に抵抗やコンデンサ等からなるチップ部品92を搭載した点である。この場合、チップ部品92の両電極93は第1の下層配線2に半田94を介して接続されている。半田94を含むチップ部品92は封止膜91によって覆われている。
図58はこの発明の第14実施形態としての半導体装置の断面図を示す。この半導体装置において、図57に示す半導体装置と大きく異なる点は、接着層7を含む半導体構成体6の周囲における第1の下層配線2を含む下層絶縁膜1の上面にチップ部品92を、接着層7と同一の材料からなる接着層7aを介して接着した点である。
2 第1の下層配線
6 半導体構成体
7 接着層
8 シリコン基板
9 接続パッド
10 絶縁膜
12 保護膜
14 配線
21 第2の下層配線
22 接続パッド部
31 下層オーバーコート膜
33 半田ボール
34 絶縁層
35 上層絶縁膜
36 上層配線
39 上層オーバーコート膜
41 貫通孔
42 上下導通部
51、52 ベース板
57 サブベース板
Claims (21)
- ベース板上に下層絶縁膜およびそれぞれ接続パッド部を有する複数の第1の下層配線を形成する工程と、
前記下層絶縁膜上に、半導体基板および該半導体基板下において前記複数の第1の下層配線の各接続パッド部に対応する部分に設けられた複数の外部接続用電極を有する複数の半導体構成体を固着する工程と、
少なくとも前記半導体構成体の周囲における前記下層絶縁膜上に絶縁層を形成する工程と、
前記ベース板を除去する工程と、
前記下層絶縁膜下に第2の下層配線を前記第1の下層配線に接続させて形成する工程と、
前記半導体構成体間における前記下層絶縁膜、前記絶縁層および前記上層絶縁膜を切断して半導体装置を複数個得る工程と、
を有し、前記下層絶縁膜上に前記複数の半導体構成体を固着する工程は、前記ベース板上に前記複数の第1の下層配線を形成する工程後に行うことを特徴とする半導体装置の製造方法。 - 請求項1に記載の発明において、前記第1の下層配線を形成する工程後に、前記第1の下層配線の検査を行ない、この検査により良と判定された前記第1の下層配線を含む半導体装置形成領域のみに前記半導体構成体を固着することを特徴とする半導体装置の製造方法。
- 請求項1に記載の発明において、前記第1の下層配線は前記下層絶縁膜の上面側に埋め込まれることを特徴とする半導体装置の製造方法。
- 請求項3に記載の発明において、前記第1の下層配線を前記下層絶縁膜の上面側に埋め込む工程は、別のベース板下に前記第1の下層配線を形成し、前記第1の下層配線の下面および前記別のベース板の下面と前記ベース板の上面との間に前記下層絶縁膜を形成し、前記別のベース板を除去する工程を含むことを特徴とする半導体装置の製造方法。
- 請求項1に記載の発明において、前記第1の下層配線は、前記ベース板上に形成された前記下層絶縁膜上に形成することを特徴とする半導体装置の製造方法。
- 請求項1に記載の発明において、前記第1の下層配線は前記ベース板上に形成し、前記第1の下層配線上および前記ベース板上に前記下層絶縁膜を形成することを特徴とする半導体装置の製造方法。
- 請求項1に記載の発明において、前記下層配線は、前記半導体構成体の外部接続用電極に対応する部分に開口部を有することを特徴とする半導体装置の製造方法。
- 請求項7に記載の発明において、前記ベース板を除去する工程後に、開口部を有する前記下層配線をマスクとしてレーザビームを照射することにより、前記半導体構成体の外部接続用電極に対応する部分における前記下層絶縁膜に開口部を形成する工程を有することを特徴とする半導体装置の製造方法。
- 請求項8に記載の発明において、前記第2の下層配線を形成する工程は、前記下層配線の開口部および前記下層絶縁膜の開口部を介して、前記第1の下層配線と前記半導体構成体の外部接続用電極とを接続するための接続パッド部を形成する工程を含むことを特徴とする半導体装置の製造方法。
- 請求項9に記載の発明において、前記下層絶縁膜上に前記半導体構成体を固着する工程は、前記下層絶縁膜上に接着材を予め供給し、前記半導体構成体を前記下層絶縁膜上に加熱加圧する工程を含むことを特徴とする半導体装置の製造方法。
- 請求項10に記載の発明において、前記レーザビームの照射により前記下層絶縁膜に開口部を形成する工程は、前記接着材からなる接着層に開口部を形成する工程を含むことを特徴とする半導体装置の製造方法。
- 請求項9に記載の発明において、前記下層絶縁膜上に前記半導体構成体を固着する工程は、前記下層絶縁膜上に接着シートを予め供給し、前記半導体構成体を前記下層絶縁膜上に加熱加圧する工程を含むことを特徴とする半導体装置の製造方法。
- 請求項12に記載の発明において、前記レーザビームの照射により前記下層絶縁膜に開口部を形成する工程は、前記接着シートからなる接着層に開口部を形成する工程を含むことを特徴とする半導体装置の製造方法。
- 請求項9に記載の発明において、前記第2の下層配線を形成する工程の前に、前記下層絶縁膜下に、前記第1の下層配線の接続パッド部に対応する部分に開口部を有するレーザマスク層を形成する工程を有し、前記レーザビームの照射により前記下層絶縁膜に開口部を形成する工程は、開口部を有する前記レーザマスク層をマスクとして、前記第1の下層配線の接続パッド部に対応する部分における前記下層絶縁膜に開口部を形成する工程を含み、前記第2の下層配線を前記レーザマスク層の開口部および前記下層絶縁膜の開口部を介して前記第1の下層配線の接続パッド部に接続させることを特徴とする半導体装置の製造方法。
- 請求項1に記載の発明において、前記絶縁層を形成する工程は、前記半導体構成体の周囲における前記下層絶縁膜上に絶縁層を形成し、且つ、前記半導体構成体および前記絶縁層上に上層絶縁膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
- 請求項15に記載の発明において、前記上層絶縁膜は形成された状態ではサブベース板下に形成され、前記ベース板を除去する工程は前記サブベース板を除去する工程を含むことを特徴とする半導体装置の製造方法。
- 請求項15に記載の発明において、前記上層絶縁膜上に上層配線を形成する工程を有することを特徴とする半導体装置の製造方法。
- 請求項17に記載の発明において、前記上層絶縁膜下に別の上層配線が予め形成され、前記上層絶縁膜上に前記上層配線を前記別の上層配線に接続させて形成することを特徴とする半導体装置の製造方法。
- 請求項17または18に記載の発明において、前記ベース板を除去した後に、前記下層絶縁膜、前記絶縁層および前記上層絶縁膜に貫通孔を形成し、前記第2の下層配線および前記上層配線を形成する工程は、前記貫通孔内に上下導通部を前記第2の下層配線および前記上層配線に接続させて形成する工程を含むことを特徴とする半導体装置の製造方法。
- 請求項17に記載の発明において、前記絶縁層を形成する工程は、前記半導体構成体の周囲において前記絶縁層中に、別の下層配線、別の上層配線およびそれらを接続する上下導通部を有する方形枠状の回路基板を埋め込む工程を含み、前記下層配線を前記別の下層配線に接続させ、且つ、前記上層配線を前記別の上層配線に接続させることを特徴とする半導体装置の製造方法。
- 請求項1に記載の発明において、前記絶縁層を形成する工程は、前記半導体構成体を含む前記下層絶縁膜上に封止膜を形成する工程であることを特徴とする半導体装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008020693A JP2009182202A (ja) | 2008-01-31 | 2008-01-31 | 半導体装置の製造方法 |
KR1020090004926A KR20090084683A (ko) | 2008-01-31 | 2009-01-21 | 반도체장치 및 그 제조방법 |
TW098102365A TW200941665A (en) | 2008-01-31 | 2009-01-22 | Semiconductor device and manufacturing method thereof |
CN2009100033729A CN101499448B (zh) | 2008-01-31 | 2009-01-22 | 半导体装置及其制造方法 |
US12/358,572 US7843071B2 (en) | 2008-01-31 | 2009-01-23 | Semiconductor device including wiring and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008020693A JP2009182202A (ja) | 2008-01-31 | 2008-01-31 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009182202A true JP2009182202A (ja) | 2009-08-13 |
Family
ID=40930858
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008020693A Pending JP2009182202A (ja) | 2008-01-31 | 2008-01-31 | 半導体装置の製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7843071B2 (ja) |
JP (1) | JP2009182202A (ja) |
KR (1) | KR20090084683A (ja) |
CN (1) | CN101499448B (ja) |
TW (1) | TW200941665A (ja) |
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- 2009-01-22 TW TW098102365A patent/TW200941665A/zh unknown
- 2009-01-22 CN CN2009100033729A patent/CN101499448B/zh not_active Expired - Fee Related
- 2009-01-23 US US12/358,572 patent/US7843071B2/en not_active Expired - Fee Related
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---|---|
US7843071B2 (en) | 2010-11-30 |
TW200941665A (en) | 2009-10-01 |
US20090194888A1 (en) | 2009-08-06 |
KR20090084683A (ko) | 2009-08-05 |
CN101499448B (zh) | 2011-05-11 |
CN101499448A (zh) | 2009-08-05 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091208 |
|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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A711 | Notification of change in applicant |
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