KR102437890B1 - 미리 정해진 비아 패턴을 갖는 전자 패키지와 그 제조 및 사용 방법 - Google Patents

미리 정해진 비아 패턴을 갖는 전자 패키지와 그 제조 및 사용 방법 Download PDF

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Abstract

전자 패키지가 제공된다. 전자 패키지는 기판과 대응하는 복수의 미리 정해진 비아 패턴에 의해 정해진 복수의 비아를 포함한다. 전자 패키지는 미리 정해진 복수의 비아 위치와 상기 복수의 비아에 대해 상기 미리 정해진 복수의 비아 패턴을 제공하도록 상기 기판의 여러 부분에 배치된 금속 빌트업 층을 더 포함한다. 또한, 전자 패키지는 상기 금속 빌트업 층의 적어도 일부에 배치된 제1 전도층을 포함한다. 또한, 전자 패키지는 상기 제1 전도층에 배치된 제2 전도층을 포함하고, 상기 복수의 비아는 상기 금속 빌트업 층, 상기 제1 전도층 및 상기 제2 전도층 내에 적어도 부분적으로 배치된다.

Description

미리 정해진 비아 패턴을 갖는 전자 패키지와 그 제조 및 사용 방법{ELECTRONIC PACKAGES WITH PRE-DEFINED VIA PATTERNS AND METHODS OF MAKING AND USING THE SAME}
본 명세서의 실시 형태들은 전자 패키지, 보다 상세하게는 미리 정해진 비아 패턴을 갖는 전자 패키지에 관한 것이다.
전자 소자 분야에 있어서 기술적 발전은 최근 급속한 성장을 경험하고 있다. 예를 들면, 휴대 전화기는 더 작아지고 가벼워지고 있지만, 그 특성 및 기능도 동시에 확장되고 있다. 이것은 이러한 소자에서 나오는 전기 부품들의 복잡성 및 동작의 증가와 이러한 부품을 위한 유효 공간 크기의 감소를 야기하고 있다. 이러한 전기 부품들의 복잡성 및 동작의 증가와 유효 공간 크기의 감소로부터 몇 가지 도전 과제가 도출된다. 예를 들면, 공간의 제약성을 기초로 회로 기판은 기판의 배선 밀도(routing density)가 원하는 수준 아래로 제한되고 한정될 정도까지 크기가 감소된다. 집적 회로(ICs)가 점차 더 작아지고 더 나은 작동 성능을 냄에 따라, 집적 회로(IC) 패키징을 위한 패키징 기술도 그에 대응하여 납땜 패키징으로부터 기저층을 기초로 한(laminate-based) 볼 그리드 어레이(BGA) 패키징으로 그리고 결국은 칩 스케일 패키징(CSP)으로 발전되고 있다. IC 칩 패키징 기술의 발전은 더 나은 성능, 더 큰 폭의 소형화 및 더 높은 신뢰성의 달성에 대한 점증하는 요구에 의해 추진된다. 새로운 패키징 기술은 추가로 대규모 제조를 통한 규모의 경제를 허용하기 위해 배치 생산의 가능성을 제공하여야 한다.
또한, IC 패키지의 작은 크기와 복잡성으로 인해, IC 패키지의 제조 공정은 통상 고비용이고 시간 소모적이다. 또한, 원하는 양면 입출력(I/O) 시스템을 형성하기 위해 추가적인 재배치 층을 사용하는 것은 처리 단계의 수를 증가시켜 제조 공정의 비용과 복잡성을 더욱 증가시킨다. 더욱이, 소자 당 증가하는 I/O는 소자 당 필요한 비아의 수와 배선 밀도를 증가시킨다.
본 명세서의 여러 양태에 따라 전자 패키지가 제시된다. 전자 패키지는 기판과 대응하는 복수의 미리 정해진 비아 패턴에 의해 정해진 복수의 비아를 포함한다. 전자 패키지는 미리 정해진 복수의 비아 위치와 상기 복수의 비아에 대해 상기 미리 정해진 복수의 비아 패턴을 제공하도록 상기 기판의 여러 부분에 배치된 금속 빌트업 층을 더 포함한다. 또한, 전자 패키지는 상기 금속 빌트업 층의 적어도 일부에 배치된 제1 전도층을 포함한다. 또한, 전자 패키지는 상기 제1 전도층에 배치된 제2 전도층을 포함하고, 상기 복수의 비아는 상기 금속 빌트업 층, 상기 제1 전도층 및 상기 제2 전도층 내에 적어도 부분적으로 배치된다.
본 명세서의 다른 양태에 따라, 전자 조립체가 제시된다. 전자 조립체는 기판과 대응하는 복수의 미리 정해진 비아 패턴에 의해 정해진 복수의 비아를 구비한 전자 패키지를 포함한다. 또한, 전자 패키지는 미리 정해진 복수의 비아 위치와 상기 복수의 비아에 대해 상기 미리 정해진 복수의 비아 패턴을 제공하도록 상기 기판의 여러 부분에 배치된 금속 빌트업 층을 포함한다. 또한, 전자 패키지는 상기 금속 빌트업 층의 적어도 일부에 배치된 제1 전도층과 상기 제1 전도층에 배치된 제2 전도층을 포함하고, 상기 복수의 비아는 상기 금속 빌트업 층, 상기 제1 전도층 및 상기 제2 전도층 내에 적어도 부분적으로 배치된다. 또한, 전자 조립체는 상기 복수의 비아 중 대응하는 비아에 결합된 전자 소자를 포함한다.
본 명세서의 또 다른 양태에 따르면, 전자 패키지를 제조하는 방법이 제시된다. 방법은 제1 측면과 제2 측면을 갖는 기판을 제공하는 단계와, 미리 정해진 비아 위치와 미리 정해진 비아 패턴을 제공하도록 상기 기판의 제1 측면 상에 금속 빌트업 층을 배치하는 단계를 포함한다. 방법은 상기 기판의 제2 측면에 전자 소자를 결합하되, 상기 전자 소자 상의 접촉 패드가 한 곳 이상의 미리 정해진 비아 위치와 정렬되도록, 결합하는 단계를 더 포함한다. 또한, 방법은 상기 한 곳 이상의 미리 정해진 비아 위치에 있는 상기 기판의 해당 부분을 선택적으로 제거하는 단계를 포함한다. 또한, 방법은 상기 금속 빌트업 층의 적어도 일부에 제1 전도층을 제공하는 단계와 상기 제1 전도층의 적어도 일부에 제2 전도층을 제공하는 단계를 포함한다. 또한, 상기 미리 정해진 비아 패턴은 상기 금속 빌트업 층, 상기 제1 전도층 및 상기 제2 전도층 내에 적어도 부분적으로 배치된 복수의 비아에 대응한다.
개시된 발명의 이러한 그리고 다른 특징, 양태 및 장점들은 도면 전체에 걸쳐 유사한 부분을 유사한 부호로 나타내는 첨부 도면을 참조로 다음의 상세한 설명을 확인할 때 잘 이해될 것이다.
도 1-12는 본 명세서의 여러 양태에 따라 미리 정해진 비아 패턴을 갖는 전자 조립체를 제조하는 예시적인 방법에 포함되는 단계들의 회로도이다.
도 13은 본 명세서의 여러 양태에 따라 도 1-12에 표현된 방법을 이용하여 제조된 전자 패키지의 측단면도이다.
도 14-19 및 도 20-25는 본 명세서의 여러 양태에 따라 도 9-11에 예시된 단계를 대체하는 예시적인 단계들의 회로도이다.
도 26-38은 본 명세서의 여러 양태에 따라 미리 정해진 비아 위치, 미리 정해진 비아 패턴 및 미리 정해진 트레이스 패턴을 갖는 전자 조립체를 제조하는 다른 예시적인 방법의 회로도이다.
본 명세서의 여러 실시 형태들은 미리 정해진 비아 위치와 미리 정해진 비아 패턴을 갖는 전자 패키지에 관한 것이다. 추가로, 전자 패키지는 미리 정해진 트레이스 패턴도 포함할 수 있다. 일 실시 형태로, 전자 조립체를 형성하기 위해 전자 패키지의 미리 정해진 비아 위치에 있는 미리 정해진 비아 패턴에 전자 소자를 결합할 수 있다. 각각의 비아 패턴은 대응하는 비아를 형성하도록 구성됨을 주목할 수 있다. 특히, 각각의 비아 패턴은 대응하는 비아 위치를 둘러싼다. 또한, 패터닝 결함, 도금 이상, 기타 수율에 영향을 미치는 문제를 식별하고 그리고 소자와 비아 패턴 간에 성공적인 비아 연결이 얻어질 수 있는 지 여부를 결정하기 위해 미리 정해진 비아 위치, 미리 정해진 비아 패턴 및 미리 정해진 트레이스 패턴은 전자 소자를 전자 패키지에 작동적으로 결합하기 전에 검사될 수 있다. "미리 정해진"이란 표현은 전자 소자를 전자 패키지에 결합하기 전에 형성된 전자 패키지의 요소의 상태를 지칭하는데 사용될 수 있다. 따라서, "미리 정해진 비아 패턴"과 "미리 정해진 트레이스 패턴"이란 표현은 전자 소자를 전자 패키지에 결합하기 전에 형성된 비아와 트레이스 패턴을 말한다.
유익하게도, 본 명세서의 방법은 전자 소자를 전자 패키지에 결합하기 전에 비아 위치가 사전에 형성되는 것을 허용함으로써 비아 위치와 비아 패턴의 상태를 식별할 수 있어서 비아 패턴이 전자 소자에 결합되기에 적합한 지 여부를 판정할 수 있다. 특히, 임의의 실시예에서, 본 명세서의 전자 패키지는 전자 패키지를 전자 소자에 결합하기 전에 비아 위치를 정하고 비아 패턴을 형성하는 장점을 제공한다. 비아 패턴과 트레이스 패턴을 미리 정하는 것은 결함이 있는 비아 패턴 및/또는 트레이스 패턴을 식별하여 반도체 다이와 같은 하나 이상의 전자 소자에 결합되지 않게 배제할 수 있게 하는 것을 주목할 수 있다. 예를 들면, 전자 소자를 전지 패키지에 결합하기 전에 비아 위치와 비아 패턴을 형성하는 것은 결함성 비아를 형성할 수 있는 비아 위치로부터 정상적 기능의 비아를 형성할 수 있는 비아 위치를 분리시킬 수 있는 기회를 제공한다. 알 수 있는 바와 같이, 주문형 집적 회로(ASIC) 칩과 같은 전자 소자(예, 반도체 다이)의 비용 및 복잡성의 증가에 따라, 이들 소자에 대한 설계, 인증 및 제조의 비용도 대응되게 증가한다. 일례로, 특정 비아 위치, 비아 패턴 및/또는 트레이스 패턴이 결함이 있는 것으로 식별되거나 그것이 결함이 있는 비아를 형성할 수 있으면, 전자 소자는 해당 특정 비아 위치에 결합되지 않을 수 있다. 또한, 전자 소자는 결함성 비아를 형성할 가능성이 있는 특정 비아 위치를 포함하는 비아 군에 결합되지 않을 수 있다. 또한, 비아 및/또는 비아 패턴은 시각 검사를 이용하여 테스트되거나 당업자에게 잘 알려진 자동화 시험 장비 및 프로버(prober)를 사용한 자동화된 방법을 이용하여 테스트될 수 있다. 일부 실시예에서, 일단 결함성 또는 이상 비아 위치, 비아 패턴 및/또는 트레이스 페턴이 식별되면, 식별된 비아는 전자 소자에 결합되지 않을 수 있어서, 고가의 전자 소자가 이상 비아에 연결되는 것에 따라 작동 불능이 되는 것을 구할 수 있다. 따라서, 전자 소자를 이상 비아에 결합하는 것이 방지되고, 전자 소자가 이상 비아가 아닌 정상 기능의 비아에 결합되는 것에 따라 전자 패키지에 결합되는 전자 소자가 정상적으로 가능할 가능성을 증진시키는 것에 의해 전자 패키지의 수율을 증가시킨다.
도 1-12는 미리 정해진 비아 위치와 미리 정해진 미아 패턴을 갖는 전자 패지키를 제조하는 방법의 여러 단계의 회로도이다. 추가로, 본 명세서의 방법은 미리 정해진 트레이스 패턴을 형성하는 것도 포함한다. 도 1의 회로도(100)에 예시된 바와 같이, 제조 공정은 폴리이미드 층과 같은 기판(102)을 제공하는 것으로 시작될 수 있다. 기판(102)은 제1 측면(104)과 제2 측면(106)을 포함할 수 있다.
또한, 일부 실시예에서, 기판(102)은 유리, 세라믹, 또는 중합체 재료로 형성될 수 있다. 일례로, 중합체 재료는 신축성 재료일 수 있다. 일 실시예에서, 기판(102)은 한정되는 것은 아니지만 폴리이미드 또는 폴리이미드계 재료와 같은 유전 재료로 형성될 수 있다. 특정 예로, 기판(102)은 Kapton®으로 형성될 수 있다. 임의의 실시예에서, 기판(102)은 예컨대 약 12 미크론~약 50 미크론 범위의 두께를 가질 수 있다. 일 실시예에서, 기판(102)은 처리 프레임(도시 생략) 상에 배치될 수 있다. 또한, 처리 프레임은 알루미늄, 구리, 세라믹-금속 복합체, 니켈, 은, 스테인레스 강, 인쇄 회로 기판(PCB) 코어, 유리 섬유 강화 에폭시, 또는 다른 적절한 재료와 같은 강성 재료 또는 이들의 조합으로 형성될 수 있다. 일례로, 처리 프레임은 스테인레스 강으로 형성될 수 있다. 또한, 처리 프레임은 완성되는 회로 또는 전자 패키지의 일부를 형성하거나 그렇지 않을 수 있다.
또한, 도 2의 회로도(200)에 예시된 바와 같이, 기판(102)의 제1 측면(104)의 적어도 일부에 시드 금속층(108)이 배치될 수 있다. 임의의 실시예에서, 시드 금속층(108)은 한정되는 것은 아니지만 코팅, 스퍼터링, 분사, 증발, 기상 증착, 담금 코팅, 라미네이션, 또는 이들의 조합과 같은 기술을 적용하는 것에 의해 기판(102) 상에 증착될 수 있다. 일부 실시예에서, 기판(102)의 제1 측면(104) 상에 사전 증착된 시드 금속층(108)을 갖는 기판(102)은 전자 조립체(1200)(도 12a 참조)의 전자 패키지와 같은 전자 패키지를 제조하기 위한 제1 단계로서 제공될 수 있다. 우선적으로 전자 패키지는 전자 소자(138)와 같은 전자 소자 이외의 성분을 갖는 전자 조립체(1200)의 구조체를 지칭함에 유의해야 한다. 일례로, 시드 금속층의 시드 금속은 티타늄, 탄탈륨, 티타늄-텅스텐, 구리, 니켈, 크롬, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 시드 금속층(108)의 두께는 약 10 나노미터~약 25 미크론의 범위에 있을 수 있다.
다음에, 도 3a의 회로도(300)와 해당 회로도(300)의 상면도로서 도 3b에 예시된 바와 같이, 복수의 비아 위치(11), 복수의 미리 정해진 비아 패턴(112) 및 복수의 미리 정해진 트레이스 패턴(114)을 형성하기 위해 시드 금속층(108) 위에 패턴화된 레지스트 층(116)과 같은 패턴화된 마스크가 적용될 수 있다.
대안적인 실시예에서, 패턴화된 레지스트 층(116)은 블랭킷(blanket) 레이스트 층을 사용하여 형성될 수 있다. 이들 실시예에서, 블랭킷 레지스트 층은 시드 금속층(108) 위에 배치될 수 있다. 또한, 이 블랭킷 레지스트 층은 복수의 비아 위치(110), 복수의 미리 정해진 비아 패턴(112) 및 복수의 미리 정해진 트레이스 패턴(114)을 형성하도록 패턴화될 수 있다. 일 실시예에서, 블랭킷 레지스트 층은 라미네이션, 담금 코팅 또는 다른 공지된 증착 방법을 적용하여 블랭킷 레지스트 층을 패턴화하여 원하는 채턴을 형성하는 것에 의해 증착될 수 있다. 일부 실시예에서, 레지스트 재료는 한정되는 것은 아니지만 레이저-직사 이미지 형성, 스테퍼 등의 공지된 패터닝 방법을 이용하여 증착 후에 패턴화될 수 있는 액체 또는 필름으로서 활용될 수 있다.
임의의 실시예에서, 패턴화된 레지스트 층(116)은 형성되는 전자 조립체(1200)(도 12a 참조)에서 결국 비아 위치(110), 비아의 크기, 비아 패턴(112) 및 트레이스 패턴(114)을 형성하게 되는 패턴(118, 119)을 포함할 수 있다. 일 실시예에서, 패턴화된 레지스트 층(116)은 해당 패턴화된 레지스트 층(116)의 패턴(118)을 시드 금속층(108)으로 전사하기 위해 포토리소그래피 중에 포토레지스트 마스크로서 작용하도록 구성될 수 있다.
또한, 도 4의 회로도(400)에 예시된 바와 같이, 비아 패턴(112)(도 3b 참조)과 트레이스 패턴(114)(도 3b 참조)에 대응하는 시드 금속층(108)의 적어도 일부에 금속 빌트업(built-up) 층(120)이 배치될 수 있다. 비한정적인 예로, 금속 빌트업 층(120)은 구리로 형성될 수 있다.
비한정적인 예로, 복수의 비아의 평균 직경은 약 1 미크론~약 50 미크론의 범위에 있을 수 있다. 그러나, 500 미크론보다 큰 비아도 본 명세서의 범위 내에 고려된다. 동일하거나 상이한 예로, 2개의 인접 배치된 비아의 평균 피치는 약 2 미크론~약 1000 미크론의 범위에 있을 수 있다. 또한, 복수의 미리 정해진 트레이스 패턴(114)의 평균 폭은 약 1 미크론~약 500 미크론의 범위에 있을 수 있다.
또한, 도 5의 회로도(500)에 나타낸 바와 같이, 금속 빌트업 층(120)의 증착 후, 패턴화된 레지스트 층(116)이 제거됨으로써 패턴(118) 아래의 시드 금속층(108)의 일부가 노출되어 비아 위치(110), 비아 패턴(112) 및 트레이스 패턴(114)의 일부(125, 127)를 형성할 수 있다(도 3b 참조). 일례로, 패턴화된 레지스트 층(116)은 건식 식각, 습식 식각, 스트리핑, 레이저 융삭(laser ablation), 또는 이들의 조합을 이용하여 제거될 수 있다.
다음에, 도 6a의 회로도(600)와 해당 회로도(600)의 상면도(124)로서 도 6b에 나타낸 바와 같이, 비아 위치(110)(도 3b 참조)와 미리 정해진 비아 및 트레이스 패턴(131)의 적어도 일부(130)를 형성하기 위해 기판(102)의 제1 측면(104)의 여러 부분으로부터 시드 금속층(108)이 적어도 부분적으로 제거될 수 있다. 특히, 시드 금속층(108)은 비아 위치(110)에 대응하는 기판(102)의 제1 측면(104)의 부분으로부터 제거될 수 있다.
또한, 도 7의 회로도(700)에 나타낸 바와 같이, 기판(102)의 제2 측면(106) 위에 접착층(136)이 도포될 수 있다. 접착제는 에폭시계 수지와 같은 비전도성의 접착제일 수 있다. 임의의 실시예에서, 접착층(136)은 전자 조립체(1200)(도 12a 참조)의 효율적인 제조를 가능케 하는 B-스테이징 용으로 구성될 수 있다.
다음에, 도 8a의 회로도(800)와 도 8b의 상면도(142)에 예시된 바와 같이, 반도체 다이와 같은 원하는 전자 소자(138)가 접착층(136)을 통해 기판(102)에 결합될 수 있다. 참조 번호 142는 미리 정해진 비아 위치(130)와 미리 정해진 비아 및 트레이스 패턴(131)에 대한 전자 소자(138)의 상대적인 배치를 나타내는 회로도(800)의 상면도를 나타낸다. 구체적으로, 전자 소자(138)는 해당 전자 소자(138) 상의 접촉 패드(140) 또는 임의의 다른 소망하는 전기적 접속부가 미리 정해진 비아 위치(110) 및/또는 미리 정해진 비아 및 트레이스 패턴(131)에 작동적으로 결합되도록 미리 정해진 비아 위치(130)와 미리 정해진 비아 및 트레이스 패턴(131)에 대해 정렬될 수 있다. 미리 정해진 비아 및 트레이스 패턴(131)은 이상 비아 위치 또는 패턴을 식별하기 위해 검사될 수 있음에 유의하여야 한다. 하나 이상의 이상 비아 위치 또는 패턴이 식별되는 경우, 전자 소자(138)는 해당 이상 비아 위치 또는 패턴에 결합되지 않을 수 있다.
일부 실시예에서, 전자 소자(138)는 반도체 다이일 수 있다. 그러나, 반도체 다이가 아닌, 능동 또는 피동 전자 소자 등의 다른 전자 부품도 기판(102)에 장착될 수 있음이 고려된다. 또한, 도 1-12는 단일 전자 소자에 대해 설명되었지만, 본 명세서는 하나 이상의 다이가 전자 패키지의 개별 비아에 결합될 수 있는 다이들의 어레이를 포함하는 복수의 전자 소자를 결합하는 데에도 사용될 수 있다. 따라서, 예시되지는 않았지만, 이러한 전자 소자 복수 개를 기판(102)에 장착하여 다중 성분 모듈 또는 층을 형성하는 것을 고려할 수 있다. 또한, 복수의 전자 소자를 사용하는 실시예에서, 전자 소자의 접촉 패드는 비아(126)(도 12a 및 도 12b 참조)에 정렬될 수 있다.
도 9의 회로도(900)에 예시된 바와 같이, 미리 정해진 비아 위치(130)가 전자 소자(138)까지 연장되도록 하기 위해 기판(102)과 접착층(136)의 일부(146)가 제거될 수 있다. 연장된 미리 정해진 비아 위치는 참조 번호 156으로 표현되며, 연장된 미리 정해진 비아 및 트레이스 패턴은 참조 번호 158로 표현된다. 일 실시예에서, 기판(102)의 부분(146)을 제거하는 것은 건식 식각, 습식 식각, 융삭(ablation), 용해, 천공, 레이저 융삭, 또는 이들의 조합을 포함할 수 있다. 일례로, 기판(102)의 부분(146)은 CO2 레이저, 플라즈마 식각, 자외선 레이저 또는 이들의 조합 중 하나 이상을 이용하여 선택적으로 제거될 수 있다. 또한, 기판(102)과 접착층(136)의 레이저 융삭의 경우, 이미 정해진 비아 위치(156)와 미리 정해진 비아 및 트레이스 패턴(158)을 형성하도록 기판(102)의 결정된 부분을 제거하기 위해 레이저 빔(도 9에 도시되지 않음)이 사용될 수 있다. 비아의 크기는 패턴(146)에 의해 정해질 수 있음에 유의하여야 한다. 일 실시예에서, 레이저 빔은 UV 레이저 빔을 포함할 수 있다. 예시적인 실시예에서, 레이저 빔의 크기는 기판(102)에 형성될 비아의 크기와 같거나 그보다 클 수 있다. 레이저 빔의 크기가비아의 크기보다 큰 실시예의 경우, 금속 빌트업 층(120)의 존재는 기판(102)에 입사될 비아에 바람직한 크기에 대응하는 레이저 빔의 일부만을 허용한다. 일부 실시예에서, 금속 빌트업 층(120)의 두께는 금속 빌트업 층(120)이 원치않게 붕괴됨이 없이 레이저 빔의 에너지에 견디도록 된 두께일 수 있다. 일 실시예에서, 복수의 비아는 블라인드(blind) 비아, 관통 비아 또는 이들의 조합을 포함할 수 있다. 비아가 블라인드 비아인 일례에서, 블라인드 비아는 전자 소자와 칩 등의 전자 부품 간의 전기적 연결을 제공하도록 구성되는데, 상기 전자 소자(138)와 칩은 전자 조립체(1200)(도 12a 참조)를 사용하여 결합된다. 임의의 실시예에서, 관통 홀 비아 또는 관통 비아는 기판(102)의 제1 측면(104)에 형성된 비아와 트레이스 패턴을 기판(102)의 제2 측면(106)에 형성된 금속 패턴에 연결하도록 형성될 수 있다. 또한, 기판(102)의 제2 측면(106) 상의 금속 패턴은 금속 빌트업 층의 형성에 사용되는 유사한 기술을 통해 그리고 전자 소자(138)를 기판(102)에 결합하기 전에 형성될 수 있다. 기판(102)의 제1 측면(104) 상의 패턴 외에 이들 금속 패턴도 전자 소자(138)를 원하는 위치에 결합하기 전에 검사될 수 있다. 기판(102)의 제2 측면(106) 상에는 이떤 비아 위치(120)도 존재하지 않을 수 있음을 알 수 있을 것이다. 예로써, 기판(102)의 제2 측면(106)은 전자 소자(138)의 접촉 패드(140)로서 작용하도록 구성될 수 있는 하나 이상의 구리 패드를 가질 수 있다. 또한, 비아는 전자 소자(138)의 접촉 패드(140)에 형성될 수 있으므로 이 금속 패턴에 동일한 방식으로 형성될 수 있다.
또한, 도 10의 회로도(1000)에 예시된 바와 같이, 비아 위치(156)와 비아 및 트레이스 패턴(158)에 배선을 형성하기 위해 미리 정해진 비아 위치(156)와 미리 정해진 비아 및 트레이스 패턴(158)의 적어도 일부에 제1 전도층(152)이 배치될 수 있다. 일 실시예에서, 배선 형성은 스퍼터링을 이용하여 수행될 수 있다. 본 실시예에서, 배선 형성은 스퍼터링을 이용하여 제1 전도층(152)을 증착하는 것을 포함할 수 있다. 구체적으로, 스퍼터링에 의해 비아(110)(도 3a 참조)에 대응하는 영역이 적어도 부분적으로 제1 전도층(152)의 재료로 충전됨으로써 비아의 위치가 정해질 수 있다. 또한, 배선 형성 공정은 증발, 무전해 또는 전해 도금을 이용하여 수행될 수 있다. 일례로, 제1 전도층(152)은 티타늄, 구리 또는 양자 모두를 포함할 수 있으며, 후속층을 위한 시드층으로서 사용될 수 있다. 제1 전도층(152)의 재료의 다른 비한정적인 예는 구리, 티타늄, 티타늄-텅스텐, 크롬, 금, 은, 니켈 또는 이들의 조합을 포함할 수 있다. 일례로, 제1 전도층(152)은 후속하는 하나 이상의 전도층의 증착을 용이하게 하는 시드층으로서 작용하도록 구성될 수 있다.
다음에, 도 11의 회로도(1100)에 나타낸 바와 같이, 제1 전도층(152) 상에 제2 전도층(160)이 증착될 수 있다. 일례로, 제2 전도층(160)은 해당 제2 전도층(160)의 전기 도금을 위한 시드층으로서 작용하는 제1 전도층(152)을 사용하여 전기 도금될 수 있다. 일 실시예에서, 제2 전도층(160)은 바람직하게는 비아(126)(도 12a 참조) 외부에 배치된 영역으로부터 제1 및 제2 전도층(152, 160)의 일부를 제거하도록 식각이 수행된 후 해당 제2 전도층(160)의 재료가 비아 위치에 남겨지는 것을 보장하기 위해 세미-애디티브 도금(semi-additive plating)(역자 주: 전도층 중 배선 이외 부분을 제거하는 배선 형성 방식과 배선 부분만을 무전해 도금으로 배선을 형성하는 방식의 혼합형 방식) 또는 우선적 증착(preferential deposition)을 이용하여 비아 위치(156)(도 10 참조)에 증착될 수 있다. 일 실시예에서, 제2 전도층(160)은 단일층 또는 여러 층의 조합을 포함할 수 있다. 제2 전도층(160)의 재료의 비한정적인 예는 구리, 티타늄, 티타늄-텅스텐, 크롬, 구리, 금, 은, 니켈, 알루미늄, 또는 이들의 조합을 포함할 수 있다. 또한, 제2 전도층(160)의 형성에 복합 재료를 사용할 수 있는 것도 고려된다. 일부 실시예에서, 제2 전도층(160)으로서 금속-함침된 에폭시 또는 금속-충전된 페인트가 사용될 수 있다. 일부 다른 실시예에서, 제2 전도층(160)은 세미-애디티브 도금, 스퍼터링, 전기 도금, 무전해 도금 또는 이들의 조합을 이용하여 증착될 수 있다. 시드 금속층(108), 금속 빌트업 층(120), 제1 전도층(152) 및 제2 전도층(160)의 재료는 동일하거나 상이한 조성을 가질 수 있음을 알아야 한다.
이제 도 12a 및 도 12b로 돌아가면, 도 12a 및 도 12b에는 회로도(1200)와 해당 회로도(1200)의 상면도(162)가 각각 예시된다. 제1 및 제2 전도층(152, 160)의 일부를 선택적으로 제거하는 것에 의해 비아(126), 비아 패턴(128) 및 트레이스 패턴(144)이 형성될 수 있다. 구체적으로, 비아(126)의 외부에 배치된 제1 및 제2 전도체(152, 160)의 부분들이 제거될 수 있다.
또한, 전자 조립체(1200)의 하나 이상의 층의 적어도 일부를 제거하는 것이 수반되는 임의의 단계 후에 하나 이상의 클리닝 단계가 도입될 수 있다. 예로써, 클리닝 단계는 패턴화된 레지스트 층(116)이 제거되는 도 4에 나타낸 단계 후에 수행될 수 있다. 유사하게, 적어도 도 6a, 도 9 및 도 12a에 나타낸 단계의 수행 후에 클리닝 단계 또는 식각 단계가 수행될 수 있다. 이러한 클리닝 단계는 전자 조립체(1200)를 형성하도록 구성된 여러 층의 적층으로부터 임의의 여분의 재료를 제거하기 위해 수행될 수 있다. 추가적인 클리닝 단계도 수행될 수 있음을 알 것이다. 예로써, 클리닝 단계는 제1 전도층(152)을 증착하기 전에 비아 패턴(156)의 내부의 표면의 적어도 일부를 청소하기 위해 수행될 수 있다. 일부 실시예에서, 제2 전도층(160)의 증착 전에 시드 금속층(108)을 청소하는 선택적인 클리닝 단계가 수행될 수 있다. 일례로, 클리닝 단계는 전자 조립체의 하나 이상의 층의 표면으로부터 산화물, 금속, 유전체, 오염물, 입자, 접착제와 같은 원치 않는 재료를 제거하고 인접하게 배치된 층 사이의 부착을 향상시키는데 이용될 수 있다.
임의의 실시예에서, 전자 조립체(1200)를 제조하는 방법은 환경적 보호를 제공하기 위해 예컨대 전자 소자(138)를 봉지하는 것에 의해 더욱 발전될 수 있다. 또한, 방법은 표면 마감재, 땜납 마스크 및/또는 땜납 볼을 추가하는 것을 포함할 수 있다. 또한, 전자 조립체(1200)는 땜납, 접착제 부착, 볼 그리드 어레이, 플립-칩 조립, 와이어 본딩, 또는 임의의 다른 공지된 결합 방법 또는 이들의 조합을 이용하여 전자 기판(예, 인쇄 회로 기판(PCB))에 실장될 수 있다.
다른 예로, 반도체 다이 또는 전자 조립체(1200)의 저비용, 비교적 높은 I/O 밀도를 위해, 전자 조립체(1200)를 전자 기판에 전기적으로 결합시키기 위해 플립-칩 기술이 사용될 수 있다. 또한, 일부 실시예에서, 금속의 금속 범프, 스터드 또는 볼(여기서 집합적으로 "범프형" 배선으로 칭함)이 예컨대 2차원 배열 패턴으로 전자 조립체(900)의 능동 표면에 직접 부착될 수 있으며, 여기서 능동 표면은 비아(126), 비아 패턴(128) 및/또는 트레이스 패턴(144)을 포함할 수 있다. 대안적으로, 일 실시예에서, 전자 조립체(1200)를 전자 회로에 결합하기 위해 전기 전도성 접착제가 사용될 수 있다.
또한, 전자 조립체는 한정되는 것은 아니지만 반도체 다이, 다이오드, 집적 회로(IC), 캐패시터, 저항기, 또는 다른 전자 소자와 같은 2개 이상의 전자 소자를 포함할 수 있다. 또한, 전자 패키지는 해당 전자 패키지가 외부 장치로 직접 연결되는 금속 접속부를 형성하는 서브-모듈 내에서 패키징되는 표면 실장형 패키지일 수 있다. 일 실시예에서, 전자 패키지의 복수의 전자 소자는 어레이 구성으로 배열될 수 있다. 또한, 복수의 전자 소자는 집어서 배치하는 로봇 장치와 하나 이상의 기준 참고점을 사용하여 비아의 위치에 대해 정렬될 수 있다. 추가로, 일부 실시예에서, 방법은 처리 프레임 당 복수의 전자 패키지를 제조하는 데에도 사용될 수 있다. 이들 실시예에서, 각각의 전자 패키지는 하나 이상의 전자 소자를 포함할 수 있다.
도 13은 시드 금속층(1304), 금속 빌트업 층(1306), 제1 전도층(1307) 및 제2 전도층(1308)과 함께 기판(1302)을 갖는 예시적인 전자 조립체(1300)를 나타낸다. 전자 조립체(1300)는 대응하는 복수의 미리 정해진 비아 패턴(1311)과 복수의 미리 정해진 트레이스 패턴(1310)에 의해 형성되는 복수의 비아(1309)를 더 포함한다. 복수의 비아(1309) 중 하나 이상의 비아(1309)는 예컨대 반도체 다이(1312)와 같은 복수의 전자 소자와 전기적으로 연결된 상태에 있을 수 있다. 복수의 반도체 다이(1312)는 접촉 패드(1314)와 접착층(1316)을 사용하여 기판(1302)에 결합된다. 또한, 복수의 반도체 다이(1312)는 각각의 반도체 다이(1312) 상의 접촉 패드(1314) 등의 전기적 접속부가 복수의 비아(1309)의 대응하는 비아 위치와 정렬되도록 기판(1302) 상에 배치된다. 또한, 복수의 비아 위치, 복수의 비아 및 트레이스 패턴(1311, 1310)은 반도체 다이(1312)를 기판(1302)에 장착하기 전에 검사될 수 있다. 또한, 반도체 다이(1312)는 이상 비아로서 식별될 수 있는 비아 위치에 결합되지 않을 수 있다. 일부 실시예에서, 제1 및 제2 전도층(1307, 1308)은 함께 전자 조립체(1300)를 위한 접속 배선을 형성하는데, 접속 배선은 복수의 전자 패키지(1320)를 갖는 전자 조립체(1300) 간에 전기적 연결을 제공하도록 구성된다. 유익하게는, 미리 정해진 비아 및 트레이스 패턴을 제공하는 것 외에도 본 명세서의 전자 패키지는 공간 제약, 감소된 피치 및 증가된 배선 밀도를 수용하면서 적어도 하나 이상의 전기 부품 간에 접속을 제공하도록 구성된다. 예로써, 약 1 미크론~약 500 미크론의 범위의 평균 직경과 약 2 미크론~약 1000 미크론의 범위의 피치를 갖는 비아를 획득하는 것에 의해 보다 작은 크기의 접촉 패드를 갖는 전자 소자에 대해 보다 높은 배선 밀도와 접속성이 제공될 수 있다.
다시 도 1-12를 참조하면, 반도체 조립체(1200)의 구조체와 유사한 구조체가 대안적인 단계를 사용하여 얻어질 수 있다. 예를 들면, 물리적 구조와 기능이 전자 조립체(1200)와 유사한 전자 조립체(1900)(도 19 참조)를 제조하기 위해 도 9-11에 의해 표현된 단계는 도 14-18에 의해 예시된 단계로 대체될 수 있다. 대안적으로, 전자 조립체(1200)와 구조가 유사한 전자 조립체(2500)(도 25 참조)를 제조하기 위해 도 9-11에 의해 표현된 단계는 도 20-24에 나타낸 단계로 대체될 수 있다.
이제 도 14-19로 돌아가면, 도 14의 회로도(1400)는 시드 금속층(1410)과 그 위에 금속 빌트업 층(1412)을 갖는 기판(1408)을 나타낸다. 또한, 기판(1412)에는 접착층(1416)과 접촉 패드(1418)를 사용하여 전자 소자(1414)가 결합된다. 또한, 중간 구조체(1400)의 적어도 일부에 유전 재료(1402)가 배치된다. 구체적으로, 유전 재료(1402)는 금속 빌트업 층(1412)의 노출된 표면 상에 배치된다. 일 실시예에서, 유전 재료(1402)는 미리 정해진 비아 위치(1404)에도 배치될 수 있다. 또한, 유전 재료(1402)는 2개 이상의 인접 배치된 미리 정해진 비아 패턴(1406) 사이 또는 인접 배치된 미리 정해진 트레이스 패턴(1407) 사이 또는 인접 배치된 미리 정해진 비아 패턴(1406)과 트레이스 패턴(1407) 사이에 존재할 수 있다. 유익하게도, 미리 정해진 비아 및/또는 트레이스 패턴(1406, 1407) 사이의 유전 재료(1402)의 존재는 비아의 배선 형성 중에 미리 정해진 비아 및/또는 트레이스 패턴(1406, 1407)의 우발적인 전기적 단락을 방지하는데 유용할 수 있다. 이러한 유전 재료의 비한정적인 예는 중합체 레지스트, 중합체 코팅, 유기 산화물, 무기 산화물 또는 양자 모두를 포함할 수 있다. 다음에, 도 15의 회로도(1500)에 나타낸 바와 같이, 대응하는 미리 정해진 비아 패턴(1406)의 비아 위치(1404)(도 14 참조)에 대응하는 비아 위치(1502)로부터 유전 재료(1402)가 제거된다. 비한정적인 예로, 유전 재료(1402)는 레이저 패터닝, 식각, 융삭, 천공 또는 이들의 조합을 이용하여 비아 위치(1502)로부터 제거될 수 있다.
또한, 도 16의 회로도(1600)에 나타낸 바와 같이, 비아 위치(1404)(도 14 참조)의 적어도 일부에 배선을 형성하기 위해 유전 재료(1402) 위와 위치(1502)의 적어도 일부에 제1 전도층(152)(도 10 참조)과 유사한 층(1602)이 배치될 수 있다. 일 실시예에서, 배선 형성은 스퍼터링 또는 증발을 이용하여 수행될 수 있다. 또한, 배선 형성 공정은 무전해 또는 전해 도금을 이용하여 수행될 수 있다. 일례로, 제1 전도층(1602)은 티타늄, 구리, 또는 양자 모두를 포함할 수 있으며, 후속층을 위한 시드층으로서 작용할 수 있다.
또한, 도 17의 회로도(1700)에 나타낸 바와 같이, 제1 전도층(1602) 위에 제2 전도층(1702)이 증착될 수 있다. 일례로, 제1 전도층(1602)은 제2 전도층(1702)과 같이 후속하는 하나 이상의 전도층의 증착을 용이하게 하는 시드층으로서 작용하도록 구성될 수 있다. 일례로, 제2 전도층(1702)은 제1 전도층(1602)을 갖는 위치(1502)를 충전하는데 사용될 수 있다. 또한, 제2 전도층(1702)은 해당 제2 전도층(1702)의 전기 도금을 위한 시드층으로서 작용하는 제1 전도층(1602)을 사용하여 전기 도금될 수 있다. 일부 실시예에서, 제2 전도층(1702)은 세미-애디티브 도금 또는 우선적 증착을 이용하여 위치(1502)에 증착될 수 있다. 일부 다른 실시예에서, 제2 전도층(1702)은 전기 도금, 무전해 도금, 또는 이들의 조합을 이용하여 증착될 수 있다.
또한, 도 18의 회로도(1800)에 나타낸 바와 같이, 비아 위치(1502) 외부에 배치된 제1 및 제2 전도층(1602, 1702)의 일부가 예컨대 식각에 의해 제거될 수 있다. 식각은 비아(1802)와 비아 및 트레이스 패턴(1406, 1407)을 형성하기 위해 비아 위치(1502) 외부에 배치된 제1 및 제2 전도층(1602, 1702)의 재료를 우선적으로 제거하도록 수행될 수 있다. 또한, 유전 재료(1402)의 잔여 부분이 제거될 수 있다. 도 19의 회로도(1900)는 도 14-18에 나타낸 단계를 이용하는 것으로 형성되는 본 발명의 최종적인 전자 조립체를 보여준다.
도 20-25는 도 14-19에 의해 표현된 단계를 대체하는 방법에 사용될 수 있는 예시적인 방법의 단계를 나타낸다. 도 20의 회로도(2000)에 나타낸 바와 같이, 전자 소자(1414)를 기판(1408)의 적어도 일부에 결합한 후, 조립체(2000)의 적어도 일부에 유전 재료(2002)가 배치될 수 있다. 구체적으로, 유전 재료(200)는 금속 빌트업 층(1412)의 노출된 표면 상에, 비아 위치(2004) 내에 그리고 인접 배치된 미리 형성된 비아 및 트레이스 패턴(2006, 2007) 위 또는 그 사이에 배치될 수 있다. 일 실시예에서, 유전 재료(2002)는 포토레지스트 층일 수 있다. 또한, 도 21의 회로도(2100)에 예시된 바와 같이, 유전 재료(200)는 하부의 금속 빌트업 층(1412)을 노출시키도록 선택적으로 제거될 수 있다. 구체적으로, 유전 재료(220)는 비아와 트레이스 패턴(2006, 2007) 사이에 유지될 수 있다. 다음에, 도 22의 회로도(2200)에 예시된 바와 같이, 유전 재료(2002)는 한정되는 것은 아니지만 레이저 패터닝, 식각, 융삭, 천공 또는 이들의 조합과 같은 기술을 이용하여 비아 패턴(2006) 내의 비아 위치(2004)로부터 제거될 수 있다. 추가로, 유전 재료(2002)는 비아 위치(2202)를 형성하도록 비아 위치(2004)로부터 제거될 수 있다. 또한, 금속 빌트업 층(1412), 시드 금속층(1410) 및 기판(1408)의 여러 부분이 제거되어 비아 위치(2202)를 형성할 수 있다.
또한, 도 23의 회로도(2300)에 예시된 바와 같이, 비아 위치(2202) 내부 및/또는 비아 패턴(2006)과 트레이스 패턴(2007)의 일부 위에 제1 전도층(2302)이 배치될 수 있다. 다음에, 도 24에 예시된 바와 같이, 제1 전도층(2302) 위에 제2 전도층(2402)이 배치될 수 있다. 제2 전도층(2402)은 위치(2202)를 충전하여 비아(2502)를 형성하는데 사용된다. 도 25는 비아(2502), 비아 패턴(2006) 및 트레이스 패턴(2007)을 갖는 완성된 전자 조립체(2500)를 나타낸다.
도 26-38은 본 명세서의 전자 조립체(3800)(도 38 참조)와 같은 전자 조립체를 제조하는 대안적인 방법을 나타낸다. 도 26의 회로도(2600)에 나타낸 바와 같이, 기판(2602)이 제공된다. 기판(2602)은 제1 측면(2604)과 제2 측면(2606)을 가진다. 또한, 도 27의 회로도(2700)에 나타낸 바와 같이, 기판(2602)의 제1 측면(2604) 상에 시드층(2702)이 배치된다. 다음에, 도 28의 회로도(2800)에 예시된 바와 같이, 시드층(2702)의 일부 위에 패턴화된 레지스트 층(2802)이 배치된다. 패턴화된 레지스트 층(2802)은 비아 위치를 형성할 수 있는 패턴(2804)을 최소한 포함할 수 있다.
또한, 도 29의 회로도(2900)에 나타낸 바와 같이, 금속 빌트업 층(2902)이 패턴화된 레지스트 층(2802)의 패턴(2804) 등의 패턴 사이에 배치되도록 금속 빌트업 층(2902)이 시드층(2702) 위에 배치된다. 금속 빌트업 층(2902)의 패턴(2904)은 미리 정해진 비아 패턴의 적어도 일부를 나타내는 반면, 금속 빌트업 층(2902)의 패턴(2906)은 미리 정해진 패턴의 적어도 일부를 나타낸다.
도 30의 회로도(3000)에 나타낸 바와 같이, 패턴화된 레지스트 층(2802)의 패턴(2804)을 사용하여 비아 위치를 형성한 후, 그리고 미리 정해진 비아 패턴(2904)과 트레이스 패턴(2906)을 형성한 후, 기판(2602)의 제2 측면(2606)에 전자 소자(3004)와 같은 전자 소자가 결합될 수 있다. 구체적으로, 전자 소자(3004)는 해당 전자 소자(3004)의 접촉 패드(3006)가 패턴화된 레지스트 층(2802)의 패턴(2804)에 대해 정렬되도록 접착층(3002)을 사용하여 기판(2602)의 제2 측면(2606)에 결합될 수 있다. 알 수 있는 바와 같이, 이들 패턴(2804)은 전자 조립체(3800)(도 38 참조)의 비아 위치에 대응한다.
다음에, 도 31의 회로도(3100)에 예시된 바와 같이, 위치(3102) 내에 배치된 패턴화된 레지스트 층(2802)의 부분(2804)이 제거될 수 있다. 이후, 도 32 및 도 33의 회로도(3200, 3300)에 예시된 바와 같이, 접착층(3002)의 대응하는 부분은 물론 시드 금속층(2702)의 부분(3202)과 기판(2602)의 부분(3302)이 제거될 수 있다. 일 실시예에서, 상기 부분(3102, 3202, 3302)은 레이저 융삭, 습식 식각, 건식 식각 또는 이들의 조합을 이용하여 제거될 수 있다.
또한, 도 34의 회로도(3400)에 예시된 바와 같이, 패턴화된 레지스트 층(2802)과 금속 빌트업 층(2902)의 노출된 부분 위와 금속 빌트업 층(2902), 시드 금속층(2702) 및 기판(2602) 내에 일부가 형성된 비아 위치 내에 제1 전도층(3402)이 배치된다. 다음에, 도 35의 회로도(3500)에 나타낸 바와 같이, 제1 전도층(3402) 위에 제2 전도층(3502)이 배치된다. 제1 전도층(3402)은 제2 전도층(3502)의 증착을 위한 시드층으로서 작용할 수 있다. 제2 전도층(3502)은 해당 제2 전도층(3502)의 재료로 비아 위치를 충전하는데 사용된다. 따라서, 일부 실시예에서, 제2 전도층(3502)은 비아 위치 내에 증착된 제2 전도층(3502)의 두께가 다른 곳에 증착된 제2 전도층(3502)의 두께보다 크게 되는 것을 보장하도록 우선적 증착을 이용하여 증착될 수 있다.
추가로, 도 36의 회로도(3600)에 예시된 바와 같이, 제1 및 제2 전도층(3402, 3502)은 비아 위치에 비아(3602)를 형성하도록 적어도 우선적으로 식각될 수 있다. 또한, 도 37의 회로도(3700)에 예시된 바와 같이, 패턴화된 레지스트 층(2802)의 잔여부가 선택적으로 제거될 수 있다. 도 38의 회로도(3800)에 예시된 바와 같이, 시드 금속층(2702)을 선택적으로 제거한 후, 비아(3602), 비아 패턴(2904) 및 트레이스 패턴(2906)을 갖는 전자 조립체(3800)가 형성된다.
제1 및 제2 전도층(3402, 3502)의 증착 중에 패턴화된 레지스트 층(2802)의 부분들의 존재는 비아, 비아 패턴 및 트레이스 패턴 중 인접하게 배치된 하나 이상의 부분 간의 전기적 단락을 방지한다. 또한, 비아(3602)를 형성하기 위한 제1 및 제2 전도층(3402, 3502)의 증착 후, 패턴화된 레지스트 층(2802)의 잔여부는 전자 조립체(3800)의 무결성을 해치지 않고 제거될 수 있다. 구체적으로, 패턴화된 레지스트 층(2802)의 존재에 기인하여, 비아의 충전 중의 어떤 금속 스필오버(spillover)가 생기더라도 비아(3602)와 인접 비아/트레이스 패턴(2904, 2906) 사이에 바람직하지 않은 접속이 형성되지 않을 수 있다.
도 1-12, 도 14-19, 도 20-25 및 도 26-38에 표현된 방법은 전기적으로 정상 작동하는 모듈을 형성하도록 구성되지만, 전자 조립체(1200)와 같은 전기적으로 정상 작동하는 전기적 모듈이 다른 전자 소자 및/또는 부품에 작동적으로 결합되기에 적합하도록 하기 위해 여러 개의 다른 특징부 또는 추가물이 바람직할 수 있음을 알 것이다. 예로써, 전자 조립체(1200)를 인쇄 회로 기판(PCB)에 조립하기 전에 기계적 강성을 제공하기 위해 전자 조립체(1200)를 봉지하는 것이 바람직할 수 있다. 또한, 도 1-12, 도 14-19, 도 20-25 및 도 26-38에 표현된 방법은 제1 배선 층만을 표현하여 일부 사용예에 충분할 수 있지만, 본 발명의 방법은 복수의 추가적인 배선 층 또는 전자 패키지(1200, 1300, 1900, 2500, 3800) 등을 포함하는 적층 구조체를 형성하는데 이용될 수 있다. 추가로, 본 발명의 전자 패키지에 땜납 마스크, 표면 마감층과 같은 다른 특징부가 추가될 수 있다.
유익하게도, 본 명세서의 방법은 전자 소자를 기판에 결합하기 전에 이상 비아를 형성할 수 있는 비아 위치를 검사 및/또는 테스트할 수 있게 한다. 또한, 일단 결함성 비아 또는 이상 비아 위치가 식별되면, 그 식별된 비아 위치는 전자 소자에 결합되지 않을 수 있어서 고가의 전자 소자가 완성된 이상 비아에 연결되는 것으로 작동 불능이 되는 것을 구할 수 있다.
본 개시 내용에서 임의의 특징부만을 여기에 예시하고 설명하였지만, 당업자에게는 다수의 변형과 변경이 안출될 것이다. 따라서, 첨부된 특허청구범위는 모든 이러한 변형과 변경을 본 개시 내용의 진정한 취지 내에 속하는 것으로 포괄하도록 의도된 것임을 이해하여야 한다.

Claims (20)

  1. 전자 패키지에 있어서,
    제1 측면 및 제2 측면을 갖는 기판;
    상기 기판의 상기 제1 측면에 배치된 시드 금속층;
    상기 시드 금속층의 적어도 일부 상에 배치된 패턴화된 레지스트 층 - 상기 패턴화된 레지스트 층 및 상기 시드 금속층은 미리 정해진 복수의 비아 위치, 미리 정해진 복수의 비아 패턴 및 미리 정해진 복수의 트레이스 패턴을 정의하기 위해 상기 기판의 제1 측면이 노출되도록 적어도 부분적으로 제거됨 -;
    상기 미리 정해진 복수의 비아 위치 및 상기 미리 정해진 복수의 트레이스 패턴에 대응하는 상기 시드 금속층의 적어도 일부에 배치된 금속 빌트업 층 - 상기 금속 빌트업 층은 상기 시드 금속층이 상기 기판과 상기 금속 빌트업 층 사이에 배치되도록, 상기 시드 금속층의 적어도 일부에 배치됨 - ;
    상기 기판의 상기 제2 측면의 적어도 일부에 배치된 접착층;
    상기 접착층의 적어도 일부에 배치되고, 상기 미리 정해진 복수의 비아 위치 중 적어도 하나와 정렬되는 접촉 패드;
    상기 접촉 패드에 결합되고, 상기 미리 정해진 복수의 비아 위치, 상기 미리 정해진 복수의 비아 패턴, 및 상기 미리 정해진 복수의 트레이스 패턴 중 하나와 정렬되는 전자 소자 - 상기 기판 및 상기 접착층은, 상기 미리 정해진 복수의 비아 위치가 상기 전자 소자로 연장되도록 적어도 부분적으로 제거됨 - ;
    상기 미리 정해진 복수의 비아 위치, 상기 미리 정해진 복수의 비아 패턴 및 상기 미리 정해진 복수의 트레이스 패턴의 적어도 일부에 배치된 제1 전도층; 및
    상기 미리 정해진 복수의 비아 위치에 배치되도록, 상기 제1 전도층에 배치된 제2 전도층을 포함하고,
    복수의 비아, 복수의 비아 패턴 및 복수의 트레이스 패턴은, 상기 미리 정해진 복수의 비아 위치, 상기 미리 정해진 복수의 비아 패턴 및 상기 미리 정해진 복수의 트레이스 패턴 상에 배치된 상기 제1 전도층 및 상기 제2 전도층의 일부를 선택적으로 제거하여 형성되는 것인, 전자 패키지.
  2. 제1항에 있어서, 상기 시드 금속 층은 약 10 나노미터 내지 약 25 미크론 범위의 두께를 갖는 것인 전자 패키지.
  3. 제1항에 있어서, 상기 복수의 비아의 평균 직경은 약 1 미크론 내지 약 500 미크론의 범위에 있는 것인 전자 패키지.
  4. 제1항에 있어서, 상기 복수의 비아 중 2개의 인접 배치된 비아 사이의 평균 피치는 약 2 미크론 내지 약 1000 미크론의 범위에 있는 것인 전자 패키지.
  5. 제1항에 있어서, 상기 복수의 비아는 블라인드(blind) 비아, 관통 비아 또는 이들의 조합을 포함하는 것인 전자 패키지.
  6. 제1항에 있어서, 상기 금속 빌트업 층, 상기 제1 전도층 및 상기 제2 전도층 중 하나 이상은, 티타늄, 탄탈륨, 구리, 니켈, 금, 은, 크롬, 알루미늄, 티타늄-텅스텐 또는 이들의 조합을 포함하는 것인 전자 패키지.
  7. 전자 조립체에 있어서,
    전자 패키지를 포함하고, 상기 전자 패키지는,
    제1 측면 및 제2 측면을 갖는 기판;
    시드 금속층의 적어도 일부 상에 배치된 패턴화된 레지스트 층 - 상기 패턴화된 레지스트 층 및 상기 시드 금속층은 미리 정해진 복수의 비아 위치, 미리 정해진 복수의 비아 패턴 및 미리 정해진 복수의 트레이스 패턴을 정의하기 위해 상기 기판의 제1 측면이 노출되도록 적어도 부분적으로 제거됨 - ;
    상기 미리 정해진 복수의 비아 위치 및 상기 미리 정해진 복수의 트레이스 패턴에 대응하는 상기 시드 금속층의 적어도 일부에 배치된 금속 빌트업 층 - 상기 금속 빌트업 층은 상기 시드 금속층이 상기 기판과 상기 금속 빌트업 층 사이에 배치되도록, 상기 시드 금속층의 적어도 일부에 배치됨 - ;
    상기 기판의 상기 제2 측면의 적어도 일부에 배치된 접착층;
    상기 접착층의 적어도 일부에 배치되고, 상기 미리 정해진 복수의 비아 위치 중 적어도 하나와 정렬되는 접촉 패드 - 상기 기판 및 상기 접착층은, 상기 접촉 패드가 상기 미리 정해진 복수의 비아 위치 중 적어도 하나에 작동적으로 결합되도록 적어도 부분적으로 제거됨 - ;
    상기 접촉 패드에 결합되고, 상기 미리 정해진 복수의 비아 위치, 상기 미리 정해진 복수의 비아 패턴, 및 상기 미리 정해진 복수의 트레이스 패턴 중 하나와 정렬되는 전자 소자 - 상기 기판 및 상기 접착층은, 상기 미리 정해진 복수의 비아 위치가 상기 전자 소자로 연장되도록 적어도 부분적으로 제거됨 - ;
    상기 미리 정해진 복수의 비아 위치, 상기 미리 정해진 복수의 비아 패턴 및 상기 미리 정해진 복수의 트레이스 패턴의 적어도 일부에 배치되도록, 상기 금속 빌트업 층의 적어도 일부에 배치된 제1 전도층; 및
    상기 미리 정해진 복수의 비아 위치에 배치되도록, 상기 제1 전도층에 배치된 제2 전도층을 포함하며,
    복수의 비아, 복수의 비아 패턴 및 복수의 트레이스 패턴은, 상기 미리 정해진 복수의 비아 위치, 상기 미리 정해진 복수의 비아 패턴 및 상기 미리 정해진 복수의 트레이스 패턴 상에 배치된 상기 제1 전도층 및 상기 제2 전도층의 일부를 선택적으로 제거하여 형성되고,
    상기 미리 정해진 복수의 트레이스 패턴의 평균 폭은 약 1 미크론 내지 약 500 미크론의 범위인 것인, 전자 조립체.
  8. 제7항에 있어서, 상기 전자 소자는 상기 미리 정해진 비아 패턴에 결합되는 것인 전자 조립체.
  9. 제7항에 있어서, 상기 복수의 비아는 블라인드 비아인 것인 전자 조립체.
  10. 제7항에 있어서, 복수의 전자 소자는 반도체 다이인 것인 전자 조립체.
  11. 제7항에 있어서, 상기 복수의 비아의 평균 직경은 약 1 미크론 내지 약 500 미크론의 범위에 있는 것인 전자 조립체.
  12. 제7항에 있어서, 상기 복수의 비아 중 2개의 인접 배치된 비아 사이의 평균 피치는 약 2 미크론 내지 약 1000 미크론의 범위에 있는 것인 전자 조립체.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI569368B (zh) * 2015-03-06 2017-02-01 恆勁科技股份有限公司 封裝基板、包含該封裝基板的封裝結構及其製作方法
US20180130705A1 (en) * 2016-11-07 2018-05-10 Corning Incorporated Delayed Via Formation in Electronic Devices
US10332832B2 (en) 2017-08-07 2019-06-25 General Electric Company Method of manufacturing an electronics package using device-last or device-almost last placement
US10420208B2 (en) * 2017-09-06 2019-09-17 Microsoft Technology Licensing, Llc Metal layering construction in flex/rigid-flex printed circuits

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008198607A (ja) * 2007-02-13 2008-08-28 General Electric Co <Ge> Ｍｅｍ装置用パワーオーバーレイ構造およびｍｅｍ装置用パワーオーバーレイ構造を作製するための方法。
JP2009182202A (ja) * 2008-01-31 2009-08-13 Casio Comput Co Ltd 半導体装置の製造方法
JP2012134500A (ja) * 2010-12-22 2012-07-12 General Electric Co <Ge> 半導体デバイスパッケージを製作するための方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9318573D0 (en) 1993-09-08 1993-10-27 Deas Alexander R Bonding process for producing multiple simultaneous connections between silicon di and a substrate
US7786562B2 (en) 1997-11-11 2010-08-31 Volkan Ozguz Stackable semiconductor chip layer comprising prefabricated trench interconnect vias
US6232151B1 (en) 1999-11-01 2001-05-15 General Electric Company Power electronic module packaging
US7080329B1 (en) 2002-01-22 2006-07-18 Cadence Design Systems, Inc. Method and apparatus for identifying optimized via locations
US9029196B2 (en) * 2003-11-10 2015-05-12 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
US20050190959A1 (en) 2004-02-26 2005-09-01 Kohler James P. Drill hole inspection method for printed circuit board fabrication
FI122128B (fi) 2005-06-16 2011-08-31 Imbera Electronics Oy Menetelmä piirilevyrakenteen valmistamiseksi
FI119714B (fi) * 2005-06-16 2009-02-13 Imbera Electronics Oy Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi
US7237334B2 (en) * 2005-08-18 2007-07-03 Intel Corporation Method of providing a printed circuit board using laser assisted metallization and patterning of a microelectronic substrate
US8049338B2 (en) * 2006-04-07 2011-11-01 General Electric Company Power semiconductor module and fabrication method
US8427652B2 (en) 2010-01-07 2013-04-23 Harris Corporation Systems and methods for measuring geometric changes of embedded passive materials during a lamination process
US8653670B2 (en) 2010-06-29 2014-02-18 General Electric Company Electrical interconnect for an integrated circuit package and method of making same
US8791015B2 (en) * 2011-04-30 2014-07-29 Stats Chippac, Ltd. Semiconductor device and method of forming shielding layer over active surface of semiconductor die
US9079269B2 (en) * 2011-11-22 2015-07-14 International Business Machines Corporation Spalling with laser-defined spall edge regions
US8716870B2 (en) 2011-12-16 2014-05-06 General Electric Company Direct write interconnections and method of manufacturing thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008198607A (ja) * 2007-02-13 2008-08-28 General Electric Co <Ge> Ｍｅｍ装置用パワーオーバーレイ構造およびｍｅｍ装置用パワーオーバーレイ構造を作製するための方法。
JP2009182202A (ja) * 2008-01-31 2009-08-13 Casio Comput Co Ltd 半導体装置の製造方法
JP2012134500A (ja) * 2010-12-22 2012-07-12 General Electric Co <Ge> 半導体デバイスパッケージを製作するための方法

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