JP2009277969A - 半導体装置及びその製造方法並びに半導体装置積層体 - Google Patents
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Abstract
【解決手段】半導体装置1は、半導体ウエハ2Aをダイシングして個片化され一方の面に形成された素子領域に対する配線層及び素子電極3を有する半導体チップ2と、前記チップの一方の面に形成され前記素子電極に対するコンタクト孔5を有する第1絶縁被膜4と、前記チップの他方の面に形成された第2絶縁被膜6と、前記素子電極に接続され前記第1絶縁被膜の表面にパッド部8を含んで形成された第1再配線層7と、前記第2絶縁被膜の表面に形成された第2再配線層9と、前記チップのダイシングラインに沿つた側面に形成され前記第1及び第2再配線層相互を電気的に接続する層間配線層10とを備えていることを特徴とする。
【選択図】図1
Description
が形成されている。
により形成された形態、或いはSiO2被膜とその表面に被着したポリイミド等の樹脂被
膜との複数被膜で形成された形態など種々の形態をとることもできる。そして、前記第2絶縁被膜6がいずれの形態であっても、前記第2再配線層の形成方法(1)〜(3)の適用は可能であり、第2絶縁被膜の表面が樹脂被膜の場合は前記第2再配線層の付着強度は高い。
2 半導体チップ
2A 半導体ウエハ
3 素子電極
4 第1絶縁被膜
5 コンタクト孔
6 第2絶縁被膜
7 第1再配線層
8 パッド部
9 第2再配線層
10 層間配線層
20 配線パターン層(回路配線基板用)
21B〜23B 端子電極
PCB 回路配線基板
X、Y、Z 素子領域
Claims (3)
- 半導体ウエハをダイシングして個片化され一方の面に形成された素子領域に対する配線層及び素子電極を有する半導体チップと、前記チップの一方の面に形成され前記素子電極に対するコンタクト孔を有する第1絶縁被膜と、前記チップの他方の面に形成された第2絶縁被膜と、前記素子電極に接続され前記第1絶縁被膜の表面にパッド部を含んで形成された第1再配線層と、前記第2絶縁被膜の表面に形成された第2再配線層と、前記チップのダイシングラインに沿った側面に形成され前記第1及び第2再配線層相互を電気的に接続する層間配線層とを備えていることを特徴とする半導体装置。
- 請求項1に記載の半導体装置の構成を有する少なくとも第1及び第2半導体装置を積層して構成され、前記第1及び第2半導体装置の各第1再配線層のパッド部に端子電極がそれぞれ設けられ、前記第1半導体装置の第2再配線層がパッド部を含んで形成され、前記第2半導体装置の端子電極が前記第1半導体装置の第2再配線層のパッド部に接続されていることを特徴とする半導体装置積層体。
- (A)一方の面に複数の素子領域、各素子領域に対する配線層及び素子電極が形成された半導体ウエハを用意する工程と、
(B)前記半導体ウエハの一方の面に、前記素子電極に対するコンタクト孔を有する第1絶縁被膜を被着し、前記半導体ウエハの他方の面に第2絶縁被膜を被着する工程と、
(C)前記コンタクト孔及び前記第1絶縁被膜の表面にパッド部を含むパターンニングされた第1再配線層を形成し、前記第2絶縁被膜の表面にパターンニングされた第2再配線層を形成する工程と、
(D)前記半導体ウエハに格子状のダイシングラインに沿ってダイシングを施すことによって前記各素子領域毎に個片化した半導体チップを形成する工程と、
(E)その後、前記個片化された半導体チップのダイシングラインに沿った側面に前記第1及び第2再配線層相互を電気的に接続する層間配線層を形成する工程と、
を備えていることを特徴とする半導体装置の製造方法。
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JP2008129339A JP2009277969A (ja) | 2008-05-16 | 2008-05-16 | 半導体装置及びその製造方法並びに半導体装置積層体 |
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JP2002198463A (ja) * | 2000-12-26 | 2002-07-12 | Canon Inc | チップサイズパッケージおよびその製造方法 |
JP2004343123A (ja) * | 2004-05-14 | 2004-12-02 | Oki Electric Ind Co Ltd | 半導体装置 |
WO2006117961A1 (ja) * | 2005-04-26 | 2006-11-09 | Kyushu Institute Of Technology | 半導体パッケージ及びその製造方法 |
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2008
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