JP2010087021A - 混成回路装置及びその製造方法並びに混成回路積層体 - Google Patents

Abstract

【課題】個別の能／受動素子を有し３次元実装における小形／薄形化並びに両面配線間接続の信頼性向上に好適な混成回路装置及び製造方法並びに混成回路積層体を提供する。
【解決手段】能動素子１と個別受動素子３０を有する混成回路装置の能動素子１は、半導体ウエハをダイシングして個片化され一方の面に形成された素子領域に対する配線層及び素子電極３を有する半導体チップ２と、チップ２の一方の面の素子電極に対するコンタクト孔５を有する第１絶縁被膜４と、チップの他方の面の第２絶縁被膜６と、素子電極に接続され第１絶縁被膜表面にパッド部８を含んで形成された第１再配線層７と、第２絶縁被膜表面に形成された第２再配線層９と、チップのダイシングラインに沿う側面に形成され第１、第２再配線層を接続する層間配線層とを備え、個別受動素子は、第１、第２再配線層の少なくとも一方に電気的に接続してチップ上に配置されていることを特徴とする。
【選択図】図３

Description

本発明は混成回路装置及びその製造方法並びに混成回路積層体に関し、特に電子部品の回路配線基板への３次元実装における小形／薄形化に好適な混成回路装置及びその製造方法並びに混成回路積層体に関する。

プリント配線基板分野では、その応用電子機器の高機能化や多機能化についてのユーザ要求が益々たかまるにつれ、回路配線基板に実装される半導体ＩＣ／ＬＳＩ装置などの電子部品の数量もまた著しい増加傾向にある。一方、このように多数の電子部品が実装されてもなお回路配線基板実装体の外形の小形化及び薄形化の要求が強く、その要求に応える従来の一方策として、特許文献１や特許文献２にもみられるように、例えばフリップチップタイプの電子部品を回路配線基板へフェースダウンボンディング法などによって３次元的に実装する技術が進展してきている。

特許文献１のアウターバンプ付の半導体パッケージ技術では、特に、その図１などに示されているように、通常のインナーバンプ２付の半導体デバイスチップ６に対して、両面に配線３を有する絶縁樹脂層５をシート状の熱可塑性樹脂層４に張り合わせたものを用意しておき、前記熱可塑性樹脂層４をチップ６の下面から上面側に向けて包み込むように折り曲げることが行われている。そして、前記配線３の一部に接続されたアウターバンプを含む外部端子をチップ６の両面に設けた構造とし、このような複数の半導体パッケージを回路配線基板上に３次元積層するパッケージ構造が開示されている。

また、特許文献２のはんだバンプ付のウエハ技術では、その図１などに示されているように、両面に再配線回路３、４が形成されたウエハ１を貫通するスルーホール２を縦横に格子状に設け、少なくとも一部のスルーホール２の内壁面に施されたメッキ９によって、前記再配線回路３と４とが接続されている。そして、その図４や図５に示されているように、スルーホール２群の配列に沿ってチップ状に切断したウエハ構造が開示されている。

しかしながら、特許文献１の技術では、半導体デバイスチップ自身に対しては、３次元積層を可能とするための格別な処理を施すことなく、そのチップを両面配線絶縁樹脂層と熱可塑性樹脂層との張り合わせシートを折り曲げて、そのチップを包み込むようなパッケージ構造となっている。そのために、パッケージ外形及び容積が半導体デバイスチップサイズよりもかなり大きくなってしまう。また、折り曲げ加工時に、例えば配線とインナーバンプとの位置ずれによる接続不良、或いは積層された隣り合うパッケージのアウターバンプや外部端子相互の位置ずれ（不整合性）による接続不良が生じて接続の信頼性が低下し易い。更には、折り曲げ加工自体、接続の整合性を精度良く保ちつつ実施することに作業上の困難を伴うという問題がある。

また、特許文献２の技術では、パッケージ外形としては、両面に再配線回路が設けられたウエハを切断したチップ状態であるから、特許文献２の場合よりも小形化及び薄形化が図れるが、縦横に格子状配列となる多数のスルーホールをウエハに貫通形成する作業に困難性がある。そして、ウエハにスルーホールを多数形成するために、チップサイズが少なくともスルーホールの面積分は大きくなるので、ウエハ収率が低下する。更に、切断後のチップ周側壁には、スルーホールによる凹凸形状が存在するために、チップ周側壁が破損し易く再配線回路相互間の配線接続が損なわれる問題やスルーホール内面への前記接続配線パターン形成の自由度が著しく低下するなどの問題がある。
特開２００４―１７２３２３号公開特許公報 特開２００５―１２３５６９号公開特許公報

本発明は、前記従来の問題点を解決するものであり、特に半導体能動素子及び個別受動素子を含む電子部品の回路配線基板への３次元実装における小形／薄形化並びに両面配線相互間の接続の信頼性を向上するのに好適な混成回路装置及びその製造方法並びに混成回路積層体を提供することを目的とする。

請求項１に記載の本発明は、半導体能動素子と個別受動素子とを有する混成回路装置であって、前記半導体能動素子は、半導体ウエハをダイシングして個片化され一方の面に形成された素子領域に対する配線層及び素子電極を有する半導体チップと、前記チップの一方の面に形成され前記素子電極に対するコンタクト孔を有する第１絶縁被膜と、前記チップの他方の面に形成された第２絶縁被膜と、前記素子電極に接続され前記第１絶縁被膜の表面にパッド部を含んで形成された第１再配線層と、前記第２絶縁被膜の表面に形成された第２再配線層と、前記チップのダイシングラインに沿った側面に形成され前記第１及び第２再配線層相互を電気的に接続する層間配線層とを備え、前記個別受動素子は、前記第１及び第２再配線層の少なくとも一方に電気的に接続して前記チップ上に配置されていることを特徴とする。

請求項２に記載の本発明の混成回路積層体は、請求項１に記載の半導体能動素子の構成を有する少なくとも第１及び第２半導体能動素子を積層して構成されるものであって、前記第１及び第２半導体能動素子の各第２再配線層がパッド部を含んで形成され、前記第２半導体能動素子の第１再配線層のパッド部とこれに対向する前記第１半導体能動素子の第２再配線層のパッド部とが端子電極を介して接続され、個別受動素子が前記第１及び第２半導体能動素子の少なくとも一方のチップ上に配置されていることを特徴とする。

請求項３に記載の本発明の混成回路装置の製造方法は、（Ａ）一方の面に複数の素子領域、各素子領域に対する配線層及び素子電極が形成された半導体ウエハを用意する工程と、（Ｂ）前記半導体ウエハの一方の面に、前記素子電極に対するコンタクト孔を有する第１絶縁被膜を被着し、前記半導体ウエハの他方の面に第２絶縁被膜を被着する工程と、（Ｃ）前記コンタクト孔及び前記第１絶縁被膜の表面にパッド部を含むパターンニングされた第１再配線層を形成し、前記第２絶縁被膜の表面にパターンニングされた第２再配線層を形成する工程と、（Ｄ）前記半導体ウエハに格子状のダイシングラインに沿ってダイシングを施すことによって前記各素子領域毎に個片化した半導体チップを形成する工程と、（Ｅ）その後、前記個片化された半導体チップのダイシングラインに沿った側面に前記第１及び第２再配線層相互を電気的に接続する層間配線層を形成する工程と、（Ｆ）前記第１及び第２再配線層の少なくと一方に電気的に接続して前記半導体チップ上に個別受動素子を配置する工程と、を備えていることを特徴とする。

本発明の混成回路装置及びその製造方法並びに混成回路積層体によれば、半導体能動素子が両面からの外部端子接続を可能とし回路配線基板に実装される電子部品のサイズを半導体チップレベルに小形化及び薄形化できる。そして、電子部品としての個別受動素子が前記半導体能動素子のチップ上に配置され、ノイズ低減等の回路機能を向上させると共に、高機能化及び多機能化に対応する混成回路積層体及び３次元実装形態の回路配線基板実装体を大幅にコンパクト化することができる。

また、層間配線層は、半導体チップのダイシングラインに沿った平坦な側面に形成できるために、そのパターン形成の自由度が高くなり、第１及び第２再配線層間の高精度かつ高信頼性の層間接続が容易に得られる。しかも、特許文献２におけるようなスルーホールを形成することがないので、ウエハ収率が向上し、半導体チップ周側壁の破損が避けられ、層間配線層の良好な接続状態が維持されるなどの効果を奏することができる。

以下、本発明の混成回路装置及びその製造方法並びに混成回路積層体の実施形態について図１〜図４を参照して説明するが、各図を通じて同一符号は同一または同様な構成部分を表す。

まず、図１を参照して、本発明の混成回路装置に組み込まれる半導体能動素子の一実施形態を説明する。図１（ａ）は、その半導体能動素子の一部を断面で表す側面図、図１（ｂ）は、その半導体能動素子の一部拡大斜視図、図１（ｃ）は、その半導体能動素子の再配線層のパターンの一例を示す平面図である。なお、これら各図は、本発明の内容を理解できる程度に表現したものであり、各図相互間での寸法や形状は必ずしも一致していない。

半導体能動素子１は、本体部分として、例えばシリコン基板からなる半導体チップ２を有する。半導体チップ２は、後述のように半導体ウエハからダイシングして個片化されたものであり、その少なくとも一方の面（図中上面）に、図示されてないが、種々の導電型不純物の選択拡散などを施してＩＣ／ＬＳＩ回路のような素子領域及びこれに対して接続された配線層が形成されている。そして、前記一方の面には、前記素子領域に対する配線層の一部に形成された複数の素子電極３が設けられている。

更に、前記一方の面に設けられた第１絶縁被膜４は、表面平坦な状態に被着形成されていて、素子電極３を露出させるようにこれに対応したコンタクト孔５を有する。また、前記半導体チップ２の他方の面（図中下面）には、第２絶縁被膜６が表面平坦な状態で被着形成されている。

前記第１絶縁被膜４の表面には、第１再配線層７が設けられている。第１再配線層７は、前記コンタクト孔５を通じて素子電極３と接続され、所望の回路配線パターンをもって形成されていて、図１（ｂ）から分かるように、そのパターンの一部に形成されたパッド部８を含んでいる。また、前記第２絶縁被膜６の表面には、第２再配線層９が設けられている。第２再配線層９は、図示されていないが所望の回路配線パターンをもって形成されていて、そのパターンの一部に形成されたパッド部を含むことができる。なお、前記パッド部は、ランド部と称してもよく、この部分は、他の電子部品或いはチップとの接続や外部引出端子電極との接続などの様々な目的に対応して設けられるものである。

図１（ｂ）を参照すると分かり易いように、前記半導体チップ２の側面Ｓ１、Ｓ２は、直交するダイシングラインＤ１及びＤ２に沿った直平面を有しており、前記側面Ｓ１、Ｓ２には、前記第１及び第２再配線層７、９相互間を電気的に層間接続する層間配線層１０
が形成されている。

ここでは一例として、前記第１及び第２再配線層７、９は、導電材料である例えば銅めっき或いは金めっきや蒸着などで１２μｍの厚さに形成され、前記第１及び第２絶縁被膜４、６は厚さ１０μｍとされている。

前記第１及び第２再配線層７、９の配線パターン形状は、半導体能動素子１と係わる他の周辺電子部品との関係から種々の形態をとることになるが、その一例が図１（ｃ）に示されている。また、素子領域や素子電極については、半導体チップ２の一方の面に形成されている例を述べてきたが、他方の面にも形成されていてもよく、その場合は、第２絶縁被膜６及び第２再配線層９は、コンタクト孔や素子電極との関係について前記第１絶縁被膜４や第１再配線層７と同様な形態をとることができる。

なお、第１再配線層７にはパッド部８が含まれていることを述べたが、第２再配線層９にパッド部を含ませるか否かは、半導体装置の実装形態に応じていずれかを選択することができる。また、図示していないが、前記第１及び第２再配線層７、９の表面に絶縁保護被膜を形成することもできる。

このような実施形態の半導体能動素子によれば、前記第１及び第２再配線層７、９による両面配線パターンを有することになり、両面多ピン化が可能となる。また、回路配線基板に実装される電子部品のサイズを半導体チップレベルに小形化及び薄形化することができ、高機能化及び多機能化に対応する複数の半導体能動素子の積層体の構造並びに３次元実装形態の回路配線基板実装体を大幅にコンパクト化することができる。

なお、図３の混成回路積層体におけるように積層される複数の前記半導体能動素子のうちから選択された例えば半導体能動素子２３には、そのチップ上に個別受動素子（３０）が搭載され、これら素子２３、（３０）の３次元実装により一体的に組み合わせられた混成回路装置が構成される。その詳細は後述する。

次に、本発明の前記一実施形態に係わる半導体能動素子の製造方法の一例について、図２を参照して説明する。

図２（ａ）に示す工程では、通常のＩＣ製造技術によって、Ｓｉ基板からなる半導体ウエハ２Ａに、所望数のＩＣチップにそれぞれ対応する数の素子領域Ｘ、Ｙ、Ｚが形成される。そして、各素子領域Ｘ、Ｙ、Ｚの表面には、チップ用の配線層（図示せず）及びその一部を構成する多数の素子電極３が形成されている。前記素子領域は能動回路や受動回路を含み全体として様々な能動機能を有するように形成された領域である。

図２（ｂ）に示す工程では、前記素子電極３を含むウエハ２Ａの一方の面（上表面）全体に亘って例えば液状の感光性ポリイミド前駆体をスピンコートし、フォトリソグラフィーにより前記各電極層３を露出させるためのコンタクト孔５を開けた第１絶縁被膜４が形成される。また、ウエハ２Ａの他方の面（下表面）全体にも液状の感光性ポリイミド前駆体をスピンコートして硬化処理することによって、第２絶縁被膜６が形成される。

前記第１及び第２絶縁被膜４、６の形成に際しては、他の樹脂素材としてベンゾシクロブテン（ＢＣＢ）やポリベンゾオキサゾール（ＰＢＯ）などを用いてもよい。感光性樹脂は液状に限らずフィルム状の樹脂を用いて前記ウエハにラミネートしてもよい。また、感光性樹脂の被覆は、スピンコートによる塗布に限らず、カーテンコート、スクリーン印刷、スプレーコートなどのいずれかで行ってもよい。

図２（ｃ）に示す工程では、前記各コンタクト孔５を通じて前記素子領域Ｘ、Ｙ、Ｚの各素子電極層３に接続された第１再配線層７が、前記第１絶縁被膜４表面上に導電材料を被着して例えばセミアディティブ法などを用いてパターンニングを施すことによって、パッド部（図１（ｂ）の８参照）を含む回路パターン状に形成される。前記第２絶縁被膜６表面上に、第２再配線層９が、第１再配線層７と同様な方法で回路パターン状に形成される。そして、ウエハプロセス段階において、プロービング検査を行い特性の良否判別を行う。

図２（ｄ）に示す工程では、前記素子領域Ｘ、Ｙ、Ｚ相互の境界に沿ってダイシングして分離することによって個片化した複数の半導体チップ２が取り出される。

次に、図２（ｅ）に示す工程では、前記半導体チップ２のダイシングラインに沿った平坦な側面Ｓ１、Ｓ２（図１（ｂ）参照）に、前記第１及び第２再配線層７、９相互間を電気的に層間接続する層間配線層１０を形成する。この工程に先立って、前記側面Ｓ１、Ｓ２に、例えば化学的エッチングやプラズマエッチングのような物理化学的エッチングなどにより、適度の平坦化や平滑化処理を予め施しておけば、前記層間配線層１０の被着形成がより精度良く確実に行える。

このような本発明における半導体能動素子の製造方法によれば、層間配線層１０は、半導体チップ２のダイシングラインに沿った平坦な側面に形成できるために、そのパターン形成の自由度が高くなり、第１及び第２再配線層７、９間の高精度かつ高信頼性の層間接続が容易に得られる。しかも、特許文献２におけるようなスルーホールを形成することがないので、ウエハ収率が向上し、半導体チップ周側壁の破損が避けられ、層間配線層１０の接続状態を良好に維持形成することができる。

次に、前記第２再配線層９や前記層間配線層１０の形成方法などの他の種々の実施形態について説明する。

［第２再配線層９形成の場合］：次の（１）〜（３）のいずれか１つの方法を選択的に採用することができる。

（１）前記第２絶縁被膜６の表面に、導電材料を全面被着しフォトリソグラフィー工法によりパターンニングして形成する方法。

（２）前記第２絶縁被膜６の表面に銀や銅を含有する導電性インクをインクジェット工法により吹き付けて所望パターンにて形成する方法。

（３）前記第２絶縁被膜６の表面にレーザによる直描工法により所望パターンにて形成する方法。

ところで、前記第２絶縁被膜６は、半導体チップ２の裏面側に形成されたＳｉＯ２被膜
により形成された形態、或いはＳｉＯ２被膜とその表面に被着したポリイミド等の樹脂被
膜との複数被膜で形成された形態など種々の形態をとることもできる。そして、前記第２絶縁被膜６がいずれの形態であっても、前記第２再配線層の形成方法（１）〜（３）の適用は可能であり、第２絶縁被膜の表面が樹脂被膜の場合は前記第２再配線層の付着強度は高い。

また、前記第２絶縁被膜６がＳｉＯ２被膜からなる場合には、ＳｉＯ２表面に導電性薄膜を形成し、その上に第２再配線層９を形成することによって付着強度を高めることができる。この場合、前記導電性薄膜としては、Ａｌ、Ａｕ、Ｐｔ、Ｔｉ、Ａｇ、Ｃｕ、Ｂｉ、Ｓｎ、Ｎｉ、Ｃｒ、Ｚｎなどの金属及びこれらの合金等の中から選択して用いることができる。また、前記導電性薄膜は、スパッタリング法、真空蒸着法、めっき法などの従来の各種方法を用いて形成することができ、その厚さは数μｍ以下とするとよい。そして、このような（１）〜（３）の方法は、前記第１再配線層４の形成にも同様に適用することができる。

［層間配線層１０形成の場合］：次の（ａ）〜（ｄ）のいずれか１つの方法を選択的に採用することができる。

（ａ）半導体チップ２の側面に、スパッタ法により例えばＮｉ−Ｃｒ、Ｃｕのシード層形成と電解又は無電解めっきを行って、フォトリソグラフィー工法によりパターンニングして層間配線層を形成する方法。

（ｂ）半導体チップ２の側面に、銀や銅を含有する導電性インクをインクジェット工法により吹き付けて所望パターンにて形成する方法。

（ｃ）半導体チップ２の側面に、スパッタ法によりシード層形成後、レーザパターンニングを施して後、電解または無電解めっきにより形成する方法。

（ｄ）半導体チップ２の側面に、スパッタ法によりシード層形成後、電解または無電解めっきし、更にレーザにより所望パターン形成する方法。

なお、前記半導体チップ２の側面は、半導体基板材の側面のダイシング露出面であっても、予め、その側面に樹脂被膜を被着した形態であってもよく、いずれの形態であっても、前記層間配線層の形成方法（ａ）〜（ｄ）を選択的に適用できる。

次に、回路配線基板に実装される本発明の混成回路積層体の一実施形態について、図３を参照して説明する。

配線パターン層２０を有する回路配線基板ＰＣＢ上には、前述のようにしてそれぞれ製作された第１〜第３半導体能動素子２１〜２３を順次積み重ねた混成回路積層体が実装されている。これら各半導体能動素子２１〜２３は、図１、図２に示した実施形態における半導体能動素子１と異なった寸法／形状で、上下裏返した状態で示されているが、前記半導体能動素子１と同様に、半導体チップ２の両面に形成された第１及び第２絶縁被膜４、６、各絶縁被膜４、６表面にそれぞれ被着された第１及び第２再配線層７、９及び半導体チップ２の側面に設けられた層間配線層１０を有している。

また、前記各半導体能動素子２１〜２３は、前記各第１再配線層７に含まれる複数のパッド部８の表面に、それぞれ電気的に接続して設けられた例えばはんだバンプのような端子電極２１Ｂ、２２Ｂ、２３Ｂからなる外部端子の群を有している。

そして、前記第１半導体能動素子２１の複数の端子電極２１Ｂは、前記回路配線基板ＰＣＢの配線パターン層２０の複数のランド部にそれぞれ重ねて接続固定されている。第２半導体能動素子２２の第１再配線層７に含まれる複数のパット部８と第１半導体能動素子２１の第２再配線層９に含まれる複数のパット部８との各間は、複数の端子電極２２Ｂをそれぞれ介して相互に電気的に接続して固定されている。

また、第３半導体能動素子２３の第１再配線層７に含まれる複数のパット部８と第２半導体能動素子２２の第２再配線層９に含まれる複数のパット部８との各間は、複数の端子電極２３Ｂをそれぞれ介して相互に電気的に接続して固定されている。そして、第３半導体能動素子２３の第２再配線層９に含まれる複数のパット部８のうち適宜選択された相互間には、個別受動素子（受動回路素子）３０が例えばはんだにより接続固定されている。従って、第３半導体能動素子２３は、個別受動素子３０に対する母体素子として組み合わせられることにより、能動及び受動回路素子を備えた混成回路装置を構成する。

前記個別受動素子３０は、チップ状の例えば抵抗素子やコンデンサ及び薄膜インダクタ素子などから選択して使用され、混成回路装置や混成回路積層体に要求されるフィルタ機能やノイズ低減機能等の回路特性向上のために、半導体能動素子のチップ上に３次元実装にて一体的に組み込まれている。また、前記個別受動素子の厚さ方向の外形寸法は、前記端子電極２１Ｂ、２２Ｂ、２３Ｂの高さ及び隣り合う半導体能動素子の相互間隔よりも小さいサイズとされている。

ところで、本発明における混成回路積層体は、少なくとも２つの半導体能動素子を前述のように積層したものであり、個別受動素子３０が、積層された各半導体能動素子の全てに組み込まれてもよいし、少なくとも１つの半導体能動素子に組み込まれた少なくとも１つの混成回路装置を備えて構成される。

例えば、図３に示す実施形態において、第１半導体能動素子２１を除外して、混成回路積層体を第２半導体能動素子２２と第３半導体能動素子２３との２つによって構成してもよい。この場合、前記第２、第３半導体能動素子は、それぞれ第１、第２半導体能動素子と呼称を変更してもよい。逆に、前記第１〜第３半導体能動素子２１〜２３に対して、任意の位置に、個別受動素子の無い他の半導体能動素子、或いは個別受動素子を備えた他の半導体能動素子（混成回路装置）を追加積層してもよい。

また、前記混成回路積層体の最下層の第１半導体能動素子２１の第１再配線層７に含まれる複数のパッド部８と前記回路配線基板ＰＣＢの配線パターン層２０との接続は、はんだバンプからなる端子電極２１Ｂに限定されるものではなく、例えば前記回路配線基板ＰＣＢの表面に突出する導電ペーストを設けておき、前記第１半導体能動素子２１のパッド部を前記導電ペースト先端に熱圧着して接続固定してもよい。

図４（ａ）〜（ｃ）は、本発明の混成回路積層体の他の一実施形態をその製造工程別に示す工程別断面図である。この実施形態において、図３に示された実施形態の混成回路積層体と同一部分については、図４中、同一符号を付して、その部分の詳細説明を省略する。

まず、図４（ｃ）を参照して、混成回路積層体の構造について説明すると、第２半導体能動素子２２のチップ上の中央部に配置された個別受動素子３１は、第２再配線層９に含まれる２つのパッド部８に跨って実装され、例えばはんだによって接続固定されている。また、第３半導体能動素子２３には、図３に示された実施形態と同様に接続固定された個別受動素子３０が設けられている。

次に、このような混成回路積層体の製造方法について説明する。まず、図４（ａ）に示すように、前記第１半導体能動素子２１の第２再配線層９に含まれる複数のパッド部８の表面には、例えばはんだ材料からなる導電性の複数のバンプ層２２Ｂ１をそれぞれ被着して形成する。ここで図示されてないが、前記バンプ層２２Ｂ１形成の前に、前記複数のバンプ層２２Ｂ１にそれぞれ対応して各パッド部８表面を露出させる複数の開口部を有するソルダーレジストが、前記第１半導体能動素子２１の第２再配線層９を含むチップ上に予め被着される。

そして、個別受動素子３１が実装された前記第２半導体能動素子２２の下面側にある第１再配線層７に含まれた複数のパッド部８を前記各バンプ層２２Ｂ１上にそれぞれ対向するように重ね合わせて配置する。

図４（ｂ）に示す工程では、前記第１、第２半導体能動素子の重ね合わせ配置後、前記各バンプ層２２Ｂ１を加熱した後に冷却すること（はんだリフロー）によって、各バンプ層に対応したはんだボールからなる複数の端子電極２２Ｂを形成する。この過程において、前記第２半導体能動素子２２の第１再配線層７の各パッド部８とこれに対向する前記第１半導体能動素子２１の第２再配線層９の各パッド部８とが、前記各端子電極２２Ｂをそれぞれ介して接続かつ固定される。

そして、前記第２半導体能動素子２２の第２再配線層９に含まれる一部の各パッド部８の表面には、前述のように、はんだ材料からなる導電性の複数のバンプ層２３Ｂ１をそれぞれ被着して形成する。この場合にも、図示されてないが、前記バンプ層２３Ｂ１形成前に、各パッド部表面を露出させる複数の開口部を有するソルダーレジストが、前記第２半導体能動素子２２の第２再配線層９を含むチップ上に予め被着される。

その後、個別受動素子３０が実装された前記第３半導体能動素子２３の下面側にある第１再配線層７に含まれた複数のパッド部８を前記各バンプ層２３Ｂ１上にそれぞれ対向するように重ね合わせて配置する。

次に、図４（ｃ）に示す工程では、前記各バンプ層２３Ｂ１を加熱した後に冷却することによって、各バンプ層に対応したはんだボールからなる複数の端子電極２３Ｂを形成する。この過程において、前記第３半導体能動素子２３の第１再配線層７の各パッド部８とこれに対向する前記第２半導体能動素子２２の第２再配線層９の各パッド部８とが、前記各端子電極２３Ｂをそれぞれ介して接続かつ固定される。

また、前記混成回路積層体の最下層の第１半導体能動素子２１の第１再配線層７に含まれる複数のパッド部８は、図３に示す実施形態のように、前記回路配線基板ＰＣＢの配線パターン層２０上に、はんだバンプ或いははんだボールからなる端子電極によって接続固定してもよいし、前記回路配線基板ＰＣＢの表面に突出する導電ペーストを設けておき、前記導電ペースト先端に熱圧着して接続固定してもよい。

なお、この実施形態では、前記各バンプ層２２Ｂ１及び２３Ｂ１は、前記第１、第２半導体能動素子の第２再配線層９側に予め被着されているが、これに代わって、前記第２、第３半導体能動素子の第１再配線層７側に予め被着してもよい。また、個別受動素子３０や３１は、各半導体能動素子の第２再配線層９側に限らず、第１再配線層７側にのみ、或いは第１及び第２再配線層側に共に実装することもできるので、前記第１、第２再配線層の少なくとも一方に電気的に接続してチップの少なくとも一方の面上に配置することができる。

このような本発明の混成回路積層体の実施形態によれば、多数の端子電極を含む各半導体能動素子のサイズが半導体チップレベルに小形化及び薄形化され、高機能化及び多機能化に対応する３次元実装形態の回路配線基板実装体を大幅にコンパクト化することができる。更には、前記個別受動素子は、各半導体能動素子の両面に設けられた各再配線層のいずれにも実装可能であるために高密度化に優れ、隣り合う半導体能動素子の端子電極の高さに依存する相互間隔の範囲内に収まっていて混成回路積層体のコンパクト化を妨げることなく、半導体能動素子と協働して混成回路装置及び混成回路積層体の電気的機能向上を図ることができる。

また、層間配線層は、半導体チップのダイシングラインに沿った平坦な側面に形成され、特許文献２におけるようなスルーホールを有しないので、半導体能動素子側周壁の破損が避けられ、配線層間の接続の信頼性が良好に維持された堅牢な混成回路積層体が得られる。

なお、前記第１及び第２再配線層７、９における、再配線という用語は、半導体ウエハ或いはチップが半導体素子領域に直接的に形成される配線層に対比して用いた用語であり、回路配線基板への実装や複数チップ同士の積層などに適応した回路構成を果たすために形成された配線層を再配線と表現している。勿論、前記第１及び第２再配線層７、９は、本発明の本質を失することなく、単に配線層、配線パターン或いは導体回路などと表現するも自由である。

本発明に係る混成回路装置に組み込まれる半導体能動素子の一実施形態を説明するための図であり、（ａ）は半導体能動素子の一部断面を示す側面図、（ｂ）は半導体能動素子の一部拡大斜視図、（ｃ）は半導体能動素子の再配線層の一パーターン例を示す平面図である。 本発明に係る混成回路装置に組み込まれる半導体能動素子の製造方法の一実施形態を説明するための図であり、（ａ）〜（ｅ）はその工程別断面図である。、 本発明に係る混成回路装置及び混成回路積層体の一実施形態を一部断面で示す側面図である。 本発明に係る混成回路装置及び混成回路積層体の他の実施形態並びにその製造方法を説明するための図であり、（ａ）〜（ｃ）は一部断面で示された工程別側面図である。

符号の説明

１、２１〜２３ 半導体能動素子
２ 半導体チップ
２Ａ 半導体ウエハ
３ 素子電極
４ 第１絶縁被膜
５ コンタクト孔
６ 第２絶縁被膜
７ 第１再配線層
８ パッド部
９ 第２再配線層
１０ 層間配線層
２０ 配線パターン層（回路配線基板用）
２１Ｂ〜２３Ｂ 端子電極
２２Ｂ１、２３Ｂ１ バンプ層
３０、３１ 個別受動素子
ＰＣＢ 回路配線基板
Ｘ、Ｙ、Ｚ 素子領域

Claims (3)

1. 半導体能動素子と個別受動素子とを有する混成回路装置であって、前記半導体能動素子は、半導体ウエハをダイシングして個片化され一方の面に形成された素子領域に対する配線層及び素子電極を有する半導体チップと、前記チップの一方の面に形成され前記素子電極に対するコンタクト孔を有する第１絶縁被膜と、前記チップの他方の面に形成された第２絶縁被膜と、前記素子電極に接続され前記第１絶縁被膜の表面にパッド部を含んで形成された第１再配線層と、前記第２絶縁被膜の表面に形成された第２再配線層と、前記チップのダイシングラインに沿った側面に形成され前記第１及び第２再配線層相互を電気的に接続する層間配線層とを備え、前記個別受動素子は、前記第１及び第２再配線層の少なくとも一方に電気的に接続して前記チップ上に配置されていることを特徴とする混成回路装置。
2. 請求項１に記載の半導体能動素子の構成を有する少なくとも第１及び第２半導体能動素子を積層して構成されるものであって、前記第１及び第２半導体能動素子の各第２再配線層がパッド部を含んで形成され、前記第２半導体能動素子の第１再配線層のパッド部とこれに対向する前記第１半導体能動素子の第２再配線層のパッド部とが端子電極を介して接続され、個別受動素子が前記第１及び第２半導体能動素子の少なくとも一方のチップ上に配置されていることを特徴とする混成回路積層体。
3. （Ａ）一方の面に複数の素子領域、各素子領域に対する配線層及び素子電極が形成された半導体ウエハを用意する工程と、
   （Ｂ）前記半導体ウエハの一方の面に、前記素子電極に対するコンタクト孔を有する第１絶縁被膜を被着し、前記半導体ウエハの他方の面に第２絶縁被膜を被着する工程と、
   （Ｃ）前記コンタクト孔及び前記第１絶縁被膜の表面にパッド部を含むパターンニングされた第１再配線層を形成し、前記第２絶縁被膜の表面にパターンニングされた第２再配線層を形成する工程と、
   （Ｄ）前記半導体ウエハに格子状のダイシングラインに沿ってダイシングを施すことによって前記各素子領域毎に個片化した半導体チップを形成する工程と、
   （Ｅ）その後、前記個片化された半導体チップのダイシングラインに沿った側面に前記第１及び第２再配線層相互を電気的に接続する層間配線層を形成する工程と、
   （Ｆ）前記第１及び第２再配線層の少なくと一方に電気的に接続して前記半導体チップ上に個別受動素子を配置する工程と、
   を備えていることを特徴とする混成回路装置の製造方法。