JP2004303884A - 三次元実装モジュールの製造方法とその方法で得られる三次元実装モジュール - Google Patents
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Abstract
【解決手段】半導体チップ1の端子3を、半導体チップ1の側面1bに至るように形成する。積層された半導体チップ1の側面1bに、導電性微粒子を含有する液体をインクジェット法で滴下して配線5を形成することにより、積層された半導体チップ1の端子3同士を接続する。
【選択図】 図3
Description
【発明の属する技術分野】
本発明は、半導体チップを積層して接続する工程を含む三次元実装モジュールの製造方法に関する。
【0002】
【従来の技術】
半導体チップを積層して接続する工程を含む三次元実装モジュールの製造方法の従来例を、図15を用いて説明する。
この例では、先ず、図15(a)に示すように、半導体チップに切り出す前のウエハWの段階で、チップ毎の端子用電極13の外側となる絶縁層12の位置に、垂直な穴110を開け、この穴110に溶融メッキ法等により金属111を充填する。次に、この穴110の底より上側の位置(ラインL1)までシリコン基板11を研磨して薄くすることにより、ウエハWの厚さを例えば50μmまで薄くする。次に、ウエハWをラインL2で切断して半導体チップ1を得る。
【0003】
これにより、図15(b)に示すように、この半導体チップ1の両面に前記金属充填部111が露出する。次に、この半導体チップ1の素子形成面(絶縁層12側の面)に露出している金属充填部111と端子用電極13とを配線301で接続し、反対側の金属充填部露出面に電極302を形成する。
次に、図15(c)に示すように、これらの半導体チップ1を重ね合わせて配線301と電極302を金属接合することにより、積層された半導体チップ1の全ての端子用電極13を接続する。
【0004】
このように、上記従来例では、ウエハに穴を開ける工程、穴に金属を充填する工程、ウエハを研磨して薄くする工程等の煩雑な工程を有するため、製造コストが高くなる。
下記の特許文献1には、半導体チップを積層して接続する工程を含む三次元実装モジュールの製造方法として、積層する各半導体チップの側面に配線用パッドを形成し、これらの配線用パッド同士を、金属の蒸着により形成される配線部で接続することが開示されている。この方法によれば、積層された半導体チップの接続を半導体チップの側面を用いて行うため、図15の方法よりも、短い配線で多様な接続を行うことが可能となる。
下記の特許文献2には、インクジェット方式を利用して導電性金属ペーストにより、配線基板の回路パターンの描画形成を行う方法が記載されている。
【0005】
【特許文献1】
特開平8−236690号公報
【特許文献2】
特開2002−324966号公報
【0006】
【発明が解決しようとする課題】
本発明が解決しようとする課題は、半導体チップを積層して接続する工程を含む三次元実装モジュールの製造方法として、上記特許文献1の方法よりもコストの低い方法を提供することにある。
【0007】
【課題を解決するための手段】
上記課題を解決するために、本発明は、半導体チップを積層して接続する工程を含む三次元実装モジュールの製造方法において、各半導体チップの基板とは反対側の面の周縁部に端子を設け、積層された半導体チップの側面に、導電性微粒子を含有する液体をインクジェット法で滴下して配線を形成することにより、積層された半導体チップの前記端子同士を接続することを特徴とする三次元実装モジュールの製造方法を提供する。この方法を本発明の第1の方法と称する。
【0008】
本発明の第1の方法によれば、積層された半導体チップの前記端子同士を接続する配線をインクジェット法で形成するため、上記特許文献1の方法よりも低いコストで三次元実装モジュールを製造することができる。
本発明の第1の方法においては、前記端子を、導電性微粒子を含有する液体をインクジェット法で滴下して形成することが好ましい。このようにすると、前記端子を、半導体チップの基板とは反対側の面の周縁部から側面まで連続して形成することが容易にできる。また、このように端子を形成することで、インクジェット法で配線を形成して端子同士を接続する際に、接続が確実に行われる。
【0009】
また、この場合には、半導体チップの基板とは反対側の面とこれに連続する前記側面との境界を、角部が除去された形状にした後に、前記端子を形成することが好ましい。これにより、前記端子の形成がさらに容易に行われるとともに、角部の存在によって端子の強度が弱くなることがなくなる。
本発明の第1の方法では、前記端子を、半導体チップの側面にはみ出さないように形成してもよい。この場合には、端子同士を接続する配線をインクジェット法で形成する際に、半導体チップ同士の隙間に導電性微粒子を含有する液体が入り易い。
【0010】
本発明の第1の方法においては、前記配線を、積層された半導体チップの複数の側面に渡って形成することが好ましい。このようにすると、一側面のみで接続する場合よりも、積層された半導体チップの多様な接続が可能となる。
本発明はまた、半導体チップを積層して接続する工程を含む三次元実装モジュールの製造方法において、各半導体チップの基板とは反対側の面の周縁部に端子を設け、半導体素子が形成されていない配線専用層を介して半導体チップを積層し、積層された半導体チップおよび前記配線専用層の側面に(例えば、導電性微粒子を含有する液体をインクジェット法で滴下して)配線を形成することにより、積層された半導体チップの前記端子同士を前記配線専用層を介して接続することを特徴とする三次元実装モジュールの製造方法を提供する。この方法を本発明の第2の方法と称する。
【0011】
本発明の第2の方法によれば、配線専用層を設けることで、配線専用層がない場合よりも、積層された半導体チップの多様な接続が可能となる。
本発明の第2の方法においては、前記配線専用層の側面に、マトリックス状に配置された電極からなる電極パターンを予め形成し、この電極パターンを構成する所定の電極を導電性材料からなる小片で接続することにより、前記配線専用層の側面に配線を形成することが好ましい。これにより、前記配線専用層の側面に任意の配線を容易に形成することができる。
【0012】
本発明はまた、半導体チップを積層して接続する工程を含む三次元実装モジュールの製造方法において、各半導体チップの基板とは反対側の面の周縁部に端子を設け、半導体素子が形成されず配線が側面に形成された配線専用層を介して半導体チップを積層し、この半導体チップの前記端子と配線専用層の前記配線とを接続することにより、積層された半導体チップの前記端子同士を前記配線専用層を介して接続することを特徴とする三次元実装モジュールの製造方法を提供する。この方法を本発明の第3の方法と称する。
【0013】
本発明の第3の方法によれば、配線専用層を設けることで、配線専用層がない場合よりも、積層された半導体チップの多様な接続が可能となる。また、側面に配線が形成された配線専用層を用いることから、積層状態で配線専用層の側面に対する配線層の形成を行わないため、第2の方法よりも作業性が高い。
本発明の第2の方法においては、前記配線専用層の内部に受動部品(コンデンサ、コイル、抵抗等)とこれに接続された配線が形成され、この配線に連続する端子が前記配線専用層の側面に形成され、前記端子と、半導体チップの所定の端子とを、積層された半導体チップおよび前記配線専用層の側面に形成する配線で接続することが好ましい。これにより、配線専用層を有効利用できるとともに、半導体チップと受動部品を一つのパッケージにまとめた高機能モジュールが得られる。
【0014】
本発明の第3の方法においては、前記配線専用層の内部に受動部品とこれに接続された配線が形成され、この配線に連続する端子が、配線専用層の側面の配線に連続するように形成されていることが好ましい。これにより、配線専用層を有効利用できるとともに、半導体チップと受動部品を一つのパッケージにまとめた高機能モジュールが得られる。
【0015】
本発明はまた、半導体チップが積層されて接続されている三次元実装モジュールにおいて、各半導体チップの基板とは反対側の面の周縁部に端子を設け、半導体素子が形成されていない配線専用層を介して半導体チップを積層し、積層された半導体チップおよび前記配線専用層の側面に形成された配線により、積層された半導体チップの前記端子同士が前記配線専用層を介して接続されていることを特徴とする三次元実装モジュールを提供する。
【0016】
本発明はまた、半導体チップが積層されて接続されている三次元実装モジュールにおいて、各半導体チップの基板とは反対側の面の周縁部に端子を設け、積層された半導体チップの複数の側面に渡って形成された配線により、積層された半導体チップの端子同士が接続されていることを特徴とする三次元実装モジュールを提供する。
【0017】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
〔第1実施形態〕
図1乃至3を用いて、本発明の第1実施形態に相当する三次元実装モジュールの製造方法について説明する。図1は、この方法の手順を説明するための半導体チップの断面図である。図2は、半導体チップの平面図である。図3は、積層状態の半導体チップの側面図である。
【0018】
図1(a)および図2に示すように、この実施形態で使用する半導体チップ1は、シリコン基板11上に所定の集積回路が形成されたものであり、表面が絶縁層12に覆われている。この表面に複数の端子用電極13が露出している。図1(a)の符号14は、半導体チップ1の各端子用電極13が接続されている配線である。
【0019】
次に、図1(b)に示すように、この半導体チップ1のシリコン基板11の裏面(絶縁層12とは反対側の面)11aと側面(基板面に垂直な面、シリコンウエハから切り出されて生じた端面)11bに絶縁層2を形成する。その際に、シリコン基板11が完全に絶縁層2で覆われるようにする。この絶縁層2の形成は、ポリイミド樹脂、ポリウレタン樹脂、エポキシ樹脂等を用いた、従来より半導体集積回路の実装技術で行われている方法で行うことができる。
【0020】
次に、図1(c)に示すように、半導体チップ1の絶縁層12上(基板とは反対側の面)に、各端子用電極13から周縁部に向かい、さらに半導体チップ1の側面1bまで連続する端子3を形成する。図2には、この端子3が2点鎖線で表示されている。
この端子3を、導電性微粒子を含有する液体をインクジェット法で滴下することにより形成する。先ず、絶縁層12側(基板とは反対側の面)を上に向けて半導体チップ1を配置し、その上にインクジェットヘッドを配置して、インクジェットヘッドを半導体チップ1に対して相対移動させることにより、端子用電極13側から周縁部に向かって、インクジェット法により前記液体の液滴を連続的に滴下する。
【0021】
例えば、銀粒子の分散液であるアルバック社製の「パーフェクトシルバー(登録商標)」を用い、その液滴を、端子用電極13上から半導体チップ1の周縁部に向かって連続的に滴下し、最後の一滴は液滴の50%以上が半導体チップ1から外れる位置に滴下する。その直後に、半導体チップ1を250℃に保持された乾燥炉内に1時間保持することにより、前記液滴から分散媒を乾燥させて銀粒子からなる層を形成する。
【0022】
これにより、各端子用電極13から半導体チップ1の側面1bまで連続する端子3が形成される。半導体チップ1の側面1bには、シリコン基板11と絶縁層2との境界位置か、それより上側(絶縁層12側)の位置まで、端子3を形成する。
次に、図1(d)に示すように、絶縁層12を上側に向けて半導体チップ1を積層する。積層する際に、半導体チップ1の絶縁層12側に絶縁性の接着剤4を入れて、積層された半導体チップ1間を固定するとともに、積層された半導体チップ1間に隙間が生じないようにする。図3はこの状態を示す側面図である。
【0023】
次に、例えば図3に2点鎖線で示すように、積層された半導体チップ1の端子3同士を配線5で接続する。この配線5を、導電性微粒子を含有する液体をインクジェット法で滴下することにより形成する。先ず、積層された半導体チップ1を、半導体チップ1の側面1bを上に向けて配置し、その上にインクジェットヘッドを配置して、インクジェットヘッドを半導体チップ1に対して相対移動させることにより、所定の配線5が形成されるように、前記液体の液滴を連続的に滴下する。
【0024】
前記液体としては、例えば、銀粒子の分散液であるアルバック社製の「パーフェクトシルバー(登録商標)」を用いる。そして、滴下終了後に、半導体チップ1を250℃に保持された乾燥炉内に1時間保持することにより、前記液滴から分散媒を乾燥させて銀粒子からなる層を形成する。これにより、半導体チップ1の端子3同士を接続する配線5が形成される。
【0025】
この実施形態の方法によれば、積層された半導体チップ1の端子3同士を接続する配線5をインクジェット法により形成し、さらに端子3もインクジェット法で形成しているため、特許文献1の方法よりも低いコストで三次元実装モジュールを形成することができる。また、端子3を半導体チップ1の側面1bまで形成しているため、配線5による端子3同士の接続が確実に行われる。
【0026】
また、配線5をインクジェット法により形成するため、積層された半導体チップ1の端子3を、配線5で上から下まで真っ直ぐに接続するだけでなく、斜めに接続することも容易にできる。さらに、積層された半導体チップ1の側面1bに、多層配線を形成することもできる。例えば、図4に示すように、所定の下側配線51を形成した後、上側配線52が交差する部分に絶縁層25を形成し、この絶縁層25を介して上側配線52を形成する。
【0027】
なお、図3及び4に示した例では、半導体チップ1の一側面1b内だけで端子3同士を接続しているが、図5に示すように、配線5を複数の側面1bに渡って形成することもできる。
この場合には、インクジェット法により配線5を形成する際に、半導体チップ1の積層体を回転させる等の操作を行うことにより、一つの側面1bに対する液滴の滴下が終了した時点で、隣の側面1bがインクジェットヘッドの直下に配置されるようにする必要がある。このようにすれば、配線5をインクジェット法により形成することで、積層された半導体チップ1の異なる側面1bに存在する端子3同士を接続することが可能になる。
【0028】
なお、図5の例では、さらに、絶縁層25を設けて配線5を二層配線構造にしている。
また、図6に示すように、半導体チップ1を、絶縁層12側の面(基板とは反対側の面)と側面1bとの境界21が面取りされた形状(角部が除去された形状)にした後に、絶縁層12側から側面1bまで至る端子3を形成してもよい。これにより、境界21が尖っている場合よりも、インクジェット法による側面1bまで至る端子3の形成が容易にできるとともに、端子3の強度も高くなる。
【0029】
また、図7に示すように、半導体チップ1の側面1b同士の境界15を面取りされた形状(角部が除去された形状)にしてもよい。これにより、境界15が尖っている場合よりも、インクジェット法により配線5を複数の側面1bに渡って形成することが容易にできるとともに、配線5の強度も高くなる。
これらの境界21,15を面取りされた形状にする方法としては、半導体チップ1を研磨して面取りする方法や、半導体チップ1の周囲に絶縁層2を形成する際に、この絶縁層2を、これらの境界21,15が面取りされた形状となるように形成する方法が挙げられる。
〔第2実施形態〕
図8乃至10を用いて、本発明の第2実施形態に相当する三次元実装モジュールの製造方法について説明する。図8は、この方法で製造された三次元実装モジュールを示す斜視図である。
【0030】
この図に示すように、第2実施形態の三次元実装モジュールは、半導体素子が形成されていない配線専用層6と半導体チップ1とで構成され、二枚の半導体チップ1の間に配線専用層6が配置され、半導体チップ1の端子3A,3B同士が、配線専用層6を介して配線5により接続されている。
この半導体チップ1は、第1実施形態と同様に絶縁層2の形成と端子3の形成がなされて、図1(c)の状態になっているものである。配線専用層6は、絶縁材料(例えば、合成樹脂やセラミックス)からなる成形体であって、半導体チップ1と同じ大きさの板状に形成されている。この配線専用層6の側面6bには、半導体チップ1の側面1bの端子3が形成されている位置と同じ位置に、インクジェット法により端子61が形成されている。
【0031】
この端子61も、第1実施形態と同様にして、導電性微粒子を含有する液体をインクジェット法で滴下することにより形成できる。この場合には、配線専用層6を構成する成形体の側面6bを上に向け、その上にインクジェットヘッドを配置して、インクジェットヘッドを前記成形体に対して相対移動させることにより、所定位置に端子61が形成されるように、前記液体の液滴を滴下する。
【0032】
図8の例では、この配線専用層6を介して半導体チップ1を積層し、上側の半導体チップ1の端子3Aと下側の半導体チップ1の端子3Bとを、半導体チップ1の二つの側面1bと配線専用層6の一つの側面6bに渡って配線5を形成することにより接続している。すなわち、この配線5は、半導体チップ1の二つの側面1bに形成された部分52と、配線専用層6の一つの側面6bに形成された部分53とからなる。
【0033】
そして、この配線5は、半導体チップ1の端子3Aが存在する側面1bからその隣の側面1bを通って配線専用層6の一番手前の端子61aに至り、この端子61aから側面6bを通って下側の半導体チップ1の最も奥側の端子3Bに至るまで連続して形成されている。
なお、配線専用層6の側面6bに形成する配線53を、配線専用層6を二枚の半導体チップ1に積層する前に予め形成しておいてもよい。この場合には、積層後に半導体チップ1の側面1bに配線52を形成する際に、配線専用層6の側面6bの配線53と半導体チップ1の側面1bの配線52が連結されるようにする。
【0034】
この絶縁層6は、図9に示すように、内部に受動部品とその配線が形成された構造にすることもできる。この例では、半導体チップ1で挟まれる一方の面に凹部62が形成され、この凹部62内に、受動部品として、コンデンサ71、抵抗72、およびコイル73が配置されている。また、これらに接続された配線71a,72a,73a,71b,72b,73bが、凹部62内からこれより高い面である周縁部68に向けて形成されている。
【0035】
この構造の配線専用層6は、例えば、凹部62内の所定位置にコンデンサ71、抵抗72、およびコイル73を接着剤で固定した後、各配線71a〜73bをインクジェット法で(前述の配線5と同じ方法により)形成することにより作製できる。その際、各配線71a〜73bを、配線専用層6の所定の端子61Aに接続するように形成する。また、各配線71a〜73bを形成した後に、コンデンサ71、抵抗72、およびコイル73を固定してもよい。図9における符号61Bは、配線71a〜73bが接続されていない端子を示す。
【0036】
この配線専用層6を半導体チップ1の間に配置し、その端子61A,61Bと半導体チップ1の所定の端子3とを、半導体チップ1の側面1bおよび配線専用層6の側面6bで配線5により接続することによって、半導体チップ1と受動部品を一つのパッケージにまとめた高機能モジュールを得ることができる。
また、図9に二点鎖線で示すように、この配線専用層6の側面6bに予め配線53A,53Bを形成してもよい。配線53Aは、コンデンサ71等の配線71a〜73bが接続された端子61Aに連続する配線である。配線53Bは、配線71a〜73bが接続されていない端子61Bに連続する配線である。
【0037】
配線専用層6は、また、半導体チップ1で挟まれる一方の面に多層配線が形成されていてもよい。その一例を図10に示す。
この例では、配線専用層6の上面に二層配線構造63が形成されている。この二層配線構造63は、複数の下側配線63aからなる下側配線層と、複数の上側配線63bからなる上側配線層と、両配線層の間に形成された絶縁層63cと、からなる。この例では、配線層6の上面の周縁部に、予め周縁部の各位置から側面6bまで伸びる端子65を形成しておき、各端子65に、両配線層をなす各配線63a,63bの両端を接続している。
【0038】
各配線63a,63bおよび端子65は、パターンメッキ法、インクジェット法を含む印刷法、金属箔の貼り付け法等により形成できる。
この配線専用層6を二枚の半導体チップ1の間に配置し、配線専用層6の端子65と半導体チップ1の所定の端子3とを、半導体チップ1の側面1bおよび配線専用層6の側面6bで配線5により接続することによって、複雑な配線を容易に行うことができる。
【0039】
配線専用層6の別の例を図11に示す。
この例では、図11(a)に示ように、図10と同様に配線専用層6の上面に二層配線構造63が形成されているとともに、配線専用層6の側面6bに任意の配線が形成可能な電極パターン670が形成されている。この電極パターン670は、マトリックス状に配置された十字型の電極67からなる。この電極パターン670も、パターンメッキ法、インクジェット法を含む印刷法、金属箔の貼り付け法等により形成できる。
【0040】
配線専用層6の側面6bの上側に、二層配線構造63に接続された端子65が所定隙間を開けて形成され、側面6bの下側の前記端子65と対向する位置に、下側の半導体チップ1との接続用の端子61が形成されている。各電極67は、対向する両端子65,61の間と、各端子65の隣り合う隙間とこれに対向する各端子61の隣合う隙間との間に形成されている。また、最も端子65,61側に配置された電極67は、各端子65,61に接触した状態で形成されている。
【0041】
この配線専用層6によれば、図11(b)に示すように、導電性材料からなる小片68を隣り合う電極67が連結されるように配置することで、接続したい端子65,61同士を容易に接続することができる。これにより、配線専用層6の側面6bに任意の配線を容易に形成することができる。なお、この小片68の配置は、導電性微粒子を含有する液体をインクジェット法で滴下して乾燥させることで容易に行うことができる。
【0042】
〔第3実施形態〕
図12乃至14を用いて、本発明の第3実施形態に相当する三次元実装モジュールの製造方法について説明する。図12は、この方法の手順を説明するための半導体チップの断面図である。図13は、積層状態の半導体チップを示す側面図である。図14は、積層されて接続された状態の半導体チップを示す断面図である。
【0043】
図12(a)に示すように、この実施形態で使用する半導体チップ1は、シリコン基板11上に所定の集積回路が形成されたものであり、表面が絶縁層12に覆われている。この表面に複数の端子用電極13が露出している。図12(a)の符号14は、半導体チップ1の各端子用電極13が接続されている配線である。
【0044】
次に、図12(b)に示すように、この半導体チップ1の基板11の裏面(絶縁層12とは反対側の面)11aと側面(基板面に垂直な面、シリコンウエハから切り出されて生じた端面)11bに絶縁層2を形成する。その際に、シリコン基板11が完全に絶縁層2で覆われるようにする。この絶縁層2の形成は、ポリイミド樹脂、ポリウレタン樹脂、エポキシ樹脂等を用いた、従来より半導体集積回路の実装技術で行われている方法で行うことができる。
【0045】
次に、図12(c)に示すように、半導体チップ1の表面の絶縁層12上(基板とは反対側の面)に、各端子用電極13から周縁部に向かい、半導体チップ1の側面1bにはみ出さない端子3を形成する。
この端子3を、導電性微粒子を含有する液体をインクジェット法で滴下することにより形成する。先ず、絶縁層12側(基板とは反対側の面)を上に向けて半導体チップ1を配置し、その上にインクジェットヘッドを配置して、インクジェットヘッドを半導体チップ1に対して相対移動させることにより、端子用電極13側から周縁部に向かって、インクジェット法により前記液体の液滴を連続的に滴下する。
【0046】
例えば、銀粒子の分散液であるアルバック社製の「パーフェクトシルバー(登録商標)」を用い、その液滴を、端子用電極13上から半導体チップ1の周縁部に向かって連続的に滴下し、最後の一滴は液滴の全てが半導体チップ1から外れない位置に滴下する。その直後に、半導体チップ1を250℃に保持された乾燥炉内に1時間保持することにより、前記液滴から分散媒を乾燥させて銀粒子からなる層を形成する。
【0047】
これにより、各端子用電極13から半導体チップ1の周縁部まで延びて、側面1bにはみ出さない端子3が形成される。
次に、図12(d)に示すように、絶縁層12を上側に向けて半導体チップ1を積層する。積層する際に、半導体チップ1の絶縁層12側に絶縁性の接着剤4を入れて、積層された半導体チップ1間を固定するとともに、積層された半導体チップ1間に隙間が生じないようにする。図13はこの状態を示す側面図である。
【0048】
次に、例えば図13に2点鎖線で示すように、積層された半導体チップ1の端子3同士を配線5で接続する。この配線5を、導電性微粒子を含有する液体をインクジェット法で滴下することにより形成する。先ず、積層された半導体チップ1を、半導体チップ1の側面1bを上に向けて配置し、その上にインクジェットヘッドを配置して、インクジェットヘッドを半導体チップ1に対して相対移動させることにより、所定の配線5が形成されるように、前記液体を連続的に滴下する。
【0049】
前記液体としては、例えば、銀粒子の分散液であるアルバック社製の「パーフェクトシルバー(登録商標)」を用いる。そして、滴下終了後に、半導体チップ1を250℃に保持された乾燥炉内に1時間保持することにより、前記液滴から分散媒を乾燥させて銀粒子からなる層を形成する。これにより、半導体チップ1の端子3同士を接続する配線5が形成される。
【0050】
この実施形態の方法によれば、第1実施形態の方法と同様に、積層された半導体チップ1の端子3同士を接続する配線5をインクジェット法により形成し、さらに端子3もインクジェット法で形成しているため、特許文献1の方法よりも低いコストで三次元実装モジュールを形成することができる。
また、第1実施形態の方法と同様に、配線5をインクジェット法により形成するため、積層された半導体チップ1の端子3を、配線5で上から下まで真っ直ぐに接続するだけでなく、斜めに接続することも容易にできる。積層された半導体チップ1の側面1bに多層配線を形成することも容易にできる。
【0051】
さらに、この実施形態では、端子3が半導体チップ1の側面1bにはみ出さないように形成されているため、図14に示すように、積層された半導体チップ1の隣り合う側面1b間に溝31が形成される。
したがって、半導体チップ1を側面1bを上に向けて配置した状態で、その上側から前記液体を形成する配線5に沿って連続的に滴下することにより、この溝31に前記液体が入る。これにより、端子3を半導体チップ1の側面1bまで形成しなくても、配線5による端子3同士の接続を確実に行うことができる。
【図面の簡単な説明】
【図1】第1実施形態の方法の手順を説明する半導体チップの断面図。
【図2】第1実施形態の半導体チップの平面図。
【図3】第1実施形態の積層状態の半導体チップの側面図。
【図4】第1実施形態の積層状態の半導体チップの側面図。
【図5】配線を複数の側面に渡って形成した例を示す斜視図。
【図6】半導体チップの上面と側面との境界が面取りされた例の斜視図。
【図7】半導体チップの隣り合う側面の境界が面取りされた例の斜視図。
【図8】第2実施形態の方法で製造された三次元実装モジュールの斜視図。
【図9】配線専用層の内部構造の一例を示す斜視図。
【図10】半導体チップと重なる面に多層配線を有する配線専用層の斜視図。
【図11】側面に電極パターンを有する配線専用層の斜視図。
【図12】第3実施形態の方法の手順を説明する半導体チップの断面図。
【図13】第3実施形態の積層状態の半導体チップの側面図。
【図14】第3実施形態で配線形成時の半導体チップを示す断面図。
【図15】従来の方法を説明する断面図。
【符号の説明】
1…半導体チップ、1b…半導体チップの側面(基板面に垂直な面)、11…シリコン基板、11a…シリコン基板の裏面、11b…シリコン基板の側面(基板面に垂直な面)、12…絶縁層、13…端子用電極、14…端子用電極が接続されている配線、15…半導体チップの隣り合う側面の境界、2…絶縁層、25…絶縁層、21…半導体チップの絶縁層側の面(基板とは反対側の面)と側面との境界、3…端子、31…溝、4…接着剤、5…配線、51…配線、6…配線専用層、6b…配線専用層の側面、63…二層配線構造、63a…下側配線、63b…上側配線、63c…絶縁層、65…端子、670…電極パターン、67…電極、68…導電性材料からなる小片、71…コンデンサ、72…抵抗、73…コイル、62…凹部、71a,71b…コンデンサの配線、72a,72b…抵抗の配線、73a,73b…コイルの配線。
Claims (13)
- 半導体チップを積層して接続する工程を含む三次元実装モジュールの製造方法において、
各半導体チップの基板とは反対側の面の周縁部に端子を設け、積層された半導体チップの側面に、導電性微粒子を含有する液体をインクジェット法で滴下して配線を形成することにより、積層された半導体チップの前記端子同士を接続することを特徴とする三次元実装モジュールの製造方法。 - 前記端子を、導電性微粒子を含有する液体をインクジェット法で滴下して形成することを特徴とする請求項1記載の三次元実装モジュールの製造方法。
- 前記端子を、半導体チップの基板とは反対側の面の周縁部から側面まで連続して形成することを特徴とする請求項2記載の三次元実装モジュールの製造方法。
- 半導体チップの基板とは反対側の面とこれに連続する前記側面との境界を、角部が除去された形状にした後に、前記端子を形成することを特徴とする請求項3記載の三次元実装モジュールの製造方法。
- 前記端子を、半導体チップの側面にはみ出さないように形成することを特徴とする請求項2記載の三次元実装モジュールの製造方法。
- 前記配線を、積層された半導体チップの複数の側面に渡って形成することを特徴とする請求項1記載の三次元実装モジュールの製造方法。
- 半導体チップを積層して接続する工程を含む三次元実装モジュールの製造方法において、
各半導体チップの基板とは反対側の面の周縁部に端子を設け、半導体素子が形成されていない配線専用層を介して半導体チップを積層し、積層された半導体チップおよび前記配線専用層の側面に配線を形成することにより、積層された半導体チップの前記端子同士を前記配線専用層を介して接続することを特徴とする三次元実装モジュールの製造方法。 - 半導体チップを積層して接続する工程を含む三次元実装モジュールの製造方法において、
各半導体チップの基板とは反対側の面の周縁部に端子を設け、半導体素子が形成されず配線が側面に形成された配線専用層を介して半導体チップを積層し、この半導体チップの前記端子と配線専用層の前記配線とを接続することにより、積層された半導体チップの前記端子同士を前記配線専用層を介して接続することを特徴とする三次元実装モジュールの製造方法。 - 前記配線専用層の側面に、マトリックス状に配置された電極からなる電極パターンを予め形成し、
この電極パターンを構成する所定の電極を導電性材料からなる小片で接続することにより、前記配線専用層の側面に配線を形成することを特徴とする請求項7記載の三次元実装モジュールの製造方法。 - 前記配線専用層の内部に受動部品とこれに接続された配線が形成され、この配線に連続する端子が前記配線専用層の側面に形成され、前記端子と、半導体チップの所定の端子とを、積層された半導体チップおよび前記配線専用層の側面に形成する配線で接続することを特徴とする請求項7記載の三次元実装モジュールの製造方法。
- 前記配線専用層の内部に受動部品とこれに接続された配線が形成され、この配線に連続する端子が、配線専用層の側面の配線に連続するように形成されていることを特徴とする請求項8記載の三次元実装モジュールの製造方法。
- 半導体チップが積層されて接続されている三次元実装モジュールにおいて、
各半導体チップの基板とは反対側の面の周縁部に端子を設け、半導体素子が形成されていない配線専用層を介して半導体チップを積層し、積層された半導体チップおよび前記配線専用層の側面に形成された配線により、積層された半導体チップの前記端子同士が前記配線専用層を介して接続されていることを特徴とする三次元実装モジュール。 - 半導体チップが積層されて接続されている三次元実装モジュールにおいて、
各半導体チップの基板とは反対側の面の周縁部に端子を設け、積層された半導体チップの複数の側面に渡って形成された配線により、積層された半導体チップの端子同士が接続されていることを特徴とする三次元実装モジュール。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003093805A JP2004303884A (ja) | 2003-03-31 | 2003-03-31 | 三次元実装モジュールの製造方法とその方法で得られる三次元実装モジュール |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003093805A JP2004303884A (ja) | 2003-03-31 | 2003-03-31 | 三次元実装モジュールの製造方法とその方法で得られる三次元実装モジュール |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004303884A true JP2004303884A (ja) | 2004-10-28 |
Family
ID=33406508
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003093805A Withdrawn JP2004303884A (ja) | 2003-03-31 | 2003-03-31 | 三次元実装モジュールの製造方法とその方法で得られる三次元実装モジュール |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004303884A (ja) |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050518 |
|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A131 | Notification of reasons for refusal |
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|
A761 | Written withdrawal of application |
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