JP2010536171A - 再生ウェーハを使用する積層型パッケージ - Google Patents

再生ウェーハを使用する積層型パッケージ Download PDF

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Abstract

上部表面（３４）と、該上部表面から離れた底部表面と、複数の垂直積層型マイクロエレクトロニクス要素（１２、１２Ａ）とを有する、積層型マイクロエレクトロニクスユニット（８０）であって、該上部表面に隣接するフロント面（１４Ａ）と、該底部表面に向けて配向されたリア面（１６Ａ）とを有する少なくとも１つのマイクロエレクトロニクス要素（１２Ａ）を含む、積層型マイクロエレクトロニクスユニット（８０）が提供される。該マイクロエレクトロニクス要素（１２、１２Ａ）の各々が、該フロント面のコンタクト（２２、２２Ａ）から該マイクロエレクトロニクス要素の縁部を超えて延在するトレース（２４、２４Ａ）を有する。誘電層（１１６）が該マイクロエレクトロニクス要素の縁部に接触し、かつ該少なくとも１つのマイクロエレクトロニクス要素の該リア面の下にある。該誘電層（１１６）に沿って延在する該トレース（２４、２４Ａ）にリードが接続される。該上部表面で暴露されたユニットコンタクト（７４）が該リード（６６）に接続される。

Description

関連出願の相互参照
本出願は、２００７年８月３日に出願された米国仮特許出願第６０／９６３，２０９号の利益を主張するものであり、この開示は参照してここに組み込まれている。
本出願の主題は、積層型マイクロエレクトロニクス要素から構成されるマイクロエレクトロニクスパッケージやアセンブリと、これらを、例えばアレイ状に配列された複数のマイクロエレクトロニクス要素に同時に適用される処理によって製造する方法に関する。
半導体チップなどのマイクロエレクトロニクス要素は、要素自体の内部電気回路に接続されたフロント表面に配置されたコンタクトを有するフラットな本体である。マイクロエレクトロニクス要素は通常基板によってパッケージされて、要素のコンタクトに電気的に接続された端末を有するマイクロエレクトロニクスパッケージやアセンブリを形成する。そしてパッケージやアセンブリは、パッケージされたデバイスが所望の性能基準に準拠しているか否かを判断するためのテスト機器に接続されてもよい。一旦テストされると、パッケージは、より大きな回路、例えばコンピュータや携帯電話などの電子製品の回路に接続されてもよい。
マイクロエレクトロニクスパッケージやアセンブリはまたウェーハレベルパッケージを含んで、これらは、ウェーハまたはウェーハの一部の形態でダイが依然として取り付けられている際に、複数のマイクロエレクトロニクス要素、例えば半導体ダイに同時に適用されるウェーハレベル処理によって形成可能である。ウェーハに多数のプロセスステップが施されてパッケージ構造をこの上に形成した後、ウェーハおよびパッケージ構造は、個々のダイを分離するためにダイス（さいの目に）カットされる。ウェーハレベル処理は、コスト節約という利点をもたらすことができる。さらに、パッケージフットプリントはダイのサイズと同じであってもよく、ダイが最終的に取り付けられるプリント回路基板（ＰＣＢ）上のエリアの極めて効率的な利用をもたらす。これらの特徴の結果として、このようにパッケージされたダイは普通、ウェーハレベルチップスケールパッケージ（ＷＬＣＳＰ）と称される。
空間を節約するために、特定の従来の設計が、パッケージやアセンブリ内に複数のマイクロエレクトロニクスチップや要素を積層してきた。これによってパッケージは、付加された積層における全チップの総表面積未満の基板上の表面積を占めることができる。本技術における開発の労力は、信頼性の高い、薄型またはテスト可能であり、あるいは経済的に製造でき、あるいはこのような特徴の組み合わせを有するウェーハレベルアセンブリを生成することに向けられている。
本発明の一態様によると、積層型マイクロエレクトロニクスアセンブリを製造する方法が提供される。このような方法によると、フロント面と、該フロント面で暴露されたコンタクトと、該フロント面から離れたリア面と、該フロントおよびリア面の間に延在する縁部とを有する、複数の間隔をあけられた第１のマイクロエレクトロニクス要素を含む第１のサブアセンブリが形成される。該第１のマイクロエレクトロニクス要素はキャリア層に接合可能である。複数のトレースが、該コンタクトから該第１のマイクロエレクトロニクス要素の縁部を超えて延在することが可能である。複数の間隔をあけられた第２のマイクロエレクトロニクス要素が、次いで、該第１のサブアセンブリに取り付けられることが可能であり、該第２のマイクロエレクトロニクス要素は、フロント面と、該フロント面で暴露されたコンタクトと、該フロント面から離れたリア面と、該フロントおよびリア面の間に延在する縁部とを有する。該第２のマイクロエレクトロニクス要素の該リア面は、該第１のマイクロエレクトロニクス要素のそれぞれの該フロント面を被覆し、かつこれに隣接してもよい。該第２のマイクロエレクトロニクス要素の該コンタクトから、該第２のマイクロエレクトロニクス要素の該縁部を超えて延在する複数のトレースが、次いで形成可能である。該第１のマイクロエレクトロニクス要素のうちの隣接要素の対向縁部の間と、該第２のマイクロエレクトロニクス要素のうちの隣接要素の対向縁部の間とに延在する、少なくとも１つの開口にリードが形成されてもよい。該リードは、該第１および第２のマイクロエレクトロニクス要素の該トレースに接続可能である。
本発明の一態様によると、該第１および第２のマイクロエレクトロニクス要素の各々は、該フロント面と該リア面の間に約５０ミクロン未満の厚さを有することができる。一実施形態では、該マイクロエレクトロニクス要素のうちの少なくとも１つはフラッシュメモリを含む。
本発明の一態様によると、該積層型マイクロエレクトロニクスアセンブリは、該第１および第２のマイクロエレクトロニクス要素の隣接要素の縁部間で、複数の積層型マイクロエレクトロニクスユニットに切断可能であり、各ユニットは、少なくとも１つの第１のマイクロエレクトロニクス要素および少なくとも１つの第２のマイクロエレクトロニクス要素を含んでいる。
本発明の一態様によると、該少なくとも１つの開口は、該第１および第２のマイクロエレクトロニクス要素の隣接要素の該対向縁部間に延在するチャネルを含むことができる。
本発明の一態様によると、該少なくとも１つの開口は、該第１および第２のマイクロエレクトロニクス要素の縁部と整列された複数の間隔をあけられた開口を含むことができる。該リードは、該間隔をあけられた開口のそれぞれの個別開口内に延在してもよく、各リードは、該トレースの１つと導電接続されている。
本発明の一態様によると、積層型マイクロエレクトロニクスアセンブリを製造する方法が提供される。このような方法によると、第１および第２のサブアセンブリが提供可能であり、各アセンブリは、フロント表面と、該フロント表面から離れたリア表面とを有する。各サブアセンブリは、フロント面と、該フロント表面に隣接するコンタクトと、該リア表面に隣接するリア面と、該フロントおよびリア面の間に延在する縁部とを有する、複数の間隔をあけられたマイクロエレクトロニクス要素を含むことができる。複数のトレースが該第１のサブアセンブリの該フロント表面に形成可能であり、該トレースは、該第１のサブアセンブリの該コンタクトから、該第１のサブアセンブリの該マイクロエレクトロニクス要素の該縁部を超えて延在する。該第１および第２のサブアセンブリは、該第２のサブアセンブリの該リア表面が該第１のサブアセンブリの該フロント表面に対向するように、接合可能である。複数のトレースが該第２のサブアセンブリの該フロント表面に形成可能である。該トレースは、該第２のサブアセンブリの該コンタクトから、該第２のサブアセンブリの該マイクロエレクトロニクス要素の該縁部を超えて延在してもよい。リードが、該第１および第２のサブアセンブリの隣接するマイクロエレクトロニクス要素の縁部間に延在する少なくとも１つの開口に形成可能である。該リードは、該第１および第２のサブアセンブリの該マイクロエレクトロニクス要素の該トレースに接続可能である。
本発明の一態様によると、該第１および第２のサブアセンブリの該マイクロエレクトロニクス要素の各々は、該フロント面と該リア面の間に約５０ミクロン未満の厚さを有する。
本発明の一態様によると、該マイクロエレクトロニクス要素の少なくとも１つはフラッシュメモリを含む。
本発明の一態様によると、該積層型マイクロエレクトロニクスアセンブリは、隣接するマイクロエレクトロニクス要素の縁部間で複数の積層型マイクロエレクトロニクスユニットに切断可能であり、各ユニットは、該第１および第２のサブアセンブリの各々からのマイクロエレクトロニクス要素と、該マイクロエレクトロニクス要素のトレースに接続されたリードとを含んでいる。
本発明の一態様によると、該少なくとも１つの開口は、隣接するマイクロエレクトロニクス要素の対向縁部間に延在するチャネルを含むことができる。
本発明の一態様によると、該少なくとも１つの開口は、該マイクロエレクトロニクス要素の縁部と整列された複数の間隔をあけられた開口を含む。各積層型マイクロエレクトロニクスユニットのリードは、該間隔をあけられた開口のそれぞれの個別開口内に延在してもよく、各リードは、該トレースの１つと導電接続されている。
本発明の一態様によると、該第２のサブアセンブリの所与のマイクロエレクトロニクス要素の該フロント面は、該所与のマイクロエレクトロニクス要素の該フロント面に被覆されている、該第１のサブアセンブリのマイクロエレクトロニクス要素の該フロント面の対応する寸法とは異なる少なくとも１つの寸法を有してもよい。
本発明の一態様によると、該第１のサブアセンブリの所与のマイクロエレクトロニクス要素のフロント面は、該第１のサブアセンブリの別のマイクロエレクトロニクス要素のフロント面の対応する寸法とは異なる少なくとも１つの寸法を有してもよい。
本発明の一態様によると、該積層型アセンブリ内の所与のマイクロエレクトロニクス要素のフロント面は、該積層型アセンブリ内で該所与のマイクロエレクトロニクス要素に被覆されている別のマイクロエレクトロニクス要素のフロント面と、少なくとも略同じ寸法を有してもよい。
本発明の一態様によると、各サブアセンブリはさらに、該フロント表面に隣接する整列特徴を含んでもよい。該整列特徴および該トレースは、該フロント表面で暴露された同じ金属層の要素であってもよい。
本発明の一態様によると、該第２のサブアセンブリは、該第２のサブアセンブリのマイクロエレクトロニクス要素の縁部が、これと垂直整列している該第１のサブアセンブリのマイクロエレクトロニクス要素の縁部に対して水平方向に変位されるように、該第１のサブアセンブリに接合可能である。該少なくとも１つの開口は、該垂直積層型マイクロエレクトロニクス要素の該水平変位縁部に隣接する該トレースを暴露する傾斜壁を有してもよい。
本発明のこのような態様によると、該水平方向は第１の水平方向であり、各マイクロエレクトロニクス要素の該縁部は、第１の縁部と、該第１の縁部に直交する第２の縁部とを含むことができる。このような態様によると、該第２のサブアセンブリが、該第２のサブアセンブリのマイクロエレクトロニクス要素の該第２の縁部が、該第２のサブアセンブリと垂直整列している該第１のサブアセンブリのマイクロエレクトロニクス要素の第２の縁部に対して第２の水平方向にさらに変位されるように、該第１のサブアセンブリに接合可能である。該第２の水平方向は該第１の水平方向に直交してもよい。該第２の縁部に隣接する第２のトレースを暴露する、傾斜壁を有する第２の開口が形成可能である。該第２のトレースに接続されたリードが形成可能である。
本発明の一態様によると、上部表面と、該上部表面から離れた底部表面と、複数の垂直積層型マイクロエレクトロニクス要素とを有する、積層型マイクロエレクトロニクスユニットが提供可能である。少なくとも１つのマイクロエレクトロニクス要素が、該上部表面に隣接するフロント面と、該底部表面に向けて配向されたリア面とを有してもよい。該マイクロエレクトロニクス要素の各々は、該フロント面のコンタクトから該マイクロエレクトロニクス要素の縁部を超えて延在するトレースを有してもよい。誘電層が該マイクロエレクトロニクス要素の縁部に接触してもよく、また該少なくとも１つのマイクロエレクトロニクス要素の該リア面の下にあってもよい。リードは、該誘電層に沿って延在する該トレースに接続可能である。該上部表面で暴露されたユニットコンタクトは該リードに接続可能である。
本発明のこのような態様によると、少なくともいくつかの底部ユニットコンタクトが該底部表面で暴露されてもよく、該底部ユニットコンタクトは、該マイクロエレクトロニクス要素のうちの少なくとも１つの該コンタクトに接続されている。
本発明の一態様によると、第１の縁部および該第１の縁部から離れた第２の縁部によって境界設定されたフロント面を有する第１のマイクロエレクトロニクス要素を含む積層型マイクロエレクトロニクスユニットが提供可能である。第２のマイクロエレクトロニクス要素が、第１の縁部および該第１の縁部から離れた第２の縁部によって境界設定されたフロント面を有してもよく、該第２のマイクロエレクトロニクス要素の該第１の縁部は、該第１のマイクロエレクトロニクス要素の該フロント面を被覆することができるため、該第１のマイクロエレクトロニクス要素の該第１の縁部が、該第２のマイクロエレクトロニクス要素の該第１の縁部を超えて延在する。誘電層が、該第１および第２のマイクロエレクトロニクス要素の該第１の縁部を被覆してもよい。該誘電層は該積層型ユニットの縁部を定義してもよい。リードは、該第１および第２のマイクロエレクトロニクス要素の該フロント面でトレースに接続可能である。該リードは、該積層型ユニットの該縁部に沿って延在してもよい。
本発明の一態様によると、該第１および第２のマイクロエレクトロニクス要素は、該第１の縁部に直交する方向に配向された第３の縁部を含んでもよい。該第２のマイクロエレクトロニクス要素の該第３の縁部は該第１のマイクロエレクトロニクス要素の該フロント面を被覆することができ、また該第１のマイクロエレクトロニクス要素の該第３の縁部は該第２のマイクロエレクトロニクス要素の該第３の縁部を超えて延在することができる。該誘電層は、該マイクロエレクトロニクス要素の該第３の縁部を被覆する該積層型ユニットの第２の縁部を定義してもよい。該積層型ユニットは、該積層型ユニットの該第２の縁部に沿って延在する第２のリードをさらに含んでもよい。
本発明の一態様によると、第１の縁部および該第１の縁部から離れた第２の縁部によって境界設定されたフロント面を有する第１のマイクロエレクトロニクス要素を含む、積層型マイクロエレクトロニクスユニットが提供可能である。第２のマイクロエレクトロニクス要素は、第１の縁部および該第１の縁部から離れた第２の縁部によって境界設定されたフロント面を有してもよい。該第２のマイクロエレクトロニクス要素の該フロント面は、該第１のマイクロエレクトロニクス要素の該フロント面を被覆することができる。該第１および第２のマイクロエレクトロニクス要素の該フロント面は、長手方向の該フロント面に沿った長さ、または該長手方向に直交する水平方向の該フロント面に沿った幅のうちの、少なくとも一方において異なることがある。誘電層が、該第１および第２のマイクロエレクトロニクス要素の該第１の縁部を被覆することができる。該誘電層は該積層型ユニットの縁部を定義してもよい。リードが該マイクロエレクトロニクス要素のフロント面でトレースに接続可能であり、該リードは該積層型ユニットの該縁部に沿って延在してもよい。
縁部に取り付けられた複数のマイクロエレクトロニクス要素を含むウェーハまたはウェーハの一部を示す平面図である。 図１Ａの線１Ｂ−１Ｂに沿った対応する断面図である。 本発明の実施形態にしたがった製造方法の予備段階におけるウェーハまたはウェーハの一部の断面図である。 本発明の実施形態にしたがった製造方法の、図２Ａに示された段階に続く段階におけるウェーハまたはウェーハの一部の断面図である。 図２Ｂに示された段階に続く、本発明の実施形態にしたがった製造方法の段階を示す断面図である。 図２Ｃに示された段階に続く、本発明の実施形態にしたがった製造方法の段階を示す断面図である。 図３に示された段階に続く、本発明の実施形態にしたがった製造方法の段階を示す部分平面図である。 図４Ａの線４Ｂ−４Ｂに沿った対応する断面図である。 図４Ａの線４Ｃ−４Ｃに沿った対応する断面図である。 図４Ａから図４Ｃに示された段階に続く、本発明の実施形態にしたがった製造方法の段階を示す断面図である。 図５に示された段階に続く、本発明の実施形態にしたがった製造方法の段階を示す断面図である。 図６Ａに対応するウェーハまたはウェーハの一部の部分平面図である。 本発明の実施形態にしたがった積層型マイクロエレクトロニクスユニットを示す断面図である。 図７に示された本発明の実施形態の変形例にしたがった積層型マイクロエレクトロニクスユニットを示す断面図である。 図７に示された本発明の実施形態の変形例にしたがった製造方法の段階を示す断面図である。 図９Ａの断面図に対応する部分平面図である。 図７に示された本発明の実施形態の変形例にしたがった積層型マイクロエレクトロニクスユニットを示す断面図である。 本発明の実施形態にしたがった、外部要素に取り付けられた積層型マイクロエレクトロニクスユニットを示す断面図である。 図７に示された本発明の実施形態の変形例にしたがった積層型マイクロエレクトロニクスユニットを示す部分平面図である。 図２Ａから図７に示された本発明の実施形態の変形例にしたがった製造方法の段階を示す断面図である。 図１３に示された段階に続く、本発明の実施形態にしたがった製造方法の段階を示す断面図である。 図１３から図１４に示された本発明の実施形態の変形例にしたがった製造方法のマイクロエレクトロニクス要素を示す平面図である。 本発明の実施形態にしたがった製造方法のマイクロエレクトロニクス要素を示す平面図である。 本発明の実施形態にしたがった製造方法の連続段階を示す断面図である。 本発明の実施形態にしたがった製造方法の連続段階を示す断面図である。 本発明の実施形態にしたがった製造方法の連続段階を示す断面図である。 本発明の実施形態にしたがった製造方法の連続段階を示す断面図である。 本発明の実施形態にしたがった製造方法の連続段階を示す断面図である。 本発明の実施形態にしたがった製造方法の連続段階を示す断面図である。 本発明の実施形態にしたがった製造方法の連続段階を示す断面図である。 本発明の実施形態にしたがった製造方法の連続段階を示す断面図である。 本発明の実施形態にしたがった製造方法の連続段階を示す断面図である。 本発明の実施形態にしたがった製造方法の連続段階を示す断面図である。
図１Ａから図１Ｂは、半導体ウェーハに提供されてもよいようなマイクロエレクトロニクス要素のアレイ（array）またはこのアレイの一部を図示している。図１Ａはウェーハ（wafer）１０またはウェーハの一部の平面図であり、複数のマイクロエレクトロニクス要素１２、１２’および１２”を含んで、各マイクロエレクトロニクス要素は矩形で示されている。図１Ａに見られるように、各マイクロエレクトロニクス要素は並べて、かつ相互に隣接して位置決めされている。ウェーハは円形ウェーハの形状であってもよい。以後、参照を容易にするために、ウェーハ（wafer）１０またはウェーハ部分は「ウェーハ」と称される。ウェーハ１０は、Ｘ軸およびＹ軸に沿って整列された、多数の行（rows）のマイクロエレクトロニクス要素１２を含んでもよい。ウェーハ１０は任意の数のマイクロエレクトロニクス要素を含んでもよく、行と同程度に小型かつこれと同数が望ましい。マイクロエレクトロニクス要素は、半導体製造技術を使用して相互に一体的に形成されている。ウェーハのマイクロエレクトロニクス要素の各々は通常同一タイプである。マイクロエレクトロニクス要素は、可能なタイプのうち特に、メモリ機能、論理またはプロセッサ機能、あるいは論理およびプロセッサ機能の組み合わせを有してもよい。具体例において、マイクロエレクトロニクス要素の各々はフラッシュメモリを含む。例えば、各マイクロエレクトロニクス要素は専用フラッシュメモリチップであってもよい。
図１Ａのウェーハ１０は上縁部１５と、右縁部１３と、左縁部１１と底縁部１７とを有する。図１Ｂは、線１Ｂ（図１Ａ）に沿ったウェーハ１０の断面図であり、ウェーハ１０の左縁部１１および右縁部１３を示している。図１Ｃもまた、ウェーハ１０の各マイクロエレクトロニクス要素もフロント面１４および対向するリア面１６を有することを示している。図１Ｃにおいて、ウェーハ１０のフロント面１４が、図面で下向きになるように回転されている点に留意されたい。
図１Ａにおいて、３つのマイクロエレクトロニクス要素１２、１２”および１２’は個々に、ウェーハ１０の中間行で強調されている。図１Ａのマイクロエレクトロニクス要素１２を参照すると、各マイクロエレクトロニクス要素は第１の縁部１８と、第２の縁部２０と、第３の縁部１９と第４の縁部２１とを有する。マイクロエレクトロニクス要素１２が依然としてウェーハ１０のアレイの一部である場合、あるマイクロエレクトロニクス要素１２の第１の縁部１８は、第２の隣接するマイクロエレクトロニクス要素１２の第２の縁部２０に当接する（またはこれに取り付けられる）。同様に、あるマイクロエレクトロニクス要素１２の第３の縁部１９（図１Ａ）は、隣接するマイクロエレクトロニクス要素の第４の縁部２１に取り付けられる。したがって、ウェーハ部分１０の中間行に位置決めされたマイクロエレクトロニクス要素１２”は、図１Ａに示されているように、全４つの縁部において隣接するマイクロエレクトロニクス要素によって境界設定されている。第１の縁部１８、第２の縁部２０、第３の縁部１９および第４の縁部２１の各々は、図１Ｂに図示されているように、マイクロエレクトロニクス要素１２のフロント面１４からリア面１６に延在する。
隣接するマイクロエレクトロニクス要素が相互に接触するウェーハ１０の複数部分は、ウェーハが個々のマイクロエレクトロニクス要素にダメージを与えずに切断可能な切り取り線、つまりストリップ２３および２５を形成する。例えば、図１Ｂに示されているように、マイクロエレクトロニクス要素１２’の第２の縁部２０’はマイクロエレクトロニクス要素１２”の第１の縁部１８’に当接し、かつ切り取り線２３を形成する。同様に、ウェーハ１０全体で、切り取り線２３は、マイクロエレクトロニクス要素１２が相互に当接する位置に配置される。
図１Ｂのマイクロエレクトロニクス要素１２”を参照すると、各マイクロエレクトロニクス要素は、マイクロエレクトロニクス要素１２のそれぞれのフロント面１４で暴露された複数のコンタクト２２、２２’または２２”を含む。コンタクト２２は、例えば、ウェーハ製造設備で最初に形成されたようなマイクロエレクトロニクス要素の接着パッドまたはランドであってもよい。未切断ウェーハ１０の各マイクロエレクトロニクス要素は、能動半導体デバイスと、通常は受動デバイスも配置されるデバイス領域２６（破線２７（図１Ａ）および実線２７（図１Ｂ）内のエリア）を有する。各マイクロエレクトロニクス要素はまた、能動半導体デバイスも受動デバイスも配置されていないデバイス領域２６の縁部を超えて配置された非デバイス領域を含む。デバイス領域２６の境界設定エリアは、図１Ｂの実線２７の間のエリアとして示されている点に留意されたい。
積層型アセンブリ製造の一実施形態において、複数の積層型マイクロエレクトロニクス要素を含むアセンブリが、複数のマイクロエレクトロニクス要素を同時に処理することによって製造される。さらに、このようなマイクロエレクトロニクス要素を含むオリジナルウェーハの処理と同様に、アレイ状に配列されたマイクロエレクトロニクス要素に関する処理が同時に実行可能である。
図２Ａから図７は、第１の製造実施形態にしたがった積層型マイクロエレクトロニクス要素のパッケージまたはアセンブリを形成する方法における段階を図示している。図２Ａは、ウェーハ１０またはウェーハの一部を示す断面図であり、このようなウェーハは、切り取り線で取り付けられた複数のマイクロエレクトロニクス要素１２を含んで、このうちの切り取り線２３が図２Ａに示されている。通常、ウェーハ１０またはウェーハ部分は、図１Ａから図１Ｂを参照して上述されたように、ｍ×ｎアレイのチップ（ｍ、ｎは各々１より大きい）を含む。ウェーハのフロント面１４とこれから離れたリア面１６の間のウェーハ１０の厚さ３７（図２Ｂ）は、例えば、リア面１６に適用された研磨、粗研磨または粗研ぎプロセスによって、オリジナル厚さ３５（図２Ａ）より縮小される。
図２Ｂから図２Ｃを参照すると、ウェーハ厚さを縮小した後、ウェーハは次いで、ダイスカットレーン（dicing lanes）２３および２５（図１Ａ）に沿ってウェーハ１０を切断、例えば裁断またはスクライビング（scribing けがきする）することによって、個々のマイクロエレクトロニクス要素１２に分離される。
この段階で得られた個々のマイクロエレクトロニクス要素から（図２Ｂ）、マイクロエレクトロニクス要素のうちの選択要素１２、つまり既知の良好なダイがフロント面において、接着剤キャリア１６０（図３）や、接着剤界面を有する他のキャリア（図示せず）に取り付けられる。図２Ｃは、既知の良好なダイ１２ａおよび不良ダイ１２ｂの判断を表し、この不良ダイはさらなる処理から除去される。
個々のマイクロエレクトロニクス要素のうちの選択要素は次いで、さらなる処理のために、キャリア層１６０（図３）に、アレイの形態で取り付けられる。選択されたマイクロエレクトロニクス要素のアレイは、ウェーハレベル処理技術にしたがった処理で使用可能な「再生ウェーハ」を形成する。ピックアンドプレースツール（pick-and-place tool）が、例えば、各マイクロエレクトロニクス要素１２をキャリア１６０の適切な位置に配置して、図３の断面図に示されているような第１の再生ウェーハ１３０を形成する１層のマイクロエレクトロニクス要素を形成するために使用可能である。ここに示されているように、再生ウェーハ１１０は、図２Ｂのダイスカット（裁断）段階で得られたマイクロエレクトロニクス要素１２から選択された個々のマイクロエレクトロニクス要素１２を含む。個々のマイクロエレクトロニクス要素１２は既知の良好なダイと称され、かつキャリア（carrier）１６０に取り付けられ、各ダイのリア面はキャリア１６０に面している。
オリジナルウェーハ１０ではなく再生ウェーハを処理することの利点は、各再生ウェーハを形成するマイクロエレクトロニクス要素が個々に選択可能である点である。オリジナルウェーハのマイクロエレクトロニクス要素のうちのいくつかが既知または疑似の限界または不良品質である場合、再生ウェーハに処理される必要はない。むしろ、これらのマイクロエレクトロニクス要素は、再生ウェーハがより良好な品質のマイクロエレクトロニクス要素を含むように、再生ウェーハから除外可能である。再生ウェーハに組み込まれるマイクロエレクトロニクス要素の選択は、種々の品質基準や予想品質に基づいてもよい。マイクロエレクトロニクス要素は、例えば、視覚的、機械的または電気的検査に基づいて選択可能である。代替的または付加的に、個々のマイクロエレクトロニクス要素は、例えばウェーハ上のマイクロエレクトロニクス要素の位置がマイクロエレクトロニクス要素の品質に相関している場合などは、オリジナルウェーハ１０内のマイクロエレクトロニクス要素の位置に基づいて選択可能である。具体的な実施形態では、マイクロエレクトロニクス要素は実際に、各々を再生ウェーハ上の位置に配置する前に、電気的にテストされてもよい。マイクロエレクトロニクス要素が視覚的、機械的または電気的基準、あるいは他の基準のいずれに基づいて選択されても、再生ウェーハに含まれるために選択されるマイクロエレクトロニクス要素は「既知の良好な」マイクロエレクトロニクス要素または「既知の良好なダイ」と称されてもよい。
マイクロエレクトロニクス要素は、隣接するマイクロエレクトロニクス要素１２の対向縁部１１８が間隔１１０によって間隔をあけられるように、図３に図示されているようにキャリア１６０に取り付けられる。隣接するマイクロエレクトロニクス要素間の間隔は、製造プロセスの要件にしたがって選択可能である。したがって、形成されるダイおよびパッケージの具体的なタイプに応じて、数ミクロン、数十ミクロン、さらには１００ミクロン以上の間隔が利用されてもよい。
マイクロエレクトロニクス要素１２をキャリア１６０に取り付けた後、隣接するマイクロエレクトロニクス要素１２間の再生ウェーハ１３０の空間１１４を充填する充填層１１６（図４Ａ）が形成される。充填層はまた、図４Ｂから図４Ｃに見られるように、マイクロエレクトロニクス要素１２のフロント面１４またはフロント面１４の複数部分を被覆してもよい。充填層は多様な材料を含んでもよい。充填層は、以下に説明されるような、マイクロエレクトロニクス要素と、これに接続可能な導体との間の隔離を提供するための誘電材料を含んでもよい。例えば、充填層は、酸化物や窒化物などの１つ以上の無機誘電材料を含んでもよく、とりわけ、例えば二酸化シリコン（silicon dioxide）、窒化シリコン、あるいはＳｉＣＯＨなどの他のシリコンの誘電化合物を含んでもよい。代替的に、充填層は有機誘電体、とりわけエポキシ（epoxies）、ポリイミド（polyimide）、熱可塑性物質（thermoplastics）、熱硬化プラスチック（thermoset plastics）などの種々のポリマーを含んでもよく、あるいは充填層は、無機および有機誘電材料の組み合わせを含んでもよい。充填層１１６は、とりわけスピンオン（spin-on）、ローラーコーティング（roller coat）、スクリーニング（screening）またはステンシルプロセス（stenciling process）によって適用されてもよい。充填層１１６がマイクロエレクトロニクス要素１２のフロント面１４を被覆する場合、この厚さは縮小可能であり、あるいは、所望ならば、充填層１１６の不均一性（非平面性）は平坦化プロセスによって削減可能である。化学的または研削プロセス、あるいは化学的機械的研磨などの化学的作用および研削作用を組み合わせたプロセスが、このために使用可能である。
その後、マイクロエレクトロニクス要素の対向縁部１１８のうちの少なくともいくつかを超えてコンタクト２２の各々から外側に延在し、かつ個々のマイクロエレクトロニクス要素１２の対向縁部１１９を超えて延在してもよいトレース２４（図４Ａから図４Ｃ）が形成される。充填層１１６がフロント面１４を被覆する場合、マイクロエレクトロニクス要素上のコンタクト２２の少なくとも上部面が、トレース２４を形成する前に暴露されるはずである。隣接するマイクロエレクトロニクス要素１２のトレース２４は、隣接するマイクロエレクトロニクス要素の縁部１１８、１１９間の位置で合わさってもよい。このようなトレース２４は実際、隣接するマイクロエレクトロニクス要素１２の隣接するコンタクト２２間に延在する単一トレースを形成することもある。しかしながら、トレースが実際に相互に接触する必要はない。
引き続き、図５に示されているように、さらなるマイクロエレクトロニクス要素１２Ａが、これらの間の接着剤層１６２によって最初のマイクロエレクトロニクス要素１２に取り付けられる。上記のように、さらなるマイクロエレクトロニクス要素１２Ａは厚さを縮小可能であり、また第１の再生ウェーハ１３０に取り付けられる前に、品質について選択可能である。接着剤層１６２はダイ取り付け接着剤を含んでもよい。任意に、接着剤層は、適合性、熱伝導率、湿気や汚染物の不浸透性についての特性、あるいはこのような特性の組み合わせについて選択可能である。接着剤層１６２は、マイクロエレクトロニクス要素のフロント表面１４を被覆するために適用される流動性接着剤や粘着性（一部硬化）接着剤であってもよく、この後、マイクロエレクトロニクス要素１２Ａは、例えばピックアンドプレースツール（a pick and place tool）を使用して接着剤層に取り付けられる。代替的に、接着剤層１６２は、剥離可能な裏地に液体として堆積されてもよく、あるいは一部硬化接着剤層１６２として剥離可能な裏地に取り付けられてもよく、この後マイクロエレクトロニクス要素１２Ａは接着剤層に取り付けられる。剥離可能な裏地を除去した後、接着剤層１６２は、再生ウェーハ１３０のマイクロエレクトロニクス要素１２および充填層１１６と整列され、かつこれらに接合されてもよい。図５に示されているように、第２のレベルのマイクロエレクトロニクス要素１２Ａは、第１のレベルのマイクロエレクトロニクス要素１２の幅２６と同じ幅２６Ａを有してもよい。引き続き、図６Ａに示されているように、充填層１１６Ａが、隣接するマイクロエレクトロニクス要素１２Ａの対向縁部間の空間を充填して第２の再生ウェーハ１３０Ａを形成するために適用される。充填層１１６Ａは、マイクロエレクトロニクス要素１２Ａのフロント面１４Ａの複数部分を被覆してもよく、このコンタクト２２Ａは暴露されている。マイクロエレクトロニクス要素１２Ａの第２の層のフロント表面１４Ａで暴露されたコンタクト２２Ａに接触する延長トレース２４Ａが次いで形成される。引き続き、誘電パッケージ層７１が、トレース２４Ａを被覆することによって、再生ウェーハ１３０、１３０Ａを含む積層型アセンブリ３０のトレース２４Ａを被覆する誘電性絶縁層を形成するように形成可能である。
引き続き、複数のチャネル（channels）４６が積層型アセンブリに切断される。チャネル４６は、図示されていない機械的切断機器を使用して形成可能である。このような機械的切断機器の例は、米国特許第６，６４６，２８９号および第６，９７２，４８０号に見ることができ、この開示は参照してここに組み込まれている。代替的に、レーザー切断技術が、チャネルを形成するために使用可能である。
図６Ｂに見られるように、チャネル（channels）４６、４６’は、積層型アセンブリ３０のダイスカットレーン３２、３２’と整列されたギャップを機械的切断またはレーザー形成することによって形成可能である。チャネル４６は上下配置方向に隣接するマイクロエレクトロニクス要素１２Ａ間に延在する（これは南北方向とも称されるが、このような方向が実際の南方および北方のコンパス方向に一致するという要件も想定もない）。チャネル４６は、積層型アセンブリの南北ダイスカットレーン３２の方向に延在する。加えて、チャネル４６’は、左右配置方向に隣接するマイクロエレクトロニクス要素１２Ａ間に延在する（これは東西方向とも称されるが、実際の東方および西方のコンパス方向に一致するという要件も意図もない）。チャネル４６’は、積層型アセンブリの東西ダイスカットレーン３２’の方向に延在する。
図６Ｂに見られるように、各チャネル４６、４６’は、積層型アセンブリのそれぞれのダイスカットレーン３２、３２’に沿って連続的に延在する必要はない。むしろ、チャネルは、ダイスカットレーンと整列した方向のギャップ４７によって中断される恐れがある。ギャップは、チャネルが積層型アセンブリに切断されないエリアである。ギャップ内では、充填層は、隣接するマイクロエレクトロニクス要素の対向縁部間の空間を充填する。図６Ｂに示されている例では、ギャップは、マイクロエレクトロニクス要素のコーナー４９付近に生じ得る。このようにダイスカットレーンの長さに沿ったギャップによってチャネルを形成することは、充填層はギャップ内でそのままであるため、後続の処理中に積層型アセンブリ３０の機械的強度を増大させることができる。
代替的に、図６Ｂに示された変形例において、チャネル４６、４６’がダイスカットレーン３２、３２’の長さに沿って連続的に延在するように、ギャップは省略可能である。このような場合、複数レベルの積層型アセンブリの隣接するマイクロエレクトロニクス要素１２Ａおよび１２の間で下方に延在するチャネルを形成するためにシングルカットが使用されてもよい。チャネル４６は、マイクロエレクトロニクス要素の対向縁部１１８間にあり、かつ縁部１１８に平行な方向に延在するダイスカットレーン３２（図４Ａ）と整列して形成可能である。同様に、チャネル４６’は、マイクロエレクトロニクス要素の対向縁部１１９の間にあり、かつ縁部１１９に平行な方向に延在するダイスカットレーン３２’と整列して形成可能である。チャネル４６、４６’は、トレース２４Ａおよび２４がチャネルの壁４８、５０（図６Ａ）で暴露されるのに十分な幅で形成される。
図６にさらに示されているように、チャネルは、積層型アセンブリ３０全体に延在しないように形成されてもよい。例えば、図６Ａに示されているように、最初のレベルのマイクロエレクトロニクス要素１２は相互に取り付けられたままであるが、それは、チャネル４６が、取り付けられるキャリア層１６０を介して延在していないからである。しかしながら、チャネル４６は、最初のレベルのマイクロエレクトロニクス要素１２のトレース２４を暴露するのに十分遠くまで延在する。同様に、チャネル４６は、マイクロエレクトロニクス要素１２の最初のレベルを第２のレベル１２Ａと接続させる接着剤層１６２を介して延在する。任意に、チャネルは、マイクロエレクトロニクス要素１２をキャリア層１６０に接続させる下部接着剤層１６１を介して延在してもよい。傾斜壁４８、５０を有するチャネル４６が図示されているが、任意で、壁はまっすぐ、つまり、相互に平行であって、マイクロエレクトロニクス要素１２のフロント面１４によって定義された平面に直交する方向に配向されてもよい。
種々のチャネル４６、４６’が積層型アセンブリ３０に生成されると、リード６６（図７）は、チャネル４６の壁または両チャネル４６および４６’の壁に形成されてもよい。リード６６は、任意の適切な金属堆積技術、例えば、スパッタリングや無電解メッキ、フォトリソグラフィおよび電界メッキを含むプロセスによって形成されてもよい。三次元フォトリソグラフィプロセスが、共同所有されている米国特許第５，７１６，７５９号に開示されているように、リードの場所を定義するために用いられてもよく、この開示は参照してここに組み込まれている。リード６６は、チャネル４６の壁に沿って延在し、また、アセンブリ３０の各レベルにおいて、それぞれマイクロエレクトロニクス要素１２、１２Ａのトレース２４、２４Ａに電気的に接触している。
図７に示されている実施形態では、リード６６は、マイクロエレクトロニクス要素１２Ａのフロント面１４Ａに隣接する積層型アセンブリの上部表面３４に沿って延在するように、チャネル４６の壁４８、５０を超えて延在する。このマイクロエレクトロニクス要素１２Ａのリア面１６Ａは積層型アセンブリのリア表面３６に向けて配向される。リード６６は、半田バンプ７４が配置可能な、チャネル４６から離れた端部７５またはパッドを含んでもよい。トレース２４、２４Ａが暴露されて、所与の壁、例えばチャネル４６の壁４８の上下に延在する１本の線に沿って整列されている結果として、各リード６６は、マイクロエレクトロニクス要素１２のトレース２４とマイクロエレクトロニクス要素１２Ａのトレース２４Ａの両方と電気接続可能である。代替的に、各リード６６は、チャネルの壁４８、例えば壁４８で暴露されたトレース２４、２４Ａの１つのみと電気接続可能である。このような結果は、図７に示されている特定の断面に対してシートの内外の異なる位置で生じる異なる平面にトレース２４、２４Ａを位置決めすることによって得られることもある。例えば、トレース２４が図７に示されたように見られる平面は、トレース２４が３次元で見られる場合に図７の閲覧者により近くなるように、トレース２４が見られる平面からオフセットされてもよい。トレース２４と整列され、かつこれと接続されたリード６６もまた、トレース２４からオフセットされ、トレース２４Ａと接触されていない。したがって、二次元図で、トレース２４、２４Ａが図７のリード６６に取り付けられているように見えるが、１つだけがリードに実際に取り付けられてもよい。
図７に示されているように、チャネル４６と、リード６６を含む種々の導電性要素が積層型アセンブリ３０に形成された後、個々のパッケージ８０は、積層型アセンブリのギャップ４７（図６Ｂ）のように、キャリア層１６０を積層型アセンブリから分離し、隣接するマイクロエレクトロニクス要素間に残っている材料を切断または破壊することによって、積層型アセンブリから切断されてもよい。このように、複数の積層型個別パッケージまたはユニット８０は、各積層型個別ユニット８０が、相互に積層される複数のマイクロエレクトロニクス要素を含むという結果をもたらす。図７に示されているように、各ユニット８０はこの中に２つの垂直積層型マイクロエレクトロニクス要素１２、１２Ａを有し、マイクロエレクトロニクス要素は接着剤層１６２を介して接合されている。より多数または少数の垂直積層型マイクロエレクトロニクス要素がパッケージに含まれてもよい。パッケージは、ユニットの上部表面３４を被覆するリードの端部７５によって他の要素に外部接続されることが可能である。
上記実施形態の変形例では、隣接する再生ウェーハのマイクロエレクトロニクス要素１２、１２Ａ間の接着剤層１６２Ａは連続している必要はない。代わりに、開口が、マイクロエレクトロニクス要素１２Ａを開口に取り付ける前にこのような接着剤層に提供可能である。第１の再生ウェーハのマイクロエレクトロニクス要素１２のトレース２４はマイクロエレクトロニクス要素１２の縁部１１８、１１９を超えて延在するため、トレース２４は、接着剤層１６２の開口を介して上からアクセス可能である。一実施形態では、接着剤層は、マイクロエレクトロニクス要素１２Ａの対向縁部１１８間の空間と軸整列された開口を有する一部硬化された粘着性接着剤を含んでもよい。開口は、マイクロエレクトロニクス要素１２Ａをこれに取り付ける前に、事前パンチされてもよい。代替的に、開口は、接着剤層１６２がマイクロエレクトロニクス要素１２に取り付けられた後、あるいは接着剤層１６２がマイクロエレクトロニクス要素１２Ａに取り付けられた後であるがマイクロエレクトロニクス要素１２Ａを具備する接着剤層がマイクロエレクトロニクス要素１２の最初の層に取り付けられる前に、形成されてもよい。
上記実施形態の一変形例では、積層型アセンブリ１８０（図８）は底部パッケージ層１３２を含んで、底部パッケージ層はキャリア層１６０（図６Ａ）の一部を含んでもよい。したがって、底部パッケージ層１３２は、チャネル４６、４６’（図６Ａから図６Ｂ）を形成するために使用される切断動作時にキャリア層１６０から切断可能である。上記のような接着剤層１６１がマイクロエレクトロニクス要素１２を底部パッケージ層１３２に接合してもよい。加えて、図８に示されているユニットは、ユニットの底部表面１３４で暴露された底部ユニットコンタクト１７６によって外部接続可能である。底部ユニットコンタクト１７６、１７６’はそれぞれリード１６６、１６６’と一体的に形成可能であり、これらはユニットの縁部４８、５０においてリード６６と接続する。リード１６６、１６６’は、リード６６を形成するための上記図７を参照して説明されたプロセスと同様のプロセスによって形成可能である。例えば、リード１６６は、リード１６６、１６６’を形成するのに必要な１つ以上のフォトリソグラフィステップを実行する前またはこれに続いて実行される、１つ以上のフォトリソグラフィステップを使用して形成可能である。代替的に、キャリア層１６０（図６Ａ）は、この上に事前形成されたリード１６６、１６６’を含むことができるため、図８に示されたリード６６が形成されると、リード６６とリード１６６、１６６’の間が導電接続される。
上記実施形態のように、各底部ユニットコンタクト１７６、１７６’はそれぞれ、１つのマイクロエレクトロニクス要素の１つのトレース２４、２４’にのみ接続されてもよい。代替的に、各底部ユニットコンタクト１７６は、図８に示されている断面の平面内に整列されている２つのトレース２４、２４Ａに接続されてもよい。同様に、各底部ユニットコンタクト１７６’は、共に整列されている２つのトレース２４’、２４Ａ’に接続されてもよい。図７および８に示されたユニットは、垂直方向（マイクロエレクトロニクス要素のフロント表面に直交して延在する方向）に高さ２つ分だけ積層されたマイクロエレクトロニクス要素を示している。しかしながら、各ユニットは、マイクロエレクトロニクス要素が３つ分、４つ分またはこれ以上の高さに垂直に積層可能なように、より多数の垂直積層型マイクロエレクトロニクス要素を含むことができる。
積層型パッケージを形成するための上記プロセスの変形例（図９Ａ）では、異なるサイズのマイクロエレクトロニクス要素が積層型アセンブリ２３０内で接合される。図９Ａは、チャネル４６（図６Ａから図６Ｂ）が形成される段階より前の製造段階を示している。図９Ｂは、マイクロエレクトロニクス要素２１２Ａ、２１２Ａ’のフロント面に面する、図９Ａに対応する部分平面図である。図９Ａから図９Ｂに示されているように、積層型アセンブリ２３０の第２のレベル２３２Ａを形成するマイクロエレクトロニクス要素２１２Ａのいくつかは、下部レベル、つまり最初のレベル２３２のマイクロエレクトロニクス要素２１２、２１２’の寸法より大きくても小さくてもよい。一例では、最初のレベル２３２のマイクロエレクトロニクス要素２１２’は、第２のレベルのマイクロエレクトロニクス要素２１２Ａ’より小さい寸法を有してもよい。別の例では、最初のレベル２３２のマイクロエレクトロニクス要素２１２は、マイクロエレクトロニクス要素２１２Ａより大きな寸法を有してもよい。
したがって、図９Ｂの平面図に見られるように、上部マイクロエレクトロニクス要素２１２Ａのフロント面の長さ２３４Ａおよび幅２３６Ａの両方が、上部マイクロエレクトロニクス要素２１２Ａが垂直に整列されている下部マイクロエレクトロニクス要素２１２のフロント面の長さ２３４および幅２３６より小さい。図９Ａに示されている別の例では、マイクロエレクトロニクス要素２１２Ａ’の幅２３６Ａ’は下部レベルのマイクロエレクトロニクス要素２１２’の幅２３６’より大きい。ここに説明されている技術の汎用性は、図９Ａから図９Ｂに示された構造によって例示される。具体的には、各レベルのトレース２２４および２２４Ａは異なる長さであってもよく、それは、マイクロエレクトロニクス要素の縁部間に充填層２２０、２２０Ａを形成するプロセスが、図４を参照し上述されたように、異なる長さのトレースが後続の処理によって形成可能である表面を残すからである。多数の変形がなされてもよいため、例えば上部層のマイクロエレクトロニクス要素は下部層のマイクロエレクトロニクス要素よりもサイズが大きい。さらに別の例では、より小さな寸法のマイクロエレクトロニクス要素がより大きな寸法のチップ間に垂直に挟持されてもよく、あるいはより大きな寸法のチップがより小さな寸法のチップ間に垂直に挟持されてもよい。図１０は、図６Ａから図６Ｂおよび７を参照して上述されたように積層型アセンブリをさらに処理することによって形成された、積層型マイクロエレクトロニクスユニット２８０を示している。
個々の積層型マイクロエレクトロニクスユニット８０つまりパッケージ（図１１）は、パッケージ８０のフロント面８９における半田バンプ７４を介して、相互接続要素９０、例えば誘電要素、基板、回路パネル、または端末８４、８６および導電性配線を有する他の要素に電気接続可能である。１つ以上の追加マイクロエレクトロニクス要素７０が、パッケージ８０のリア面８８に取り付けられて、相互接続要素の端末８４に接着ワイヤ８２によって電気的に相互接続可能である。このようなマイクロエレクトロニクス要素７０は、マイクロコントローラなどの積層型パッケージ８０の機能を補足する１つ以上の追加マイクロエレクトロニクス要素を含むことができ、あるいは、このようなマイクロエレクトロニクス要素に伴う問題の場合は、アセンブリの１つ以上のマイクロエレクトロニクス要素１２、１２Ａ、１２Ｂなどと置換するための１つ以上の冗長要素を含むことができる。具体的な実施形態では、個々の積層型アセンブリやユニット８０は、アセンブリのうちでもとりわけマイクロプロセッサおよびＲＦユニットに組み込まれてもよい。１つ以上の積層型ユニット８０は、フラッシュメモリやダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）ユニットなどの特定のタイプのマイクロエレクトロニクス要素を組み込んでもよく、またメモリモジュール、メモリカードなどを含む種々のユニットに組み込まれてもよい。積層型ユニット８０を相互接続要素に搭載および相互接続させる他の例示的配列が、２００７年４月１３日に出願された、共同所有されている米国特許出願第１１／７８７，２０９号に図示および説明され、この開示は参照してここに組み込まれている。例えば、積層型ユニット８０には、相互接続要素に向かって下方に、あるいはこれから離れて上方に面するフロント面が搭載可能である。加えて、１つ以上の追加マイクロエレクトロニクス要素は、図１１に示されているような上向きまたは下向きのいずれかに搭載可能であるため、コンタクト担持面は、積層型ユニット８０にフリップチップ搭載されている。ここに組み込まれた米国特許出願第１１／７８７，２０９号に示されているような種々の組み合わせおよび構成が可能である。
図１２は、上記実施形態の変形例を示す部分平面図であり、積層型アセンブリ３０（図５）の形成後、積層型マイクロエレクトロニクス要素１２、１２Ａのトレース２４、２４Ａのすべてを暴露するチャネルを形成するステップは省略されている。代わりに、一連の個別開口２２８が、ストリート２１８、２２０と整列したそれぞれのマイクロエレクトロニクス要素の縁部間に形成されている。上記実施形態にしたがって形成されたチャネル４６、４６’（図６Ａから図６Ｂ）とは異なり、開口２２８の各々は、それぞれのマイクロエレクトロニクス要素の単一トレース２２４のみを暴露する。図１２に示されているように、２つの隣接するマイクロエレクトロニクス要素２１２のコンタクトに接続されたトレース２２４は、２つの隣接するマイクロエレクトロニクス要素間の開口２２８の１つ内で暴露される。図１２に示されているような積層型アセンブリ３０において、同一サブアセンブリのマイクロエレクトロニクス要素に接続された複数のトレース２２４が単一開口２２８内で暴露されてもよい。代替的または付加的に、複数のトレース２２４は、積層型アセンブリの第１および第２のレベルのそれぞれの再生ウェーハ１３０、１３０Ａ（図７）のマイクロエレクトロニクス要素に接続可能である。しかしながら、開口２２８は、各個別マイクロエレクトロニクス要素の１つのトレースのみが各開口２２８内で暴露されるように、形成可能である。
リードと、トレース２２４のそれぞれに接続された外部ユニットコンタクトとを形成するために、積層型アセンブリの全開口２２８は導電性材料によって同時に充填可能であり、各マイクロエレクトロニクス要素の単一トレースに接続された導電性ビアを形成する。例えば、開口は、一次金属を堆積することによって、例えばスパッタリングや無電解堆積後に、得られる構造を電界メッキすることによって導電性ビアを形成するために、金属で充填可能である。電気メッキステップによって堆積される金属の一部は、マイクロエレクトロニクス要素１２Ａのフロント面１４Ａ上に、パッケージ層７１（図６Ａ）を被覆する層を形成してもよい。このような金属層は、マイクロエレクトロニクス要素のフロント面を被覆することから除去可能であり、個別導電性ビアの表面を各開口２２８内で暴露したままにする。代替的に、マイクロエレクトロニクス要素２１２Ａのフロント面を被覆する金属層は、図７のマイクロエレクトロニクス要素１２Ａのフロント面３４上のパッケージ層３４を被覆するリード６６と同様に、マイクロエレクトロニクス要素２１２Ａのフロント面を被覆する場所に、ビアから延在する個別リードへのフォトリソグラフィによってパターニング可能である。導電性バンプ、例えば半田バンプは球状であり、次いで、図７を参照して図示および上述されているように、リードの端部に形成されてもよい。
具体的な実施形態では、リードを形成するプロセスは付加的であってよく、リードは、積層型アセンブリにスクリーンやステンシルによって金属組成をプリントすることによって形成可能である。例えば、金属組成は、積層型アセンブリの開口２２８を充填し、かつリード６６を形成するために、ステンシルまたはスクリーンプリントによって堆積可能である。引き続き、積層型アセンブリは、金属組成を硬化させるために加熱されてもよい。開口は、リードを形成するのと同じ堆積プロセスによって同時に充填されてもよく、あるいは開口は、リードを形成するのと異なるタイミングや異なるプロセスで充填されてもよい。金属組成は、例えば、エポキシ半田組成、銀充填ペースト、または誘電体を有する他の流動性組成、例えば金属粒子がロードされたポリマー成分などの金属充填ペーストを含んでもよい。
上記実施形態（図２から図７）の変形例では、図１３および１４は、積層型マイクロエレクトロニクスユニットを形成する方法を示している。図１３を参照すると、第１のレベルのマイクロエレクトロニクス要素３１２のアレイはキャリア層３６０に接着されて、充填層３１６およびトレース３２４を形成するように処理されて、第１のレベルに再生ウェーハ３１０を形成し、マイクロエレクトロニクス要素の縁部３４０が水平位置３５０で生じる。引き続き、マイクロエレクトロニクス要素３１２Ａのアレイが再生ウェーハ３１０に接着されて、対応する充填層およびトレース３２Ａを形成するように処理されて、第２のレベルに第２の再生ウェーハ３１０Ａを形成する。第２の再生ウェーハ３１０Ａの対応する被覆マイクロエレクトロニクス要素の縁部３４０Ａは、第１のウェーハ３１０の縁部３４０から水平方向３２０にオフセットされる異なる位置３５０Ａで生じる。したがって、縁部が接着されるマイクロエレクトロニクス要素３１２のエリアを被覆するエリアを有する第２の再生ウェーハのマイクロエレクトロニクス要素３１２Ａに関しては、マイクロエレクトロニクス要素３１２Ａの縁部３４０Ａは、下地マイクロエレクトロニクス要素３１２の縁部３４０から水平方向３１０に変位される。垂直に隣接する重複マイクロエレクトロニクス要素の縁部間の水平オフセットの例示的距離は、数ミクロンから数十ミクロン以上に及ぶこともある。これらのステップは、マイクロエレクトロニクス要素３１２Ｂを取り付けて、下地マイクロエレクトロニクス要素３１２Ａの縁部からオフセットされた縁部を有する第３の再生ウェーハ３１０Ｂを形成し、かつマイクロエレクトロニクス要素３１２Ｃを含む第４の再生ウェーハ３１０Ｃを形成して、図１３に示されている積層型アセンブリ３３０を形成するために反復される。
このように積層型アセンブリを形成することの利点は、プロセス耐性が、暴露された縁部３４０、３４０Ａ、３４０Ｂおよび３４０Ｃに隣接するリード３６６（図１４）を形成するために改良可能であることである。積層型アセンブリにおける各連続重複マイクロエレクトロニクス要素の水平変位は、この中に形成されたチャネル３４６の壁３７０、３７２の傾斜を見込んでいる。各マイクロエレクトロニクス要素の縁部（例えば、縁部３４０Ａ）の、このすぐ下の各マイクロエレクトロニクス要素の縁部（例えば、縁部３４０）に対する水平変位によって、チャネル３４６の壁３７０、３７２はかなり大きく傾斜される、つまり垂直からかなり大きな角度にされる。ここで「垂直」とは、マイクロエレクトロニクス要素、例えば要素３１２のコンタクト担持表面３１４によって定義される平面に直交する角度として定義される。壁３７０の傾斜によって、例えば、切断やレーザードリルによってチャネルを形成するプロセス（図６Ａから図６Ｂ）は、トレース３２４の長さが制限されている場合でも、縁部３４０においてトレース３２４を暴露する。
チャネル３４６の壁３７２に隣接するマイクロエレクトロニクス要素の縁部３４２、３４２Ａ、３４２Ｂ、３４２Ｃもまた水平オフセットされることが明らかである。また、これらの縁部は、このすぐ下の各隣接するマイクロエレクトロニクス要素から方向３２０に変位される。しかしながら、この場合、縁部３４２は、壁３７２が傾斜される方向とは反対の方向に変位される。したがって、このような縁部３４２においてリードに接続されるトレースはない。
図１６は、上記実施形態（図１５）の変形例の積層型アセンブリの再生ウェーハ３１０のマイクロエレクトロニクス要素３１２を示す平面図である。マイクロエレクトロニクス要素３１２が、図１５に示された縁部３４０および３４２に隣接するコンタクトパッドを備えている場合、縁部３４２のパッド間に、かつマイクロエレクトロニクス要素３１２の第３の縁部３４４を超えて外側に延在する、追加トレース３２６を含む再分配層が提供可能である。積層型アセンブリ３３０（図１３）を形成する場合、各連続積層型ウェーハ３１０の重複するマイクロエレクトロニクス要素は方向３６２にもオフセット可能である。このように、リードは、重複するマイクロエレクトロニクス要素の第３の縁部３４４に沿ってトレース３２８を暴露するチャネルに形成可能であり、またプロセス耐性も、このようなリードを形成するために改良可能である。
上記実施形態の具体的な変形例では、整列特徴５６０、５６２（図１６）が、外側に延在するトレース５２４が形成される場合の製造段階で、各マイクロエレクトロニクス要素５１２のフロント面５１７に形成可能である。整列特徴は、トレースを形成するのと同じ処理によってトレース５２４と同時に金属によって形成可能であり、このようなプロセスは図４Ａから図４Ｃを参照して図示および上述されている。代替的に、整列特徴は、トレースを形成するのとは異なる処理によって形成可能である。言い換えると、整列特徴は、トレースを形成するのに使用されるのと全く同じ処理ステップを使用することによって、あるいは再分配トレースを形成するのに使用される処理ステップとは異なる少なくとも１つの処理ステップを実行することによって、形成可能である。
整列特徴が異なる処理で形成される場合、整列特徴は、トレース５２４に含まれていない材料を含むことがある。同様に、トレース５２４は、ある材料、例えば整列特徴に含まれない金属を含んでもよい。任意に、整列特徴は、ソース、例えば整列特徴を照射するのに使用される赤外線ソースの波長に対してとりわけ反射性の材料を含むように形成されてもよい。
整列特徴は、２つ以上のタイプの特徴、例えば、閉特徴５６０および開特徴５６２を含んでもよく、それによって各マイクロエレクトロニクス要素５１２の縁部が区別可能になり、また二次元での各マイクロエレクトロニクスサブアセンブリの整列を容易にする。整列特徴５６０、５６２は、各下地マイクロエレクトロニクス要素５１２のエリアと整列されてもよいため、整列特徴は、各マイクロエレクトロニクス要素５１２の縁部を超えて延在しない。代替的に、整列特徴の一部または全部、例えば特徴５６０’は、マイクロエレクトロニクス要素５１２のエリアと部分的にのみ整列されてもよいため、整列特徴はマイクロエレクトロニクス要素５１２の縁部を超えて延在する。別の変形例では、マイクロエレクトロニクス要素５１２’に関して示されているように、整列特徴５６０”および５６２”は、マイクロエレクトロニクス要素５１２’の縁部５１８’、５１９’を超えた場所に配置される。このような整列特徴５６０”、５６２”は、後に形成されたチャネル４６（図６Ａから図６Ｂ）が占めるエリアと全体的または部分的に整列されてもよい。このように、整列特徴が提供可能であると同時に、コンパクトなレイアウトがマイクロエレクトロニクス要素において達成可能にされる。
積層型アセンブリの最初のレベル１３０（図５）のフロント面５１７における整列特徴５６０、５６２は、レベル１３０上に配置された機器と、これに要素を組み付けることによって照射および検出されてもよく、図７を参照して上述されたようなマイクロエレクトロニクス要素１３０Ａ（図５）の次のレベルを形成する。代替的または付加的に、第１のマイクロエレクトロニクスサブアセンブリ１３０および第２のマイクロエレクトロニクスアセンブリ１３０Ａのフロント面５１７における整列特徴５６０、５６２は、キャリア層１６０（図５）の下に配置された機器によって照射および検出されてもよい。このような場合、キャリア層１６０は、キャリア層１６０の厚さを通過する光による十分な照射を可能にする光透過特徴を有しているはずである。
図１７から図２０は、アレイ状に配列された半導体ダイやマイクロエレクトロニクス要素の単一層を含むサブアセンブリとして定義可能である再生ウェーハ６３０（図２０）を形成するプロセスにおける複数段階を示す部分断面図である。このような再生ウェーハ６３０は、サブアセンブリを表し、複数のサブアセンブリを含む積層型アセンブリを形成するのに利用可能である。再生ウェーハ６３０は、図４から図５を参照して図示および上述されたような積層型アセンブリのレベル１３０の構造と類似の構造を有する。再生ウェーハ６３０は、積層型アセンブリ３０（図６Ａ）を形成するためにさらなる再生ウェーハ６３０と共に積層および接合可能であり、図７に示されているように積層型マイクロエレクトロニクスユニット８０にさらに処理されることが可能である。
図１７は、マイクロエレクトロニクス要素６１２、例えば「既知の良好なダイ」が、そのフロント面６１４を下方向に向けて、フロント面６１４とキャリア層６６０の間の空間を充填する誘電層６６２を具備する仮キャリア層６６０に接合される製造段階を示している。上記実施形態のように、アレイ状に配列された複数のマイクロエレクトロニクス要素が配置されて、かつこのようにしてキャリア層６６０に接合される。誘電層は、図３から図５を参照して上述されたような接着剤や他の誘電性接合材料、例えば、有機成分、無機成分またはこの両方を有してもよいパッシベーション充填剤を含むか、本質的にこれらからなることが可能である。一例では、誘電層は、ダイのフロント面に隣接するパッシベーション層６６２を含み、このパッシベーション層は、仮接着剤を介してキャリア層に除去可能に取り付けられている。
引き続き、図１８に示されているように、誘電充填材料６６４が、ダイ６１２と他のダイとの間のギャップを充填するように堆積され、これらは図示されていないが、キャリア層６６０に取り付けられ、かつダイ６１２によってアレイ状に配列される。誘電充填剤６６４は、層６６２と同じ誘電材料や他の材料を含むことができる。誘電性充填剤６６４は、ダイのリア表面６１６をコーティングしてもよく、あるいはリア表面に単に当接しても、これを部分的にカバーしてもよい。誘電充填剤は、スピンオン誘電組成などの流動性自己平坦化材料として適用されてもよく、あるいは、とりわけ多数の可能な例のうちで適切なアプリケータを使用して適所にローラーコーティングやスクリーニングまたはステンシルされてもよい。誘電材料は次いで、焼成や他の適切な事後堆積処置によって硬化されてもよい。
引き続き、図１９に示されているように、得られる再生ウェーハ６３０のダイは、厚さ６２５が所望の値に達するまで、リア表面６１６からの研磨、粗研ぎまたは粗研磨を施されてもよい。ダイの厚さは通常、フロントおよびリア表面６１４、６１６間の距離として測定される。キャリア層６６０は、反り、ねじれ、ひび割れまたは破壊につながる恐れのあるせん断ストレスから再生ウェーハのダイを保護するために、機械的サポートおよび剛性を提供する。誘電充填層６６４はまた、粗研ぎプロセス中にダイの構造的一体性を保つ助けとなる。数ミクロン、例えば５ミクロンの極めて小さな最終的なダイ厚さはこのようにして達成可能である。当然、ダイの厚さは、特定のタイプのダイやパッケージに必要ならば、より大きな値に縮小可能である。したがって、ダイの厚さは１５ミクロン以下の値に縮小可能であり、あるいは代替的に、数十ミクロンに縮小されてもよい。
図２０を参照すると、厚さを縮小した後、誘電充填層６６４、ダイ６１２およびパッシベーション層６６２を含む再生ウェーハ６３０は、再生ウェーハ６３０をキャリア層から離すために、キャリア層６６０から取り外し可能である。図１９に示されているのとは対照的に、図２０に示されている図では、再生ウェーハ６３０のダイ６１２は、上向きにされたフロント面６１４を有する。引き続き、開口６１５が、整列導電パッド６２２、例えば、ダイの接着パッドにおいてパッシベーション層６６２に形成されることによって、接着パッドの導電表面を暴露する。導電トレース６２４は次いで、暴露された接着パッド６２２と接触して形成可能であり、各トレース６２４は、各ダイ６１２の縁部６４０を超えて外側に、誘電層６６２にわたって延在する。したがって、トレース６２４は、再生ウェーハ６３０のフロント表面６５４における誘電層６６２の表面に沿って延在する。マイクロエレクトロニクス要素６１２のリア面６１６は、再生ウェーハのリア表面６５６で暴露可能である。
図２１に示された処理の段階において、図１７から図１９に示された方法にしたがって製造された第２の再生ウェーハ６３０Ａが、ダイ６１２Ａのリア面６１６Ａをキャリア層６６０Ａから下方に向けて離して示されている。図２１に示されているように、ダイ６１２Ａのフロント面６１４Ａは、第２の再生ウェーハ６３０Ａを製造する際に使用されるキャリア層６６０Ａに取り付けられたままである。次いで別の再生ウェーハ６３０が第２の再生ウェーハ６３０Ａに取り付けられることが可能であるため、再生ウェーハ６３０のトレース６２４は、第２の再生ウェーハ６３０Ａにおいてマイクロエレクトロニクス要素６１２Ａのリア面６１６Ａに隣接する。図２１に示されているように、それぞれの再生ウェーハ６３０、６３０Ａのマイクロエレクトロニクス要素６１２、６１２Ａの縁部６４０、６４０Ａは、フロント面６１６Ａに直交する垂直線６３４に沿って整列可能である。引き続き、キャリア層６６０Ａは第２の再生ウェーハ６３０Ａから取り外され、ダイ６１２Ａのパッド６２２Ａに接続された第２の層のトレース６２４Ａは上記プロセス（図２０）によって形成され、図２２に示された積層型アセンブリ６００をもたらす。
上記プロセス（図１７から図１９）にしたがって製造された第３の再生ウェーハ６３０Ｂが、キャリア層６６０Ｂを取り付けたものとして図２３に示されている。第３の再生ウェーハ６３０Ｂは整列されて、上記と同様に（図２１）積層型アセンブリ６００の第２の再生ウェーハに接合可能である。図２４は、キャリア層６６０Ｂが除去され、かつトレース６２４Ｂが上記プロセス（図２０）によって形成された後に得られる、積層型アセンブリ６００’を示している。
再生ウェーハの追加層が、より多数の層を有する積層型アセンブリを形成するために、上記処理によって積層型アセンブリ６００’と整列かつ接合可能である。例えば、図２５は、再生ウェーハ６３０、６３０Ａ、６３０Ｂおよび６３０Ｃの４つのレベルを含む積層型アセンブリ６００”を示している。切断ツール６７０、例えば機器やレーザーが、チャネルが積層型アセンブリ６００”に形成される線６３２上に示されている。傾斜した、またはまっすぐな垂直壁を有するチャネルは通常、図６Ａから図６Ｂを参照して図示および説明されているように、各再生ウェーハの隣接するマイクロエレクトロニクス要素の対向縁部間に形成される。チャネルはまた積層型アセンブリの縁部において形成可能であり、マイクロエレクトロニクス要素の縁部がチャネルの一方の壁にのみ隣接する。
図２６は、切欠き６４６の形成後の積層型アセンブリ６００”を示している。トレース６２４Ｃと、積層の他のトレース６２４、６２４Ａ、６２４Ｂに接続されたリード６６６は、図７を参照して上述されたのと同様に、個別処理または組み合わせプロセスのいずれかによって形成可能である。
図１７から図２６に示された実施形態の変形例では、積層型アセンブリの半導体ダイやマイクロエレクトロニクス要素の縁部は、図９Ａから図９Ｂ、図１０または図１３から図１５を参照して図示および上述されたように、相互に意図的に変位可能である。具体的な変形例では、各半導体ダイやマイクロエレクトロニクス要素のトレースは、図１２を参照して上述されたように接続可能である。整列特徴は、図１６を参照して図示および上述されたように、各ダイに製造可能である。
本明細書において説明された種々の実施形態の特徴は、１つの上記実施形態の特徴の一部または全部、および別の上記実施形態の１つ以上の特徴を有するマイクロエレクトロニクスユニットを形成するために、組み合わせ可能である。出願人は、本開示によって、このような組み合わせが明確に記載されていなくても、このような特徴の組み合わせのすべてを認めることを意図している。
本発明はここで、特定の実施形態を参照して説明されてきたが、これらの実施形態は、本発明の原理および用途の例示に過ぎない点が理解されるべきである。したがって、多数の修正が例示的な実施形態に対してなされてもよく、また添付の特許請求の範囲によって定義された本発明の主旨および範囲から逸脱することなく、他の配列も考案可能である点が理解されるべきである。

Claims (23)

  1. ａ）フロント面と、前記フロント面で暴露されたコンタクトと、前記フロント面から離れ、かつキャリア層に接合されたリア面と、前記フロントおよびリア面の間に延在する縁部とを有する複数の間隔をあけられた第１のマイクロエレクトロニクス要素と、前記コンタクトから前記第１のマイクロエレクトロニクス要素の縁部を超えて延在する複数のトレースとを含む、第１のサブアセンブリを形成するステップと、
    ｂ）複数の間隔をあけられた第２のマイクロエレクトロニクス要素を前記第１のサブアセンブリに取り付けるステップであり、前記第２のマイクロエレクトロニクス要素が、フロント面と、前記フロント面で暴露されたコンタクトと、前記フロント面から離れたリア面と、前記フロントおよびリア面の間に延在する縁部とを有するステップであって、前記第２のマイクロエレクトロニクス要素の前記リア面が、前記第１のマイクロエレクトロニクス要素のそれぞれの前記フロント面を被覆し、かつこれに隣接するステップと、
    ｃ）前記第２のマイクロエレクトロニクス要素の前記コンタクトから前記第２のマイクロエレクトロニクス要素の前記縁部を超えて延在する、複数のトレースを形成するステップと、
    ｄ）前記第１のマイクロエレクトロニクス要素の隣接する要素の対向縁部の間、かつ前記第２のマイクロエレクトロニクス要素の隣接する要素の対向縁部の間に延在する、少なくとも１つの開口にリードを形成するステップであって、前記リードが、前記第１および第２のマイクロエレクトロニクス要素の前記トレースに接続されているステップとを備える、
    積層型マイクロエレクトロニクスアセンブリを製造する方法。
  2. 前記第１および第２のマイクロエレクトロニクス要素の各々が、前記フロント面と前記リア面の間に約５０ミクロン未満の厚さを有する、請求項１に記載の方法。
  3. 前記マイクロエレクトロニクス要素の少なくとも１つがフラッシュメモリを含む、請求項１に記載の方法。
  4. 前記ステップ（ｄ）の後に、前記第１および第２のマイクロエレクトロニクス要素の隣接する要素の縁部間の前記積層型マイクロエレクトロニクスアセンブリを、複数の積層型マイクロエレクトロニクスユニットに切断するステップであって、各ユニットが少なくとも１つの第１のマイクロエレクトロニクス要素および少なくとも１つの第２のマイクロエレクトロニクス要素を含むステップをさらに備える、請求項１に記載の、積層型マイクロエレクトロニクスユニットを製造する方法。
  5. 前記少なくとも１つの開口が、前記第１および第２のマイクロエレクトロニクス要素の隣接する要素の前記対向縁部間に延在するチャネルを含む、請求項１に記載の方法。
  6. 前記開口が、前記第１および第２のマイクロエレクトロニクス要素の縁部と整列された複数の間隔をあけられた開口を含み、前記リードが前記間隔をあけられた開口のそれぞれの中に延在し、各リードが前記トレースのうちの１つと導電接続されている、請求項１に記載の方法。
  7. ａ）第１および第２のサブアセンブリを提供するステップであって、各サブアセンブリがフロント表面と、前記フロント表面から離れたリア表面とを有し、各サブアセンブリが、フロント面と、前記フロント表面に隣接するコンタクトと、前記リア表面に隣接するリア面と、前記フロントおよびリア面間に延在する縁部とを有する、複数の間隔をあけられたマイクロエレクトロニクス要素を含むステップと、
    ｂ）前記第１のサブアセンブリの前記フロント表面に複数のトレースを形成するステップであって、前記トレースが、前記第１のサブアセンブリの前記コンタクトから、前記第１のサブアセンブリの前記マイクロエレクトロニクス要素の前記縁部を超えて延在するステップと、
    ｃ）前記第２のサブアセンブリの前記リア表面が前記第１のサブアセンブリの前記フロント表面に対向するように、前記第１および第２のサブアセンブリを接合するステップと、
    ｄ）前記第２のサブアセンブリの前記フロント表面に複数のトレースを形成するステップであって、前記トレースが、前記第２のサブアセンブリの前記コンタクトから、前記第２のサブアセンブリの前記マイクロエレクトロニクス要素の前記縁部を超えて延在するステップと、
    ｅ）前記第１および第２のサブアセンブリの隣接するマイクロエレクトロニクス要素の縁部間に延在する少なくとも１つの開口にリードを形成するステップであって、前記リードが、前記第１および第２のサブアセンブリの前記マイクロエレクトロニクス要素の前記トレースに接続されているステップとを備える、
    積層型マイクロエレクトロニクスアセンブリを製造する方法。
  8. 前記第１および第２のサブアセンブリの前記マイクロエレクトロニクス要素の各々が、前記フロント面と前記リア面の間に約５０ミクロン未満の厚さを有する、請求項７に記載の方法。
  9. 前記マイクロエレクトロニクス要素の少なくとも１つがフラッシュメモリを含む、請求項７に記載の方法。
  10. 前記
    ステップ（ｅ）の後に、隣接するマイクロエレクトロニクス要素の縁部間の前記積層型マイクロエレクトロニクスアセンブリを複数の積層型マイクロエレクトロニクスユニットに切断するステップであり、各ユニットが、前記第１および第２のサブアセンブリの各々のマイクロエレクトロニクス要素と、前記マイクロエレクトロニクス要素のトレースに接続されたリードとを含むステップをさらに備える、請求項７に記載の方法を含む、積層型マイクロエレクトロニクスユニットを形成する方法。
  11. 前記少なくとも１つの開口が、隣接するマイクロエレクトロニクス要素の対向縁部間に延在するチャネルを含む、請求項７に記載の方法。
  12. 前記少なくとも１つの開口が、前記マイクロエレクトロニクス要素の縁部と整列された複数の間隔をあけられた開口を含み、各積層型マイクロエレクトロニクスユニットのリードが前記間隔をあけられた開口のそれぞれの中に延在し、各リードが、前記トレースのうちの１つと導電接続される、請求項１０に記載の方法。
  13. 前記第２のサブアセンブリの所与のマイクロエレクトロニクス要素の前記フロント面が、前記所与のマイクロエレクトロニクス要素の前記フロント面が被覆する前記第１のサブアセンブリのマイクロエレクトロニクス要素の前記フロント面の対応する寸法とは異なる少なくとも１つの寸法を有する、請求項７に記載の方法。
  14. 前記第１のサブアセンブリの所与のマイクロエレクトロニクス要素のフロント面が、前記第１のサブアセンブリの別のマイクロエレクトロニクス要素のフロント面の対応する寸法とは異なる少なくとも１つの寸法を有する、請求項７に記載の方法。
  15. 前記積層型アセンブリ内の所与のマイクロエレクトロニクス要素のフロント面が、前記積層型アセンブリ内で前記所与のマイクロエレクトロニクス要素が被覆する別のマイクロエレクトロニクス要素のフロント面と少なくとも略同じ寸法を有する、請求項１４に記載の方法。
  16. 各サブアセンブリがさらに、前記フロント表面に隣接する整列特徴を含み、前記整列特徴および前記トレースが、前記フロント表面に暴露された金属層の要素である、請求項７に記載の方法。
  17. ステップ（ｃ）が、前記第２のサブアセンブリのマイクロエレクトロニクス要素の縁部が、これと垂直整列している前記第１のサブアセンブリのマイクロエレクトロニクス要素の縁部に対して水平方向に変位されるように、前記第２のサブアセンブリを前記第１のサブアセンブリに接合する工程を含み、ステップ（ｅ）で形成された前記開口が、前記垂直積層型マイクロエレクトロニクス要素の前記水平変位縁部に隣接する前記トレースを暴露する傾斜壁を有する、請求項７に記載の方法。
  18. 前記水平方向が第１の水平方向であり、各マイクロエレクトロニクス要素の前記縁部が、第１の縁部と、前記第１の縁部に直交する第２の縁部とを含み、ステップ（ｃ）が、前記第２のサブアセンブリのマイクロエレクトロニクス要素の第２の縁部が、これと垂直整列された前記第１のサブアセンブリのマイクロエレクトロニクス要素の第２の縁部に対して第２の水平方向にさらに変位されるように、前記第２のサブアセンブリを前記第１のサブアセンブリに接合する工程を含んで、前記第２の水平方向が前記第１の水平方向に直交し、さらに、前記第２の縁部に隣接する第２のトレースを暴露する傾斜壁を有する第２の開口を形成するステップと、前記第２のトレースに接続されたリードを形成するステップとを備える、請求項１７に記載の方法。
  19. 上部表面と、前記上部表面から離れた底部表面とを有する積層型マイクロエレクトロニクスユニットであって、前記積層型ユニットが、
    前記上部表面に隣接するフロント面を有し、かつ前記底部表面に向けて配向されたリア面を有する少なくとも１つのマイクロエレクトロニクス要素を含む、複数の垂直積層型マイクロエレクトロニクス要素であって、前記マイクロエレクトロニクス要素の各々が、前記フロント面のコンタクトから前記マイクロエレクトロニクス要素の縁部を超えて延在するトレースを有する、複数の垂直積層型マイクロエレクトロニクス要素と、
    前記マイクロエレクトロニクス要素の前記縁部に接触し、かつ前記少なくとも１つのマイクロエレクトロニクス要素の前記リア面の下にある誘電層と、
    前記誘電層に沿って延在する前記トレースに接続されたリードと、
    前記リードに接続され、かつ前記上部表面で暴露されたユニットコンタクトとを備える、積層型マイクロエレクトロニクスユニット。
  20. 前記底部表面で暴露された少なくともいくつかの底部ユニットコンタクトをさらに備え、前記底部ユニットコンタクトが、前記マイクロエレクトロニクス要素のうちの少なくとも１つの前記コンタクトに接続されている、請求項１９に記載のマイクロエレクトロニクス積層型ユニット。
  21. 第１の縁部および前記第１の縁部から離れた第２の縁部によって境界設定されたフロント面を有する第１のマイクロエレクトロニクス要素と、
    第１の縁部および前記第１の縁部から離れた第２の縁部によって境界設定されたフロント面を有する第２のマイクロエレクトロニクス要素であって、前記第２のマイクロエレクトロニクス要素の前記第１の縁部が前記第１のマイクロエレクトロニクス要素の前記フロント面を被覆し、前記第１のマイクロエレクトロニクス要素の前記第１の縁部が、前記第２のマイクロエレクトロニクス要素の前記第１の縁部を超えて延在する、第２のマイクロエレクトロニクス要素と、
    前記第１および第２のマイクロエレクトロニクス要素の前記第１の縁部を被覆する誘電層であって、前記積層型ユニットの縁部を定義する誘電層と、
    前記第１および第２のマイクロエレクトロニクス要素の前記フロント面でトレースに接続されたリードであって、前記積層型ユニットの前記縁部に沿って延在するリードとを備える、積層型マイクロエレクトロニクスユニット。
  22. 前記第１および第２のマイクロエレクトロニクス要素が、前記第１の縁部に直交する方向に配向された第３の縁部を含み、前記第２のマイクロエレクトロニクス要素の前記第３の縁部が前記第１のマイクロエレクトロニクス要素の前記フロント面を被覆し、前記第１のマイクロエレクトロニクス要素の前記第３の縁部が前記第２のマイクロエレクトロニクス要素の前記第３の縁部を超えて延在し、前記誘電層が、前記マイクロエレクトロニクス要素の前記第３の縁部を被覆する前記積層型ユニットの第２の縁部を定義し、前記積層型ユニットがさらに、前記積層型ユニットの前記第２の縁部に沿って延在する第２のリードを含む、請求項２１に記載の積層型マイクロエレクトロニクスユニット。
  23. 第１の縁部および前記第１の縁部から離れた第２の縁部によって境界設定されたフロント面を有する第１のマイクロエレクトロニクス要素と、
    第１の縁部および前記第１の縁部から離れた第２の縁部によって境界設定されたフロント面を有する第２のマイクロエレクトロニクス要素であって、前記第２のマイクロエレクトロニクス要素の前記フロント面が前記第１のマイクロエレクトロニクス要素の前記フロント面を被覆し、前記第１および第２のマイクロエレクトロニクス要素の前記フロント面が、長手方向の前記フロント面に沿った長さと、前記長手方向に直交する水平方向の前記フロント面に沿った幅のうち少なくとも一方が異なる、第２のマイクロエレクトロニクス要素と、
    前記第１および第２のマイクロエレクトロニクス要素の前記第１の縁部を被覆する誘電層であって、前記積層型ユニットの縁部を定義する誘電層と、
    前記マイクロエレクトロニクス要素のフロント面でトレースに接続されたリードであって、前記積層型ユニットの前記縁部に沿って延在するリードとを備える、積層型マイクロエレクトロニクスユニット。
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Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7215018B2 (en) 2004-04-13 2007-05-08 Vertical Circuits, Inc. Stacked die BGA or LGA component assembly
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US7829438B2 (en) 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7952195B2 (en) 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
US8723332B2 (en) 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies
WO2009017758A2 (en) 2007-07-27 2009-02-05 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
CN101861646B (zh) 2007-08-03 2015-03-18 泰塞拉公司 利用再生晶圆的堆叠封装
US8043895B2 (en) 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
US8704379B2 (en) 2007-09-10 2014-04-22 Invensas Corporation Semiconductor die mount by conformal die coating
US8558379B2 (en) 2007-09-28 2013-10-15 Tessera, Inc. Flip chip interconnection with double post
US8178978B2 (en) 2008-03-12 2012-05-15 Vertical Circuits, Inc. Support mounted electrically interconnected die assembly
US7863159B2 (en) 2008-06-19 2011-01-04 Vertical Circuits, Inc. Semiconductor die separation method
US9153517B2 (en) 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
WO2009154761A1 (en) 2008-06-16 2009-12-23 Tessera Research Llc Stacking of wafer-level chip scale packages having edge contacts
EP2406821A2 (en) 2009-03-13 2012-01-18 Tessera, Inc. Stacked microelectronic assemblies having vias extending through bond pads
JP5963671B2 (ja) 2009-06-26 2016-08-03 インヴェンサス・コーポレーション ジグザクの構成でスタックされたダイに関する電気的相互接続
US8299446B2 (en) 2009-08-12 2012-10-30 Ultratech, Inc. Sub-field enhanced global alignment
US8242543B2 (en) * 2009-08-26 2012-08-14 Qualcomm Incorporated Semiconductor wafer-to-wafer bonding for dissimilar semiconductor dies and/or wafers
WO2011056668A2 (en) 2009-10-27 2011-05-12 Vertical Circuits, Inc. Selective die electrical insulation additive process
TWI544604B (zh) 2009-11-04 2016-08-01 英維瑟斯公司 具有降低應力電互連的堆疊晶粒總成
US20110221053A1 (en) * 2010-03-11 2011-09-15 Qualcomm Incorporated Pre-processing to reduce wafer level warpage
US8580607B2 (en) 2010-07-27 2013-11-12 Tessera, Inc. Microelectronic packages with nanoparticle joining
US8853558B2 (en) 2010-12-10 2014-10-07 Tessera, Inc. Interconnect structure
WO2012126379A1 (en) * 2011-03-23 2012-09-27 Nantong Fujitsu Microelectronics Co., Ltd. Three-dimensional system-level packaging methods and structures
US8966747B2 (en) 2011-05-11 2015-03-03 Vlt, Inc. Method of forming an electrical contact
US8487421B2 (en) 2011-08-01 2013-07-16 Tessera, Inc. Microelectronic package with stacked microelectronic elements and method for manufacture thereof
US20130154106A1 (en) * 2011-12-14 2013-06-20 Broadcom Corporation Stacked Packaging Using Reconstituted Wafers
KR101959395B1 (ko) 2012-07-06 2019-03-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9633971B2 (en) 2015-07-10 2017-04-25 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
TWI822659B (zh) 2016-10-27 2023-11-21 美商艾德亞半導體科技有限責任公司 用於低溫接合的結構和方法
JPWO2018105201A1 (ja) * 2016-12-08 2019-08-08 株式会社村田製作所 複合部品及びその実装構造
FR3104317A1 (fr) 2019-12-04 2021-06-11 Stmicroelectronics (Tours) Sas Procédé de fabrication de puces électroniques

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60206058A (ja) * 1984-03-30 1985-10-17 Fujitsu Ltd 多層半導体装置の製造方法
WO1994025987A1 (fr) * 1993-04-27 1994-11-10 Thomson-Csf Procede d'encapsulation de pastilles semi-conductrices, dispositif obtenu par ce procede et application a l'interconnexion de pastilles en trois dimensions
JPH10270638A (ja) * 1997-03-24 1998-10-09 Lg Semicon Co Ltd 積層型半導体チップと積層型半導体チップパッケージ及びその製造方法
JP2001015683A (ja) * 1999-04-02 2001-01-19 Interuniv Micro Electronica Centrum Vzw 極薄基板の転写方法及び該方法を用いた多層薄膜デバイスの製造方法
JP2001210782A (ja) * 2000-01-27 2001-08-03 Seiko Epson Corp 半導体チップ、マルチチップパッケージ、および半導体装置と、並びに、それを用いた電子機器
JP2003086762A (ja) * 2001-07-04 2003-03-20 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2003163324A (ja) * 2001-11-27 2003-06-06 Nec Corp ユニット半導体装置及びその製造方法並びに３次元積層型半導体装置
JP2004063569A (ja) * 2002-07-25 2004-02-26 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2004119473A (ja) * 2002-09-24 2004-04-15 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2004153130A (ja) * 2002-10-31 2004-05-27 Olympus Corp 半導体装置及びその製造方法
JP2004158536A (ja) * 2002-11-05 2004-06-03 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP2004303884A (ja) * 2003-03-31 2004-10-28 Seiko Epson Corp 三次元実装モジュールの製造方法とその方法で得られる三次元実装モジュール
JP2005011856A (ja) * 2003-06-17 2005-01-13 Sony Corp チップ状電子部品及びその製造方法、並びにその実装構造
WO2006027981A1 (ja) * 2004-09-08 2006-03-16 Matsushita Electric Industrial Co., Ltd. 立体的電子回路装置とそれを用いた電子機器およびその製造方法

Family Cites Families (238)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4074342A (en) 1974-12-20 1978-02-14 International Business Machines Corporation Electrical package for lsi devices and assembly process therefor
US4500905A (en) * 1981-09-30 1985-02-19 Tokyo Shibaura Denki Kabushiki Kaisha Stacked semiconductor device with sloping sides
US4954875A (en) 1986-07-17 1990-09-04 Laser Dynamics, Inc. Semiconductor wafer array with electrically conductive compliant material
US4897708A (en) 1986-07-17 1990-01-30 Laser Dynamics, Inc. Semiconductor wafer array
US4765864A (en) 1987-07-15 1988-08-23 Sri International Etching method for producing an electrochemical cell in a crystalline substrate
US4842699A (en) 1988-05-10 1989-06-27 Avantek, Inc. Method of selective via-hole and heat sink plating using a metal mask
US5614766A (en) 1991-09-30 1997-03-25 Rohm Co., Ltd. Semiconductor device with stacked alternate-facing chips
WO1993023982A1 (en) 1992-05-11 1993-11-25 Nchip, Inc. Stacked devices for multichip modules
US5322816A (en) 1993-01-19 1994-06-21 Hughes Aircraft Company Method for forming deep conductive feedthroughs
US5426072A (en) 1993-01-21 1995-06-20 Hughes Aircraft Company Process of manufacturing a three dimensional integrated circuit from stacked SOI wafers using a temporary silicon substrate
US5343071A (en) 1993-04-28 1994-08-30 Raytheon Company Semiconductor structures having dual surface via holes
DE4314907C1 (de) 1993-05-05 1994-08-25 Siemens Ag Verfahren zur Herstellung von vertikal miteinander elektrisch leitend kontaktierten Halbleiterbauelementen
IL106892A0 (en) 1993-09-02 1993-12-28 Pierre Badehi Methods and apparatus for producing integrated circuit devices
US5412539A (en) 1993-10-18 1995-05-02 Hughes Aircraft Company Multichip module with a mandrel-produced interconnecting decal
US5424245A (en) 1994-01-04 1995-06-13 Motorola, Inc. Method of forming vias through two-sided substrate
IL108359A (en) 1994-01-17 2001-04-30 Shellcase Ltd Method and device for creating integrated circular devices
US5502333A (en) 1994-03-30 1996-03-26 International Business Machines Corporation Semiconductor stack structures and fabrication/sparing methods utilizing programmable spare circuit
US5675180A (en) 1994-06-23 1997-10-07 Cubic Memory, Inc. Vertical interconnect process for silicon segments
US6228686B1 (en) 1995-09-18 2001-05-08 Tessera, Inc. Method of fabricating a microelectronic assembly using sheets with gaps to define lead regions
IL110261A0 (en) 1994-07-10 1994-10-21 Schellcase Ltd Packaged integrated circuit
US5880010A (en) 1994-07-12 1999-03-09 Sun Microsystems, Inc. Ultrathin electronics
MY114888A (en) 1994-08-22 2003-02-28 Ibm Method for forming a monolithic electronic module by stacking planar arrays of integrated circuit chips
DE4433846C2 (de) 1994-09-22 1999-06-02 Fraunhofer Ges Forschung Verfahren zur Herstellung einer vertikalen integrierten Schaltungsstruktur
DE4433845A1 (de) 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung
US5466634A (en) 1994-12-20 1995-11-14 International Business Machines Corporation Electronic modules with interconnected surface metallization layers and fabrication methods therefore
DE19516487C1 (de) 1995-05-05 1996-07-25 Fraunhofer Ges Forschung Verfahren zur vertikalen Integration mikroelektronischer Systeme
US5618752A (en) 1995-06-05 1997-04-08 Harris Corporation Method of fabrication of surface mountable integrated circuits
US5646067A (en) 1995-06-05 1997-07-08 Harris Corporation Method of bonding wafers having vias including conductive material
US5682062A (en) 1995-06-05 1997-10-28 Harris Corporation System for interconnecting stacked integrated circuits
US5608264A (en) 1995-06-05 1997-03-04 Harris Corporation Surface mountable integrated circuit with conductive vias
US5814889A (en) 1995-06-05 1998-09-29 Harris Corporation Intergrated circuit with coaxial isolation and method
US5604673A (en) 1995-06-07 1997-02-18 Hughes Electronics Low temperature co-fired ceramic substrates for power converters
US5648684A (en) 1995-07-26 1997-07-15 International Business Machines Corporation Endcap chip with conductive, monolithic L-connect for multichip stack
US6002167A (en) 1995-09-22 1999-12-14 Hitachi Cable, Ltd. Semiconductor device having lead on chip structure
JP2743904B2 (ja) 1996-02-16 1998-04-28 日本電気株式会社 半導体基板およびこれを用いた半導体装置の製造方法
US6784023B2 (en) 1996-05-20 2004-08-31 Micron Technology, Inc. Method of fabrication of stacked semiconductor devices
US5817530A (en) 1996-05-20 1998-10-06 Micron Technology, Inc. Use of conductive lines on the back side of wafers and dice for semiconductor interconnects
JP3620936B2 (ja) 1996-10-11 2005-02-16 浜松ホトニクス株式会社 裏面照射型受光デバイスおよびその製造方法
US6551857B2 (en) 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
EP0926723B1 (en) 1997-11-26 2007-01-17 STMicroelectronics S.r.l. Process for forming front-back through contacts in micro-integrated electronic devices
US6620731B1 (en) 1997-12-18 2003-09-16 Micron Technology, Inc. Method for fabricating semiconductor components and interconnects with contacts on opposing sides
IL123207A0 (en) 1998-02-06 1998-09-24 Shellcase Ltd Integrated circuit device
US6624505B2 (en) 1998-02-06 2003-09-23 Shellcase, Ltd. Packaged integrated circuits and methods of producing thereof
WO1999045588A2 (en) 1998-03-02 1999-09-10 Koninklijke Philips Electronics N.V. Semiconductor device comprising a glass supporting body onto which a substrate with semiconductor elements and a metallization is attached by means of an adhesive
US6982475B1 (en) 1998-03-20 2006-01-03 Mcsp, Llc Hermetic wafer scale integrated circuit structure
KR100266693B1 (ko) 1998-05-30 2000-09-15 김영환 적층가능한 비지에이 반도체 칩 패키지 및 그 제조방법
US6492201B1 (en) 1998-07-10 2002-12-10 Tessera, Inc. Forming microelectronic connection components by electrophoretic deposition
US6103552A (en) 1998-08-10 2000-08-15 Lin; Mou-Shiung Wafer scale packaging scheme
US6153929A (en) 1998-08-21 2000-11-28 Micron Technology, Inc. Low profile multi-IC package connector
US6261865B1 (en) 1998-10-06 2001-07-17 Micron Technology, Inc. Multi chip semiconductor package and method of construction
KR100304959B1 (ko) 1998-10-21 2001-09-24 김영환 칩 적층형 반도체 패키지 및 그 제조방법
SG78324A1 (en) 1998-12-17 2001-02-20 Eriston Technologies Pte Ltd Bumpless flip chip assembly with strips-in-via and plating
US6229216B1 (en) 1999-01-11 2001-05-08 Intel Corporation Silicon interposer and multi-chip-module (MCM) with through substrate vias
JP3228257B2 (ja) 1999-01-22 2001-11-12 日本電気株式会社 メモリパッケージ
US6130823A (en) 1999-02-01 2000-10-10 Raytheon E-Systems, Inc. Stackable ball grid array module and method
US6204562B1 (en) 1999-02-11 2001-03-20 United Microelectronics Corp. Wafer-level chip scale package
JP3532788B2 (ja) 1999-04-13 2004-05-31 唯知 須賀 半導体装置及びその製造方法
US20030233704A1 (en) 2000-04-17 2003-12-25 Miguel Castellote Air massage system for bathtub
WO2000074134A1 (de) 1999-05-27 2000-12-07 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur vertikalen integration von elektrischen bauelementen mittels rückseitenkontaktierung
JP2001035995A (ja) 1999-07-22 2001-02-09 Seiko Epson Corp 半導体チップの貫通孔形成方法
US6277669B1 (en) 1999-09-15 2001-08-21 Industrial Technology Research Institute Wafer level packaging method and packages formed
IL133453A0 (en) 1999-12-10 2001-04-30 Shellcase Ltd Methods for producing packaged integrated circuit devices and packaged integrated circuit devices produced thereby
US6621155B1 (en) 1999-12-23 2003-09-16 Rambus Inc. Integrated circuit device having stacked dies and impedance balanced transmission lines
US6376904B1 (en) 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
JP3684978B2 (ja) 2000-02-03 2005-08-17 セイコーエプソン株式会社 半導体装置およびその製造方法ならびに電子機器
JP2001223323A (ja) 2000-02-10 2001-08-17 Mitsubishi Electric Corp 半導体装置
US6498387B1 (en) 2000-02-15 2002-12-24 Wen-Ken Yang Wafer level package and the process of the same
US6252305B1 (en) 2000-02-29 2001-06-26 Advanced Semiconductor Engineering, Inc. Multichip module having a stacked chip arrangement
US6344401B1 (en) 2000-03-09 2002-02-05 Atmel Corporation Method of forming a stacked-die integrated circuit chip package on a water level
US6396710B1 (en) 2000-05-12 2002-05-28 Raytheon Company High density interconnect module
JP3879816B2 (ja) 2000-06-02 2007-02-14 セイコーエプソン株式会社 半導体装置及びその製造方法、積層型半導体装置、回路基板並びに電子機器
US6472247B1 (en) 2000-06-26 2002-10-29 Ricoh Company, Ltd. Solid-state imaging device and method of production of the same
JP3405456B2 (ja) 2000-09-11 2003-05-12 沖電気工業株式会社 半導体装置，半導体装置の製造方法，スタック型半導体装置及びスタック型半導体装置の製造方法
US6693358B2 (en) 2000-10-23 2004-02-17 Matsushita Electric Industrial Co., Ltd. Semiconductor chip, wiring board and manufacturing process thereof as well as semiconductor device
JP4505983B2 (ja) 2000-12-01 2010-07-21 日本電気株式会社 半導体装置
JP3420748B2 (ja) 2000-12-14 2003-06-30 松下電器産業株式会社 半導体装置及びその製造方法
JP2002184937A (ja) * 2000-12-18 2002-06-28 Shinko Electric Ind Co Ltd 半導体装置の実装構造
US20020074637A1 (en) 2000-12-19 2002-06-20 Intel Corporation Stacked flip chip assemblies
JP2004534375A (ja) 2000-12-21 2004-11-11 シェルケース リミティド パケージ集積回路およびその製造方法
JP3915513B2 (ja) 2001-01-12 2007-05-16 コニカミノルタホールディングス株式会社 撮像装置
US20020098620A1 (en) 2001-01-24 2002-07-25 Yi-Chuan Ding Chip scale package and manufacturing method thereof
US20020100600A1 (en) * 2001-01-26 2002-08-01 Albert Douglas M. Stackable microcircuit layer formed from a plastic encapsulated microcircuit and method of making the same
KR100352236B1 (ko) 2001-01-30 2002-09-12 삼성전자 주식회사 접지 금속층을 갖는 웨이퍼 레벨 패키지
KR100869013B1 (ko) 2001-02-08 2008-11-17 가부시키가이샤 히타치세이사쿠쇼 반도체 집적회로장치 및 그 제조방법
KR100364635B1 (ko) 2001-02-09 2002-12-16 삼성전자 주식회사 칩-레벨에 형성된 칩 선택용 패드를 포함하는 칩-레벨3차원 멀티-칩 패키지 및 그 제조 방법
US6498381B2 (en) 2001-02-22 2002-12-24 Tru-Si Technologies, Inc. Semiconductor structures having multiple conductive layers in an opening, and methods for fabricating same
US6717254B2 (en) 2001-02-22 2004-04-06 Tru-Si Technologies, Inc. Devices having substrates with opening passing through the substrates and conductors in the openings, and methods of manufacture
US7115986B2 (en) 2001-05-02 2006-10-03 Micron Technology, Inc. Flexible ball grid array chip scale packages
JP3651413B2 (ja) 2001-05-21 2005-05-25 日立電線株式会社 半導体装置用テープキャリア及びそれを用いた半導体装置、半導体装置用テープキャリアの製造方法及び半導体装置の製造方法
US6528408B2 (en) 2001-05-21 2003-03-04 Micron Technology, Inc. Method for bumped die and wire bonded board-on-chip package
US6878608B2 (en) 2001-05-31 2005-04-12 International Business Machines Corporation Method of manufacture of silicon based package
US20030006494A1 (en) * 2001-07-03 2003-01-09 Lee Sang Ho Thin profile stackable semiconductor package and method for manufacturing
KR100394808B1 (ko) 2001-07-19 2003-08-14 삼성전자주식회사 웨이퍼 레벨 적층 칩 패키지 및 그 제조 방법
US6787916B2 (en) 2001-09-13 2004-09-07 Tru-Si Technologies, Inc. Structures having a substrate with a cavity and having an integrated circuit bonded to a contact pad located in the cavity
US6727576B2 (en) 2001-10-31 2004-04-27 Infineon Technologies Ag Transfer wafer level packaging
US6611052B2 (en) 2001-11-16 2003-08-26 Micron Technology, Inc. Wafer level stackable semiconductor package
US6607941B2 (en) 2002-01-11 2003-08-19 National Semiconductor Corporation Process and structure improvements to shellcase style packaging technology
US6743660B2 (en) 2002-01-12 2004-06-01 Taiwan Semiconductor Manufacturing Co., Ltd Method of making a wafer level chip scale package
KR100486832B1 (ko) 2002-02-06 2005-05-03 삼성전자주식회사 반도체 칩과 적층 칩 패키지 및 그 제조 방법
US6806559B2 (en) 2002-04-22 2004-10-19 Irvine Sensors Corporation Method and apparatus for connecting vertically stacked integrated circuit chips
TWI232560B (en) 2002-04-23 2005-05-11 Sanyo Electric Co Semiconductor device and its manufacture
JP2003318178A (ja) 2002-04-24 2003-11-07 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
US7340181B1 (en) 2002-05-13 2008-03-04 National Semiconductor Corporation Electrical die contact structure and fabrication method
TWI229435B (en) 2002-06-18 2005-03-11 Sanyo Electric Co Manufacture of semiconductor device
US6984545B2 (en) 2002-07-22 2006-01-10 Micron Technology, Inc. Methods of encapsulating selected locations of a semiconductor die assembly using a thick solder mask
US6903442B2 (en) 2002-08-29 2005-06-07 Micron Technology, Inc. Semiconductor component having backside pin contacts
US7329563B2 (en) 2002-09-03 2008-02-12 Industrial Technology Research Institute Method for fabrication of wafer level package incorporating dual compliant layers
SE0202681D0 (sv) 2002-09-10 2002-09-10 Frank Niklaus Hermetic sealing with combined adhesive bonding and sealing rings
US20040061213A1 (en) * 2002-09-17 2004-04-01 Chippac, Inc. Semiconductor multi-package module having package stacked over die-up flip chip ball grid array package and having wire bond interconnect between stacked packages
US20040104454A1 (en) 2002-10-10 2004-06-03 Rohm Co., Ltd. Semiconductor device and method of producing the same
TWI227050B (en) 2002-10-11 2005-01-21 Sanyo Electric Co Semiconductor device and method for manufacturing the same
US6656827B1 (en) 2002-10-17 2003-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Electrical performance enhanced wafer level chip scale package with ground
US6869824B2 (en) 2002-10-29 2005-03-22 Ultratera Corporation Fabrication method of window-type ball grid array semiconductor package
TWI227550B (en) 2002-10-30 2005-02-01 Sanyo Electric Co Semiconductor device manufacturing method
JP4056854B2 (ja) 2002-11-05 2008-03-05 新光電気工業株式会社 半導体装置の製造方法
DE10253163B4 (de) 2002-11-14 2015-07-23 Epcos Ag Bauelement mit hermetischer Verkapselung und Waferscale Verfahren zur Herstellung
US20050012225A1 (en) 2002-11-15 2005-01-20 Choi Seung-Yong Wafer-level chip scale package and method for fabricating and using the same
JP3566957B2 (ja) 2002-12-24 2004-09-15 沖電気工業株式会社 半導体装置及びその製造方法
KR20040059742A (ko) 2002-12-30 2004-07-06 동부전자 주식회사 반도체용 멀티 칩 모듈의 패키징 방법
WO2004064159A1 (ja) 2003-01-15 2004-07-29 Fujitsu Limited 半導体装置及び三次元実装半導体装置、並びに半導体装置の製造方法
JP3680839B2 (ja) 2003-03-18 2005-08-10 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
JP3972846B2 (ja) 2003-03-25 2007-09-05 セイコーエプソン株式会社 半導体装置の製造方法
EP1519410A1 (en) 2003-09-25 2005-03-30 Interuniversitair Microelektronica Centrum vzw ( IMEC) Method for producing electrical through hole interconnects and devices made thereof
US6897148B2 (en) 2003-04-09 2005-05-24 Tru-Si Technologies, Inc. Electroplating and electroless plating of conductive materials into openings, and structures obtained thereby
JP4373695B2 (ja) 2003-04-16 2009-11-25 浜松ホトニクス株式会社 裏面照射型光検出装置の製造方法
SG119185A1 (en) 2003-05-06 2006-02-28 Micron Technology Inc Method for packaging circuits and packaged circuits
JP4130158B2 (ja) 2003-06-09 2008-08-06 三洋電機株式会社 半導体装置の製造方法、半導体装置
EP1482553A3 (en) 2003-05-26 2007-03-28 Sanyo Electric Co., Ltd. Semiconductor device and manufacturing method thereof
EP1636842B1 (en) 2003-06-03 2011-08-17 Casio Computer Co., Ltd. Stackable semiconductor device and method of manufacturing the same
US6972480B2 (en) 2003-06-16 2005-12-06 Shellcase Ltd. Methods and apparatus for packaging integrated circuit devices
JP3646720B2 (ja) 2003-06-19 2005-05-11 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP5058597B2 (ja) 2003-06-20 2012-10-24 エヌエックスピー ビー ヴィ 電子デバイス、アセンブリ、電子デバイスの製造方法
JP2007528120A (ja) 2003-07-03 2007-10-04 テッセラ テクノロジーズ ハンガリー コルラートルト フェレロェセーギュー タールシャシャーグ 集積回路装置をパッケージングする方法及び装置
JP2005045073A (ja) 2003-07-23 2005-02-17 Hamamatsu Photonics Kk 裏面入射型光検出素子
KR100537892B1 (ko) 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
US7180149B2 (en) 2003-08-28 2007-02-20 Fujikura Ltd. Semiconductor package with through-hole
US7061085B2 (en) 2003-09-19 2006-06-13 Micron Technology, Inc. Semiconductor component and system having stiffener and circuit decal
KR100594229B1 (ko) 2003-09-19 2006-07-03 삼성전자주식회사 반도체 패키지 및 그 제조방법
JP2005101067A (ja) 2003-09-22 2005-04-14 Sharp Corp 基板の配線構造および配線形成方法
US7224056B2 (en) 2003-09-26 2007-05-29 Tessera, Inc. Back-face and edge interconnects for lidded package
SG120123A1 (en) 2003-09-30 2006-03-28 Micron Technology Inc Castellated chip-scale packages and methods for fabricating the same
KR100621992B1 (ko) * 2003-11-19 2006-09-13 삼성전자주식회사 이종 소자들의 웨이퍼 레벨 적층 구조와 방법 및 이를이용한 시스템-인-패키지
US7049170B2 (en) 2003-12-17 2006-05-23 Tru-Si Technologies, Inc. Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities
US7060601B2 (en) 2003-12-17 2006-06-13 Tru-Si Technologies, Inc. Packaging substrates for integrated circuits and soldering methods
US20050156330A1 (en) 2004-01-21 2005-07-21 Harris James M. Through-wafer contact to bonding pad
DE102004008135A1 (de) 2004-02-18 2005-09-22 Infineon Technologies Ag Halbleiterbauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben
US7160753B2 (en) 2004-03-16 2007-01-09 Voxtel, Inc. Silicon-on-insulator active pixel sensors
US7215018B2 (en) 2004-04-13 2007-05-08 Vertical Circuits, Inc. Stacked die BGA or LGA component assembly
JP4285309B2 (ja) 2004-04-13 2009-06-24 パナソニック株式会社 電子回路モジュールの製造方法と多層電子回路モジュールおよびその製造方法
US7952189B2 (en) 2004-05-27 2011-05-31 Chang-Feng Wan Hermetic packaging and method of manufacture and use therefore
US7232754B2 (en) 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
KR100587081B1 (ko) 2004-06-30 2006-06-08 주식회사 하이닉스반도체 개선된 열방출 특성을 갖는 반도체 패키지
JP4211696B2 (ja) 2004-06-30 2009-01-21 ソニー株式会社 固体撮像装置の製造方法
KR100605314B1 (ko) 2004-07-22 2006-07-28 삼성전자주식회사 재배선 보호 피막을 가지는 웨이퍼 레벨 패키지의 제조 방법
DE102004039906A1 (de) 2004-08-18 2005-08-18 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauelements sowie ein elektronisches Bauelement mit mindestens zwei integrierten Bausteinen
US20060043556A1 (en) 2004-08-25 2006-03-02 Chao-Yuan Su Stacked packaging methods and structures
US7378342B2 (en) 2004-08-27 2008-05-27 Micron Technology, Inc. Methods for forming vias varying lateral dimensions
US7129567B2 (en) 2004-08-31 2006-10-31 Micron Technology, Inc. Substrate, semiconductor die, multichip module, and system including a via structure comprising a plurality of conductive elements
KR100604049B1 (ko) 2004-09-01 2006-07-24 동부일렉트로닉스 주식회사 반도체 칩 패키지 및 그 제조방법
JP2006073825A (ja) 2004-09-02 2006-03-16 Toshiba Corp 半導体装置及びその実装方法
TWI288448B (en) 2004-09-10 2007-10-11 Toshiba Corp Semiconductor device and method of manufacturing the same
JP4139803B2 (ja) 2004-09-28 2008-08-27 シャープ株式会社 半導体装置の製造方法
KR100855819B1 (ko) 2004-10-08 2008-09-01 삼성전기주식회사 금속 밀봉부재가 형성된 ｍｅｍｓ 패키지
KR100676493B1 (ko) 2004-10-08 2007-02-01 디엔제이 클럽 인코 재배선 기판을 이용한 웨이퍼 레벨 칩 스케일 패키지의제조 방법
JP4873517B2 (ja) 2004-10-28 2012-02-08 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
DE102004052921A1 (de) 2004-10-29 2006-05-11 Infineon Technologies Ag Verfahren zur Herstellung von Halbleiterbauelementen mit externen Kontaktierungen
FR2879347A1 (fr) 2004-12-14 2006-06-16 Commissariat Energie Atomique Dispositif electronique a deux composants assembles et procede de fabrication d'un tel dispositif
US20060138626A1 (en) 2004-12-29 2006-06-29 Tessera, Inc. Microelectronic packages using a ceramic substrate having a window and a conductive surface region
KR20060087273A (ko) 2005-01-28 2006-08-02 삼성전기주식회사 반도체 패키지및 그 제조방법
US7675153B2 (en) * 2005-02-02 2010-03-09 Kabushiki Kaisha Toshiba Semiconductor device having semiconductor chips stacked and mounted thereon and manufacturing method thereof
US7271496B2 (en) * 2005-02-04 2007-09-18 Stats Chippac Ltd. Integrated circuit package-in-package system
US7538032B2 (en) 2005-06-23 2009-05-26 Teledyne Scientific & Imaging, Llc Low temperature method for fabricating high-aspect ratio vias and devices fabricated by said method
US7449779B2 (en) 2005-03-22 2008-11-11 Tessera, Inc. Wire bonded wafer level cavity package
US7326592B2 (en) * 2005-04-04 2008-02-05 Infineon Technologies Ag Stacked die package
JP4237160B2 (ja) * 2005-04-08 2009-03-11 エルピーダメモリ株式会社 積層型半導体装置
JP4308797B2 (ja) * 2005-05-02 2009-08-05 株式会社アドバンストシステムズジャパン 半導体パッケージおよびソケット付き回路基板
US7208345B2 (en) 2005-05-11 2007-04-24 Infineon Technologies Ag Method of manufacturing a semiconductor device comprising stacked chips and a corresponding semiconductor device
JP2007019107A (ja) 2005-07-05 2007-01-25 Shinko Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
KR100629498B1 (ko) 2005-07-15 2006-09-28 삼성전자주식회사 마이크로 패키지, 멀티―스택 마이크로 패키지 및 이들의제조방법
JP4551321B2 (ja) * 2005-07-21 2010-09-29 新光電気工業株式会社 電子部品実装構造及びその製造方法
US7419853B2 (en) 2005-08-11 2008-09-02 Hymite A/S Method of fabrication for chip scale package for a micro component
US7485968B2 (en) 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
SG130066A1 (en) 2005-08-26 2007-03-20 Micron Technology Inc Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
US7485969B2 (en) 2005-09-01 2009-02-03 Micron Technology, Inc. Stacked microelectronic devices and methods for manufacturing microelectronic devices
US20070052050A1 (en) 2005-09-07 2007-03-08 Bart Dierickx Backside thinned image sensor with integrated lens stack
KR20070048952A (ko) 2005-11-07 2007-05-10 삼성전자주식회사 내부 접속 단자를 갖는 멀티 칩 패키지
US20070126085A1 (en) 2005-12-02 2007-06-07 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
JP4934053B2 (ja) * 2005-12-09 2012-05-16 スパンション エルエルシー 半導体装置およびその製造方法
US7981726B2 (en) * 2005-12-12 2011-07-19 Intel Corporation Copper plating connection for multi-die stack in substrate package
US7632708B2 (en) 2005-12-27 2009-12-15 Tessera, Inc. Microelectronic component with photo-imageable substrate
US20070158807A1 (en) 2005-12-29 2007-07-12 Daoqiang Lu Edge interconnects for die stacking
US20070190747A1 (en) 2006-01-23 2007-08-16 Tessera Technologies Hungary Kft. Wafer level packaging to lidded chips
SG135074A1 (en) 2006-02-28 2007-09-28 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing such devices
US7741707B2 (en) * 2006-02-27 2010-06-22 Stats Chippac Ltd. Stackable integrated circuit package system
US7510928B2 (en) 2006-05-05 2009-03-31 Tru-Si Technologies, Inc. Dielectric trenches, nickel/tantalum oxide structures, and chemical mechanical polishing techniques
WO2008014633A1 (en) * 2006-06-29 2008-02-07 Intel Corporation Apparatus, system, and method for wireless connection in integrated circuit packages
KR100809696B1 (ko) * 2006-08-08 2008-03-06 삼성전자주식회사 사이즈가 상이한 복수의 반도체 칩이 적층된 멀티 칩패키지 및 그 제조방법
WO2008018524A1 (en) * 2006-08-11 2008-02-14 Sanyo Electric Co., Ltd. Semiconductor device and its manufacturing method
US7888185B2 (en) 2006-08-17 2011-02-15 Micron Technology, Inc. Semiconductor device assemblies and systems including at least one conductive pathway extending around a side of at least one semiconductor device
US7531445B2 (en) 2006-09-26 2009-05-12 Hymite A/S Formation of through-wafer electrical interconnections and other structures using a thin dielectric membrane
US7901989B2 (en) * 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US7829438B2 (en) 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US8513789B2 (en) * 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7759166B2 (en) 2006-10-17 2010-07-20 Tessera, Inc. Microelectronic packages fabricated at the wafer level and methods therefor
US7807508B2 (en) 2006-10-31 2010-10-05 Tessera Technologies Hungary Kft. Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
US7935568B2 (en) 2006-10-31 2011-05-03 Tessera Technologies Ireland Limited Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
US7663213B2 (en) 2006-11-13 2010-02-16 China Wafer Level Csp Ltd. Wafer level chip size packaged chip device with a double-layer lead structure and method of fabricating the same
US7394152B2 (en) 2006-11-13 2008-07-01 China Wafer Level Csp Ltd. Wafer level chip size packaged chip device with an N-shape junction inside and method of fabricating the same
US7791199B2 (en) 2006-11-22 2010-09-07 Tessera, Inc. Packaged semiconductor chips
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
US20080157324A1 (en) * 2006-12-28 2008-07-03 Jia Miao Tang Stacked die package with die interconnects
US7952195B2 (en) 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
US20080157327A1 (en) * 2007-01-03 2008-07-03 Advanced Chip Engineering Technology Inc. Package on package structure for semiconductor devices and method of the same
KR101460141B1 (ko) 2007-03-05 2014-12-02 인벤사스 코포레이션 관통 비아에 의해 전면 컨택트에 연결되는 배면 컨택트를 갖는 칩
US20080284041A1 (en) 2007-05-18 2008-11-20 Samsung Electronics Co., Ltd. Semiconductor package with through silicon via and related method of fabrication
KR100914977B1 (ko) * 2007-06-18 2009-09-02 주식회사 하이닉스반도체 스택 패키지의 제조 방법
WO2008157779A2 (en) 2007-06-20 2008-12-24 Vertical Circuits, Inc. Three-dimensional circuitry formed on integrated circuit device using two- dimensional fabrication
US20110024890A1 (en) * 2007-06-29 2011-02-03 Stats Chippac, Ltd. Stackable Package By Using Internal Stacking Modules
US8766910B2 (en) 2007-07-04 2014-07-01 Cypress Semiconductor Corporation Capacitive sensing control knob
WO2009017758A2 (en) * 2007-07-27 2009-02-05 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
JP2009032929A (ja) 2007-07-27 2009-02-12 Sanyo Electric Co Ltd 半導体装置及びその製造方法
EP2183770B1 (en) 2007-07-31 2020-05-13 Invensas Corporation Method of forming through-substrate vias and corresponding decvice
KR101387701B1 (ko) 2007-08-01 2014-04-23 삼성전자주식회사 반도체 패키지 및 이의 제조방법
CN101861646B (zh) 2007-08-03 2015-03-18 泰塞拉公司 利用再生晶圆的堆叠封装
US8043895B2 (en) 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
KR100905784B1 (ko) 2007-08-16 2009-07-02 주식회사 하이닉스반도체 반도체 패키지용 관통 전극 및 이를 갖는 반도체 패키지
KR20090047776A (ko) 2007-11-08 2009-05-13 삼성전자주식회사 반도체 소자 및 그 형성 방법
KR101465948B1 (ko) 2007-12-27 2014-12-10 삼성전자주식회사 웨이퍼 레벨 스택 패키지 및 웨이퍼 레벨 스택 패키지 제조방법
US8084854B2 (en) 2007-12-28 2011-12-27 Micron Technology, Inc. Pass-through 3D interconnect for microelectronic dies and associated systems and methods
US20090212381A1 (en) 2008-02-26 2009-08-27 Tessera, Inc. Wafer level packages for rear-face illuminated solid state image sensors
US20100053407A1 (en) 2008-02-26 2010-03-04 Tessera, Inc. Wafer level compliant packages for rear-face illuminated solid state image sensors
US7973416B2 (en) 2008-05-12 2011-07-05 Texas Instruments Incorporated Thru silicon enabled die stacking scheme
US7863721B2 (en) 2008-06-11 2011-01-04 Stats Chippac, Ltd. Method and apparatus for wafer level integration using tapered vias
WO2009154761A1 (en) 2008-06-16 2009-12-23 Tessera Research Llc Stacking of wafer-level chip scale packages having edge contacts
US20100065949A1 (en) 2008-09-17 2010-03-18 Andreas Thies Stacked Semiconductor Chips with Through Substrate Vias
KR100990943B1 (ko) 2008-11-07 2010-11-01 주식회사 하이닉스반도체 반도체 패키지
EP2406821A2 (en) 2009-03-13 2012-01-18 Tessera, Inc. Stacked microelectronic assemblies having vias extending through bond pads

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60206058A (ja) * 1984-03-30 1985-10-17 Fujitsu Ltd 多層半導体装置の製造方法
WO1994025987A1 (fr) * 1993-04-27 1994-11-10 Thomson-Csf Procede d'encapsulation de pastilles semi-conductrices, dispositif obtenu par ce procede et application a l'interconnexion de pastilles en trois dimensions
JPH10270638A (ja) * 1997-03-24 1998-10-09 Lg Semicon Co Ltd 積層型半導体チップと積層型半導体チップパッケージ及びその製造方法
JP2001015683A (ja) * 1999-04-02 2001-01-19 Interuniv Micro Electronica Centrum Vzw 極薄基板の転写方法及び該方法を用いた多層薄膜デバイスの製造方法
JP2001210782A (ja) * 2000-01-27 2001-08-03 Seiko Epson Corp 半導体チップ、マルチチップパッケージ、および半導体装置と、並びに、それを用いた電子機器
JP2003086762A (ja) * 2001-07-04 2003-03-20 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2003163324A (ja) * 2001-11-27 2003-06-06 Nec Corp ユニット半導体装置及びその製造方法並びに３次元積層型半導体装置
JP2004063569A (ja) * 2002-07-25 2004-02-26 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2004119473A (ja) * 2002-09-24 2004-04-15 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2004153130A (ja) * 2002-10-31 2004-05-27 Olympus Corp 半導体装置及びその製造方法
JP2004158536A (ja) * 2002-11-05 2004-06-03 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP2004303884A (ja) * 2003-03-31 2004-10-28 Seiko Epson Corp 三次元実装モジュールの製造方法とその方法で得られる三次元実装モジュール
JP2005011856A (ja) * 2003-06-17 2005-01-13 Sony Corp チップ状電子部品及びその製造方法、並びにその実装構造
WO2006027981A1 (ja) * 2004-09-08 2006-03-16 Matsushita Electric Industrial Co., Ltd. 立体的電子回路装置とそれを用いた電子機器およびその製造方法

Also Published As

Publication number Publication date
US20110248410A1 (en) 2011-10-13
US8551815B2 (en) 2013-10-08
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KR101533663B1 (ko) 2015-07-03
US20140027931A1 (en) 2014-01-30

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